JP3636497B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置 Download PDFInfo
- Publication number
- JP3636497B2 JP3636497B2 JP03847495A JP3847495A JP3636497B2 JP 3636497 B2 JP3636497 B2 JP 3636497B2 JP 03847495 A JP03847495 A JP 03847495A JP 3847495 A JP3847495 A JP 3847495A JP 3636497 B2 JP3636497 B2 JP 3636497B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- full
- generation circuit
- address
- shift register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 31
- 230000015654 memory Effects 0.000 claims abstract description 222
- 238000001514 detection method Methods 0.000 claims abstract description 79
- 230000002457 bidirectional effect Effects 0.000 claims description 172
- 230000002441 reversible effect Effects 0.000 claims description 22
- 230000000644 propagated effect Effects 0.000 claims description 8
- 230000007704 transition Effects 0.000 claims description 8
- 230000001902 propagating effect Effects 0.000 claims description 2
- 125000004122 cyclic group Chemical group 0.000 abstract 2
- 238000012360 testing method Methods 0.000 description 103
- 238000010586 diagram Methods 0.000 description 48
- 230000006870 function Effects 0.000 description 18
- 230000008859 change Effects 0.000 description 10
- 230000003111 delayed effect Effects 0.000 description 9
- 230000005540 biological transmission Effects 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 230000001360 synchronised effect Effects 0.000 description 5
- 230000000737 periodic effect Effects 0.000 description 4
- 238000000605 extraction Methods 0.000 description 3
- 238000005259 measurement Methods 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Dram (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Description
【０００１】
【産業上の利用分野】
本発明は、半導体メモリ回路を試験するためのメモリテスト回路等の半導体集積回路装置に関する。
【０００２】
【従来の技術】
｛第１の従来例｝
第１の従来例の半導体集積回路装置としてのメモリテスト回路の技術は、特開昭６３一２０４３２５号公報で述べられている。
【０００３】
図３７は第１の従来例における単方向の疑似乱数発生回路であり、半導体メモリ回路に対して疑似ランダムな順序でアドレス信号を発生する（以下、この種の疑似乱数発生回路を全周期系列発生回路と呼ぶ）。図３７中の符号１はｎ段のシフトレジスタ、２，２ａは排他的論理和回路、４シフトクロック端子、５は出力端子、６は初期化端子、７ａはゼロ検出回路である。
【０００４】
｛第２の従来例｝
図３８は第２の従来例における双方向の疑似乱数発生回路であり、半導体メモリ回路に対して疑似ランダムな順序または全く逆の疑似ランダムな順序でアドレス信号を発生する（以下、この種の疑似乱数発生回路は双方向全周期系列発生回路と呼ぶ）。図３８中の符号２，２ａ，２ｂは排他的論理和回路、４ａは正方向シフトクロック端子、４ｂは逆方向シフトクロック端子、６は初期化端子、７ａ，７ｂはゼロ検出回路、１０は双方向シフト可能な双方向直列シフトレジスタである。
【０００５】
｛第３の従来例｝
図３９は、第３の従来例のアドレス発生回路１１としての全周期系列発生回路１２とメモリ回路１３とを含む半導体集積回路装置（メモリテスト回路）の回路図である。図３９内では説明の便宜のためメモリ回路１３内のＸデコーダ１４、Ｙデコーダ１５、メモリセル１６を明示している。また、説明の便宜のためメモリセルに番号（０〜３１）を付けている。なお、メモリ回路１３としては、ＲＡＭおよびＲＯＭが対象となっている。
【０００６】
全周期系列発生回路１２はシフトレジスタ回路１７とフィードバック回路１８により構成されており、フィードバック回路１８はＮＯＲ回路１８ａ，１８ｂおよび排他的論理和回路（イクスクルーシブ・オア：以下、ＸＯＲと称す）回路１８ｃから構成されている。
【０００７】
図３９の回路の動作を図４０に示す。図４０では、時刻Ｔ＝０において、アドレス信号がＡ０＝Ａ１＝Ａ２＝Ａ３＝Ａ４＝０に設定されていると仮定している。これは、全周期系列発生回路１２にリセット手段（図示せず）を付加することで実現される。時刻Ｔが進むにつれて全周期系列発生回路１２内のシフトレジスタ回路１７が動作し、アドレスの欄で示すようにアドレスが変化する。
【０００８】
アドレスは０から３１（２の５乗一１）までの全ての値が発生されるので、メモリセル１６の全てをアクセスすることができる。図４０ではこのアドレスをメモリ回路１３のＸアドレスとＹアドレスの欄に分けて示している。１つのシフトレジスタ１７でアドレスを発生しているので、基本的にはＸアドレスとＹアドレスが同時に変化する（まれに、片方のアドレスが変化しない場合もある）。
【０００９】
【発明が解決しようとする課題】
メモリ回路がＸデコーダおよびＹデコーダの両デコーダを有する場合、第１の従来例および第２の従来例のような回路をＸアドレスおよびＹアドレスに夫々設けると、夫々の回路のシフト動作を制御信号等で制御する必要がある。この場合、制御信号等の発生系列が複雑となるため、外部に複雑な制御回路を必要とする。かかる事態を避けるためには、第３の従来例のように、メモリテスト回路の内部で自発的に両アドレスを系列的に変遷させつつ発生する必要がある。
【００１０】
ここで、回路の故障をテストする場合、故障がＸデコーダ１４に起因するものかＹデコーダ１５に起因するものかを効率的に区別したいときがある。この場合、テスト効率を考えると、ＸまたはＹの片方のアドレスを一通り変化させた後で他方のアドレスを更新するようなメモリ回路テストを行うことが望ましい。しかしながら、第３の従来例のメモリテスト回路では、前述のように原則としてＸアドレスとＹアドレスが同時に変化するため、ＸまたはＹの片方のアドレスを一通り変化させた後で他方のアドレスを更新するようなメモリ回路テストを実施できない。従って、故障がＸデコーダ１４に起因するものかＹデコーダ１５に起因するものかを区別するのに時間がかかるといった問題がある。
【００１１】
また、ＸアドレスおよびＹアドレスの変化が不規則で、その両方または片方が変化したりしなかったりする。ビット線またはワード線のうちのいずれかのアドレスが変化しなかった場合、前回にアクセスされたビット線またはワード線が立ち上がったままの状態で同じビット線またはワード線について次回にもアクセスが行われるため、アクセススピードが非常に速いものとなる。一方、ビット線およびワード線の両方のアドレスが変化した場合、前回にアクセスされたビット線およびワード線の両方が立ち上がる時間を必要とするため、アクセススピードは遅くなる。このため、アクセススピードの測定を行いたい場合に、条件によって速くなったり遅くなったりするため、正確な測定を行うことができなくなる。
【００１２】
本発明は、上記課題に鑑み、故障がＸデコーダに起因するものかＹデコーダに起因するものかの区別を容易に行うことができ、かつ、同一ビット線や同一ワード線の連続的なアクセスを伴う場合のアクセスタイムテストに有効なメモリテスト回路等の半導体集積回路装置の提供を目的とする。
【００１３】
【課題を解決するための手段】
本発明に係る課題解決手段は、メモリセル、該メモリセルのＸアドレスを指定するＸデコーダ、および前記メモリセルのＹアドレスを指定するＹデコーダを備えるメモリ回路と、前記Ｘデコーダおよび前記Ｙデコーダの両アドレスを生成するアドレス発生回路とを備え、前記アドレス発生回路は、前記Ｘデコーダおよび前記Ｙデコーダのうちの一方のアドレスの全ての値を周期的かつ系列的に順次変遷しつつ生成する第１の全周期系列発生回路と、前記Ｘデコーダおよび前記Ｙデコーダのうちの他方のアドレスの全ての値を周期的かつ系列的に順次変遷しつつ生成する第２の全周期系列発生回路と、前記第１の全周期系列発生回路における特定のアドレス状態を検出し、かつ当該特定のアドレス状態以外の場合は前記第２の全周期系列発生回路の動作を停止させる特定状態検出回路とを備えるものである。
【００１４】
そして、本発明の請求項１に係る第１の態様として、図６、図８、または図１０および図１１の如く、前記第１の全周期系列発生回路は、生成するアドレスのビット数に対応する第１のシフトレジスタ部と、該第１のシフトレジスタ部に系列的にアドレスデータの変遷を行わせるようフィードバックを施す第１のフィードバック回路とを備え、前記第２の全周期系列発生回路は、生成するアドレスのビット数に対応する第２のシフトレジスタ部と、該第２のシフトレジスタ部に系列的にアドレスデータの変遷を行わせるようフィードバックを施す第２のフィードバック回路とを備え、前記メモリ回路は、前記Ｘデコーダおよび前記Ｙデコーダのうちの一方に接続され、前記第１の全周期系列発生回路の前記第１のシフトレジスタ部と同様に構成されかつ該第１の全周期系列発生回路の前記第１のフィードバック回路からの出力信号に基づいて前記第１のシフトレジスタ部と同様に動作する第１のシフトレジスタ回路と、前記Ｘデコーダおよび前記Ｙデコーダのうちの他方に接続され、前記第２の全周期系列発生回路の前記第２のシフトレジスタ部と同様に構成されかつ該第２の全周期系列発生回路の前記第２のフィードバック回路からの出力信号に基づいて前記第２のシフトレジスタ部と同様に動作する第２のシフトレジスタ回路とをさらに備える。
【００１５】
望ましくは、図８、または図１０および図１１の如く、前記アドレス発生回路は、前記特定状態検出回路からの信号に基づいて、前記第２の全周期系列発生回路が動作停止状態のときは前記第１の全周期系列発生回路の出力を選択し、前記第２の全周期系列発生回路が動作状態のときは前記第２の全周期系列発生回路の出力を選択するセレクタ回路をさらに備え、前記メモリ回路は、前記特定状態検出回路からの信号に基づいて、前記第２の全周期系列発生回路が動作停止状態のときに前記セレクタ回路の出力を前記第１のシフトレジスタ回路に伝播し、前記第２の全周期系列発生回路が動作状態のときは特定の固定データを前記第１のシフトレジスタ回路に伝播するゲート回路をさらに備え、前記メモリ回路の前記第２のシフトレジスタ回路の入力端子は前記セレクタ回路に接続され、前記第２のシフトレジスタ回路のシフト動作は前記特定状態検出回路によって制御される。
【００１６】
本発明の請求項３に係る第２の態様として、図１３および図１４、または図１７および図１８の如く、前記第１の全周期系列発生回路および前記第２の全周期系列発生回路は、データを双方向にシフトさせる双方向全周期系列発生回路から夫々構成され、前記第１の全周期系列発生回路は、生成するアドレスのビット数に対応する第１の双方向シフトレジスタ部と、該第１の双方向シフトレジスタ部の双方向に対して系列的にアドレスデータの変遷を行わせるようフィードバックを施す第１の双方向フィードバック回路とを備え、前記第２の全周期系列発生回路は、生成するアドレスのビット数に対応する第２の双方向シフトレジスタ部と、該第２の双方向シフトレジスタ部の双方向に対して系列的にアドレスデータの変遷を行わせるようフィードバックを施す第２の双方向フィードバック回路とを備え、前記特定状態検出回路は、前記第１の全周期系列発生回路が順方向動作モードの場合は前記第１の全周期系列発生回路が所定の第１の状態以外のときに前記第２の全周期系列発生回路の動作を停止させるとともに、前記第１の全周期系列発生回路が逆方向動作モードの場合は前記第１の全周期系列発生回路が所定の第２の状態以外のときに前記第２の全周期系列発生回路の動作を停止させるように構成される。
【００１７】
望ましくは、図１７および図１８の如く、前記アドレス発生回路は、外部からの第１の動作モード切替信号に基づいて、前記第１の全周期系列発生回路からの双方向の出力信号のいずれかが選択される第１のセレクタ回路と、外部からの第２の動作モード切替信号に基づいて、前記第２の全周期系列発生回路からの双方向の出力信号のいずれかが選択される第２のセレクタ回路と、前記特定状態検出回路からの信号に基づいて、前記第２の全周期系列発生回路が動作停止状態のときに前記第１のセレクタ回路の出力を選択し、第２の全周期系列発生回路が動作状態のときに前記第２のセレクタ回路の出力を選択する第３のセレクタ回路とをさらに備え、前記メモリ回路は、前記Ｘデコーダおよび前記Ｙデコーダのうちの一方に接続され、前記第１の全周期系列発生回路の前記第１の双方向シフトレジスタ部と同様に構成されて、前記第１の動作モード切替信号によって前記第１の双方向シフトレジスタ部と同様に動作方向が制御される第１の双方向シフトレジスタ回路と、前記Ｘデコーダおよび前記Ｙデコーダのうちの他方に接続され、前記第２の全周期系列発生回路の前記第２の双方向シフトレジスタ部と同様に構成されて、前記第２の動作モード切替信号によって前記第２の双方向シフトレジスタ部と同様に動作方向が制御される第２の双方向シフトレジスタ回路と、前記特定状態検出回路からの信号に基づいて、前記第２の双方向シフトレジスタ回路が動作停止状態のときに前記第３のセレクタ回路の出力を前記第１の双方向シフトレジスタ回路の順方向入力に伝播し、前記第２の双方向シフトレジスタ回路が動作状態のときに特定の固定データを前記第１の双方向シフトレジスタ回路の順方向入力に伝播するように構成された第１のゲート回路と、前記特定状態検出回路からの信号に基づいて、前記第２の双方向シフトレジスタ回路が動作停止状態のときに前記第３のセレクタ回路の出力を前記第１の双方向シフトレジスタ回路の逆方向入力に伝播し、前記第２の双方向シフトレジスタ回路が動作状態のときに特定の固定データを前記第１の双方向シフトレジスタ回路の逆方向入力に伝播するように構成された第２のゲート回路とをさらに備え、前記第２の双方向シフトレジスタ回路の双方向の入力端子に前記第３のセレクタ回路からの出力信号が入力される。
【００１８】
本発明の請求項５に係る第３の態様として、図１９および図２０、または図２３および図２４の如く、前記第１の全周期系列発生回路は、データを双方向にシフトさせる双方向全周期系列発生回路であり、前記第２の全周期系列発生回路は１ビット全周期系列発生回路であり、前記第１の全周期系列発生回路は、生成するアドレスのビット数に対応する双方向シフトレジスタ部と、該双方向シフトレジスタ部の双方向に対して系列的にアドレスデータの変遷を行わせるようフィードバックを施す双方向フィードバック回路とを備え、前記特定状態検出回路は、前記第１の全周期系列発生回路が順方向動作モードの場合は前記第１の全周期系列発生回路が所定の第１の状態以外のときに前記第２の全周期系列発生回路の動作を停止させるとともに、前記第１の全周期系列発生回路が逆方向動作モードの場合は前記第１の全周期系列発生回路が所定の第２の状態以外のときに前記第２の全周期系列発生回路の動作を停止させるように構成される。
【００１９】
望ましくは、図２３および図２４の如く、前記アドレス発生回路は、外部からの第１の動作モード切替信号に基づいて、前記第１の全周期系列発生回路からの双方向の出力信号のいずれかが選択される第１のセレクタ回路と、前記特定状態検出回路からの信号に基づいて、前記第２の全周期系列発生回路が動作停止状態のときに第１のセレクタ回路の出力を選択し、第２の全周期系列発生回路が動作状態のときに前記第２の全周期系列発生回路の出力を選択する第２のセレクタ回路とをさらに備え、前記メモリ回路は、前記Ｘデコーダおよび前記Ｙデコーダのうちの一方に接続され、前記第１の全周期系列発生回路の前記双方向シフトレジスタ部と同様に構成され、前記第１の動作モード切替信号に基づいて前記第１の全周期系列発生回路の前記双方向シフトレジスタ部と同様に動作方向が制御される双方向シフトレジスタ回路と、前記Ｘデコーダおよび前記Ｙデコーダのうちの他方に接続され、前記特定状態検出回路からの信号に基づいて動作するよう制御される１ビットシフトレジスタ回路と、前記特定状態検出回路からの信号に基づいて、前記１ビットシフトレジスタ回路が動作停止状態のときに前記第２のセレクタ回路の出力を前記双方向シフトレジスタ回路の順方向入力に伝播し、前記１ビットシフトレジスタ回路が動作状態のときに特定の固定データを前記双方向シフトレジスタ回路の順方向入力に伝播するように構成された第１のゲート回路と、前記特定状態検出回路からの信号に基づいて、前記１ビットシフトレジスタ回路が動作停止状態のときに前記第２のセレクタ回路の出力を前記双方向シフトレジスタ回路の逆方向入力に伝播し、前記１ビットシフトレジスタ回路が動作状態のときに特定の固定データを前記双方向シフトレジスタ回路の逆方向入力に伝播するように構成された第２のゲート回路とをさらに備え、前記１ビットシフトレジスタ回路の入力端子は、前記第２のセレクタ回路に接続される。
【００２０】
本発明の請求項７に係る第４の態様として、図２５および図２６、図２９および図３０、または図３１および図３２の如く、前記第１の全周期系列発生回路は１ビット全周期系列発生回路であり、前記第２の全周期系列発生回路は、外部からの第１の動作モード切替信号に基づいてデータのシフト方向を双方向のうちのいずれかに選択的に切り替えられる双方向全周期系列発生回路であり、該第２の全周期系列発生回路は、生成するアドレスのビット数に対応する双方向シフトレジスタ部と、該双方向シフトレジスタ部の双方向に対して系列的にアドレスデータの変遷を行わせるようフィードバックを施す双方向フィードバック回路とを備え、前記特定状態検出回路は、前記第１の全周期系列発生回路からの出力と外部からの第２の動作モード切替信号とを入力する排他的論理和回路を含み、前記第２の動作モード切替信号と１ビットの前記第１の全周期系列発生回路のアドレス状態とが一致または不一致のいずれか一方のときに限り前記第２の全周期系列発生回路の動作を停止させるように構成される。
【００２１】
望ましくは、図２９および図３０の如く、前記アドレス発生回路は、前記第１の動作モード切替信号に基づいて、前記第２の全周期系列発生回路からの双方向の出力信号のいずれかが選択される第１のセレクタ回路と、前記特定状態検出回路からの信号に基づいて、前記第２の全周期系列発生回路が動作停止状態のときに前記第１の全周期系列発生回路の出力を選択し、前記第２の全周期系列発生回路が動作状態のときに前記第１のセレクタ回路の出力を選択する第２のセレクタ回路とをさらに備え、前記メモリ回路は、前記Ｘデコーダおよび前記Ｙデコーダのうちの前記他方に接続され、前記第２の全周期系列発生回路の前記双方向シフトレジスタ部と同様に構成され、前記第２のセレクタ回路の出力信号が順方向入力および逆方向入力に接続され、前記特定状態検出回路からの出力信号に基づいて前記第２の全周期系列発生回路の動作と同様に動作停止制御され、かつ、前記第１の動作モード切替信号に基づいて動作方向が制御される双方向シフトレジスタ回路と、前記特定状態検出回路からの信号に基づいて、前記第２の全周期系列発生回路および前記双方向シフトレジスタ回路が動作停止状態のときに前記第２のセレクタ回路の出力を選択し、前記第２の全周期系列発生回路および前記双方向シフトレジスタ回路が動作状態のときに前記第２の動作モード切替信号を選択する第３のセレクタ回路と、前記Ｘデコーダおよび前記Ｙデコーダのうちの前記一方に接続され、前記第３のセレクタ回路からの出力信号が入力される１ビットシフトレジスタ回路とをさらに備える。
【００２２】
あるいは、図３１および図３２の如く、前記アドレス発生回路は、前記第１の動作モード切替信号に基づいて、前記第２の全周期系列発生回路からの双方向の出力信号のいずれかが選択されるセレクタ回路をさらに備え、前記メモリ回路は、前記Ｘデコーダおよび前記Ｙデコーダのうちの前記一方に接続され、前記第１の全周期系列発生回路からの出力信号が入力される１ビットシフトレジスタ回路と、前記Ｘデコーダおよび前記Ｙデコーダのうちの前記他方に接続され、前記第２の全周期系列発生回路の前記双方向シフトレジスタ部と同様に構成され、前記セレクタ回路の出力信号が順方向入力および逆方向入力に接続され、前記第１の動作モード切替信号に基づいて動作方向が制御される双方向シフトレジスタ回路とをさらに備える。
【００２３】
本発明の請求項１０に係る第５の態様として、図３３および図３４、または図３５および図３６の如く、前記アドレス発生回路は、前記第２の全周期系列発生回路における特定のアドレス状態を検出し、かつ当該特定のアドレス状態以外の場合は前記第１の全周期系列発生回路の動作を停止させる副特定状態検出回路と、前記特定状態検出回路および前記副特定状態検出回路のうちいずれを動作させるかを選択する選択手段とをさらに備える。
【００２５】
【作用】
本発明各請求項に係る半導体集積回路装置では、第１の全周期系列発生回路を動作させて、ＸデコーダおよびＹデコーダのうちの一方のアドレスの全ての値を、周期的かつ系列的に一通り変化させた後で、第２の全周期系列発生回路を動作させて他方のアドレスを更新する。これにより、故障がＸデコーダに起因するものかＹデコーダに起因するものかを容易に区別できる。また、メモリ回路の同一ビット線や同一ワード線の連続的なアクセスを伴うため、アクセスタイムテストを正確に行うことができる。
【００２６】
この場合、本発明請求項１に係る半導体集積回路装置では、アドレス発生回路の第１の全周期系列発生回路内の第１のシフトレジスタ部と、各メモリ回路内の第１のシフトレジスタ回路とを同様に（すなわち、同期して、または所定のビット数だけ遅延して）動作させ、また、アドレス発生回路の第２の全周期系列発生回路内の第２のシフトレジスタ部と、各メモリ回路内の第２のシフトレジスタ回路とを同様に（すなわち、同期して、または所定のビット数だけ遅延して）動作させる。このような構成とすることで、第１のシフトレジスタ部および第２のシフトレジスタ部の全てのビット（レジスタ）とＸデコーダおよびＹデコーダの全ての桁（端子）とを夫々直接接続する場合に比べて、アドレス発生回路とメモリ回路との接続配線数を軽減することができる。
【００２７】
特に、本発明請求項２に係る半導体集積回路装置のように、セレクタ回路およびゲート回路を設けることで、アドレス発生回路からの信号を第１のシフトレジスタ回路および第２のシフトレジスタ回路に対して適宜選択的に切り替えることができ、両シフトレジスタ回路へのデータ伝送用配線を１本に集約でき、アドレス発生回路とメモリ回路との接続配線数を飛躍的に軽減することができる。
【００２８】
本発明請求項３に係る半導体集積回路装置では、データのインクリメントおよびディクリメントの切り替えを容易に行い得る双方向全周期系列発生回路にてアドレス指定を行う場合において、第１の全周期系列発生回路を動作させて、ＸデコーダおよびＹデコーダのうちの一方のアドレスの全ての値を、周期的かつ系列的に一通り変化させた後で、第２の全周期系列発生回路を動作させて他方のアドレスを更新する。これにより、故障がＸデコーダに起因するものかＹデコーダに起因するものかを容易に区別できる。また、メモリ回路の同一ビット線や同一ワード線の連続的なアクセスを伴うため、アクセスタイムテストを正確に行うことができる。
【００２９】
本発明請求項４に係る半導体集積回路装置では、アドレス発生回路の第１の全周期系列発生回路内の第１の双方向シフトレジスタ部と、各メモリ回路内の第１の双方向シフトレジスタ回路とを同様に（すなわち、同期して、または所定のビット数だけ遅延して）動作させ、また、アドレス発生回路の第２の全周期系列発生回路内の第２の双方向シフトレジスタ部と、各メモリ回路内の第２の双方向シフトレジスタ回路とを同様に（すなわち、同期して、または所定のビット数だけ遅延して）動作させる。このような構成とすることで、第１の双方向シフトレジスタ部および第２の双方向シフトレジスタ部の全てのビット（レジスタ）とＸデコーダおよびＹデコーダの全ての桁（端子）とを夫々直接接続する場合に比べて、アドレス発生回路とメモリ回路との接続配線数を軽減することができる。
【００３０】
本発明請求項５に係る半導体集積回路装置では、第１の全周期系列発生回路としてデータのインクリメントおよびディクリメントの切り替えを容易に行い得る双方向全周期系列発生回路を用い、第２の全周期系列発生回路として１ビット全周期系列発生回路を用いる場合において、第１の全周期系列発生回路を動作させて、ＸデコーダおよびＹデコーダのうちの一方のアドレスの全ての値を、周期的かつ系列的に一通り変化させた後で、第２の全周期系列発生回路を動作させて他方のアドレスを更新する。これにより、故障がＸデコーダに起因するものかＹデコーダに起因するものかを容易に区別できる。また、メモリ回路の同一ビット線や同一ワード線の連続的なアクセスを伴うため、アクセスタイムテストを正確に行うことができる。
【００３１】
本発明請求項６に係る半導体集積回路装置では、アドレス発生回路の第１の全周期系列発生回路内の双方向シフトレジスタ部と、各メモリ回路内の双方向シフトレジスタ回路とを同様に（すなわち、同期して、または所定のビット数だけ遅延して）動作させ、また、アドレス発生回路の１ビットの第２の全周期系列発生回路と、各メモリ回路内の１ビットシフトレジスタ回路とを同様に（すなわち、同期して、または所定のビット数だけ遅延して）動作させる。このような構成とすることで、双方向シフトレジスタ部および第２の全周期系列発生回路の全てのビット（レジスタ）とＸデコーダおよびＹデコーダの全ての桁（端子）とを夫々直接接続する場合に比べて、アドレス発生回路とメモリ回路との接続配線数を軽減することができる。特に、複数のセレクタ回路およびゲート回路を設けることで、アドレス発生回路からの信号を双方向シフトレジスタ回路および１ビットシフトレジスタ回路に対して適宜選択的に切り替えることができ、両シフトレジスタ回路へのデータ伝送用配線を１本に集約でき、アドレス発生回路とメモリ回路との接続配線数を飛躍的に軽減することができる。
【００３２】
本発明請求項７に係る半導体集積回路装置では、第１の全周期系列発生回路として１ビット全周期系列発生回路を用い、第２の全周期系列発生回路としてデータのインクリメントおよびディクリメントの切り替えを容易に行い得る双方向全周期系列発生回路を用いる場合において、第１の全周期系列発生回路を動作させて、ＸデコーダおよびＹデコーダのうちの一方のアドレスの全ての値（２値）を、周期的かつ系列的に一通り変化させた後で、第２の全周期系列発生回路を動作させて他方のアドレスを更新する。これにより、故障がＸデコーダに起因するものかＹデコーダに起因するものかを容易に区別できる。また、メモリ回路の同一ビット線や同一ワード線の連続的なアクセスを伴うため、アクセスタイムテストを正確に行うことができる。
【００３３】
また、特定状態検出回路として排他的論理和回路を含むことで、当該特定状態検出回路を極めて簡単に構成することができ、回路面積を可及的に低減できる。
【００３４】
本発明請求項８および請求項９に係る半導体集積回路装置では、アドレス発生回路の１ビットの第１の全周期系列発生回路と、各メモリ回路内の１ビットシフトレジスタ回路とを同様に（すなわち、同期して、または所定のビット数だけ遅延して）動作させ、また、アドレス発生回路の第２の全周期系列発生回路内の双方向シフトレジスタ部と、各メモリ回路内の双方向シフトレジスタ回路とを同様に（すなわち、同期して、または所定のビット数だけ遅延して）動作させる。このような構成とすることで、第１の全周期系列発生回路および双方向シフトレジスタ部の全てのビット（レジスタ）とＸデコーダおよびＹデコーダの全ての桁（端子）とを夫々直接接続する場合に比べて、アドレス発生回路とメモリ回路との接続配線数を軽減することができる。
【００３５】
特に、請求項８では、複数の単一のセレクタ回路を設けることで、アドレス発生回路からの信号を双方向シフトレジスタ回路および１ビットシフトレジスタ回路に対して適宜選択的に切り替えることができ、両シフトレジスタ回路へのデータ伝送用配線を１本に集約でき、アドレス発生回路とメモリ回路との接続配線数を飛躍的に軽減することができる。
【００３６】
本発明請求項１０に係る半導体集積回路装置では、第１の全周期系列発生回路と第２の全周期系列発生回路とのいずれを先に動作させる自由に選択でき、いずれか一方を先に動作させて、ＸデコーダおよびＹデコーダのうちの一方のアドレスの全ての値を、周期的かつ系列的に一通り変化させた後で、他方を動作させて他方のアドレスを更新する。これにより、故障がＸデコーダに起因するものかＹデコーダに起因するものかを容易に区別できる。また、メモリ回路の同一ビット線や同一ワード線の連続的なアクセスを伴うため、アクセスタイムテストを正確に行うことができる。
【００３８】
【実施例】
｛第１の実施例｝
＜構成＞
図１は本発明の第１の実施例の半導体集積回路装置としてのメモリテスト回路を示す図である。本実施例のメモリテスト回路は、Ｙアドレスを一通り変化させた後でＸアドレスを更新するようなメモリ回路テスト動作を実現するものであって、被テスト回路としてのメモリ回路２１に対して図１に示すようなアドレス発生回路２２が接続されてなるものである。
【００３９】
前記メモリ回路２１は、「０」から「３１」までの３２ワードの格納領域を持つメモリセル３１と、該メモリセル３１の３桁（ＸＡ２，ＸＡ１，ＸＡ０）のＸアドレスを指定するＸデコーダ３２と、前記メモリセル３１の２桁（ＹＡ１，ＹＡ０）のＹアドレスを指定するＹデコーダ３３とからなる一般的なものである。
【００４０】
前記アドレス発生回路２２は、前記Ｙデコーダ３３にてアクセスすべきＹアドレスを発生する第１の全周期系列発生回路３６と、該第１の全周期系列発生回路３６がある特定のＹアドレス（具体的には、２進表示で“０１”）を発生した旨を検出する特定状態検出回路３７と、該特定状態検出回路３７にて前記第１の全周期系列発生回路３６がある特定のＹアドレス（“０１”）を発生した旨を検出した際にのみ動作状態となる第２の全周期系列発生回路３８とから構成されている。
【００４１】
前記第１の全周期系列発生回路３６は２ビットの全周期系列発生回路であって、図１の如く、２ビット（Ａ１，Ａ０）のシフトレジスタ４１と、該シフトレジスタ４１にデータのフィードバックを施すフィードバック回路としてのインバータ回路４２とを備えた単純な回路で構成することができる。
【００４２】
前記特定状態検出回路３７は、前記第１の全周期系列発生回路３６の前記シフトレジスタ４１の大きい桁側のレジスタ（Ａ１）に接続されたインバータ回路４４と、一方の入力端子が前記インバータ回路４４に接続され他方の入力端子が前記シフトレジスタ４１の小さい桁側のレジスタ（Ａ０）に接続されたＮＡＮＤ回路４５とから構成されている。かかる構成により、前記シフトレジスタ４１の大きい桁側のレジスタ（Ａ１）が“０”でかつ小さい桁側のレジスタ（Ａ０）が“１”のとき（すなわち前記第１の全周期系列発生回路３６が２進表示で“０１”の状態）にのみ、前記第２の全周期系列発生回路３８に信号“０”を送信してこれを動作状態とし、それ以外のときには前記第２の全周期系列発生回路３８に信号“１”を送信してその動作を停止させる。
【００４３】
前記第２の全周期系列発生回路３８は、３ビットの全周期系列発生回路であって、３ビット（Ａ４，Ａ３，Ａ２）のシフトレジスタ４７と、該シフトレジスタ４７にデータのフィードバックを施すフィードバック回路４８とを備えたものである。前記フィードバック回路４８は、１個のＮＯＲ回路５１および２個の排他的論理和回路（ＸＯＲ）回路５２，５３とから構成されている。前記ＮＯＲ回路５１の一方の入力端子は前記シフトレジスタ４７の最大桁のレジスタ（Ａ４）に接続され、他方の入力端子は前記シフトレジスタ４７の中間桁のレジスタ（Ａ３）に接続されている。前記ＸＯＲ回路５２の一方の入力端子は前記シフトレジスタ４７の中間桁のレジスタ（Ａ３）に接続され、他方の入力端子は前記シフトレジスタ４７の最小桁のレジスタ（Ａ２）に接続されている。前記ＸＯＲ回路５３の一方の入力端子は前記ＮＯＲ回路５１に接続され、他方の入力端子は前記ＸＯＲ回路５２に接続される。該ＸＯＲ回路５３の出力端子は前記シフトレジスタ４７の最大桁のレジスタ（Ａ４）に接続される。
【００４４】
なお、前記第１の全周期系列発生回路３６の前記各シフトレジスタ４１の各レジスタＡ１，Ａ０は前記メモリ回路２１のＹデコーダ３３のＹＡ１，ＹＡ０に対応しており、また、前記第２の全周期系列発生回路３８の前記各シフトレジスタ４７の各レジスタＡ４，Ａ３，Ａ２は前記メモリ回路２１のＸデコーダ３２のＸＡ２，ＸＡ１，ＸＡ０に対応している。
【００４５】
＜動作＞
図１の回路の動作を図２に示す。図２では時刻Ｔ＝０において、アドレス信号がＡ０＝Ａ１＝Ａ２＝Ａ３＝Ａ４＝０に設定されていると仮定している。時刻Ｔが進むにつれてアドレスの欄で示すようにアドレスが変化する。アドレスは０から３１（２の５乗−１）までの全ての値が発生されるので、全てのメモリセルをアクセスすることができる。図２のＸアドレスとＹアドレスの欄を見て分かるように、Ｙアドレスは０、２、３、１、０、２、３、１、・・・という順序で変化し、Ｙアドレスが１から０に変化するときのみＸアドレスが変化する。
【００４６】
このように、Ｙアドレスを一通り変化させた後でＸアドレスを更新しているので、メモリ回路テストを高速で実施できる。そして、故障が発生した旨を検知した場合に、かかる故障がＸデコーダに起因するものかＹデコーダに起因するものかを区別する際、例えば図２において時刻Ｔが４から７の全てについて故障が発見されたときはＸデコーダのアドレス「４」が故障していることがわかる。あるいは、例えば図２において時刻Ｔが２，６，１０，１４，１８，２２，２６，３０のときに故障が発見されたときはＹデコーダのアドレス「３」が故障していることがわかる。このように、連続して故障が発見された場合はＸデコーダの故障、分散して故障が発見された場合はＹデコーダの故障という具合に、いずれのデコーダの故障であるかが瞬時に判明するため、故障検出を極めて素早く行うことができる。
【００４７】
また、同一ビット線や同一ワード線の連続的なアクセスを伴うため、Ｙアドレスだけを変化させるといったケースに条件を特定してアクセスタイムテストを測定できるので、他の変化要因を排除することで同一条件における正確な測定を成し得る。
【００４８】
｛第２の実施例｝
＜構成＞
図３は本発明の第２の実施例のメモリテスト回路を示す図である。なお、図３では第１の実施例と同様の機能を有する要素については同一符号を付している。本実施例のメモリテスト回路は、Ｘアドレスを一通り変化させた後でＹアドレスを更新するようなメモリ回路テスト動作を実現するものであって、被テスト回路としてのメモリ回路２１に対して図３に示すようなアドレス発生回路６１が接続されてなるものである。なお、前記メモリ回路２１は、第１の実施例で説明したものと同一であるためその説明は省略する。
【００４９】
前記アドレス発生回路６１は、前記メモリ回路２１のＸデコーダ３２にてアクセスすべきＸアドレスを発生する第１の全周期系列発生回路６２と、該第１の全周期系列発生回路６２がある特定のＸアドレス（具体的には、２進表示で“００１”）を発生した旨を検出する特定状態検出回路６３と、該特定状態検出回路６３にて前記第１の全周期系列発生回路６２がある特定のＹアドレス（“０１”）を発生した旨を検出した際にのみ動作状態となる第２の全周期系列発生回路６４とから構成されている。
【００５０】
前記第１の全周期系列発生回路６２は３ビットの全周期系列発生回路であって、３ビット（Ａ４，Ａ３，Ａ２）のシフトレジスタ６６と、該シフトレジスタ６６にデータのフィードバックを施すフィードバック回路６７とを備えたものである。前記フィードバック回路６７は、１個のＮＯＲ回路７１および２個の排他的論理和回路（ＸＯＲ）回路７２，７３とから構成されている。前記ＮＯＲ回路７１の一方の入力端子は前記シフトレジスタ６６の最大桁のレジスタ（Ａ４）に接続され、他方の入力端子は前記シフトレジスタ６６の中間桁のレジスタ（Ａ３）に接続されている。前記ＸＯＲ回路７２の一方の入力端子は前記シフトレジスタ６６の中間桁のレジスタ（Ａ３）に接続され、他方の入力端子は前記シフトレジスタ６６の最小桁のレジスタ（Ａ２）に接続されている。前記ＸＯＲ回路７３の一方の入力端子は前記ＮＯＲ回路７１に接続され、他方の入力端子は前記ＸＯＲ回路７２に接続される。該ＸＯＲ回路７３の出力端子は前記シフトレジスタ６６の最大桁のレジスタ（Ａ４）に接続される。
【００５１】
前記特定状態検出回路６３は、前記第１の全周期系列発生回路６２内の前記ＮＯＲ回路７１と、一方の端子が前記ＮＯＲ回路７１に接続され他方の端子が前記シフトレジスタ６６の最小桁のレジスタ（Ａ２）に接続されたＮＡＮＤ回路７４とから構成されている。なお、前記ＮＯＲ回路７１は前記第１の全周期系列発生回路６２内のＮＯＲ回路と兼用されている。かかる構成により、前記シフトレジスタ６６の状態がＡ４＝０，Ａ３＝０，Ａ２＝１のとき、ＮＡＮＤ回路７４の出力は０になり第２の全周期系列発生回路６４は動作状態になる。それ以外の時はＮＡＮＤ回路７４の出力は１になり第２の全周期系列発生回路６４は動作停止状態になる。
【００５２】
前記第２の全周期系列発生回路６４は、２ビットの全周期系列発生回路であって、図３の如く、２ビット（Ａ１，Ａ０）のシフトレジスタ７６と、該シフトレジスタ７６にデータのフィードバックを施すフィードバック回路としてのインバータ回路７７とを備えている。
【００５３】
なお、前記第１の全周期系列発生回路６２の前記各シフトレジスタ６６の各レジスタＡ４，Ａ３，Ａ２は前記メモリ回路２１のＸデコーダ３２のＸＡ２，ＸＡ１，ＸＡ０に対応しており、また、前記第２の全周期系列発生回路６４の前記シフトレジスタ７６の各レジスタＡ１，Ａ０は前記メモリ回路２１のＸデコーダ３２のＹＡ１，ＹＡ０に対応している。その他の構成は第１の実施例と同様のためその説明は省略する。
【００５４】
＜動作＞
図３の回路の動作を図４に示す。図４では時刻Ｔ＝０において、アドレス信号がＡ０＝Ａ１＝Ａ２＝Ａ３＝Ａ４＝０に設定されていると仮定している。
【００５５】
時刻Ｔが進むにつれて、アドレスの欄で示すようにアドレスが変化する。アドレスは０から３１（２の５乗−１）までの全ての値が発生されるので、全てのメモリセルをアクセスすることができる。
【００５６】
図４のＸアドレスとＹアドレスの欄を見て分かるように、Ｘアドレスは０、４、２、５、６、７、３、１、０、４、２、５、６、７、３、１、・・・という順序で変化し、Ｘアドレスが１から０に変化するときのみＹアドレスが変化する。
【００５７】
｛第３の実施例｝
＜構成＞
図５および図６は本発明の第３の実施例のメモリテスト回路を示す図である。なお、図６では第２の実施例と同様の機能を有する要素については同一符号を付している。本実施例のメモリテスト回路は、図３に示した第２の実施例のアドレス発生回路６１と同様の１個のアドレス発生回路８１に対して、図５の如く、複数のメモリ回路２１Ａ，２１Ｂ，２１Ｃが接続されている。
【００５８】
そして、図６の如く、該各メモリ回路２１Ａ，２１Ｂ，２１Ｃは、第１の実施例および第２の実施例で説明したメモリ回路２１に対して第１のシフトレジスタ回路８２および第２のシフトレジスタ回路８３が夫々追加されている。ここで、前記第１のシフトレジスタ回路８２は前記Ｘデコーダ３２に接続されており、前記第１の全周期系列発生回路６２内のシフトレジスタ６６のシリアル入力端子と第１のシフトレジスタ回路８２のシリアル入力端子は互いに共通に接続されている。従って、初期値が同じであれば、第１の全周期系列発生回路６２内のシフトレジスタ６６と第１のシフトレジスタ回路８２は同じデータを保持し、互いに全く同様の動作を行う。また、前記第２のシフトレジスタ回路８３は前記Ｙデコーダ３３に接続されており、第２の全周期系列発生回路６４内のシフトレジスタ７６と第２のシフトレジスタ回路８３の各シリアル入力端子は互いに共通に接続されている。従って、初期値が同じであれば、第２の全周期系列発生回路６４内のシフトレジスタ７６と第２のシフトレジスタ回路８３は同じデータを保持し、互いに全く同様の動作を行う。その他の構成は第２の実施例と同様のためその説明は省略する。
【００５９】
＜動作＞
図６の回路の動作を図７に示す。図７では、時刻Ｔ＝０において、アドレス信号がＡ０＝Ａ１＝Ａ２＝Ａ３＝Ａ４＝０に設定されていると仮定している。また、各全周期系列発生回路６２，６４内のシフトレジスタ６６，７６も全て０にクリアされていると仮定している。この条件下では図７は図４と全く同じになっている。つまり、時刻Ｔが進むにつれて、アドレスの欄で示すようにアドレスが変化する。アドレスは０から３１（２の５乗−１）までの全ての値が発生されるので、全てのメモリセルをアクセスすることができる。図７のＸアドレスとＹアドレスの欄を見て分かるように、Ｘアドレスは０、４、２、５、６、７、３、１、０、４、２、５、６、７、３、１、・・・という順序で変化し、Ｘアドレスが１から０に変化するときのみＹアドレスが変化する。
【００６０】
図６の回路を用いれば、第１、第２のシフトレジスタ回路をメモリ回路毎に隣接して設け、アドレス発生回路８１をメモリ回路２１Ａ，２１Ｂ，２１Ｃ間で共有することができる。
【００６１】
このとき、アドレス発生回路８１と第１、第２のシフトレジスタ回路８２，８３との信号接続は３本のみでよい。したがって、多くのメモリ回路２１Ａ，２１Ｂ，２１Ｃ…をアドレス発生回路８１に接続しても、１個当たりの配線数を抑えることができ、配線の混雑を抑制できる。
【００６２】
｛第４の実施例｝
＜構成＞
図８は本発明の第４の実施例のメモリテスト回路を示す図である。なお、図８では第３の実施例と同様の機能を有する要素については同一符号を付している。本実施例のメモリテスト回路は、図６に示した第３の実施例のアドレス発生回路８１と同様の回路に対してセレクタ回路８６が追加されてなるアドレス発生回路８１Ａと、第３の実施例の各メモリ回路２１Ａ，２１Ｂ，２１Ｃと同様の回路に対してゲート回路としてのＡＮＤ回路８７が追加されてなるメモリ回路２１Ｄ，２１Ｅ，２１Ｆを備えたものである。
【００６３】
ここで、前記セレクタ回路８６は第２の全周期系列発生回路６４の動作停止信号と同じ信号によって制御されている。セレクタ回路８６の入力には第１および第２の全周期系列発生回路６２，６４の出力が接続されており、第２の全周期系列発生回路６４が動作状態の時に第２の全周期系列発生回路６４の出力を選択するように制御されている。
【００６４】
前記ＡＮＤ回路８７は第２の全周期系列発生回路６４が動作状態の時に第１のシフトレジスタ回路８２に対して強制的に「０」を供給する。逆に、第２の全周期系列発生回路６４が動作停止状態の時はセレクタ回路８６の出力信号を第１のシフトレジスタ回路８２に伝播する。セレクタ回路８６の出力は第２のシフトレジスタ回路８３にも接続されており、このデータは第２の全周期系列発生回路６４が動作状態の時に第２のシフトレジスタ回路８３に取り込まれる。なお、図８中の２１Ｄ，２１Ｅ，２１Ｆはメモリ回路であり、図５中のメモリ回路２１Ａ，２１Ｂ，２１Ｃと同様、１個のアドレス発生回路８１Ｂに対して並列に接続される。その他の構成は第３の実施例と同様のためその説明は省略する。
【００６５】
＜動作＞
図８の回路の動作を図９に示す。図９では、時刻Ｔ＝０において、アドレス信号がＡ０＝Ａ１＝Ａ２＝Ａ３＝Ａ４＝０に設定されていると仮定している。また、各全周期系列発生回路６２，６４内のシフトレジスタ６６，７６も全て０にクリアされていると仮定している。この条件下では図９は図７と全く同じになっている。つまり、時刻Ｔが進むにつれてアドレスの欄で示すようにアドレスが変化する。
【００６６】
アドレスは０から３１（２の５乗−１）までの全ての値が発生されるので、全てのメモリセルをアクセスすることができる。
【００６７】
図９のＸアドレスとＹアドレスの欄を見て分かるように、Ｘアドレスは０、４、２、５、６、７、３、１、０、４、２、５、６、７、３、１、・・・という順序で変化し、Ｘアドレスが１から０に変化するときのみＹアドレスが変化する。
【００６８】
図８の回路を用いれば、第１、第２のシフトレジスタ回路およびゲート回路（ＡＮＤ）をメモリ回路毎に隣接して設け、アドレス発生回路８１Ａをメモリ回路２１Ｄ，２１Ｅ，２１Ｆ間で共有することができる。
【００６９】
このとき、アドレス発生回路８１Ａと第１、第２のシフトレジスタ回路８２，８３との信号接続は２本のみでよく、図６の第３の実施例の回路と比べて更に配線の混雑を抑制できる。
【００７０】
｛第５の実施例｝
＜構成＞
図１０および図１１は本発明の第５の実施例のメモリテスト回路を示す図である。図１０および図１１はＡ−Ａ線で破断されている。なお、図１０および図１１では第４の実施例と同様の機能を有する要素については同一符号を付している。本実施例のメモリテスト回路は、図８の第４の実施例のアドレス発生回路８１Ａの特定状態検出回路６３Ａと同様の回路に対し、図１０および図１１のようなインバータ回路８８が追加されており、すなわち該インバータ回路８８、ＮＯＲ回路７１、およびＮＡＮＤ回路７４から特定状態検出回路６３Ａが構成される。該特定状態検出回路６３Ａにより、第１の全周期系列発生回路６２内のシフトレジスタ６６が全て０となった状態を検出し、この状態のときに第２の全周期系列発生回路６４および第２のシフトレジスタ回路８３を動作させる。また、ゲート回路については、図８の第４の実施例では１個のＡＮＤ回路８７にて構成されていたが、本実施例では、ゲート回路８７Ａがインバータ回路９１およびＯＲ回路９２から構成されている。ゲート回路８７Ａは第２の全周期系列発生回路６４が動作状態のときにのみ第１のシフトレジスタ回路８２に対して強制的に「１」を供給する。逆に、第２の全周期系列発生回路６４が動作停止状態の時はセレクタ回路８６の出力信号を第１のシフトレジスタ回路８２に伝播する。セレクタ回路８６の出力は第２のシフトレジスタ回路８３にも接続されており、このデータは第２の全周期系列発生回路６４が動作状態の時に第２のシフトレジスタ回路８３に取り込まれる。なお、図１０および図１１中の２１Ｇ，２１Ｈ，２１Ｉはメモリ回路であり、図５中のメモリ回路２１Ａ，２１Ｂ，２１Ｃと同様、１個のアドレス発生回路８１Ｂに対して並列に接続される。その他の構成は第４の実施例と同様のためその説明は省略する。
【００７１】
＜動作＞
図１０および図１１の回路の動作を図１２に示す。図１２では、時刻Ｔ＝０において、アドレス信号がＡ４＝１，Ａ０＝Ａ１＝Ａ２＝Ａ３＝０に設定されていると仮定している。また、第１の全周期系列発生回路６２内のシフトレジスタ６６は“１００”、第２の全周期系列発生回路６４内のシフトレジスタ７６は“００”に設定されていると仮定している。
【００７２】
時刻Ｔが進むにつれて、アドレスの欄で示すようにアドレスが変化する。アドレスは０から３１（２の５乗−１）までの全ての値が発生されるので、全てのメモリセルをアクセスすることができる。
【００７３】
図１２のＸアドレスとＹアドレスの欄を見て分かるように、Ｘアドレスは４、２、５、６、７、３、１、０、４、２、５、６、７、３、１、０、・・・という順序で変化し、Ｘアドレスが０から４に変化するときのみＹアドレスが変化する。
【００７４】
図１０および図１１の回路を用いれば、第１、第２のシフトレジスタ回路８２，８３およびゲート回路８７Ａをメモリ回路２１Ｇ，２１Ｈ，２１Ｉ毎に隣接して設け、アドレス発生回路８１Ｂを複数のメモリ回路２１Ｇ，２１Ｈ，２１Ｉ間で共有することができる。
【００７５】
このとき、アドレス発生回路８１Ｂと第１、第２のシフトレジスタ回路８２，８３との信号接続は２本のみでよく、図６の第３の実施例の回路と比べて更に配線の混雑を抑制できる。かかる効果は図８に示した第４の実施例のメモリテスト回路と同等である。
【００７６】
｛第６の実施例｝
＜構成＞
図１３および図１４は本発明の第６の実施例のメモリテスト回路を示す図である。図１３および図１４はＢ−Ｂ線にて破断されている。本実施例のメモリテスト回路は、図３の第２の実施例のアドレス発生回路８１に対して２つの全周期系列発生回路６２，６４を双方向全周期系列発生回路９５，９６に夫々置き換えて構成されたアドレス発生回路８１Ｃを備えたものである。ただし、第１の双方向全周期系列発生回路９５の特定状態を検出する特定状態検出回路６３Ｂは、第２の実施例と異なり、ＮＯＲ回路７１Ａ、ＸＯＲ回路９７、およびＮＡＮＤ回路７４から構成されている。図１３および図１４中の符号１０１，１０２は各双方向全周期系列発生回路９５，９６内に設けられたシフトレジスタ、１０３，１０４は前記シフトレジスタ１０１，１０２の動作方向を切り替えるセレクタ群、６７Ａ，６７Ｂは第１の双方向全周期系列発生回路９５内のシフトレジスタ１０１の各方向でのデータフィードバックを行うフィードバック回路（第１の双方向フィードバック回路）、７１Ａ，７１Ｂはフィードバック回路６７Ａ，６７ＢのＮＯＲ回路、７２Ａ，７２Ｂ，７３Ａ，７３Ｂは同じくフィードバック回路６７Ａ，６７Ｂの排他的論理和回路（ＸＯＲ）回路、７７Ａ，７７Ｂは第２の双方向全周期系列発生回路９６内のシフトレジスタ１０２の各方向でのデータフィードバックを行うフィードバック回路としてのインバータ回路（第２の双方向フィードバック回路）である。なお、前記フィードバック回路６７Ａ，６７Ｂ，７７Ａ，７７Ｂの構成は、各シフトレジスタ１０１，１０２に対して双方向に接続される（すなわち一対のフィードバック回路として対称形状に構成される）以外は第２の実施例の構成と同様である。ただし、一方のフィードバック回路６７ＡのＮＯＲ回路７１Ａは、前述の通り、特定状態検出回路６３Ｂ内のＮＯＲ回路と兼用されたものである。
【００７７】
ここで、第１の双方向全周期系列発生回路９５の動作方向は、ＣＨＤＩＲ１信号により制御されている。そして、該第１の双方向全周期系列発生回路９５は、ＣＨＤＩＲ１信号が「０」の場合は、右シフトによる順方向全周期系列を発生し、ＣＨＤＩＲ１信号が「１」の場合は、左シフトによる逆方向全周期系列を発生する。第２の双方向全周期系列発生回路９６の動作方向は、ＣＨＤＩＲ２信号により制御されている。そして、該第２の双方向全周期系列発生回路９６は、ＣＨＤＩＲ２信号が「０」の場合は、右シフトによる順方向全周期系列を発生し、ＣＨＤＩＲ２信号が「１」の場合は、左シフトによる逆方向全周期系列を発生する。
【００７８】
ＣＨＤＩＲ１信号は特定状態検出回路６３ＢのＸＯＲ回路９７にも入力されており、特定状態検出回路６３ＢはＣＨＤＩＲ１信号が「０」のときに“００１”を検出し、ＣＨＤＩＲ１信号が「０」のときに“０００”を検出する。
【００７９】
＜動作＞
図１３および図１４の回路の動作を図１５および図１６に示す。図１５はＣＨＤＩＲ１＝０，ＣＨＤＩＲ２＝０の場合の動作であり、図１６はＣＨＤＩＲ１＝１，ＣＨＤＩＲ２＝１の場合の動作である。なお、ＣＨＤＩＲ１＝０，ＣＨＤＩＲ２＝１の設定やＣＨＤＩＲ１＝１，ＣＨＤＩＲ２＝０の設定も可能であるが、効果が同じなのでその説明を省略する。
【００８０】
図１５では、時刻Ｔ＝０において、アドレス信号がＡ０＝Ａ１＝Ａ２＝Ａ３＝Ａ４＝０に設定されていると仮定している。時刻Ｔが進むにつれて、アドレスの欄で示すようにアドレスが変化する。
【００８１】
アドレスは０から３１（２の５乗−１）までの全ての値が発生されるので、全てのメモリセルをアクセスすることができる。
【００８２】
図１５のＸアドレスとＹアドレスの欄を見て分かるように、Ｘアドレスは０、４、２、５、６、７、３、１、０、４、２、５、６、７、３、１、・・・という順序で変化し、Ｘアドレスが１から０に変化するときのみＹアドレスが変化する。
【００８３】
図１６では時刻Ｔ＝０において、アドレス信号がＡ２＝Ａ０＝１，Ａ１＝Ａ３＝Ａ４＝０に設定されていると仮定している。時刻Ｔが進むにつれてアドレスの欄で示すようにアドレスが変化する。
【００８４】
アドレスは０から３１（２の５乗−１）までの全ての値が発生されるので、全てのメモリセルをアクセスすることができる。
【００８５】
図１６のＸアドレスとＹアドレスの欄を見て分かるように、Ｘアドレスは１、３、７、６、５、２、４、０、１、３、７、６、５、２、４、０、・・・という順序で変化し、Ｘアドレスが０から１に変化するときのみＹアドレスが変化する。
【００８６】
図１５と図１６のアドレスの欄を比較して分かるように全く逆順序でアドレス発生が行なわれる。
【００８７】
｛第７の実施例｝
図１７および図１８は本発明の第７の実施例のメモリテスト回路を示す図である。図１７および図１８はＣ−Ｃ線にて破断されている。本実施例のメモリテスト回路は、図１３および図１４の第６の実施例の双方向全周期系列発生回路を有するメモリテスト回路に対し、図８の第４の実施例または図１０および図１１の第５の実施例と同様に、各メモリ回路に対してゲート回路およびシフトレジスタ回路を設けたものである。なお、図１７および図１８では第４の実施例、第５の実施例および第６の実施例と同様の機能を有する要素については同一符号を付している。
【００８８】
本実施例のメモリテスト回路内のアドレス発生回路８１Ｄには、第１の双方向全周期系列発生回路９５の動作方向に対応して出力の取り出し位置を選択するために第１のセレクタ回路１１１が追加されている。また、第２の双方向全周期系列発生回路９６の動作方向に対応して出力の取り出し位置を選択するために第２のセレクタ回路１１２が追加されている。そして、図８または図１０および図１１中のセレクタ回路８６に相当する要素として第３のセレクタ回路１１３が前記両セレクタ回路１１１，１１２に接続されている。
【００８９】
また、全周期系列発生回路９５，９６を双方向性のものにしたのに対応し、各メモリ回路２１Ｊ，２１Ｋ，２１ＬのＸデコーダ３２およびＹデコーダ３３に対して夫々接続されるシフトレジスタ回路として双方向性の回路（第１の双方向シフトレジスタ回路１１４および第２の双方向シフトレジスタ回路１１５）が設けられ、さらに、第１の双方向シフトレジスタ回路１１４については第１の双方向シフトレジスタ回路１１４の両方向に夫々データ入力するための一対のゲート回路（第１のゲート回路１１６および第２のゲート回路１１７）が設けられている。
【００９０】
前記第１の双方向シフトレジスタ回路１１４は、前記第１の双方向全周期系列発生回路９５のシフトレジスタ１０１と同様に構成された３桁の双方向シフトレジスタ１２１と、第１の双方向全周期系列発生回路９５のセレクタ群１０３と同様に構成され前記双方向シフトレジスタ１２１の動作方向を切り替えるセレクタ群１２２とから構成されている。
【００９１】
前記第２の双方向シフトレジスタ回路１１５は、前記第２の双方向全周期系列発生回路９６のシフトレジスタ１０２と同様に構成された２桁の双方向シフトレジスタ１２３と、第２の双方向全周期系列発生回路９６のセレクタ群１０４と同様に構成され前記双方向シフトレジスタ１２３の動作方向を切り替えるセレクタ群１２４とから構成されている。
【００９２】
前記第１のゲート回路１１６は１個のＡＮＤ回路からなり、一方の入力端子は前記第３のセレクタ回路１１３に接続され、他方の入力端子は前記特定状態検出回路６３ＢのＮＡＮＤ回路７４に接続される。
【００９３】
前記第２のゲート回路１１７は１個のインバータ回路１２５および１個のＯＲ回路１２６から構成される。前記インバータ回路１２５の入力端子は前記特定状態検出回路６３ＢのＮＡＮＤ回路７４に接続される。前記ＯＲ回路１２６の一方の入力端子は前記インバータ回路１２５に接続され、他方の入力端子は前記第３のセレクタ回路１１３に接続される。
【００９４】
上記構成のメモリテスト回路では、各シフトレジスタに適切な初期値を設定することにより、図１７および図１８の回路の動作は図１５および図１６に示すものと同様になる。
【００９５】
｛第８の実施例｝
＜構成＞
図１９および図２０は本発明の第８の実施例のメモリテスト回路を示す図である。なお、図１９および図２０では図１３および図１４に示した第６の実施例と同様の機能を有する要素については同一符号を付している。本実施例のメモリテスト回路は、図１３および図１４の回路に対し、メモリ回路２１ＭのＹデコーダ３３Ａが１桁（２進数）のものであって、メモリセル３１Ａは０から１５までの１６ワードの格納領域を有する構成となっている。このため、アドレス発生回路８１Ｅの第２の全周期系列発生回路９６Ａを１ビット全周期系列発生回路（１ビットカウンタと等価）に置き換えたものである。
【００９６】
前記第２の全周期系列発生回路９６Ａは１個のレジスタ１２７（１ビットシフトレジスタ）およびフィードバック回路としての１個のインバータ１２８とから構成されている。前記レジスタ１２７のデータ入力端子は前記インバータ１２８の出力端子に接続され、該レジスタ１２７の動作制御用入力端子は特定状態検出回路６３ＢのＮＡＮＤ回路７４に接続され、該レジスタ１２７のデータ出力端子はメモリ回路２１ＭのＹデコーダ３３Ａ用のアドレス入力端子（Ａ０）に接続される。前記インバータ１２８の入力端子は前記レジスタ１２７に接続される。その他の構成は第６の実施例と同様のためその説明は省略する。
【００９７】
＜動作＞
図１９および図２０の回路の動作を図２１および図２２に示す。図２１はＣＨＤＩＲ１＝０の場合の動作であり、図２２はＣＨＤＩＲ１＝１の場合の動作である。図２１では時刻Ｔ＝０において、アドレス信号がＡ０＝Ａ１＝Ａ２＝Ａ３＝０に設定されていると仮定している。時刻Ｔが進むにつれてアドレスの欄で示すようにアドレスが変化する。アドレスは０から１５（２の４乗−１）までの全ての値が発生されるので、全てのメモリセルをアクセスすることができる。
【００９８】
図２１のＸアドレスとＹアドレスの欄を見て分かるように、Ｘアドレスは０、４、２、５、６、７、３、１、０、４、２、５、６、７、３、１、・・・という順序で変化し、Ｘアドレスが１から０に変化するときのみＹアドレスが変化する。
【００９９】
図２２では、時刻Ｔ＝０において、アドレス信号がＡ１＝Ａ０＝１，Ａ２＝Ａ３＝０に設定されていると仮定している。時刻Ｔが進むにつれてアドレスの欄で示すようにアドレスが変化する。
【０１００】
アドレスは０から１５（２の４乗−１）までの全ての値が発生されるので、全てのメモリセルをアクセスすることができる。図２２のＸアドレスとＹアドレスの欄を見て分かるように、Ｘアドレスは１、３、７、６、５、２、４、０、１、３、７、６、５、２、４、０、・・・という順序で変化し、Ｘアドレスが０から１に変化するときのみＹアドレスが変化する。
【０１０１】
図２１と図２２のアドレスの欄を比較して分かるように、全く逆順序でアドレス発生が行なわれる。
【０１０２】
｛第９の実施例｝
図２３および図２４は本発明の第９の実施例のメモリテスト回路を示す図である。なお、図２３および図２４では図１７および図１８の第７の実施例および図１９および図２０の第８の実施例と同様の機能を有する要素については同一符号を付している。また、図２３および図２４はＥ−Ｅ線にて破断されている。本実施例のメモリテスト回路は、図１９および図２０の第８の実施例のメモリ回路２１Ｍに対し、第７の実施例と同様にゲート回路１１６，１１７およびシフトレジスタ回路１１４，１３１を設けてメモリ回路２１Ｎを構成し、さらに第８の実施例のアドレス発生回路８１Ｅに対して第７の実施例と同様のセレクタ回路１１１，１１３Ａを設けてアドレス発生回路８１Ｆを構成したもである。ただし、前記シフトレジスタ回路１３１は、第２の全周期系列発生回路９６Ａが１ビット構成であることに対応して１ビットのレジスタのみで構成されている（以下、１ビットシフトレジスタ回路１３１と称す）。また、第７の実施例の第２のセレクタ回路１１２に対応するセレクタ回路はデータの進行方向を問題としないため省略されている。このため、前記セレクタ回路１１３Ａの「０」入力端子は第２の全周期系列発生回路９６Ａのインバータ１２８に直接に接続されている。その他の構成は第８の実施例と同様である。かかる構成のメモリテスト回路は、各シフトレジスタに適切な初期値を設定することにより、図２３および図２４の回路の動作は図２１および図２２に示すものと同じになる。
【０１０３】
｛第１０の実施例｝
＜構成＞
図２５および図２６は本発明の第１０の実施例のメモリテスト回路を示す図である。なお、図２５および図２６では図１９および図２０の第８の実施例と同様の機能を有する要素については同一符号を付している。また、図２５および図２６はＦ−Ｆ線で破断されている。本実施例のメモリテスト回路中のアドレス発生回路８１Ｇにおいて、第１の全周期系列発生回路９５ＡはＹアドレスを発生するための回路として第８の実施例中の第２の全周期系列発生回路９６Ａと同様の１ビット全周期系列発生回路を用い、第２の全周期系列発生回路９６ＢはＸアドレスを発生するための回路として第８の実施例中の第１の双方向全周期系列発生回路９５と同様の双方向全周期系列発生回路を用いている。そして、前記第１の全周期系列発生回路９５Ａの特定の出力状態（Ｙアドレス値）を検出し第２の全周期系列発生回路９６Ｂの動作を停止させる特定状態検出回路６３Ｃとして、１個のＸＯＲ回路（排他的論理和回路）が用いられたものである。該ＸＯＲ回路６３Ｃの一方の入力端子には外部からのＣＨＤＩＲ２信号が入力され、他方の入力端子は第１の全周期系列発生回路９５Ａのインバータ１２８の出力端子に接続されている。これにより、ＸＯＲ回路６３Ｃの検出条件をＣＨＤＩＲ２信号により指定できる。その他の構成は第８の実施例と同様のためその説明は省略する。
【０１０４】
＜動作＞
図２５および図２６の回路の動作を図２７および図２８に示す。図２７はＣＨＤＩＲ１＝０，ＣＨＤＩＲ２＝０の場合の動作であり、図２８はＣＨＤＩＲ１＝１，ＣＨＤＩＲ２＝１の場合の動作である。図２７では時刻Ｔ＝０において、アドレス信号がＡ０＝Ａ１＝Ａ２＝Ａ３＝０に設定されていると仮定している。この場合、第２の動作モード切替信号（ＣＨＤＩＲ２信号）と１ビットの第１の全周期系列発生回路９５Ａのアドレス状態とが一致したときに限り第２の全周期系列発生回路９６Ｂの動作を停止させることになる。具体的には、図２７および図２８の如く、時刻Ｔが進むにつれてアドレスの欄で示すようにアドレスが変化する。アドレスは０から１５（２の４乗−１）までの全ての値が発生されるので、全てのメモリセルをアクセスすることができる。
【０１０５】
図２７のＸアドレスとＹアドレスの欄を見て分かるように、Ｙアドレスは０、１、０、１、・・・という順序で変化し、Ｙアドレスが１から０に変化するときのみＸアドレスが変化する。
【０１０６】
図２８では、時刻Ｔ＝０において、アドレス信号がＡ１＝Ａ０＝１，Ａ２＝Ａ３＝０に設定されていると仮定している。時刻Ｔが進むにつれてアドレスの欄で示すようにアドレスが変化する。アドレスは０から１５（２の４乗−１）までの全ての値が発生されるので、全てのメモリセルをアクセスすることができる。
【０１０７】
図２８のＸアドレスとＹアドレスの欄を見て分かるように、Ｙアドレスは１、０、１、０、・・・という順序で変化し、Ｙアドレスが０から１に変化するときのみＸアドレスが変化する。
【０１０８】
図２７と図２８のアドレスの欄を比較して分かるように、全く逆順序でアドレス発生が行なわれる。
【０１０９】
｛第１１の実施例｝
図２９および図３０は本発明の第１１の実施例のメモリテスト回路を示す図である。なお、図２９および図３０では第９の実施例および第１０の実施例と同様の機能を有する要素については同一符号を付している。また、図２９および図３０はＧ−Ｇ線で破断されている。本実施例のメモリテスト回路は、図２５および図２６の第１０の実施例のメモリ回路２１Ｎに対し、１ビットの第１の全周期系列発生回路９５Ａに対応する１ビットシフトレジスタ回路１３１と、第２の全周期系列発生回路９６Ｂに対応する３ビットの双方向シフトレジスタ回路１１４と、前記１ビットシフトレジスタ回路１３１への入力データを選択するセレクタ回路１３２とが追加されて、図２９および図３０に示したメモリ回路２１Ｏが構成されている。また、図２５および図２６の第１０の実施例のアドレス発生回路８１Ｆに対し、２個のセレクタ回路１１１，１１３Ａが追加されてアドレス発生回路８１Ｇが構成されている。
【０１１０】
前記セレクタ回路１１１は前記第２の全周期系列発生回路９６Ｂの動作方向に対応して出力の取り出し位置を選択するものであって、両入力端子は第２の全周期系列発生回路９６Ｂの両フィードバック回路６７Ａ，６７ＢのＸＯＲ回路７３Ａ，７３Ｂの出力端子に接続され、該セレクタ回路１１１の切り替え制御端子にはＣＨＤＩＲ１信号が入力される。
【０１１１】
前記セレクタ回路１１３Ａは、特定状態検出回路６３Ｃからの信号に基づいて、第１の全周期系列発生回路９５Ａのインバータ１２８からの出力信号および前記セレクタ回路１１１からの出力信号のいずれかを選択するものである。
【０１１２】
前記セレクタ回路１３２は、図８中または図１０中のゲート回路に相当するものであって、特定状態検出回路６３Ｃからの信号に基づいて、外部からのＣＨＤＩＲ２信号および前記セレクタ回路１１３Ａからの信号のいずれかを選択する。該セレクタ回路１３２は、双方向の第２の全周期系列発生回路９６Ｂと第１の双方向シフトレジスタ回路１１４が動作停止状態のときは、セレクタ回路１１３Ａの出力を１ビットシフトレジスタ回路１３１に伝播する。逆に双方向の第２の全周期系列発生回路９６Ｂと双方向シフトレジスタ回路１１４が動作状態のときはＣＨＤＩＲ２信号を１ビットシフトレジスタ回路１３１に伝播する。その他の構成は第１０の実施例と同様のためその説明は省略する。
【０１１３】
各シフトレジスタに適切な初期値を設定することにより、図２９および図３０の回路の動作は図２７および図２８に示すものと同じになる。
【０１１４】
｛第１２の実施例｝
図３１および図３２は本発明の第１２の実施例のメモリテスト回路を示す図である。なお、図３１および図３２では図２９および図３０の第１１の実施例と同様の機能を有する要素については同一符号を付している。図３１および図３２はＨ−Ｈ線で破断されている。本実施例のメモリテスト回路は、図２９および図３０の第１１の実施例の回路と同様に動作するものであるが、図３１および図３２の如く、該メモリテスト回路中の１ビット全周期系列発生回路９５Ａの出力は１ビットシフトレジスタ回路１３１に直接に接続されている。また、セレクタ回路１１１の出力は双方向シフトレジスタ回路１１４の順方向入力と逆方向入力に共通接続されている。なお、図３１中の８１Ｈはアドレス発生回路、図３２中の２１Ｐはメモリ回路である。その他の構成は図２９および図３０の第１１の実施例と同様のためその説明は省略する。
【０１１５】
各シフトレジスタに適切な初期値を設定することにより、図３１および図３２の回路の動作は図２７および図２８に示すものと同じになる。
【０１１６】
｛第１３の実施例｝
＜構成＞
図３３および図３４は本発明の第１３の実施例のメモリテスト回路を示す図である。なお、図３３および図３４では図１の第１の実施例および図３の第２の実施例と同様の機能を有する要素については同一符号を付している。本実施例のメモリテスト回路は、第１の実施例の機能と第２の実施例の機能とをモード切り替えできるよう構成したものである。すなわち、第１の全周期系列発生回路６２が、３ビットのシフトレジスタ６６と、１個のＮＯＲ回路７１および２個のＸＯＲ回路７２，７３からなるフィードバック回路６７とを備え、第２の全周期系列発生回路６４が、２ビットのシフトレジスタ７６およびフィードバック回路としてのインバータ回路７７とを備える点で図３の第２の実施例と同様であるが、一対の特定状態検出回路、すなわち、第１の全周期系列発生回路６２の特定の出力状態（Ｘアドレス値）を検出し第２の全周期系列発生回路６４の動作を停止させる第１の特定状態検出回路６３と、第２の全周期系列発生回路６４の特定の出力状態（Ｙアドレス値）を検出し第１の全周期系列発生回路６２の動作を停止させる第２の特定状態検出回路３７（副特定状態検出回路）とが設けられている点で第２の実施例と構成を異にする。該両特定状態検出回路３７，６３のうちいずれを動作させるかは、夫々に対応するＡＮＤ回路１４１，１４２に外部からの制御信号ＭＯＤＥ１，ＭＯＤＥ２を入力することで選択的に切り替えられる。なお、図３３中の６１Ａはアドレス発生回路である。その他の構成は第２の実施例と同様のためその説明は省略する。
【０１１７】
＜動作＞
上記構成において、ＭＯＤＥ１＝１，ＭＯＤＥ２＝０の場合は、第２の全周期系列発生回路６４は常に動作状態になり、第１の全周期系列発生回路６２の動作は第２の全周期系列発生回路６４の状態により制御されて、図２と同様の動作を行う。
【０１１８】
一方、ＭＯＤＥ１＝０，ＭＯＤＥ２＝１の場合は、第１の全周期系列発生回路６２は常に動作状態になり、第２の全周期系列発生回路６４の動作は第１の全周期系列発生回路６２の状態により制御されて、図４と同様の動作を行う。
【０１１９】
このように、本実施例では、Ｙアドレスを一通り変化させた後でＸアドレスを更新するようなテストと、Ｘアドレスを一通り変化させた後でＹアドレスを更新するようなテストの両方を、必要に応じて選択的に実施できる。
【０１２０】
｛第１４の実施例｝
＜構成＞
図３５および図３６は本発明の第１４の実施例のメモリテスト回路を示す図である。なお、図３５および図３６では図３３および図３４の第１３の実施例と同様の機能を有する要素については同一符号を付している。本実施例のメモリテスト回路は、第１３の実施例の各全周期系列発生回路６２，６４に対して、各シフトレジスタ６６，７６のデータ入力端子とフィードバック回路６７，７７との間にセレクタ回路１４５，１４６を介装することで、各全周期系列発生回路６２Ａ，６４Ａにスキャン機能を持たせたものである。図３５中の符号ＳＩはシリアル入力ピン、ＳＯはシリアル出力ピン、ＳＭはシフトモード制御ピンである。その他の構成は第１３の実施例と同様のためその説明は省略する。
【０１２１】
＜動作＞
シフトモード制御ピンＳＭに「０」が入力された場合は、図３３および図３４の第１３の実施例と同様の動作が実現される。また、シフトモード制御ピンＳＭに「１」が入力された場合は、シリアル入力ピンＳＩからシリアル出力ピンＳＯへの直列経路が構成される。シフトモード制御ピンＳＭに「１」が入力されたときに、ＭＯＤＥ１＝ＭＯＤＥ２＝０であれば、両全周期系列発生回路６２Ａ，６４Ａ内のシフトレジスタは動作状態であり、直列シフト動作が行える。
【０１２２】
スキャン機能を付与することによって、直列シフト動作によって任意の初期値を各全周期系列発生回路６２Ａ，６４Ａに設定できるようになる。
【０１２３】
なお、初期値の設定は、各全周期系列発生回路を構成するシフトレジスタの各ビットにセットまたはリセット手段を設けることによっても実現できる。
【０１２４】
｛変形例｝
（１） 上記各実施例では、半導体集積回路装置の例としてメモリテスト回路について説明したが、アドレスを順次変化させるものであれば、メモリテスト回路に限るものではない。
【０１２５】
（２） 上記各実施例では、アドレスの全ての値を周期的かつ系列的に順次変遷しつつ生成する全周期系列発生回路を用いていたが、かかる完全な全周期系列発生回路に代えて、不完全な全周期系列発生回路、すなわち、アドレスの全ての値のうち一部を除いてを周期的かつ系列的に順次変遷しつつ生成する回路、例えばＬＦＳＲを用いてもよい。ここで、該ＬＦＳＲは、内部のシフトレジスタについてオールゼロ（ＡＬＬ“０”）の値を除外した全てのアドレスを発生させるものである。また、Ｘ，Ｙアドレスについて、一方に対して全周期系列発生回路を用い、他方についてＬＦＳＲを用いてもよい。
【０１２６】
（３） 第１４の実施例では、第１３の実施例の各全周期系列発生回路６２，６４に対して、スキャン機能を持たせていたが、第１の実施例乃至第１２の実施例に対してスキャン機能を持たせてもよい。
【０１２７】
（４） 第１０の実施例では、特定状態検出回路６３Ｃとして排他的論理和回路を使用していたが、その反転回路（イクスクルーシブ・ノア回路：Ｅｘ．ＮＯＲ回路）を使用してもよい。この場合、第２の動作モード切替信号（ＣＨＤＩＲ２信号）と１ビットの第１の全周期系列発生回路９５Ａのアドレス状態とが不一致のときに限り第２の全周期系列発生回路９６Ｂの動作を停止させることになる。
【０１２８】
【発明の効果】
本発明の各請求項によると、第１の全周期系列発生回路を動作させて、ＸデコーダおよびＹデコーダのうちの一方のアドレスの全ての値を、周期的かつ系列的に一通り変化させた後で、第２の全周期系列発生回路を動作させて他方のアドレスを更新することができ、故障がＸデコーダに起因するものかＹデコーダに起因するものかを容易に区別できる。また、メモリ回路の同一ビット線や同一ワード線の連続的なアクセスを伴うため、アクセスタイムテストを正確に行うことができる。
【０１２９】
この場合、本発明請求項１によると、アドレス発生回路の第１の全周期系列発生回路内の第１のシフトレジスタ部と、各メモリ回路内の第１のシフトレジスタ回路とを同様に（すなわち、同期して、または所定のビット数だけ遅延して）動作させ、また、アドレス発生回路の第２の全周期系列発生回路内の第２のシフトレジスタ部と、各メモリ回路内の第２のシフトレジスタ回路とを同様に（すなわち、同期して、または所定のビット数だけ遅延して）動作させることができ、第１のシフトレジスタ部および第２のシフトレジスタ部の全てのビット（レジスタ）とＸデコーダおよびＹデコーダの全ての桁（端子）とを夫々直接接続する場合に比べて、アドレス発生回路とメモリ回路との接続配線数を軽減することができるという効果がある。
【０１３０】
特に、本発明請求項２に係る半導体集積回路装置のように、セレクタ回路およびゲート回路を設けているので、アドレス発生回路からの信号を第１のシフトレジスタ回路および第２のシフトレジスタ回路に対して適宜選択的に切り替えることができ、両シフトレジスタ回路へのデータ伝送用配線を１本に集約でき、アドレス発生回路とメモリ回路との接続配線数を飛躍的に軽減することができるという効果がある。
【０１３１】
本発明請求項３によると、データのインクリメントおよびディクリメントの切り替えを容易に行い得る双方向全周期系列発生回路にてアドレス指定を行う場合において、第１の全周期系列発生回路を動作させて、ＸデコーダおよびＹデコーダのうちの一方のアドレスの全ての値を、周期的かつ系列的に一通り変化させた後で、第２の全周期系列発生回路を動作させて他方のアドレスを更新することができ、故障がＸデコーダに起因するものかＹデコーダに起因するものかを容易に区別できる。また、メモリ回路の同一ビット線や同一ワード線の連続的なアクセスを伴うため、アクセスタイムテストを正確に行うことができるという効果がある。
【０１３２】
本発明請求項４によると、アドレス発生回路の第１の全周期系列発生回路内の第１の双方向シフトレジスタ部と、各メモリ回路内の第１の双方向シフトレジスタ回路とを同様に（すなわち、同期して、または所定のビット数だけ遅延して）動作させ、また、アドレス発生回路の第２の全周期系列発生回路内の第２の双方向シフトレジスタ部と、各メモリ回路内の第２の双方向シフトレジスタ回路とを同様に（すなわち、同期して、または所定のビット数だけ遅延して）動作させることができ、第１の双方向シフトレジスタ部および第２の双方向シフトレジスタ部の全てのビット（レジスタ）とＸデコーダおよびＹデコーダの全ての桁（端子）とを夫々直接接続する場合に比べて、アドレス発生回路とメモリ回路との接続配線数を軽減することができるという効果がある。
【０１３３】
本発明請求項５によると、第１の全周期系列発生回路としてデータのインクリメントおよびディクリメントの切り替えを容易に行い得る双方向全周期系列発生回路を用い、第２の全周期系列発生回路として１ビット全周期系列発生回路を用いる場合において、第１の全周期系列発生回路を動作させて、ＸデコーダおよびＹデコーダのうちの一方のアドレスの全ての値を、周期的かつ系列的に一通り変化させた後で、第２の全周期系列発生回路を動作させて他方のアドレスを更新することができ、故障がＸデコーダに起因するものかＹデコーダに起因するものかを容易に区別できる。また、メモリ回路の同一ビット線や同一ワード線の連続的なアクセスを伴うため、アクセスタイムテストを正確に行うことができるという効果がある。
【０１３４】
本発明請求項６によると、アドレス発生回路の第１の全周期系列発生回路内の双方向シフトレジスタ部と、各メモリ回路内の双方向シフトレジスタ回路とを同様に（すなわち、同期して、または所定のビット数だけ遅延して）動作させ、また、アドレス発生回路の１ビットの第２の全周期系列発生回路と、各メモリ回路内の１ビットシフトレジスタ回路とを同様に（すなわち、同期して、または所定のビット数だけ遅延して）動作させることができ、双方向シフトレジスタ部および第２の全周期系列発生回路の全てのビット（レジスタ）とＸデコーダおよびＹデコーダの全ての桁（端子）とを夫々直接接続する場合に比べて、アドレス発生回路とメモリ回路との接続配線数を軽減することができる。特に、複数のセレクタ回路およびゲート回路を設けることで、アドレス発生回路からの信号を双方向シフトレジスタ回路および１ビットシフトレジスタ回路に対して適宜選択的に切り替えることができ、両シフトレジスタ回路へのデータ伝送用配線を１本に集約でき、アドレス発生回路とメモリ回路との接続配線数を飛躍的に軽減することができるという効果がある。
【０１３５】
本発明請求項７によると、第１の全周期系列発生回路として１ビット全周期系列発生回路を用い、第２の全周期系列発生回路としてデータのインクリメントおよびディクリメントの切り替えを容易に行い得る双方向全周期系列発生回路を用いる場合において、第１の全周期系列発生回路を動作させて、ＸデコーダおよびＹデコーダのうちの一方のアドレスの全ての値（２値）を、周期的かつ系列的に一通り変化させた後で、第２の全周期系列発生回路を動作させて他方のアドレスを更新することができ、故障がＸデコーダに起因するものかＹデコーダに起因するものかを容易に区別できる。また、メモリ回路の同一ビット線や同一ワード線の連続的なアクセスを伴うため、アクセスタイムテストを正確に行うことができるという効果がある。
【０１３６】
また、特定状態検出回路として排他的論理和回路を含むことで、当該特定状態検出回路を極めて簡単に構成することができ、回路面積を可及的に低減できるという効果がある。
【０１３７】
本発明請求項８および請求項９によると、アドレス発生回路の１ビットの第１の全周期系列発生回路と、各メモリ回路内の１ビットシフトレジスタ回路とを同様に（すなわち、同期して、または所定のビット数だけ遅延して）動作させ、また、アドレス発生回路の第２の全周期系列発生回路内の双方向シフトレジスタ部と、各メモリ回路内の双方向シフトレジスタ回路とを同様に（すなわち、同期して、または所定のビット数だけ遅延して）動作させることができ、第１の全周期系列発生回路および双方向シフトレジスタ部の全てのビット（レジスタ）とＸデコーダおよびＹデコーダの全ての桁（端子）とを夫々直接接続する場合に比べて、アドレス発生回路とメモリ回路との接続配線数を軽減することができるという効果がある。
【０１３８】
特に、請求項８では、複数の単一のセレクタ回路を設けることで、アドレス発生回路からの信号を双方向シフトレジスタ回路および１ビットシフトレジスタ回路に対して適宜選択的に切り替えることができ、両シフトレジスタ回路へのデータ伝送用配線を１本に集約でき、アドレス発生回路とメモリ回路との接続配線数を飛躍的に軽減することができるという効果がある。
【０１３９】
本発明請求項１０によると、第１の全周期系列発生回路と第２の全周期系列発生回路とのいずれを先に動作させる自由に選択でき、いずれか一方を先に動作させて、ＸデコーダおよびＹデコーダのうちの一方のアドレスの全ての値を、周期的かつ系列的に一通り変化させた後で、他方を動作させて他方のアドレスを更新することができ、故障がＸデコーダに起因するものかＹデコーダに起因するものかを容易に区別できる。また、メモリ回路の同一ビット線や同一ワード線の連続的なアクセスを伴うため、アクセスタイムテストを正確に行うことができるという効果がある。
【図面の簡単な説明】
【図１】 本発明の第１の実施例のメモリテスト回路を示す図である。
【図２】 本発明の第１の実施例のメモリテスト回路の各レジスタの値の変遷を示す図である。
【図３】 本発明の第２の実施例のメモリテスト回路を示す図である。
【図４】 本発明の第２の実施例のメモリテスト回路の各レジスタの値の変遷を示す図である。
【図５】 本発明の第３の実施例のメモリテスト回路の全体的な配線構成を示す図である。
【図６】 本発明の第３の実施例のメモリテスト回路を示す図である。
【図７】 本発明の第３の実施例のメモリテスト回路の各レジスタの値の変遷を示す図である。
【図８】 本発明の第４の実施例のメモリテスト回路を示す図である。
【図９】 本発明の第４の実施例のメモリテスト回路の各レジスタの値の変遷を示す図である。
【図１０】 本発明の第５の実施例のメモリテスト回路を示す図である。
【図１１】 本発明の第５の実施例のメモリテスト回路を示す図である。
【図１２】 本発明の第５の実施例のメモリテスト回路の各レジスタの値の変遷を示す図である。
【図１３】 本発明の第６の実施例のメモリテスト回路を示す図である。
【図１４】 本発明の第６の実施例のメモリテスト回路を示す図である。
【図１５】 本発明の第６の実施例のメモリテスト回路の各レジスタの値の変遷を示す図である。
【図１６】 本発明の第６の実施例のメモリテスト回路の各レジスタの値の変遷を示す図である。
【図１７】 本発明の第７の実施例のメモリテスト回路を示す図である。
【図１８】 本発明の第７の実施例のメモリテスト回路を示す図である。
【図１９】 本発明の第８の実施例のメモリテスト回路を示す図である。
【図２０】 本発明の第８の実施例のメモリテスト回路を示す図である。
【図２１】 本発明の第８の実施例のメモリテスト回路の各レジスタの値の変遷を示す図である。
【図２２】 本発明の第８の実施例のメモリテスト回路の各レジスタの値の変遷を示す図である。
【図２３】 本発明の第９の実施例のメモリテスト回路を示す図である。
【図２４】 本発明の第９の実施例のメモリテスト回路を示す図である。
【図２５】 本発明の第１０の実施例のメモリテスト回路を示す図である。
【図２６】 本発明の第１０の実施例のメモリテスト回路を示す図である。
【図２７】 本発明の第１０の実施例のメモリテスト回路の各レジスタの値の変遷を示す図である。
【図２８】 本発明の第１０の実施例のメモリテスト回路の各レジスタの値の変遷を示す図である。
【図２９】 本発明の第１１の実施例のメモリテスト回路を示す図である。
【図３０】 本発明の第１１の実施例のメモリテスト回路を示す図である。
【図３１】 本発明の第１２の実施例のメモリテスト回路を示す図である。
【図３２】 本発明の第１２の実施例のメモリテスト回路を示す図である。
【図３３】 本発明の第１３の実施例のメモリテスト回路を示す図である。
【図３４】 本発明の第１３の実施例のメモリテスト回路を示す図である。
【図３５】 本発明の第１４の実施例のメモリテスト回路を示す図である。
【図３６】 本発明の第１４の実施例のメモリテスト回路を示す図である。
【図３７】 第１の従来例のメモリテスト回路を示す図である。
【図３８】 第２の従来例のメモリテスト回路を示す図である。
【図３９】 第３の従来例のメモリテスト回路を示す図である。
【図４０】 第３の従来例のメモリテスト回路の各レジスタの値の変遷を示す図である。
【符号の説明】
２１，２１Ａ，２１Ｂ，２１Ｃ，２１Ｄ，２１Ｅ，２１Ｆ，２１Ｇ，２１Ｈ，２１Ｉ，２１Ｊ，２１Ｋ，２１Ｌ，２１Ｍ，２１Ｎ，２１Ｏ，２１Ｐ メモリ回路、２２，６１，８１，８１Ａ，８１Ｂ，８１Ｃ，８１Ｄ，８１Ｅ，８１Ｆ，８１Ｇ，８１Ｈ アドレス発生回路、３１，３１Ａ メモリセル、３２ Ｘデコーダ、３３，３３Ａ Ｙデコーダ、３６，６２，６２Ａ，９５Ａ 第１の全周期系列発生回路、３７，６３，６３Ａ，６３Ｂ，６３Ｃ 特定状態検出回路、３８，６４，６４Ａ，９６Ａ，９６Ｂ 第２の全周期系列発生回路、４１，４７，６６，７６，１０１，１０２ シフトレジスタ、４２，４８，６７，６７Ａ，６７Ｂ，７７，７７Ａ，７７Ｂ，１２８ フィードバック回路、８２ 第１のシフトレジスタ回路、８３ 第２のシフトレジスタ回路、８６，１１１，１１２，１１３，１１３Ａ，１３２，１４５，１４６ セレクタ回路、８７，８７Ａ，１１６，１１７ ゲート回路、９５ 第１の双方向全周期系列発生回路、９６ 第２の双方向全周期系列発生回路、１１４ 第１の双方向シフトレジスタ回路、１１５ 第２の双方向シフトレジスタ回路、１３１ １ビットシフトレジスタ回路、１４１，１４２ ＡＮＤ回路。
【産業上の利用分野】
本発明は、半導体メモリ回路を試験するためのメモリテスト回路等の半導体集積回路装置に関する。
【０００２】
【従来の技術】
｛第１の従来例｝
第１の従来例の半導体集積回路装置としてのメモリテスト回路の技術は、特開昭６３一２０４３２５号公報で述べられている。
【０００３】
図３７は第１の従来例における単方向の疑似乱数発生回路であり、半導体メモリ回路に対して疑似ランダムな順序でアドレス信号を発生する（以下、この種の疑似乱数発生回路を全周期系列発生回路と呼ぶ）。図３７中の符号１はｎ段のシフトレジスタ、２，２ａは排他的論理和回路、４シフトクロック端子、５は出力端子、６は初期化端子、７ａはゼロ検出回路である。
【０００４】
｛第２の従来例｝
図３８は第２の従来例における双方向の疑似乱数発生回路であり、半導体メモリ回路に対して疑似ランダムな順序または全く逆の疑似ランダムな順序でアドレス信号を発生する（以下、この種の疑似乱数発生回路は双方向全周期系列発生回路と呼ぶ）。図３８中の符号２，２ａ，２ｂは排他的論理和回路、４ａは正方向シフトクロック端子、４ｂは逆方向シフトクロック端子、６は初期化端子、７ａ，７ｂはゼロ検出回路、１０は双方向シフト可能な双方向直列シフトレジスタである。
【０００５】
｛第３の従来例｝
図３９は、第３の従来例のアドレス発生回路１１としての全周期系列発生回路１２とメモリ回路１３とを含む半導体集積回路装置（メモリテスト回路）の回路図である。図３９内では説明の便宜のためメモリ回路１３内のＸデコーダ１４、Ｙデコーダ１５、メモリセル１６を明示している。また、説明の便宜のためメモリセルに番号（０〜３１）を付けている。なお、メモリ回路１３としては、ＲＡＭおよびＲＯＭが対象となっている。
【０００６】
全周期系列発生回路１２はシフトレジスタ回路１７とフィードバック回路１８により構成されており、フィードバック回路１８はＮＯＲ回路１８ａ，１８ｂおよび排他的論理和回路（イクスクルーシブ・オア：以下、ＸＯＲと称す）回路１８ｃから構成されている。
【０００７】
図３９の回路の動作を図４０に示す。図４０では、時刻Ｔ＝０において、アドレス信号がＡ０＝Ａ１＝Ａ２＝Ａ３＝Ａ４＝０に設定されていると仮定している。これは、全周期系列発生回路１２にリセット手段（図示せず）を付加することで実現される。時刻Ｔが進むにつれて全周期系列発生回路１２内のシフトレジスタ回路１７が動作し、アドレスの欄で示すようにアドレスが変化する。
【０００８】
アドレスは０から３１（２の５乗一１）までの全ての値が発生されるので、メモリセル１６の全てをアクセスすることができる。図４０ではこのアドレスをメモリ回路１３のＸアドレスとＹアドレスの欄に分けて示している。１つのシフトレジスタ１７でアドレスを発生しているので、基本的にはＸアドレスとＹアドレスが同時に変化する（まれに、片方のアドレスが変化しない場合もある）。
【０００９】
【発明が解決しようとする課題】
メモリ回路がＸデコーダおよびＹデコーダの両デコーダを有する場合、第１の従来例および第２の従来例のような回路をＸアドレスおよびＹアドレスに夫々設けると、夫々の回路のシフト動作を制御信号等で制御する必要がある。この場合、制御信号等の発生系列が複雑となるため、外部に複雑な制御回路を必要とする。かかる事態を避けるためには、第３の従来例のように、メモリテスト回路の内部で自発的に両アドレスを系列的に変遷させつつ発生する必要がある。
【００１０】
ここで、回路の故障をテストする場合、故障がＸデコーダ１４に起因するものかＹデコーダ１５に起因するものかを効率的に区別したいときがある。この場合、テスト効率を考えると、ＸまたはＹの片方のアドレスを一通り変化させた後で他方のアドレスを更新するようなメモリ回路テストを行うことが望ましい。しかしながら、第３の従来例のメモリテスト回路では、前述のように原則としてＸアドレスとＹアドレスが同時に変化するため、ＸまたはＹの片方のアドレスを一通り変化させた後で他方のアドレスを更新するようなメモリ回路テストを実施できない。従って、故障がＸデコーダ１４に起因するものかＹデコーダ１５に起因するものかを区別するのに時間がかかるといった問題がある。
【００１１】
また、ＸアドレスおよびＹアドレスの変化が不規則で、その両方または片方が変化したりしなかったりする。ビット線またはワード線のうちのいずれかのアドレスが変化しなかった場合、前回にアクセスされたビット線またはワード線が立ち上がったままの状態で同じビット線またはワード線について次回にもアクセスが行われるため、アクセススピードが非常に速いものとなる。一方、ビット線およびワード線の両方のアドレスが変化した場合、前回にアクセスされたビット線およびワード線の両方が立ち上がる時間を必要とするため、アクセススピードは遅くなる。このため、アクセススピードの測定を行いたい場合に、条件によって速くなったり遅くなったりするため、正確な測定を行うことができなくなる。
【００１２】
本発明は、上記課題に鑑み、故障がＸデコーダに起因するものかＹデコーダに起因するものかの区別を容易に行うことができ、かつ、同一ビット線や同一ワード線の連続的なアクセスを伴う場合のアクセスタイムテストに有効なメモリテスト回路等の半導体集積回路装置の提供を目的とする。
【００１３】
【課題を解決するための手段】
本発明に係る課題解決手段は、メモリセル、該メモリセルのＸアドレスを指定するＸデコーダ、および前記メモリセルのＹアドレスを指定するＹデコーダを備えるメモリ回路と、前記Ｘデコーダおよび前記Ｙデコーダの両アドレスを生成するアドレス発生回路とを備え、前記アドレス発生回路は、前記Ｘデコーダおよび前記Ｙデコーダのうちの一方のアドレスの全ての値を周期的かつ系列的に順次変遷しつつ生成する第１の全周期系列発生回路と、前記Ｘデコーダおよび前記Ｙデコーダのうちの他方のアドレスの全ての値を周期的かつ系列的に順次変遷しつつ生成する第２の全周期系列発生回路と、前記第１の全周期系列発生回路における特定のアドレス状態を検出し、かつ当該特定のアドレス状態以外の場合は前記第２の全周期系列発生回路の動作を停止させる特定状態検出回路とを備えるものである。
【００１４】
そして、本発明の請求項１に係る第１の態様として、図６、図８、または図１０および図１１の如く、前記第１の全周期系列発生回路は、生成するアドレスのビット数に対応する第１のシフトレジスタ部と、該第１のシフトレジスタ部に系列的にアドレスデータの変遷を行わせるようフィードバックを施す第１のフィードバック回路とを備え、前記第２の全周期系列発生回路は、生成するアドレスのビット数に対応する第２のシフトレジスタ部と、該第２のシフトレジスタ部に系列的にアドレスデータの変遷を行わせるようフィードバックを施す第２のフィードバック回路とを備え、前記メモリ回路は、前記Ｘデコーダおよび前記Ｙデコーダのうちの一方に接続され、前記第１の全周期系列発生回路の前記第１のシフトレジスタ部と同様に構成されかつ該第１の全周期系列発生回路の前記第１のフィードバック回路からの出力信号に基づいて前記第１のシフトレジスタ部と同様に動作する第１のシフトレジスタ回路と、前記Ｘデコーダおよび前記Ｙデコーダのうちの他方に接続され、前記第２の全周期系列発生回路の前記第２のシフトレジスタ部と同様に構成されかつ該第２の全周期系列発生回路の前記第２のフィードバック回路からの出力信号に基づいて前記第２のシフトレジスタ部と同様に動作する第２のシフトレジスタ回路とをさらに備える。
【００１５】
望ましくは、図８、または図１０および図１１の如く、前記アドレス発生回路は、前記特定状態検出回路からの信号に基づいて、前記第２の全周期系列発生回路が動作停止状態のときは前記第１の全周期系列発生回路の出力を選択し、前記第２の全周期系列発生回路が動作状態のときは前記第２の全周期系列発生回路の出力を選択するセレクタ回路をさらに備え、前記メモリ回路は、前記特定状態検出回路からの信号に基づいて、前記第２の全周期系列発生回路が動作停止状態のときに前記セレクタ回路の出力を前記第１のシフトレジスタ回路に伝播し、前記第２の全周期系列発生回路が動作状態のときは特定の固定データを前記第１のシフトレジスタ回路に伝播するゲート回路をさらに備え、前記メモリ回路の前記第２のシフトレジスタ回路の入力端子は前記セレクタ回路に接続され、前記第２のシフトレジスタ回路のシフト動作は前記特定状態検出回路によって制御される。
【００１６】
本発明の請求項３に係る第２の態様として、図１３および図１４、または図１７および図１８の如く、前記第１の全周期系列発生回路および前記第２の全周期系列発生回路は、データを双方向にシフトさせる双方向全周期系列発生回路から夫々構成され、前記第１の全周期系列発生回路は、生成するアドレスのビット数に対応する第１の双方向シフトレジスタ部と、該第１の双方向シフトレジスタ部の双方向に対して系列的にアドレスデータの変遷を行わせるようフィードバックを施す第１の双方向フィードバック回路とを備え、前記第２の全周期系列発生回路は、生成するアドレスのビット数に対応する第２の双方向シフトレジスタ部と、該第２の双方向シフトレジスタ部の双方向に対して系列的にアドレスデータの変遷を行わせるようフィードバックを施す第２の双方向フィードバック回路とを備え、前記特定状態検出回路は、前記第１の全周期系列発生回路が順方向動作モードの場合は前記第１の全周期系列発生回路が所定の第１の状態以外のときに前記第２の全周期系列発生回路の動作を停止させるとともに、前記第１の全周期系列発生回路が逆方向動作モードの場合は前記第１の全周期系列発生回路が所定の第２の状態以外のときに前記第２の全周期系列発生回路の動作を停止させるように構成される。
【００１７】
望ましくは、図１７および図１８の如く、前記アドレス発生回路は、外部からの第１の動作モード切替信号に基づいて、前記第１の全周期系列発生回路からの双方向の出力信号のいずれかが選択される第１のセレクタ回路と、外部からの第２の動作モード切替信号に基づいて、前記第２の全周期系列発生回路からの双方向の出力信号のいずれかが選択される第２のセレクタ回路と、前記特定状態検出回路からの信号に基づいて、前記第２の全周期系列発生回路が動作停止状態のときに前記第１のセレクタ回路の出力を選択し、第２の全周期系列発生回路が動作状態のときに前記第２のセレクタ回路の出力を選択する第３のセレクタ回路とをさらに備え、前記メモリ回路は、前記Ｘデコーダおよび前記Ｙデコーダのうちの一方に接続され、前記第１の全周期系列発生回路の前記第１の双方向シフトレジスタ部と同様に構成されて、前記第１の動作モード切替信号によって前記第１の双方向シフトレジスタ部と同様に動作方向が制御される第１の双方向シフトレジスタ回路と、前記Ｘデコーダおよび前記Ｙデコーダのうちの他方に接続され、前記第２の全周期系列発生回路の前記第２の双方向シフトレジスタ部と同様に構成されて、前記第２の動作モード切替信号によって前記第２の双方向シフトレジスタ部と同様に動作方向が制御される第２の双方向シフトレジスタ回路と、前記特定状態検出回路からの信号に基づいて、前記第２の双方向シフトレジスタ回路が動作停止状態のときに前記第３のセレクタ回路の出力を前記第１の双方向シフトレジスタ回路の順方向入力に伝播し、前記第２の双方向シフトレジスタ回路が動作状態のときに特定の固定データを前記第１の双方向シフトレジスタ回路の順方向入力に伝播するように構成された第１のゲート回路と、前記特定状態検出回路からの信号に基づいて、前記第２の双方向シフトレジスタ回路が動作停止状態のときに前記第３のセレクタ回路の出力を前記第１の双方向シフトレジスタ回路の逆方向入力に伝播し、前記第２の双方向シフトレジスタ回路が動作状態のときに特定の固定データを前記第１の双方向シフトレジスタ回路の逆方向入力に伝播するように構成された第２のゲート回路とをさらに備え、前記第２の双方向シフトレジスタ回路の双方向の入力端子に前記第３のセレクタ回路からの出力信号が入力される。
【００１８】
本発明の請求項５に係る第３の態様として、図１９および図２０、または図２３および図２４の如く、前記第１の全周期系列発生回路は、データを双方向にシフトさせる双方向全周期系列発生回路であり、前記第２の全周期系列発生回路は１ビット全周期系列発生回路であり、前記第１の全周期系列発生回路は、生成するアドレスのビット数に対応する双方向シフトレジスタ部と、該双方向シフトレジスタ部の双方向に対して系列的にアドレスデータの変遷を行わせるようフィードバックを施す双方向フィードバック回路とを備え、前記特定状態検出回路は、前記第１の全周期系列発生回路が順方向動作モードの場合は前記第１の全周期系列発生回路が所定の第１の状態以外のときに前記第２の全周期系列発生回路の動作を停止させるとともに、前記第１の全周期系列発生回路が逆方向動作モードの場合は前記第１の全周期系列発生回路が所定の第２の状態以外のときに前記第２の全周期系列発生回路の動作を停止させるように構成される。
【００１９】
望ましくは、図２３および図２４の如く、前記アドレス発生回路は、外部からの第１の動作モード切替信号に基づいて、前記第１の全周期系列発生回路からの双方向の出力信号のいずれかが選択される第１のセレクタ回路と、前記特定状態検出回路からの信号に基づいて、前記第２の全周期系列発生回路が動作停止状態のときに第１のセレクタ回路の出力を選択し、第２の全周期系列発生回路が動作状態のときに前記第２の全周期系列発生回路の出力を選択する第２のセレクタ回路とをさらに備え、前記メモリ回路は、前記Ｘデコーダおよび前記Ｙデコーダのうちの一方に接続され、前記第１の全周期系列発生回路の前記双方向シフトレジスタ部と同様に構成され、前記第１の動作モード切替信号に基づいて前記第１の全周期系列発生回路の前記双方向シフトレジスタ部と同様に動作方向が制御される双方向シフトレジスタ回路と、前記Ｘデコーダおよび前記Ｙデコーダのうちの他方に接続され、前記特定状態検出回路からの信号に基づいて動作するよう制御される１ビットシフトレジスタ回路と、前記特定状態検出回路からの信号に基づいて、前記１ビットシフトレジスタ回路が動作停止状態のときに前記第２のセレクタ回路の出力を前記双方向シフトレジスタ回路の順方向入力に伝播し、前記１ビットシフトレジスタ回路が動作状態のときに特定の固定データを前記双方向シフトレジスタ回路の順方向入力に伝播するように構成された第１のゲート回路と、前記特定状態検出回路からの信号に基づいて、前記１ビットシフトレジスタ回路が動作停止状態のときに前記第２のセレクタ回路の出力を前記双方向シフトレジスタ回路の逆方向入力に伝播し、前記１ビットシフトレジスタ回路が動作状態のときに特定の固定データを前記双方向シフトレジスタ回路の逆方向入力に伝播するように構成された第２のゲート回路とをさらに備え、前記１ビットシフトレジスタ回路の入力端子は、前記第２のセレクタ回路に接続される。
【００２０】
本発明の請求項７に係る第４の態様として、図２５および図２６、図２９および図３０、または図３１および図３２の如く、前記第１の全周期系列発生回路は１ビット全周期系列発生回路であり、前記第２の全周期系列発生回路は、外部からの第１の動作モード切替信号に基づいてデータのシフト方向を双方向のうちのいずれかに選択的に切り替えられる双方向全周期系列発生回路であり、該第２の全周期系列発生回路は、生成するアドレスのビット数に対応する双方向シフトレジスタ部と、該双方向シフトレジスタ部の双方向に対して系列的にアドレスデータの変遷を行わせるようフィードバックを施す双方向フィードバック回路とを備え、前記特定状態検出回路は、前記第１の全周期系列発生回路からの出力と外部からの第２の動作モード切替信号とを入力する排他的論理和回路を含み、前記第２の動作モード切替信号と１ビットの前記第１の全周期系列発生回路のアドレス状態とが一致または不一致のいずれか一方のときに限り前記第２の全周期系列発生回路の動作を停止させるように構成される。
【００２１】
望ましくは、図２９および図３０の如く、前記アドレス発生回路は、前記第１の動作モード切替信号に基づいて、前記第２の全周期系列発生回路からの双方向の出力信号のいずれかが選択される第１のセレクタ回路と、前記特定状態検出回路からの信号に基づいて、前記第２の全周期系列発生回路が動作停止状態のときに前記第１の全周期系列発生回路の出力を選択し、前記第２の全周期系列発生回路が動作状態のときに前記第１のセレクタ回路の出力を選択する第２のセレクタ回路とをさらに備え、前記メモリ回路は、前記Ｘデコーダおよび前記Ｙデコーダのうちの前記他方に接続され、前記第２の全周期系列発生回路の前記双方向シフトレジスタ部と同様に構成され、前記第２のセレクタ回路の出力信号が順方向入力および逆方向入力に接続され、前記特定状態検出回路からの出力信号に基づいて前記第２の全周期系列発生回路の動作と同様に動作停止制御され、かつ、前記第１の動作モード切替信号に基づいて動作方向が制御される双方向シフトレジスタ回路と、前記特定状態検出回路からの信号に基づいて、前記第２の全周期系列発生回路および前記双方向シフトレジスタ回路が動作停止状態のときに前記第２のセレクタ回路の出力を選択し、前記第２の全周期系列発生回路および前記双方向シフトレジスタ回路が動作状態のときに前記第２の動作モード切替信号を選択する第３のセレクタ回路と、前記Ｘデコーダおよび前記Ｙデコーダのうちの前記一方に接続され、前記第３のセレクタ回路からの出力信号が入力される１ビットシフトレジスタ回路とをさらに備える。
【００２２】
あるいは、図３１および図３２の如く、前記アドレス発生回路は、前記第１の動作モード切替信号に基づいて、前記第２の全周期系列発生回路からの双方向の出力信号のいずれかが選択されるセレクタ回路をさらに備え、前記メモリ回路は、前記Ｘデコーダおよび前記Ｙデコーダのうちの前記一方に接続され、前記第１の全周期系列発生回路からの出力信号が入力される１ビットシフトレジスタ回路と、前記Ｘデコーダおよび前記Ｙデコーダのうちの前記他方に接続され、前記第２の全周期系列発生回路の前記双方向シフトレジスタ部と同様に構成され、前記セレクタ回路の出力信号が順方向入力および逆方向入力に接続され、前記第１の動作モード切替信号に基づいて動作方向が制御される双方向シフトレジスタ回路とをさらに備える。
【００２３】
本発明の請求項１０に係る第５の態様として、図３３および図３４、または図３５および図３６の如く、前記アドレス発生回路は、前記第２の全周期系列発生回路における特定のアドレス状態を検出し、かつ当該特定のアドレス状態以外の場合は前記第１の全周期系列発生回路の動作を停止させる副特定状態検出回路と、前記特定状態検出回路および前記副特定状態検出回路のうちいずれを動作させるかを選択する選択手段とをさらに備える。
【００２５】
【作用】
本発明各請求項に係る半導体集積回路装置では、第１の全周期系列発生回路を動作させて、ＸデコーダおよびＹデコーダのうちの一方のアドレスの全ての値を、周期的かつ系列的に一通り変化させた後で、第２の全周期系列発生回路を動作させて他方のアドレスを更新する。これにより、故障がＸデコーダに起因するものかＹデコーダに起因するものかを容易に区別できる。また、メモリ回路の同一ビット線や同一ワード線の連続的なアクセスを伴うため、アクセスタイムテストを正確に行うことができる。
【００２６】
この場合、本発明請求項１に係る半導体集積回路装置では、アドレス発生回路の第１の全周期系列発生回路内の第１のシフトレジスタ部と、各メモリ回路内の第１のシフトレジスタ回路とを同様に（すなわち、同期して、または所定のビット数だけ遅延して）動作させ、また、アドレス発生回路の第２の全周期系列発生回路内の第２のシフトレジスタ部と、各メモリ回路内の第２のシフトレジスタ回路とを同様に（すなわち、同期して、または所定のビット数だけ遅延して）動作させる。このような構成とすることで、第１のシフトレジスタ部および第２のシフトレジスタ部の全てのビット（レジスタ）とＸデコーダおよびＹデコーダの全ての桁（端子）とを夫々直接接続する場合に比べて、アドレス発生回路とメモリ回路との接続配線数を軽減することができる。
【００２７】
特に、本発明請求項２に係る半導体集積回路装置のように、セレクタ回路およびゲート回路を設けることで、アドレス発生回路からの信号を第１のシフトレジスタ回路および第２のシフトレジスタ回路に対して適宜選択的に切り替えることができ、両シフトレジスタ回路へのデータ伝送用配線を１本に集約でき、アドレス発生回路とメモリ回路との接続配線数を飛躍的に軽減することができる。
【００２８】
本発明請求項３に係る半導体集積回路装置では、データのインクリメントおよびディクリメントの切り替えを容易に行い得る双方向全周期系列発生回路にてアドレス指定を行う場合において、第１の全周期系列発生回路を動作させて、ＸデコーダおよびＹデコーダのうちの一方のアドレスの全ての値を、周期的かつ系列的に一通り変化させた後で、第２の全周期系列発生回路を動作させて他方のアドレスを更新する。これにより、故障がＸデコーダに起因するものかＹデコーダに起因するものかを容易に区別できる。また、メモリ回路の同一ビット線や同一ワード線の連続的なアクセスを伴うため、アクセスタイムテストを正確に行うことができる。
【００２９】
本発明請求項４に係る半導体集積回路装置では、アドレス発生回路の第１の全周期系列発生回路内の第１の双方向シフトレジスタ部と、各メモリ回路内の第１の双方向シフトレジスタ回路とを同様に（すなわち、同期して、または所定のビット数だけ遅延して）動作させ、また、アドレス発生回路の第２の全周期系列発生回路内の第２の双方向シフトレジスタ部と、各メモリ回路内の第２の双方向シフトレジスタ回路とを同様に（すなわち、同期して、または所定のビット数だけ遅延して）動作させる。このような構成とすることで、第１の双方向シフトレジスタ部および第２の双方向シフトレジスタ部の全てのビット（レジスタ）とＸデコーダおよびＹデコーダの全ての桁（端子）とを夫々直接接続する場合に比べて、アドレス発生回路とメモリ回路との接続配線数を軽減することができる。
【００３０】
本発明請求項５に係る半導体集積回路装置では、第１の全周期系列発生回路としてデータのインクリメントおよびディクリメントの切り替えを容易に行い得る双方向全周期系列発生回路を用い、第２の全周期系列発生回路として１ビット全周期系列発生回路を用いる場合において、第１の全周期系列発生回路を動作させて、ＸデコーダおよびＹデコーダのうちの一方のアドレスの全ての値を、周期的かつ系列的に一通り変化させた後で、第２の全周期系列発生回路を動作させて他方のアドレスを更新する。これにより、故障がＸデコーダに起因するものかＹデコーダに起因するものかを容易に区別できる。また、メモリ回路の同一ビット線や同一ワード線の連続的なアクセスを伴うため、アクセスタイムテストを正確に行うことができる。
【００３１】
本発明請求項６に係る半導体集積回路装置では、アドレス発生回路の第１の全周期系列発生回路内の双方向シフトレジスタ部と、各メモリ回路内の双方向シフトレジスタ回路とを同様に（すなわち、同期して、または所定のビット数だけ遅延して）動作させ、また、アドレス発生回路の１ビットの第２の全周期系列発生回路と、各メモリ回路内の１ビットシフトレジスタ回路とを同様に（すなわち、同期して、または所定のビット数だけ遅延して）動作させる。このような構成とすることで、双方向シフトレジスタ部および第２の全周期系列発生回路の全てのビット（レジスタ）とＸデコーダおよびＹデコーダの全ての桁（端子）とを夫々直接接続する場合に比べて、アドレス発生回路とメモリ回路との接続配線数を軽減することができる。特に、複数のセレクタ回路およびゲート回路を設けることで、アドレス発生回路からの信号を双方向シフトレジスタ回路および１ビットシフトレジスタ回路に対して適宜選択的に切り替えることができ、両シフトレジスタ回路へのデータ伝送用配線を１本に集約でき、アドレス発生回路とメモリ回路との接続配線数を飛躍的に軽減することができる。
【００３２】
本発明請求項７に係る半導体集積回路装置では、第１の全周期系列発生回路として１ビット全周期系列発生回路を用い、第２の全周期系列発生回路としてデータのインクリメントおよびディクリメントの切り替えを容易に行い得る双方向全周期系列発生回路を用いる場合において、第１の全周期系列発生回路を動作させて、ＸデコーダおよびＹデコーダのうちの一方のアドレスの全ての値（２値）を、周期的かつ系列的に一通り変化させた後で、第２の全周期系列発生回路を動作させて他方のアドレスを更新する。これにより、故障がＸデコーダに起因するものかＹデコーダに起因するものかを容易に区別できる。また、メモリ回路の同一ビット線や同一ワード線の連続的なアクセスを伴うため、アクセスタイムテストを正確に行うことができる。
【００３３】
また、特定状態検出回路として排他的論理和回路を含むことで、当該特定状態検出回路を極めて簡単に構成することができ、回路面積を可及的に低減できる。
【００３４】
本発明請求項８および請求項９に係る半導体集積回路装置では、アドレス発生回路の１ビットの第１の全周期系列発生回路と、各メモリ回路内の１ビットシフトレジスタ回路とを同様に（すなわち、同期して、または所定のビット数だけ遅延して）動作させ、また、アドレス発生回路の第２の全周期系列発生回路内の双方向シフトレジスタ部と、各メモリ回路内の双方向シフトレジスタ回路とを同様に（すなわち、同期して、または所定のビット数だけ遅延して）動作させる。このような構成とすることで、第１の全周期系列発生回路および双方向シフトレジスタ部の全てのビット（レジスタ）とＸデコーダおよびＹデコーダの全ての桁（端子）とを夫々直接接続する場合に比べて、アドレス発生回路とメモリ回路との接続配線数を軽減することができる。
【００３５】
特に、請求項８では、複数の単一のセレクタ回路を設けることで、アドレス発生回路からの信号を双方向シフトレジスタ回路および１ビットシフトレジスタ回路に対して適宜選択的に切り替えることができ、両シフトレジスタ回路へのデータ伝送用配線を１本に集約でき、アドレス発生回路とメモリ回路との接続配線数を飛躍的に軽減することができる。
【００３６】
本発明請求項１０に係る半導体集積回路装置では、第１の全周期系列発生回路と第２の全周期系列発生回路とのいずれを先に動作させる自由に選択でき、いずれか一方を先に動作させて、ＸデコーダおよびＹデコーダのうちの一方のアドレスの全ての値を、周期的かつ系列的に一通り変化させた後で、他方を動作させて他方のアドレスを更新する。これにより、故障がＸデコーダに起因するものかＹデコーダに起因するものかを容易に区別できる。また、メモリ回路の同一ビット線や同一ワード線の連続的なアクセスを伴うため、アクセスタイムテストを正確に行うことができる。
【００３８】
【実施例】
｛第１の実施例｝
＜構成＞
図１は本発明の第１の実施例の半導体集積回路装置としてのメモリテスト回路を示す図である。本実施例のメモリテスト回路は、Ｙアドレスを一通り変化させた後でＸアドレスを更新するようなメモリ回路テスト動作を実現するものであって、被テスト回路としてのメモリ回路２１に対して図１に示すようなアドレス発生回路２２が接続されてなるものである。
【００３９】
前記メモリ回路２１は、「０」から「３１」までの３２ワードの格納領域を持つメモリセル３１と、該メモリセル３１の３桁（ＸＡ２，ＸＡ１，ＸＡ０）のＸアドレスを指定するＸデコーダ３２と、前記メモリセル３１の２桁（ＹＡ１，ＹＡ０）のＹアドレスを指定するＹデコーダ３３とからなる一般的なものである。
【００４０】
前記アドレス発生回路２２は、前記Ｙデコーダ３３にてアクセスすべきＹアドレスを発生する第１の全周期系列発生回路３６と、該第１の全周期系列発生回路３６がある特定のＹアドレス（具体的には、２進表示で“０１”）を発生した旨を検出する特定状態検出回路３７と、該特定状態検出回路３７にて前記第１の全周期系列発生回路３６がある特定のＹアドレス（“０１”）を発生した旨を検出した際にのみ動作状態となる第２の全周期系列発生回路３８とから構成されている。
【００４１】
前記第１の全周期系列発生回路３６は２ビットの全周期系列発生回路であって、図１の如く、２ビット（Ａ１，Ａ０）のシフトレジスタ４１と、該シフトレジスタ４１にデータのフィードバックを施すフィードバック回路としてのインバータ回路４２とを備えた単純な回路で構成することができる。
【００４２】
前記特定状態検出回路３７は、前記第１の全周期系列発生回路３６の前記シフトレジスタ４１の大きい桁側のレジスタ（Ａ１）に接続されたインバータ回路４４と、一方の入力端子が前記インバータ回路４４に接続され他方の入力端子が前記シフトレジスタ４１の小さい桁側のレジスタ（Ａ０）に接続されたＮＡＮＤ回路４５とから構成されている。かかる構成により、前記シフトレジスタ４１の大きい桁側のレジスタ（Ａ１）が“０”でかつ小さい桁側のレジスタ（Ａ０）が“１”のとき（すなわち前記第１の全周期系列発生回路３６が２進表示で“０１”の状態）にのみ、前記第２の全周期系列発生回路３８に信号“０”を送信してこれを動作状態とし、それ以外のときには前記第２の全周期系列発生回路３８に信号“１”を送信してその動作を停止させる。
【００４３】
前記第２の全周期系列発生回路３８は、３ビットの全周期系列発生回路であって、３ビット（Ａ４，Ａ３，Ａ２）のシフトレジスタ４７と、該シフトレジスタ４７にデータのフィードバックを施すフィードバック回路４８とを備えたものである。前記フィードバック回路４８は、１個のＮＯＲ回路５１および２個の排他的論理和回路（ＸＯＲ）回路５２，５３とから構成されている。前記ＮＯＲ回路５１の一方の入力端子は前記シフトレジスタ４７の最大桁のレジスタ（Ａ４）に接続され、他方の入力端子は前記シフトレジスタ４７の中間桁のレジスタ（Ａ３）に接続されている。前記ＸＯＲ回路５２の一方の入力端子は前記シフトレジスタ４７の中間桁のレジスタ（Ａ３）に接続され、他方の入力端子は前記シフトレジスタ４７の最小桁のレジスタ（Ａ２）に接続されている。前記ＸＯＲ回路５３の一方の入力端子は前記ＮＯＲ回路５１に接続され、他方の入力端子は前記ＸＯＲ回路５２に接続される。該ＸＯＲ回路５３の出力端子は前記シフトレジスタ４７の最大桁のレジスタ（Ａ４）に接続される。
【００４４】
なお、前記第１の全周期系列発生回路３６の前記各シフトレジスタ４１の各レジスタＡ１，Ａ０は前記メモリ回路２１のＹデコーダ３３のＹＡ１，ＹＡ０に対応しており、また、前記第２の全周期系列発生回路３８の前記各シフトレジスタ４７の各レジスタＡ４，Ａ３，Ａ２は前記メモリ回路２１のＸデコーダ３２のＸＡ２，ＸＡ１，ＸＡ０に対応している。
【００４５】
＜動作＞
図１の回路の動作を図２に示す。図２では時刻Ｔ＝０において、アドレス信号がＡ０＝Ａ１＝Ａ２＝Ａ３＝Ａ４＝０に設定されていると仮定している。時刻Ｔが進むにつれてアドレスの欄で示すようにアドレスが変化する。アドレスは０から３１（２の５乗−１）までの全ての値が発生されるので、全てのメモリセルをアクセスすることができる。図２のＸアドレスとＹアドレスの欄を見て分かるように、Ｙアドレスは０、２、３、１、０、２、３、１、・・・という順序で変化し、Ｙアドレスが１から０に変化するときのみＸアドレスが変化する。
【００４６】
このように、Ｙアドレスを一通り変化させた後でＸアドレスを更新しているので、メモリ回路テストを高速で実施できる。そして、故障が発生した旨を検知した場合に、かかる故障がＸデコーダに起因するものかＹデコーダに起因するものかを区別する際、例えば図２において時刻Ｔが４から７の全てについて故障が発見されたときはＸデコーダのアドレス「４」が故障していることがわかる。あるいは、例えば図２において時刻Ｔが２，６，１０，１４，１８，２２，２６，３０のときに故障が発見されたときはＹデコーダのアドレス「３」が故障していることがわかる。このように、連続して故障が発見された場合はＸデコーダの故障、分散して故障が発見された場合はＹデコーダの故障という具合に、いずれのデコーダの故障であるかが瞬時に判明するため、故障検出を極めて素早く行うことができる。
【００４７】
また、同一ビット線や同一ワード線の連続的なアクセスを伴うため、Ｙアドレスだけを変化させるといったケースに条件を特定してアクセスタイムテストを測定できるので、他の変化要因を排除することで同一条件における正確な測定を成し得る。
【００４８】
｛第２の実施例｝
＜構成＞
図３は本発明の第２の実施例のメモリテスト回路を示す図である。なお、図３では第１の実施例と同様の機能を有する要素については同一符号を付している。本実施例のメモリテスト回路は、Ｘアドレスを一通り変化させた後でＹアドレスを更新するようなメモリ回路テスト動作を実現するものであって、被テスト回路としてのメモリ回路２１に対して図３に示すようなアドレス発生回路６１が接続されてなるものである。なお、前記メモリ回路２１は、第１の実施例で説明したものと同一であるためその説明は省略する。
【００４９】
前記アドレス発生回路６１は、前記メモリ回路２１のＸデコーダ３２にてアクセスすべきＸアドレスを発生する第１の全周期系列発生回路６２と、該第１の全周期系列発生回路６２がある特定のＸアドレス（具体的には、２進表示で“００１”）を発生した旨を検出する特定状態検出回路６３と、該特定状態検出回路６３にて前記第１の全周期系列発生回路６２がある特定のＹアドレス（“０１”）を発生した旨を検出した際にのみ動作状態となる第２の全周期系列発生回路６４とから構成されている。
【００５０】
前記第１の全周期系列発生回路６２は３ビットの全周期系列発生回路であって、３ビット（Ａ４，Ａ３，Ａ２）のシフトレジスタ６６と、該シフトレジスタ６６にデータのフィードバックを施すフィードバック回路６７とを備えたものである。前記フィードバック回路６７は、１個のＮＯＲ回路７１および２個の排他的論理和回路（ＸＯＲ）回路７２，７３とから構成されている。前記ＮＯＲ回路７１の一方の入力端子は前記シフトレジスタ６６の最大桁のレジスタ（Ａ４）に接続され、他方の入力端子は前記シフトレジスタ６６の中間桁のレジスタ（Ａ３）に接続されている。前記ＸＯＲ回路７２の一方の入力端子は前記シフトレジスタ６６の中間桁のレジスタ（Ａ３）に接続され、他方の入力端子は前記シフトレジスタ６６の最小桁のレジスタ（Ａ２）に接続されている。前記ＸＯＲ回路７３の一方の入力端子は前記ＮＯＲ回路７１に接続され、他方の入力端子は前記ＸＯＲ回路７２に接続される。該ＸＯＲ回路７３の出力端子は前記シフトレジスタ６６の最大桁のレジスタ（Ａ４）に接続される。
【００５１】
前記特定状態検出回路６３は、前記第１の全周期系列発生回路６２内の前記ＮＯＲ回路７１と、一方の端子が前記ＮＯＲ回路７１に接続され他方の端子が前記シフトレジスタ６６の最小桁のレジスタ（Ａ２）に接続されたＮＡＮＤ回路７４とから構成されている。なお、前記ＮＯＲ回路７１は前記第１の全周期系列発生回路６２内のＮＯＲ回路と兼用されている。かかる構成により、前記シフトレジスタ６６の状態がＡ４＝０，Ａ３＝０，Ａ２＝１のとき、ＮＡＮＤ回路７４の出力は０になり第２の全周期系列発生回路６４は動作状態になる。それ以外の時はＮＡＮＤ回路７４の出力は１になり第２の全周期系列発生回路６４は動作停止状態になる。
【００５２】
前記第２の全周期系列発生回路６４は、２ビットの全周期系列発生回路であって、図３の如く、２ビット（Ａ１，Ａ０）のシフトレジスタ７６と、該シフトレジスタ７６にデータのフィードバックを施すフィードバック回路としてのインバータ回路７７とを備えている。
【００５３】
なお、前記第１の全周期系列発生回路６２の前記各シフトレジスタ６６の各レジスタＡ４，Ａ３，Ａ２は前記メモリ回路２１のＸデコーダ３２のＸＡ２，ＸＡ１，ＸＡ０に対応しており、また、前記第２の全周期系列発生回路６４の前記シフトレジスタ７６の各レジスタＡ１，Ａ０は前記メモリ回路２１のＸデコーダ３２のＹＡ１，ＹＡ０に対応している。その他の構成は第１の実施例と同様のためその説明は省略する。
【００５４】
＜動作＞
図３の回路の動作を図４に示す。図４では時刻Ｔ＝０において、アドレス信号がＡ０＝Ａ１＝Ａ２＝Ａ３＝Ａ４＝０に設定されていると仮定している。
【００５５】
時刻Ｔが進むにつれて、アドレスの欄で示すようにアドレスが変化する。アドレスは０から３１（２の５乗−１）までの全ての値が発生されるので、全てのメモリセルをアクセスすることができる。
【００５６】
図４のＸアドレスとＹアドレスの欄を見て分かるように、Ｘアドレスは０、４、２、５、６、７、３、１、０、４、２、５、６、７、３、１、・・・という順序で変化し、Ｘアドレスが１から０に変化するときのみＹアドレスが変化する。
【００５７】
｛第３の実施例｝
＜構成＞
図５および図６は本発明の第３の実施例のメモリテスト回路を示す図である。なお、図６では第２の実施例と同様の機能を有する要素については同一符号を付している。本実施例のメモリテスト回路は、図３に示した第２の実施例のアドレス発生回路６１と同様の１個のアドレス発生回路８１に対して、図５の如く、複数のメモリ回路２１Ａ，２１Ｂ，２１Ｃが接続されている。
【００５８】
そして、図６の如く、該各メモリ回路２１Ａ，２１Ｂ，２１Ｃは、第１の実施例および第２の実施例で説明したメモリ回路２１に対して第１のシフトレジスタ回路８２および第２のシフトレジスタ回路８３が夫々追加されている。ここで、前記第１のシフトレジスタ回路８２は前記Ｘデコーダ３２に接続されており、前記第１の全周期系列発生回路６２内のシフトレジスタ６６のシリアル入力端子と第１のシフトレジスタ回路８２のシリアル入力端子は互いに共通に接続されている。従って、初期値が同じであれば、第１の全周期系列発生回路６２内のシフトレジスタ６６と第１のシフトレジスタ回路８２は同じデータを保持し、互いに全く同様の動作を行う。また、前記第２のシフトレジスタ回路８３は前記Ｙデコーダ３３に接続されており、第２の全周期系列発生回路６４内のシフトレジスタ７６と第２のシフトレジスタ回路８３の各シリアル入力端子は互いに共通に接続されている。従って、初期値が同じであれば、第２の全周期系列発生回路６４内のシフトレジスタ７６と第２のシフトレジスタ回路８３は同じデータを保持し、互いに全く同様の動作を行う。その他の構成は第２の実施例と同様のためその説明は省略する。
【００５９】
＜動作＞
図６の回路の動作を図７に示す。図７では、時刻Ｔ＝０において、アドレス信号がＡ０＝Ａ１＝Ａ２＝Ａ３＝Ａ４＝０に設定されていると仮定している。また、各全周期系列発生回路６２，６４内のシフトレジスタ６６，７６も全て０にクリアされていると仮定している。この条件下では図７は図４と全く同じになっている。つまり、時刻Ｔが進むにつれて、アドレスの欄で示すようにアドレスが変化する。アドレスは０から３１（２の５乗−１）までの全ての値が発生されるので、全てのメモリセルをアクセスすることができる。図７のＸアドレスとＹアドレスの欄を見て分かるように、Ｘアドレスは０、４、２、５、６、７、３、１、０、４、２、５、６、７、３、１、・・・という順序で変化し、Ｘアドレスが１から０に変化するときのみＹアドレスが変化する。
【００６０】
図６の回路を用いれば、第１、第２のシフトレジスタ回路をメモリ回路毎に隣接して設け、アドレス発生回路８１をメモリ回路２１Ａ，２１Ｂ，２１Ｃ間で共有することができる。
【００６１】
このとき、アドレス発生回路８１と第１、第２のシフトレジスタ回路８２，８３との信号接続は３本のみでよい。したがって、多くのメモリ回路２１Ａ，２１Ｂ，２１Ｃ…をアドレス発生回路８１に接続しても、１個当たりの配線数を抑えることができ、配線の混雑を抑制できる。
【００６２】
｛第４の実施例｝
＜構成＞
図８は本発明の第４の実施例のメモリテスト回路を示す図である。なお、図８では第３の実施例と同様の機能を有する要素については同一符号を付している。本実施例のメモリテスト回路は、図６に示した第３の実施例のアドレス発生回路８１と同様の回路に対してセレクタ回路８６が追加されてなるアドレス発生回路８１Ａと、第３の実施例の各メモリ回路２１Ａ，２１Ｂ，２１Ｃと同様の回路に対してゲート回路としてのＡＮＤ回路８７が追加されてなるメモリ回路２１Ｄ，２１Ｅ，２１Ｆを備えたものである。
【００６３】
ここで、前記セレクタ回路８６は第２の全周期系列発生回路６４の動作停止信号と同じ信号によって制御されている。セレクタ回路８６の入力には第１および第２の全周期系列発生回路６２，６４の出力が接続されており、第２の全周期系列発生回路６４が動作状態の時に第２の全周期系列発生回路６４の出力を選択するように制御されている。
【００６４】
前記ＡＮＤ回路８７は第２の全周期系列発生回路６４が動作状態の時に第１のシフトレジスタ回路８２に対して強制的に「０」を供給する。逆に、第２の全周期系列発生回路６４が動作停止状態の時はセレクタ回路８６の出力信号を第１のシフトレジスタ回路８２に伝播する。セレクタ回路８６の出力は第２のシフトレジスタ回路８３にも接続されており、このデータは第２の全周期系列発生回路６４が動作状態の時に第２のシフトレジスタ回路８３に取り込まれる。なお、図８中の２１Ｄ，２１Ｅ，２１Ｆはメモリ回路であり、図５中のメモリ回路２１Ａ，２１Ｂ，２１Ｃと同様、１個のアドレス発生回路８１Ｂに対して並列に接続される。その他の構成は第３の実施例と同様のためその説明は省略する。
【００６５】
＜動作＞
図８の回路の動作を図９に示す。図９では、時刻Ｔ＝０において、アドレス信号がＡ０＝Ａ１＝Ａ２＝Ａ３＝Ａ４＝０に設定されていると仮定している。また、各全周期系列発生回路６２，６４内のシフトレジスタ６６，７６も全て０にクリアされていると仮定している。この条件下では図９は図７と全く同じになっている。つまり、時刻Ｔが進むにつれてアドレスの欄で示すようにアドレスが変化する。
【００６６】
アドレスは０から３１（２の５乗−１）までの全ての値が発生されるので、全てのメモリセルをアクセスすることができる。
【００６７】
図９のＸアドレスとＹアドレスの欄を見て分かるように、Ｘアドレスは０、４、２、５、６、７、３、１、０、４、２、５、６、７、３、１、・・・という順序で変化し、Ｘアドレスが１から０に変化するときのみＹアドレスが変化する。
【００６８】
図８の回路を用いれば、第１、第２のシフトレジスタ回路およびゲート回路（ＡＮＤ）をメモリ回路毎に隣接して設け、アドレス発生回路８１Ａをメモリ回路２１Ｄ，２１Ｅ，２１Ｆ間で共有することができる。
【００６９】
このとき、アドレス発生回路８１Ａと第１、第２のシフトレジスタ回路８２，８３との信号接続は２本のみでよく、図６の第３の実施例の回路と比べて更に配線の混雑を抑制できる。
【００７０】
｛第５の実施例｝
＜構成＞
図１０および図１１は本発明の第５の実施例のメモリテスト回路を示す図である。図１０および図１１はＡ−Ａ線で破断されている。なお、図１０および図１１では第４の実施例と同様の機能を有する要素については同一符号を付している。本実施例のメモリテスト回路は、図８の第４の実施例のアドレス発生回路８１Ａの特定状態検出回路６３Ａと同様の回路に対し、図１０および図１１のようなインバータ回路８８が追加されており、すなわち該インバータ回路８８、ＮＯＲ回路７１、およびＮＡＮＤ回路７４から特定状態検出回路６３Ａが構成される。該特定状態検出回路６３Ａにより、第１の全周期系列発生回路６２内のシフトレジスタ６６が全て０となった状態を検出し、この状態のときに第２の全周期系列発生回路６４および第２のシフトレジスタ回路８３を動作させる。また、ゲート回路については、図８の第４の実施例では１個のＡＮＤ回路８７にて構成されていたが、本実施例では、ゲート回路８７Ａがインバータ回路９１およびＯＲ回路９２から構成されている。ゲート回路８７Ａは第２の全周期系列発生回路６４が動作状態のときにのみ第１のシフトレジスタ回路８２に対して強制的に「１」を供給する。逆に、第２の全周期系列発生回路６４が動作停止状態の時はセレクタ回路８６の出力信号を第１のシフトレジスタ回路８２に伝播する。セレクタ回路８６の出力は第２のシフトレジスタ回路８３にも接続されており、このデータは第２の全周期系列発生回路６４が動作状態の時に第２のシフトレジスタ回路８３に取り込まれる。なお、図１０および図１１中の２１Ｇ，２１Ｈ，２１Ｉはメモリ回路であり、図５中のメモリ回路２１Ａ，２１Ｂ，２１Ｃと同様、１個のアドレス発生回路８１Ｂに対して並列に接続される。その他の構成は第４の実施例と同様のためその説明は省略する。
【００７１】
＜動作＞
図１０および図１１の回路の動作を図１２に示す。図１２では、時刻Ｔ＝０において、アドレス信号がＡ４＝１，Ａ０＝Ａ１＝Ａ２＝Ａ３＝０に設定されていると仮定している。また、第１の全周期系列発生回路６２内のシフトレジスタ６６は“１００”、第２の全周期系列発生回路６４内のシフトレジスタ７６は“００”に設定されていると仮定している。
【００７２】
時刻Ｔが進むにつれて、アドレスの欄で示すようにアドレスが変化する。アドレスは０から３１（２の５乗−１）までの全ての値が発生されるので、全てのメモリセルをアクセスすることができる。
【００７３】
図１２のＸアドレスとＹアドレスの欄を見て分かるように、Ｘアドレスは４、２、５、６、７、３、１、０、４、２、５、６、７、３、１、０、・・・という順序で変化し、Ｘアドレスが０から４に変化するときのみＹアドレスが変化する。
【００７４】
図１０および図１１の回路を用いれば、第１、第２のシフトレジスタ回路８２，８３およびゲート回路８７Ａをメモリ回路２１Ｇ，２１Ｈ，２１Ｉ毎に隣接して設け、アドレス発生回路８１Ｂを複数のメモリ回路２１Ｇ，２１Ｈ，２１Ｉ間で共有することができる。
【００７５】
このとき、アドレス発生回路８１Ｂと第１、第２のシフトレジスタ回路８２，８３との信号接続は２本のみでよく、図６の第３の実施例の回路と比べて更に配線の混雑を抑制できる。かかる効果は図８に示した第４の実施例のメモリテスト回路と同等である。
【００７６】
｛第６の実施例｝
＜構成＞
図１３および図１４は本発明の第６の実施例のメモリテスト回路を示す図である。図１３および図１４はＢ−Ｂ線にて破断されている。本実施例のメモリテスト回路は、図３の第２の実施例のアドレス発生回路８１に対して２つの全周期系列発生回路６２，６４を双方向全周期系列発生回路９５，９６に夫々置き換えて構成されたアドレス発生回路８１Ｃを備えたものである。ただし、第１の双方向全周期系列発生回路９５の特定状態を検出する特定状態検出回路６３Ｂは、第２の実施例と異なり、ＮＯＲ回路７１Ａ、ＸＯＲ回路９７、およびＮＡＮＤ回路７４から構成されている。図１３および図１４中の符号１０１，１０２は各双方向全周期系列発生回路９５，９６内に設けられたシフトレジスタ、１０３，１０４は前記シフトレジスタ１０１，１０２の動作方向を切り替えるセレクタ群、６７Ａ，６７Ｂは第１の双方向全周期系列発生回路９５内のシフトレジスタ１０１の各方向でのデータフィードバックを行うフィードバック回路（第１の双方向フィードバック回路）、７１Ａ，７１Ｂはフィードバック回路６７Ａ，６７ＢのＮＯＲ回路、７２Ａ，７２Ｂ，７３Ａ，７３Ｂは同じくフィードバック回路６７Ａ，６７Ｂの排他的論理和回路（ＸＯＲ）回路、７７Ａ，７７Ｂは第２の双方向全周期系列発生回路９６内のシフトレジスタ１０２の各方向でのデータフィードバックを行うフィードバック回路としてのインバータ回路（第２の双方向フィードバック回路）である。なお、前記フィードバック回路６７Ａ，６７Ｂ，７７Ａ，７７Ｂの構成は、各シフトレジスタ１０１，１０２に対して双方向に接続される（すなわち一対のフィードバック回路として対称形状に構成される）以外は第２の実施例の構成と同様である。ただし、一方のフィードバック回路６７ＡのＮＯＲ回路７１Ａは、前述の通り、特定状態検出回路６３Ｂ内のＮＯＲ回路と兼用されたものである。
【００７７】
ここで、第１の双方向全周期系列発生回路９５の動作方向は、ＣＨＤＩＲ１信号により制御されている。そして、該第１の双方向全周期系列発生回路９５は、ＣＨＤＩＲ１信号が「０」の場合は、右シフトによる順方向全周期系列を発生し、ＣＨＤＩＲ１信号が「１」の場合は、左シフトによる逆方向全周期系列を発生する。第２の双方向全周期系列発生回路９６の動作方向は、ＣＨＤＩＲ２信号により制御されている。そして、該第２の双方向全周期系列発生回路９６は、ＣＨＤＩＲ２信号が「０」の場合は、右シフトによる順方向全周期系列を発生し、ＣＨＤＩＲ２信号が「１」の場合は、左シフトによる逆方向全周期系列を発生する。
【００７８】
ＣＨＤＩＲ１信号は特定状態検出回路６３ＢのＸＯＲ回路９７にも入力されており、特定状態検出回路６３ＢはＣＨＤＩＲ１信号が「０」のときに“００１”を検出し、ＣＨＤＩＲ１信号が「０」のときに“０００”を検出する。
【００７９】
＜動作＞
図１３および図１４の回路の動作を図１５および図１６に示す。図１５はＣＨＤＩＲ１＝０，ＣＨＤＩＲ２＝０の場合の動作であり、図１６はＣＨＤＩＲ１＝１，ＣＨＤＩＲ２＝１の場合の動作である。なお、ＣＨＤＩＲ１＝０，ＣＨＤＩＲ２＝１の設定やＣＨＤＩＲ１＝１，ＣＨＤＩＲ２＝０の設定も可能であるが、効果が同じなのでその説明を省略する。
【００８０】
図１５では、時刻Ｔ＝０において、アドレス信号がＡ０＝Ａ１＝Ａ２＝Ａ３＝Ａ４＝０に設定されていると仮定している。時刻Ｔが進むにつれて、アドレスの欄で示すようにアドレスが変化する。
【００８１】
アドレスは０から３１（２の５乗−１）までの全ての値が発生されるので、全てのメモリセルをアクセスすることができる。
【００８２】
図１５のＸアドレスとＹアドレスの欄を見て分かるように、Ｘアドレスは０、４、２、５、６、７、３、１、０、４、２、５、６、７、３、１、・・・という順序で変化し、Ｘアドレスが１から０に変化するときのみＹアドレスが変化する。
【００８３】
図１６では時刻Ｔ＝０において、アドレス信号がＡ２＝Ａ０＝１，Ａ１＝Ａ３＝Ａ４＝０に設定されていると仮定している。時刻Ｔが進むにつれてアドレスの欄で示すようにアドレスが変化する。
【００８４】
アドレスは０から３１（２の５乗−１）までの全ての値が発生されるので、全てのメモリセルをアクセスすることができる。
【００８５】
図１６のＸアドレスとＹアドレスの欄を見て分かるように、Ｘアドレスは１、３、７、６、５、２、４、０、１、３、７、６、５、２、４、０、・・・という順序で変化し、Ｘアドレスが０から１に変化するときのみＹアドレスが変化する。
【００８６】
図１５と図１６のアドレスの欄を比較して分かるように全く逆順序でアドレス発生が行なわれる。
【００８７】
｛第７の実施例｝
図１７および図１８は本発明の第７の実施例のメモリテスト回路を示す図である。図１７および図１８はＣ−Ｃ線にて破断されている。本実施例のメモリテスト回路は、図１３および図１４の第６の実施例の双方向全周期系列発生回路を有するメモリテスト回路に対し、図８の第４の実施例または図１０および図１１の第５の実施例と同様に、各メモリ回路に対してゲート回路およびシフトレジスタ回路を設けたものである。なお、図１７および図１８では第４の実施例、第５の実施例および第６の実施例と同様の機能を有する要素については同一符号を付している。
【００８８】
本実施例のメモリテスト回路内のアドレス発生回路８１Ｄには、第１の双方向全周期系列発生回路９５の動作方向に対応して出力の取り出し位置を選択するために第１のセレクタ回路１１１が追加されている。また、第２の双方向全周期系列発生回路９６の動作方向に対応して出力の取り出し位置を選択するために第２のセレクタ回路１１２が追加されている。そして、図８または図１０および図１１中のセレクタ回路８６に相当する要素として第３のセレクタ回路１１３が前記両セレクタ回路１１１，１１２に接続されている。
【００８９】
また、全周期系列発生回路９５，９６を双方向性のものにしたのに対応し、各メモリ回路２１Ｊ，２１Ｋ，２１ＬのＸデコーダ３２およびＹデコーダ３３に対して夫々接続されるシフトレジスタ回路として双方向性の回路（第１の双方向シフトレジスタ回路１１４および第２の双方向シフトレジスタ回路１１５）が設けられ、さらに、第１の双方向シフトレジスタ回路１１４については第１の双方向シフトレジスタ回路１１４の両方向に夫々データ入力するための一対のゲート回路（第１のゲート回路１１６および第２のゲート回路１１７）が設けられている。
【００９０】
前記第１の双方向シフトレジスタ回路１１４は、前記第１の双方向全周期系列発生回路９５のシフトレジスタ１０１と同様に構成された３桁の双方向シフトレジスタ１２１と、第１の双方向全周期系列発生回路９５のセレクタ群１０３と同様に構成され前記双方向シフトレジスタ１２１の動作方向を切り替えるセレクタ群１２２とから構成されている。
【００９１】
前記第２の双方向シフトレジスタ回路１１５は、前記第２の双方向全周期系列発生回路９６のシフトレジスタ１０２と同様に構成された２桁の双方向シフトレジスタ１２３と、第２の双方向全周期系列発生回路９６のセレクタ群１０４と同様に構成され前記双方向シフトレジスタ１２３の動作方向を切り替えるセレクタ群１２４とから構成されている。
【００９２】
前記第１のゲート回路１１６は１個のＡＮＤ回路からなり、一方の入力端子は前記第３のセレクタ回路１１３に接続され、他方の入力端子は前記特定状態検出回路６３ＢのＮＡＮＤ回路７４に接続される。
【００９３】
前記第２のゲート回路１１７は１個のインバータ回路１２５および１個のＯＲ回路１２６から構成される。前記インバータ回路１２５の入力端子は前記特定状態検出回路６３ＢのＮＡＮＤ回路７４に接続される。前記ＯＲ回路１２６の一方の入力端子は前記インバータ回路１２５に接続され、他方の入力端子は前記第３のセレクタ回路１１３に接続される。
【００９４】
上記構成のメモリテスト回路では、各シフトレジスタに適切な初期値を設定することにより、図１７および図１８の回路の動作は図１５および図１６に示すものと同様になる。
【００９５】
｛第８の実施例｝
＜構成＞
図１９および図２０は本発明の第８の実施例のメモリテスト回路を示す図である。なお、図１９および図２０では図１３および図１４に示した第６の実施例と同様の機能を有する要素については同一符号を付している。本実施例のメモリテスト回路は、図１３および図１４の回路に対し、メモリ回路２１ＭのＹデコーダ３３Ａが１桁（２進数）のものであって、メモリセル３１Ａは０から１５までの１６ワードの格納領域を有する構成となっている。このため、アドレス発生回路８１Ｅの第２の全周期系列発生回路９６Ａを１ビット全周期系列発生回路（１ビットカウンタと等価）に置き換えたものである。
【００９６】
前記第２の全周期系列発生回路９６Ａは１個のレジスタ１２７（１ビットシフトレジスタ）およびフィードバック回路としての１個のインバータ１２８とから構成されている。前記レジスタ１２７のデータ入力端子は前記インバータ１２８の出力端子に接続され、該レジスタ１２７の動作制御用入力端子は特定状態検出回路６３ＢのＮＡＮＤ回路７４に接続され、該レジスタ１２７のデータ出力端子はメモリ回路２１ＭのＹデコーダ３３Ａ用のアドレス入力端子（Ａ０）に接続される。前記インバータ１２８の入力端子は前記レジスタ１２７に接続される。その他の構成は第６の実施例と同様のためその説明は省略する。
【００９７】
＜動作＞
図１９および図２０の回路の動作を図２１および図２２に示す。図２１はＣＨＤＩＲ１＝０の場合の動作であり、図２２はＣＨＤＩＲ１＝１の場合の動作である。図２１では時刻Ｔ＝０において、アドレス信号がＡ０＝Ａ１＝Ａ２＝Ａ３＝０に設定されていると仮定している。時刻Ｔが進むにつれてアドレスの欄で示すようにアドレスが変化する。アドレスは０から１５（２の４乗−１）までの全ての値が発生されるので、全てのメモリセルをアクセスすることができる。
【００９８】
図２１のＸアドレスとＹアドレスの欄を見て分かるように、Ｘアドレスは０、４、２、５、６、７、３、１、０、４、２、５、６、７、３、１、・・・という順序で変化し、Ｘアドレスが１から０に変化するときのみＹアドレスが変化する。
【００９９】
図２２では、時刻Ｔ＝０において、アドレス信号がＡ１＝Ａ０＝１，Ａ２＝Ａ３＝０に設定されていると仮定している。時刻Ｔが進むにつれてアドレスの欄で示すようにアドレスが変化する。
【０１００】
アドレスは０から１５（２の４乗−１）までの全ての値が発生されるので、全てのメモリセルをアクセスすることができる。図２２のＸアドレスとＹアドレスの欄を見て分かるように、Ｘアドレスは１、３、７、６、５、２、４、０、１、３、７、６、５、２、４、０、・・・という順序で変化し、Ｘアドレスが０から１に変化するときのみＹアドレスが変化する。
【０１０１】
図２１と図２２のアドレスの欄を比較して分かるように、全く逆順序でアドレス発生が行なわれる。
【０１０２】
｛第９の実施例｝
図２３および図２４は本発明の第９の実施例のメモリテスト回路を示す図である。なお、図２３および図２４では図１７および図１８の第７の実施例および図１９および図２０の第８の実施例と同様の機能を有する要素については同一符号を付している。また、図２３および図２４はＥ−Ｅ線にて破断されている。本実施例のメモリテスト回路は、図１９および図２０の第８の実施例のメモリ回路２１Ｍに対し、第７の実施例と同様にゲート回路１１６，１１７およびシフトレジスタ回路１１４，１３１を設けてメモリ回路２１Ｎを構成し、さらに第８の実施例のアドレス発生回路８１Ｅに対して第７の実施例と同様のセレクタ回路１１１，１１３Ａを設けてアドレス発生回路８１Ｆを構成したもである。ただし、前記シフトレジスタ回路１３１は、第２の全周期系列発生回路９６Ａが１ビット構成であることに対応して１ビットのレジスタのみで構成されている（以下、１ビットシフトレジスタ回路１３１と称す）。また、第７の実施例の第２のセレクタ回路１１２に対応するセレクタ回路はデータの進行方向を問題としないため省略されている。このため、前記セレクタ回路１１３Ａの「０」入力端子は第２の全周期系列発生回路９６Ａのインバータ１２８に直接に接続されている。その他の構成は第８の実施例と同様である。かかる構成のメモリテスト回路は、各シフトレジスタに適切な初期値を設定することにより、図２３および図２４の回路の動作は図２１および図２２に示すものと同じになる。
【０１０３】
｛第１０の実施例｝
＜構成＞
図２５および図２６は本発明の第１０の実施例のメモリテスト回路を示す図である。なお、図２５および図２６では図１９および図２０の第８の実施例と同様の機能を有する要素については同一符号を付している。また、図２５および図２６はＦ−Ｆ線で破断されている。本実施例のメモリテスト回路中のアドレス発生回路８１Ｇにおいて、第１の全周期系列発生回路９５ＡはＹアドレスを発生するための回路として第８の実施例中の第２の全周期系列発生回路９６Ａと同様の１ビット全周期系列発生回路を用い、第２の全周期系列発生回路９６ＢはＸアドレスを発生するための回路として第８の実施例中の第１の双方向全周期系列発生回路９５と同様の双方向全周期系列発生回路を用いている。そして、前記第１の全周期系列発生回路９５Ａの特定の出力状態（Ｙアドレス値）を検出し第２の全周期系列発生回路９６Ｂの動作を停止させる特定状態検出回路６３Ｃとして、１個のＸＯＲ回路（排他的論理和回路）が用いられたものである。該ＸＯＲ回路６３Ｃの一方の入力端子には外部からのＣＨＤＩＲ２信号が入力され、他方の入力端子は第１の全周期系列発生回路９５Ａのインバータ１２８の出力端子に接続されている。これにより、ＸＯＲ回路６３Ｃの検出条件をＣＨＤＩＲ２信号により指定できる。その他の構成は第８の実施例と同様のためその説明は省略する。
【０１０４】
＜動作＞
図２５および図２６の回路の動作を図２７および図２８に示す。図２７はＣＨＤＩＲ１＝０，ＣＨＤＩＲ２＝０の場合の動作であり、図２８はＣＨＤＩＲ１＝１，ＣＨＤＩＲ２＝１の場合の動作である。図２７では時刻Ｔ＝０において、アドレス信号がＡ０＝Ａ１＝Ａ２＝Ａ３＝０に設定されていると仮定している。この場合、第２の動作モード切替信号（ＣＨＤＩＲ２信号）と１ビットの第１の全周期系列発生回路９５Ａのアドレス状態とが一致したときに限り第２の全周期系列発生回路９６Ｂの動作を停止させることになる。具体的には、図２７および図２８の如く、時刻Ｔが進むにつれてアドレスの欄で示すようにアドレスが変化する。アドレスは０から１５（２の４乗−１）までの全ての値が発生されるので、全てのメモリセルをアクセスすることができる。
【０１０５】
図２７のＸアドレスとＹアドレスの欄を見て分かるように、Ｙアドレスは０、１、０、１、・・・という順序で変化し、Ｙアドレスが１から０に変化するときのみＸアドレスが変化する。
【０１０６】
図２８では、時刻Ｔ＝０において、アドレス信号がＡ１＝Ａ０＝１，Ａ２＝Ａ３＝０に設定されていると仮定している。時刻Ｔが進むにつれてアドレスの欄で示すようにアドレスが変化する。アドレスは０から１５（２の４乗−１）までの全ての値が発生されるので、全てのメモリセルをアクセスすることができる。
【０１０７】
図２８のＸアドレスとＹアドレスの欄を見て分かるように、Ｙアドレスは１、０、１、０、・・・という順序で変化し、Ｙアドレスが０から１に変化するときのみＸアドレスが変化する。
【０１０８】
図２７と図２８のアドレスの欄を比較して分かるように、全く逆順序でアドレス発生が行なわれる。
【０１０９】
｛第１１の実施例｝
図２９および図３０は本発明の第１１の実施例のメモリテスト回路を示す図である。なお、図２９および図３０では第９の実施例および第１０の実施例と同様の機能を有する要素については同一符号を付している。また、図２９および図３０はＧ−Ｇ線で破断されている。本実施例のメモリテスト回路は、図２５および図２６の第１０の実施例のメモリ回路２１Ｎに対し、１ビットの第１の全周期系列発生回路９５Ａに対応する１ビットシフトレジスタ回路１３１と、第２の全周期系列発生回路９６Ｂに対応する３ビットの双方向シフトレジスタ回路１１４と、前記１ビットシフトレジスタ回路１３１への入力データを選択するセレクタ回路１３２とが追加されて、図２９および図３０に示したメモリ回路２１Ｏが構成されている。また、図２５および図２６の第１０の実施例のアドレス発生回路８１Ｆに対し、２個のセレクタ回路１１１，１１３Ａが追加されてアドレス発生回路８１Ｇが構成されている。
【０１１０】
前記セレクタ回路１１１は前記第２の全周期系列発生回路９６Ｂの動作方向に対応して出力の取り出し位置を選択するものであって、両入力端子は第２の全周期系列発生回路９６Ｂの両フィードバック回路６７Ａ，６７ＢのＸＯＲ回路７３Ａ，７３Ｂの出力端子に接続され、該セレクタ回路１１１の切り替え制御端子にはＣＨＤＩＲ１信号が入力される。
【０１１１】
前記セレクタ回路１１３Ａは、特定状態検出回路６３Ｃからの信号に基づいて、第１の全周期系列発生回路９５Ａのインバータ１２８からの出力信号および前記セレクタ回路１１１からの出力信号のいずれかを選択するものである。
【０１１２】
前記セレクタ回路１３２は、図８中または図１０中のゲート回路に相当するものであって、特定状態検出回路６３Ｃからの信号に基づいて、外部からのＣＨＤＩＲ２信号および前記セレクタ回路１１３Ａからの信号のいずれかを選択する。該セレクタ回路１３２は、双方向の第２の全周期系列発生回路９６Ｂと第１の双方向シフトレジスタ回路１１４が動作停止状態のときは、セレクタ回路１１３Ａの出力を１ビットシフトレジスタ回路１３１に伝播する。逆に双方向の第２の全周期系列発生回路９６Ｂと双方向シフトレジスタ回路１１４が動作状態のときはＣＨＤＩＲ２信号を１ビットシフトレジスタ回路１３１に伝播する。その他の構成は第１０の実施例と同様のためその説明は省略する。
【０１１３】
各シフトレジスタに適切な初期値を設定することにより、図２９および図３０の回路の動作は図２７および図２８に示すものと同じになる。
【０１１４】
｛第１２の実施例｝
図３１および図３２は本発明の第１２の実施例のメモリテスト回路を示す図である。なお、図３１および図３２では図２９および図３０の第１１の実施例と同様の機能を有する要素については同一符号を付している。図３１および図３２はＨ−Ｈ線で破断されている。本実施例のメモリテスト回路は、図２９および図３０の第１１の実施例の回路と同様に動作するものであるが、図３１および図３２の如く、該メモリテスト回路中の１ビット全周期系列発生回路９５Ａの出力は１ビットシフトレジスタ回路１３１に直接に接続されている。また、セレクタ回路１１１の出力は双方向シフトレジスタ回路１１４の順方向入力と逆方向入力に共通接続されている。なお、図３１中の８１Ｈはアドレス発生回路、図３２中の２１Ｐはメモリ回路である。その他の構成は図２９および図３０の第１１の実施例と同様のためその説明は省略する。
【０１１５】
各シフトレジスタに適切な初期値を設定することにより、図３１および図３２の回路の動作は図２７および図２８に示すものと同じになる。
【０１１６】
｛第１３の実施例｝
＜構成＞
図３３および図３４は本発明の第１３の実施例のメモリテスト回路を示す図である。なお、図３３および図３４では図１の第１の実施例および図３の第２の実施例と同様の機能を有する要素については同一符号を付している。本実施例のメモリテスト回路は、第１の実施例の機能と第２の実施例の機能とをモード切り替えできるよう構成したものである。すなわち、第１の全周期系列発生回路６２が、３ビットのシフトレジスタ６６と、１個のＮＯＲ回路７１および２個のＸＯＲ回路７２，７３からなるフィードバック回路６７とを備え、第２の全周期系列発生回路６４が、２ビットのシフトレジスタ７６およびフィードバック回路としてのインバータ回路７７とを備える点で図３の第２の実施例と同様であるが、一対の特定状態検出回路、すなわち、第１の全周期系列発生回路６２の特定の出力状態（Ｘアドレス値）を検出し第２の全周期系列発生回路６４の動作を停止させる第１の特定状態検出回路６３と、第２の全周期系列発生回路６４の特定の出力状態（Ｙアドレス値）を検出し第１の全周期系列発生回路６２の動作を停止させる第２の特定状態検出回路３７（副特定状態検出回路）とが設けられている点で第２の実施例と構成を異にする。該両特定状態検出回路３７，６３のうちいずれを動作させるかは、夫々に対応するＡＮＤ回路１４１，１４２に外部からの制御信号ＭＯＤＥ１，ＭＯＤＥ２を入力することで選択的に切り替えられる。なお、図３３中の６１Ａはアドレス発生回路である。その他の構成は第２の実施例と同様のためその説明は省略する。
【０１１７】
＜動作＞
上記構成において、ＭＯＤＥ１＝１，ＭＯＤＥ２＝０の場合は、第２の全周期系列発生回路６４は常に動作状態になり、第１の全周期系列発生回路６２の動作は第２の全周期系列発生回路６４の状態により制御されて、図２と同様の動作を行う。
【０１１８】
一方、ＭＯＤＥ１＝０，ＭＯＤＥ２＝１の場合は、第１の全周期系列発生回路６２は常に動作状態になり、第２の全周期系列発生回路６４の動作は第１の全周期系列発生回路６２の状態により制御されて、図４と同様の動作を行う。
【０１１９】
このように、本実施例では、Ｙアドレスを一通り変化させた後でＸアドレスを更新するようなテストと、Ｘアドレスを一通り変化させた後でＹアドレスを更新するようなテストの両方を、必要に応じて選択的に実施できる。
【０１２０】
｛第１４の実施例｝
＜構成＞
図３５および図３６は本発明の第１４の実施例のメモリテスト回路を示す図である。なお、図３５および図３６では図３３および図３４の第１３の実施例と同様の機能を有する要素については同一符号を付している。本実施例のメモリテスト回路は、第１３の実施例の各全周期系列発生回路６２，６４に対して、各シフトレジスタ６６，７６のデータ入力端子とフィードバック回路６７，７７との間にセレクタ回路１４５，１４６を介装することで、各全周期系列発生回路６２Ａ，６４Ａにスキャン機能を持たせたものである。図３５中の符号ＳＩはシリアル入力ピン、ＳＯはシリアル出力ピン、ＳＭはシフトモード制御ピンである。その他の構成は第１３の実施例と同様のためその説明は省略する。
【０１２１】
＜動作＞
シフトモード制御ピンＳＭに「０」が入力された場合は、図３３および図３４の第１３の実施例と同様の動作が実現される。また、シフトモード制御ピンＳＭに「１」が入力された場合は、シリアル入力ピンＳＩからシリアル出力ピンＳＯへの直列経路が構成される。シフトモード制御ピンＳＭに「１」が入力されたときに、ＭＯＤＥ１＝ＭＯＤＥ２＝０であれば、両全周期系列発生回路６２Ａ，６４Ａ内のシフトレジスタは動作状態であり、直列シフト動作が行える。
【０１２２】
スキャン機能を付与することによって、直列シフト動作によって任意の初期値を各全周期系列発生回路６２Ａ，６４Ａに設定できるようになる。
【０１２３】
なお、初期値の設定は、各全周期系列発生回路を構成するシフトレジスタの各ビットにセットまたはリセット手段を設けることによっても実現できる。
【０１２４】
｛変形例｝
（１） 上記各実施例では、半導体集積回路装置の例としてメモリテスト回路について説明したが、アドレスを順次変化させるものであれば、メモリテスト回路に限るものではない。
【０１２５】
（２） 上記各実施例では、アドレスの全ての値を周期的かつ系列的に順次変遷しつつ生成する全周期系列発生回路を用いていたが、かかる完全な全周期系列発生回路に代えて、不完全な全周期系列発生回路、すなわち、アドレスの全ての値のうち一部を除いてを周期的かつ系列的に順次変遷しつつ生成する回路、例えばＬＦＳＲを用いてもよい。ここで、該ＬＦＳＲは、内部のシフトレジスタについてオールゼロ（ＡＬＬ“０”）の値を除外した全てのアドレスを発生させるものである。また、Ｘ，Ｙアドレスについて、一方に対して全周期系列発生回路を用い、他方についてＬＦＳＲを用いてもよい。
【０１２６】
（３） 第１４の実施例では、第１３の実施例の各全周期系列発生回路６２，６４に対して、スキャン機能を持たせていたが、第１の実施例乃至第１２の実施例に対してスキャン機能を持たせてもよい。
【０１２７】
（４） 第１０の実施例では、特定状態検出回路６３Ｃとして排他的論理和回路を使用していたが、その反転回路（イクスクルーシブ・ノア回路：Ｅｘ．ＮＯＲ回路）を使用してもよい。この場合、第２の動作モード切替信号（ＣＨＤＩＲ２信号）と１ビットの第１の全周期系列発生回路９５Ａのアドレス状態とが不一致のときに限り第２の全周期系列発生回路９６Ｂの動作を停止させることになる。
【０１２８】
【発明の効果】
本発明の各請求項によると、第１の全周期系列発生回路を動作させて、ＸデコーダおよびＹデコーダのうちの一方のアドレスの全ての値を、周期的かつ系列的に一通り変化させた後で、第２の全周期系列発生回路を動作させて他方のアドレスを更新することができ、故障がＸデコーダに起因するものかＹデコーダに起因するものかを容易に区別できる。また、メモリ回路の同一ビット線や同一ワード線の連続的なアクセスを伴うため、アクセスタイムテストを正確に行うことができる。
【０１２９】
この場合、本発明請求項１によると、アドレス発生回路の第１の全周期系列発生回路内の第１のシフトレジスタ部と、各メモリ回路内の第１のシフトレジスタ回路とを同様に（すなわち、同期して、または所定のビット数だけ遅延して）動作させ、また、アドレス発生回路の第２の全周期系列発生回路内の第２のシフトレジスタ部と、各メモリ回路内の第２のシフトレジスタ回路とを同様に（すなわち、同期して、または所定のビット数だけ遅延して）動作させることができ、第１のシフトレジスタ部および第２のシフトレジスタ部の全てのビット（レジスタ）とＸデコーダおよびＹデコーダの全ての桁（端子）とを夫々直接接続する場合に比べて、アドレス発生回路とメモリ回路との接続配線数を軽減することができるという効果がある。
【０１３０】
特に、本発明請求項２に係る半導体集積回路装置のように、セレクタ回路およびゲート回路を設けているので、アドレス発生回路からの信号を第１のシフトレジスタ回路および第２のシフトレジスタ回路に対して適宜選択的に切り替えることができ、両シフトレジスタ回路へのデータ伝送用配線を１本に集約でき、アドレス発生回路とメモリ回路との接続配線数を飛躍的に軽減することができるという効果がある。
【０１３１】
本発明請求項３によると、データのインクリメントおよびディクリメントの切り替えを容易に行い得る双方向全周期系列発生回路にてアドレス指定を行う場合において、第１の全周期系列発生回路を動作させて、ＸデコーダおよびＹデコーダのうちの一方のアドレスの全ての値を、周期的かつ系列的に一通り変化させた後で、第２の全周期系列発生回路を動作させて他方のアドレスを更新することができ、故障がＸデコーダに起因するものかＹデコーダに起因するものかを容易に区別できる。また、メモリ回路の同一ビット線や同一ワード線の連続的なアクセスを伴うため、アクセスタイムテストを正確に行うことができるという効果がある。
【０１３２】
本発明請求項４によると、アドレス発生回路の第１の全周期系列発生回路内の第１の双方向シフトレジスタ部と、各メモリ回路内の第１の双方向シフトレジスタ回路とを同様に（すなわち、同期して、または所定のビット数だけ遅延して）動作させ、また、アドレス発生回路の第２の全周期系列発生回路内の第２の双方向シフトレジスタ部と、各メモリ回路内の第２の双方向シフトレジスタ回路とを同様に（すなわち、同期して、または所定のビット数だけ遅延して）動作させることができ、第１の双方向シフトレジスタ部および第２の双方向シフトレジスタ部の全てのビット（レジスタ）とＸデコーダおよびＹデコーダの全ての桁（端子）とを夫々直接接続する場合に比べて、アドレス発生回路とメモリ回路との接続配線数を軽減することができるという効果がある。
【０１３３】
本発明請求項５によると、第１の全周期系列発生回路としてデータのインクリメントおよびディクリメントの切り替えを容易に行い得る双方向全周期系列発生回路を用い、第２の全周期系列発生回路として１ビット全周期系列発生回路を用いる場合において、第１の全周期系列発生回路を動作させて、ＸデコーダおよびＹデコーダのうちの一方のアドレスの全ての値を、周期的かつ系列的に一通り変化させた後で、第２の全周期系列発生回路を動作させて他方のアドレスを更新することができ、故障がＸデコーダに起因するものかＹデコーダに起因するものかを容易に区別できる。また、メモリ回路の同一ビット線や同一ワード線の連続的なアクセスを伴うため、アクセスタイムテストを正確に行うことができるという効果がある。
【０１３４】
本発明請求項６によると、アドレス発生回路の第１の全周期系列発生回路内の双方向シフトレジスタ部と、各メモリ回路内の双方向シフトレジスタ回路とを同様に（すなわち、同期して、または所定のビット数だけ遅延して）動作させ、また、アドレス発生回路の１ビットの第２の全周期系列発生回路と、各メモリ回路内の１ビットシフトレジスタ回路とを同様に（すなわち、同期して、または所定のビット数だけ遅延して）動作させることができ、双方向シフトレジスタ部および第２の全周期系列発生回路の全てのビット（レジスタ）とＸデコーダおよびＹデコーダの全ての桁（端子）とを夫々直接接続する場合に比べて、アドレス発生回路とメモリ回路との接続配線数を軽減することができる。特に、複数のセレクタ回路およびゲート回路を設けることで、アドレス発生回路からの信号を双方向シフトレジスタ回路および１ビットシフトレジスタ回路に対して適宜選択的に切り替えることができ、両シフトレジスタ回路へのデータ伝送用配線を１本に集約でき、アドレス発生回路とメモリ回路との接続配線数を飛躍的に軽減することができるという効果がある。
【０１３５】
本発明請求項７によると、第１の全周期系列発生回路として１ビット全周期系列発生回路を用い、第２の全周期系列発生回路としてデータのインクリメントおよびディクリメントの切り替えを容易に行い得る双方向全周期系列発生回路を用いる場合において、第１の全周期系列発生回路を動作させて、ＸデコーダおよびＹデコーダのうちの一方のアドレスの全ての値（２値）を、周期的かつ系列的に一通り変化させた後で、第２の全周期系列発生回路を動作させて他方のアドレスを更新することができ、故障がＸデコーダに起因するものかＹデコーダに起因するものかを容易に区別できる。また、メモリ回路の同一ビット線や同一ワード線の連続的なアクセスを伴うため、アクセスタイムテストを正確に行うことができるという効果がある。
【０１３６】
また、特定状態検出回路として排他的論理和回路を含むことで、当該特定状態検出回路を極めて簡単に構成することができ、回路面積を可及的に低減できるという効果がある。
【０１３７】
本発明請求項８および請求項９によると、アドレス発生回路の１ビットの第１の全周期系列発生回路と、各メモリ回路内の１ビットシフトレジスタ回路とを同様に（すなわち、同期して、または所定のビット数だけ遅延して）動作させ、また、アドレス発生回路の第２の全周期系列発生回路内の双方向シフトレジスタ部と、各メモリ回路内の双方向シフトレジスタ回路とを同様に（すなわち、同期して、または所定のビット数だけ遅延して）動作させることができ、第１の全周期系列発生回路および双方向シフトレジスタ部の全てのビット（レジスタ）とＸデコーダおよびＹデコーダの全ての桁（端子）とを夫々直接接続する場合に比べて、アドレス発生回路とメモリ回路との接続配線数を軽減することができるという効果がある。
【０１３８】
特に、請求項８では、複数の単一のセレクタ回路を設けることで、アドレス発生回路からの信号を双方向シフトレジスタ回路および１ビットシフトレジスタ回路に対して適宜選択的に切り替えることができ、両シフトレジスタ回路へのデータ伝送用配線を１本に集約でき、アドレス発生回路とメモリ回路との接続配線数を飛躍的に軽減することができるという効果がある。
【０１３９】
本発明請求項１０によると、第１の全周期系列発生回路と第２の全周期系列発生回路とのいずれを先に動作させる自由に選択でき、いずれか一方を先に動作させて、ＸデコーダおよびＹデコーダのうちの一方のアドレスの全ての値を、周期的かつ系列的に一通り変化させた後で、他方を動作させて他方のアドレスを更新することができ、故障がＸデコーダに起因するものかＹデコーダに起因するものかを容易に区別できる。また、メモリ回路の同一ビット線や同一ワード線の連続的なアクセスを伴うため、アクセスタイムテストを正確に行うことができるという効果がある。
【図面の簡単な説明】
【図１】 本発明の第１の実施例のメモリテスト回路を示す図である。
【図２】 本発明の第１の実施例のメモリテスト回路の各レジスタの値の変遷を示す図である。
【図３】 本発明の第２の実施例のメモリテスト回路を示す図である。
【図４】 本発明の第２の実施例のメモリテスト回路の各レジスタの値の変遷を示す図である。
【図５】 本発明の第３の実施例のメモリテスト回路の全体的な配線構成を示す図である。
【図６】 本発明の第３の実施例のメモリテスト回路を示す図である。
【図７】 本発明の第３の実施例のメモリテスト回路の各レジスタの値の変遷を示す図である。
【図８】 本発明の第４の実施例のメモリテスト回路を示す図である。
【図９】 本発明の第４の実施例のメモリテスト回路の各レジスタの値の変遷を示す図である。
【図１０】 本発明の第５の実施例のメモリテスト回路を示す図である。
【図１１】 本発明の第５の実施例のメモリテスト回路を示す図である。
【図１２】 本発明の第５の実施例のメモリテスト回路の各レジスタの値の変遷を示す図である。
【図１３】 本発明の第６の実施例のメモリテスト回路を示す図である。
【図１４】 本発明の第６の実施例のメモリテスト回路を示す図である。
【図１５】 本発明の第６の実施例のメモリテスト回路の各レジスタの値の変遷を示す図である。
【図１６】 本発明の第６の実施例のメモリテスト回路の各レジスタの値の変遷を示す図である。
【図１７】 本発明の第７の実施例のメモリテスト回路を示す図である。
【図１８】 本発明の第７の実施例のメモリテスト回路を示す図である。
【図１９】 本発明の第８の実施例のメモリテスト回路を示す図である。
【図２０】 本発明の第８の実施例のメモリテスト回路を示す図である。
【図２１】 本発明の第８の実施例のメモリテスト回路の各レジスタの値の変遷を示す図である。
【図２２】 本発明の第８の実施例のメモリテスト回路の各レジスタの値の変遷を示す図である。
【図２３】 本発明の第９の実施例のメモリテスト回路を示す図である。
【図２４】 本発明の第９の実施例のメモリテスト回路を示す図である。
【図２５】 本発明の第１０の実施例のメモリテスト回路を示す図である。
【図２６】 本発明の第１０の実施例のメモリテスト回路を示す図である。
【図２７】 本発明の第１０の実施例のメモリテスト回路の各レジスタの値の変遷を示す図である。
【図２８】 本発明の第１０の実施例のメモリテスト回路の各レジスタの値の変遷を示す図である。
【図２９】 本発明の第１１の実施例のメモリテスト回路を示す図である。
【図３０】 本発明の第１１の実施例のメモリテスト回路を示す図である。
【図３１】 本発明の第１２の実施例のメモリテスト回路を示す図である。
【図３２】 本発明の第１２の実施例のメモリテスト回路を示す図である。
【図３３】 本発明の第１３の実施例のメモリテスト回路を示す図である。
【図３４】 本発明の第１３の実施例のメモリテスト回路を示す図である。
【図３５】 本発明の第１４の実施例のメモリテスト回路を示す図である。
【図３６】 本発明の第１４の実施例のメモリテスト回路を示す図である。
【図３７】 第１の従来例のメモリテスト回路を示す図である。
【図３８】 第２の従来例のメモリテスト回路を示す図である。
【図３９】 第３の従来例のメモリテスト回路を示す図である。
【図４０】 第３の従来例のメモリテスト回路の各レジスタの値の変遷を示す図である。
【符号の説明】
２１，２１Ａ，２１Ｂ，２１Ｃ，２１Ｄ，２１Ｅ，２１Ｆ，２１Ｇ，２１Ｈ，２１Ｉ，２１Ｊ，２１Ｋ，２１Ｌ，２１Ｍ，２１Ｎ，２１Ｏ，２１Ｐ メモリ回路、２２，６１，８１，８１Ａ，８１Ｂ，８１Ｃ，８１Ｄ，８１Ｅ，８１Ｆ，８１Ｇ，８１Ｈ アドレス発生回路、３１，３１Ａ メモリセル、３２ Ｘデコーダ、３３，３３Ａ Ｙデコーダ、３６，６２，６２Ａ，９５Ａ 第１の全周期系列発生回路、３７，６３，６３Ａ，６３Ｂ，６３Ｃ 特定状態検出回路、３８，６４，６４Ａ，９６Ａ，９６Ｂ 第２の全周期系列発生回路、４１，４７，６６，７６，１０１，１０２ シフトレジスタ、４２，４８，６７，６７Ａ，６７Ｂ，７７，７７Ａ，７７Ｂ，１２８ フィードバック回路、８２ 第１のシフトレジスタ回路、８３ 第２のシフトレジスタ回路、８６，１１１，１１２，１１３，１１３Ａ，１３２，１４５，１４６ セレクタ回路、８７，８７Ａ，１１６，１１７ ゲート回路、９５ 第１の双方向全周期系列発生回路、９６ 第２の双方向全周期系列発生回路、１１４ 第１の双方向シフトレジスタ回路、１１５ 第２の双方向シフトレジスタ回路、１３１ １ビットシフトレジスタ回路、１４１，１４２ ＡＮＤ回路。
Claims (10)
- メモリセル、該メモリセルのＸアドレスを指定するＸデコーダ、および前記メモリセルのＹアドレスを指定するＹデコーダを備えるメモリ回路と、
前記Ｘデコーダおよび前記Ｙデコーダの両アドレスを生成するアドレス発生回路と
を備え、
前記アドレス発生回路は、
前記Ｘデコーダおよび前記Ｙデコーダのうちの一方のアドレスの全ての値を周期的かつ系列的に順次変遷しつつ生成する第１の全周期系列発生回路と、
前記Ｘデコーダおよび前記Ｙデコーダのうちの他方のアドレスの全ての値を周期的かつ系列的に順次変遷しつつ生成する第２の全周期系列発生回路と、
前記第１の全周期系列発生回路における特定のアドレス状態を検出し、かつ当該特定のアドレス状態以外の場合は前記第２の全周期系列発生回路の動作を停止させる特定状態検出回路と
を備え、
前記第１の全周期系列発生回路は、
生成するアドレスのビット数に対応する第１のシフトレジスタ部と、
該第１のシフトレジスタ部に系列的にアドレスデータの変遷を行わせるようフィードバックを施す第１のフィードバック回路と
を備え、
前記第２の全周期系列発生回路は、
生成するアドレスのビット数に対応する第２のシフトレジスタ部と、
該第２のシフトレジスタ部に系列的にアドレスデータの変遷を行わせるようフィードバックを施す第２のフィードバック回路と
を備え、
前記メモリ回路は、
前記Ｘデコーダおよび前記Ｙデコーダのうちの一方に接続され、前記第１の全周期系列発生回路の前記第１のシフトレジスタ部と同様に構成されかつ該第１の全周期系列発生回路の前記第１のフィードバック回路からの出力信号に基づいて前記第１のシフトレジスタ部と同様に動作する第１のシフトレジスタ回路と、
前記Ｘデコーダおよび前記Ｙデコーダのうちの他方に接続され、前記第２の全周期系列発生回路の前記第２のシフトレジスタ部と同様に構成されかつ該第２の全周期系列発生回路の前記第２のフィードバック回路からの出力信号に基づいて前記第２のシフトレジスタ部と同様に動作する第２のシフトレジスタ回路と
をさらに備える半導体集積回路装置。 - 前記アドレス発生回路は、前記特定状態検出回路からの信号に基づいて、前記第２の全周期系列発生回路が動作停止状態のときは前記第１の全周期系列発生回路の出力を選択し、前記第２の全周期系列発生回路が動作状態のときは前記第２の全周期系列発生回路の出力を選択するセレクタ回路をさらに備え、
前記メモリ回路は、前記特定状態検出回路からの信号に基づいて、前記第２の全周期系列発生回路が動作停止状態のときに前記セレクタ回路の出力を前記第１のシフトレジスタ回路に伝播し、前記第２の全周期系列発生回路が動作状態のときは特定の固定データを前記第１のシフトレジスタ回路に伝播するゲート回路をさらに備え、
前記メモリ回路の前記第２のシフトレジスタ回路の入力端子は前記セレクタ回路に接続され、前記第２のシフトレジスタ回路のシフト動作は前記特定状態検出回路によって制御されることを特徴とする、請求項１記載の半導体集積回路装置。 - メモリセル、該メモリセルのＸアドレスを指定するＸデコーダ、および前記メモリセルのＹアドレスを指定するＹデコーダを備えるメモリ回路と、
前記Ｘデコーダおよび前記Ｙデコーダの両アドレスを生成するアドレス発生回路と
を備え、
前記アドレス発生回路は、
前記Ｘデコーダおよび前記Ｙデコーダのうちの一方のアドレスの全ての値を周期的かつ系列的に順次変遷しつつ生成する第１の全周期系列発生回路と、
前記Ｘデコーダおよび前記Ｙデコーダのうちの他方のアドレスの全ての値を周期的かつ系列的に順次変遷しつつ生成する第２の全周期系列発生回路と、
前記第１の全周期系列発生回路における特定のアドレス状態を検出し、かつ当該特定のアドレス状態以外の場合は前記第２の全周期系列発生回路の動作を停止させる特定状態検出回路と
を備え、
前記第１の全周期系列発生回路および前記第２の全周期系列発生回路は、データを双方向にシフトさせる双方向全周期系列発生回路から夫々構成され、
前記第１の全周期系列発生回路は、
生成するアドレスのビット数に対応する第１の双方向シフトレジスタ部と、
該第１の双方向シフトレジスタ部の双方向に対して系列的にアドレスデータの変遷を行わせるようフィードバックを施す第１の双方向フィードバック回路と
を備え、
前記第２の全周期系列発生回路は、
生成するアドレスのビット数に対応する第２の双方向シフトレジスタ部と、
該第２の双方向シフトレジスタ部の双方向に対して系列的にアドレスデータの変遷を行わせるようフィードバックを施す第２の双方向フィードバック回路と
を備え、
前記特定状態検出回路は、前記第１の全周期系列発生回路が順方向動作モードの場合は前記第１の全周期系列発生回路が所定の第１の状態以外のときに前記第２の全周期系列発生回路の動作を停止させるとともに、前記第１の全周期系列発生回路が逆方向動作モードの場合は前記第１の全周期系列発生回路が所定の第２の状態以外のときに前記第２の全周期系列発生回路の動作を停止させるように構成される半導体集積回路装置。 - 前記アドレス発生回路は、
外部からの第１の動作モード切替信号に基づいて、前記第１の全周期系列発生回路からの双方向の出力信号のいずれかが選択される第１のセレクタ回路と、
外部からの第２の動作モード切替信号に基づいて、前記第２の全周期系列発生回路からの双方向の出力信号のいずれかが選択される第２のセレクタ回路と、
前記特定状態検出回路からの信号に基づいて、前記第２の全周期系列発生回路が動作停止状態のときに前記第１のセレクタ回路の出力を選択し、第２の全周期系列発生回路が動作状態のときに前記第２のセレクタ回路の出力を選択する第３のセレクタ回路と
をさらに備え、
前記メモリ回路は、
前記Ｘデコーダおよび前記Ｙデコーダのうちの一方に接続され、前記第１の全周期系列発生回路の前記第１の双方向シフトレジスタ部と同様に構成されて、前記第１の動作モード切替信号によって前記第１の双方向シフトレジスタ部と同様に動作方向が制御される第１の双方向シフトレジスタ回路と、
前記Ｘデコーダおよび前記Ｙデコーダのうちの他方に接続され、前記第２の全周期系列発生回路の前記第２の双方向シフトレジスタ部と同様に構成されて、前記第２の動作モード切替信号によって前記第２の双方向シフトレジスタ部と同様に動作方向が制御される第２の双方向シフトレジスタ回路と、
前記特定状態検出回路からの信号に基づいて、前記第２の双方向シフトレジスタ回路が動作停止状態のときに前記第３のセレクタ回路の出力を前記第１の双方向シフトレジスタ回路の順方向入力に伝播し、前記第２の双方向シフトレジスタ回路が動作状態のときに特定の固定データを前記第１の双方向シフトレジスタ回路の順方向入力に伝播するように構成された第１のゲート回路と、
前記特定状態検出回路からの信号に基づいて、前記第２の双方向シフトレジスタ回路が動作停止状態のときに前記第３のセレクタ回路の出力を前記第１の双方向シフトレジスタ 回路の逆方向入力に伝播し、前記第２の双方向シフトレジスタ回路が動作状態のときに特定の固定データを前記第１の双方向シフトレジスタ回路の逆方向入力に伝播するように構成された第２のゲート回路と
をさらに備え、
前記第２の双方向シフトレジスタ回路の双方向の入力端子に前記第３のセレクタ回路からの出力信号が入力される、請求項３記載の半導体集積回路装置。 - メモリセル、該メモリセルのＸアドレスを指定するＸデコーダ、および前記メモリセルのＹアドレスを指定するＹデコーダを備えるメモリ回路と、
前記Ｘデコーダおよび前記Ｙデコーダの両アドレスを生成するアドレス発生回路と
を備え、
前記アドレス発生回路は、
前記Ｘデコーダおよび前記Ｙデコーダのうちの一方のアドレスの全ての値を周期的かつ系列的に順次変遷しつつ生成する第１の全周期系列発生回路と、
前記Ｘデコーダおよび前記Ｙデコーダのうちの他方のアドレスの全ての値を周期的かつ系列的に順次変遷しつつ生成する第２の全周期系列発生回路と、
前記第１の全周期系列発生回路における特定のアドレス状態を検出し、かつ当該特定のアドレス状態以外の場合は前記第２の全周期系列発生回路の動作を停止させる特定状態検出回路と
を備え、
前記第１の全周期系列発生回路は、データを双方向にシフトさせる双方向全周期系列発生回路であり、
前記第２の全周期系列発生回路は１ビット全周期系列発生回路であり、
前記第１の全周期系列発生回路は、
生成するアドレスのビット数に対応する双方向シフトレジスタ部と、
該双方向シフトレジスタ部の双方向に対して系列的にアドレスデータの変遷を行わせるようフィードバックを施す双方向フィードバック回路と
を備え、
前記特定状態検出回路は、前記第１の全周期系列発生回路が順方向動作モードの場合は前記第１の全周期系列発生回路が所定の第１の状態以外のときに前記第２の全周期系列発生回路の動作を停止させるとともに、前記第１の全周期系列発生回路が逆方向動作モードの場合は前記第１の全周期系列発生回路が所定の第２の状態以外のときに前記第２の全周期系列発生回路の動作を停止させるように構成される半導体集積回路装置。 - 前記アドレス発生回路は、
外部からの第１の動作モード切替信号に基づいて、前記第１の全周期系列発生回路からの双方向の出力信号のいずれかが選択される第１のセレクタ回路と、
前記特定状態検出回路からの信号に基づいて、前記第２の全周期系列発生回路が動作停止状態のときに第１のセレクタ回路の出力を選択し、第２の全周期系列発生回路が動作状態のときに前記第２の全周期系列発生回路の出力を選択する第２のセレクタ回路と
をさらに備え、
前記メモリ回路は、
前記Ｘデコーダおよび前記Ｙデコーダのうちの一方に接続され、前記第１の全周期系列発生回路の前記双方向シフトレジスタ部と同様に構成され、前記第１の動作モード切替信号に基づいて前記第１の全周期系列発生回路の前記双方向シフトレジスタ部と同様に動作方向が制御される双方向シフトレジスタ回路と、
前記Ｘデコーダおよび前記Ｙデコーダのうちの他方に接続され、前記特定状態検出回路からの信号に基づいて動作するよう制御される１ビットシフトレジスタ回路と、
前記特定状態検出回路からの信号に基づいて、前記１ビットシフトレジスタ回路が動作停止状態のときに前記第２のセレクタ回路の出力を前記双方向シフトレジスタ回路の順方向入力に伝播し、前記１ビットシフトレジスタ回路が動作状態のときに特定の固定データを前記双方向シフトレジスタ回路の順方向入力に伝播するように構成された第１のゲート 回路と、
前記特定状態検出回路からの信号に基づいて、前記１ビットシフトレジスタ回路が動作停止状態のときに前記第２のセレクタ回路の出力を前記双方向シフトレジスタ回路の逆方向入力に伝播し、前記１ビットシフトレジスタ回路が動作状態のときに特定の固定データを前記双方向シフトレジスタ回路の逆方向入力に伝播するように構成された第２のゲート回路と
をさらに備え、
前記１ビットシフトレジスタ回路の入力端子は、前記第２のセレクタ回路に接続された、請求項５記載の半導体集積回路装置。 - メモリセル、該メモリセルのＸアドレスを指定するＸデコーダ、および前記メモリセルのＹアドレスを指定するＹデコーダを備えるメモリ回路と、
前記Ｘデコーダおよび前記Ｙデコーダの両アドレスを生成するアドレス発生回路と
を備え、
前記アドレス発生回路は、
前記Ｘデコーダおよび前記Ｙデコーダのうちの一方のアドレスの全ての値を周期的かつ系列的に順次変遷しつつ生成する第１の全周期系列発生回路と、
前記Ｘデコーダおよび前記Ｙデコーダのうちの他方のアドレスの全ての値を周期的かつ系列的に順次変遷しつつ生成する第２の全周期系列発生回路と、
前記第１の全周期系列発生回路における特定のアドレス状態を検出し、かつ当該特定のアドレス状態以外の場合は前記第２の全周期系列発生回路の動作を停止させる特定状態検出回路と
を備え、
前記第１の全周期系列発生回路は１ビット全周期系列発生回路であり、
前記第２の全周期系列発生回路は、外部からの第１の動作モード切替信号に基づいてデータのシフト方向を双方向のうちのいずれかに選択的に切り替えられる双方向全周期系列発生回路であり、
該第２の全周期系列発生回路は、
生成するアドレスのビット数に対応する双方向シフトレジスタ部と、
該双方向シフトレジスタ部の双方向に対して系列的にアドレスデータの変遷を行わせるようフィードバックを施す双方向フィードバック回路と
を備え、
前記特定状態検出回路は、前記第１の全周期系列発生回路からの出力と外部からの第２の動作モード切替信号とを入力する排他的論理和回路を含み、前記第２の動作モード切替信号と１ビットの前記第１の全周期系列発生回路のアドレス状態とが一致または不一致のいずれか一方のときに限り前記第２の全周期系列発生回路の動作を停止させるように構成された半導体集積回路装置。 - 前記アドレス発生回路は、
前記第１の動作モード切替信号に基づいて、前記第２の全周期系列発生回路からの双方向の出力信号のいずれかが選択される第１のセレクタ回路と、
前記特定状態検出回路からの信号に基づいて、前記第２の全周期系列発生回路が動作停止状態のときに前記第１の全周期系列発生回路の出力を選択し、前記第２の全周期系列発生回路が動作状態のときに前記第１のセレクタ回路の出力を選択する第２のセレクタ回路と
をさらに備え、
前記メモリ回路は、
前記Ｘデコーダおよび前記Ｙデコーダのうちの前記他方に接続され、前記第２の全周期系列発生回路の前記双方向シフトレジスタ部と同様に構成され、前記第２のセレクタ回路の出力信号が順方向入力および逆方向入力に接続され、前記特定状態検出回路からの出力信号に基づいて前記第２の全周期系列発生回路の動作と同様に動作停止制御され、かつ、前記第１の動作モード切替信号に基づいて動作方向が制御される双方向シフトレジスタ回 路と、
前記特定状態検出回路からの信号に基づいて、前記第２の全周期系列発生回路および前記双方向シフトレジスタ回路が動作停止状態のときに前記第２のセレクタ回路の出力を選択し、前記第２の全周期系列発生回路および前記双方向シフトレジスタ回路が動作状態のときに前記第２の動作モード切替信号を選択する第３のセレクタ回路と、
前記Ｘデコーダおよび前記Ｙデコーダのうちの前記一方に接続され、前記第３のセレクタ回路からの出力信号が入力される１ビットシフトレジスタ回路と
をさらに備える、請求項７記載の半導体集積回路装置。 - 前記アドレス発生回路は、前記第１の動作モード切替信号に基づいて、前記第２の全周期系列発生回路からの双方向の出力信号のいずれかが選択されるセレクタ回路をさらに備え、
前記メモリ回路は、
前記Ｘデコーダおよび前記Ｙデコーダのうちの前記一方に接続され、前記第１の全周期系列発生回路からの出力信号が入力される１ビットシフトレジスタ回路と、
前記Ｘデコーダおよび前記Ｙデコーダのうちの前記他方に接続され、前記第２の全周期系列発生回路の前記双方向シフトレジスタ部と同様に構成され、前記セレクタ回路の出力信号が順方向入力および逆方向入力に接続され、前記第１の動作モード切替信号に基づいて動作方向が制御される双方向シフトレジスタ回路と
をさらに備える、請求項７記載の半導体集積回路装置。 - メモリセル、該メモリセルのＸアドレスを指定するＸデコーダ、および前記メモリセルのＹアドレスを指定するＹデコーダを備えるメモリ回路と、
前記Ｘデコーダおよび前記Ｙデコーダの両アドレスを生成するアドレス発生回路と
を備え、
前記アドレス発生回路は、
前記Ｘデコーダおよび前記Ｙデコーダのうちの一方のアドレスの全ての値を周期的かつ系列的に順次変遷しつつ生成する第１の全周期系列発生回路と、
前記Ｘデコーダおよび前記Ｙデコーダのうちの他方のアドレスの全ての値を周期的かつ系列的に順次変遷しつつ生成する第２の全周期系列発生回路と、
前記第１の全周期系列発生回路における特定のアドレス状態を検出し、かつ当該特定のアドレス状態以外の場合は前記第２の全周期系列発生回路の動作を停止させる特定状態検出回路と
を備え、
前記アドレス発生回路は、
前記第２の全周期系列発生回路における特定のアドレス状態を検出し、かつ当該特定のアドレス状態以外の場合は前記第１の全周期系列発生回路の動作を停止させる副特定状態検出回路と、
前記特定状態検出回路および前記副特定状態検出回路のうちいずれを動作させるかを選択する選択手段と
をさらに備える半導体集積回路装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03847495A JP3636497B2 (ja) | 1995-02-27 | 1995-02-27 | 半導体集積回路装置 |
| US08/521,585 US5592424A (en) | 1995-02-27 | 1995-08-30 | Semiconductor integrated circuit device |
| CN95119741A CN1067795C (zh) | 1995-02-27 | 1995-11-20 | 半导体集成电路器件 |
| DE19606637A DE19606637C2 (de) | 1995-02-27 | 1996-02-22 | Integrierte Halbleiterschaltungsvorrichtung |
| KR1019960004674A KR0181349B1 (ko) | 1995-02-27 | 1996-02-26 | 반도체 집적회로장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03847495A JP3636497B2 (ja) | 1995-02-27 | 1995-02-27 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08235895A JPH08235895A (ja) | 1996-09-13 |
| JP3636497B2 true JP3636497B2 (ja) | 2005-04-06 |
Family
ID=12526259
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03847495A Expired - Fee Related JP3636497B2 (ja) | 1995-02-27 | 1995-02-27 | 半導体集積回路装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5592424A (ja) |
| JP (1) | JP3636497B2 (ja) |
| KR (1) | KR0181349B1 (ja) |
| CN (1) | CN1067795C (ja) |
| DE (1) | DE19606637C2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2937919B2 (ja) * | 1997-01-16 | 1999-08-23 | 日本電気アイシーマイコンシステム株式会社 | 疑似乱数発生回路 |
| US6304104B1 (en) * | 1999-09-13 | 2001-10-16 | Rambus, Inc. | Method and apparatus for reducing worst case power |
| US7788479B2 (en) * | 2002-07-25 | 2010-08-31 | International Business Machines Corporation | Apparatus, system and method of ensuring that only randomly-generated numbers that have passed a test are used for cryptographic purposes |
| JP4141775B2 (ja) * | 2002-09-20 | 2008-08-27 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IE55327B1 (en) * | 1981-12-29 | 1990-08-15 | Fujitsu Ltd | Nonvolatile semiconductor memory circuit |
| JP2558678B2 (ja) * | 1987-02-18 | 1996-11-27 | 三菱電機株式会社 | 擬似乱数発生回路 |
| US4899307A (en) * | 1987-04-10 | 1990-02-06 | Tandem Computers Incorporated | Stack with unary encoded stack pointer |
| JP2944084B2 (ja) * | 1988-04-14 | 1999-08-30 | 日本電気株式会社 | シリアル入出力回路 |
| JPH03237680A (ja) * | 1990-02-13 | 1991-10-23 | Mitsubishi Electric Corp | 半導体メモリ装置 |
| JPH06251600A (ja) * | 1993-02-24 | 1994-09-09 | Mitsubishi Electric Corp | 半導体集積回路装置 |
-
1995
- 1995-02-27 JP JP03847495A patent/JP3636497B2/ja not_active Expired - Fee Related
- 1995-08-30 US US08/521,585 patent/US5592424A/en not_active Expired - Fee Related
- 1995-11-20 CN CN95119741A patent/CN1067795C/zh not_active Expired - Fee Related
-
1996
- 1996-02-22 DE DE19606637A patent/DE19606637C2/de not_active Expired - Fee Related
- 1996-02-26 KR KR1019960004674A patent/KR0181349B1/ko not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE19606637C2 (de) | 1999-07-01 |
| KR960032018A (ko) | 1996-09-17 |
| KR0181349B1 (ko) | 1999-04-01 |
| US5592424A (en) | 1997-01-07 |
| CN1067795C (zh) | 2001-06-27 |
| JPH08235895A (ja) | 1996-09-13 |
| CN1132354A (zh) | 1996-10-02 |
| DE19606637A1 (de) | 1996-08-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4733405A (en) | Digital integrated circuit | |
| JP3512939B2 (ja) | 疑似乱数発生回路及び双方向シフトレジスタ | |
| JP4024582B2 (ja) | 多機能直列入力／出力回路 | |
| KR870009384A (ko) | 반도체 기억 장치 | |
| US7656725B2 (en) | Semiconductor memory device which compensates for delay time variations of multi-bit data | |
| US6941494B1 (en) | Built-in test for multiple memory circuits | |
| JP4141775B2 (ja) | 半導体集積回路装置 | |
| KR0181349B1 (ko) | 반도체 집적회로장치 | |
| US7383295B2 (en) | Selective sequence generation method and apparatus | |
| KR870003505A (ko) | 반도체 기억장치 | |
| KR930020458A (ko) | 파이프라인 동작형 메모리 시스템 | |
| US5046047A (en) | Circuit arrangement for verifying data stored in a random access memory | |
| US6697285B2 (en) | Semiconductor memory device | |
| JP3543399B2 (ja) | 検査機能付半導体装置およびその自己検査方式 | |
| US7847595B2 (en) | Input circuit and semiconductor integrated circuit comprising the input circuit | |
| SU1636858A1 (ru) | Устройство генерации тестовых последовательностей дл контрол оперативных накопителей | |
| JP2544494B2 (ja) | プログラマブル・ロジックアレイの論理規模拡張構成 | |
| JPH10123213A (ja) | 半導体集積回路 | |
| US6381195B2 (en) | Circuit, apparatus and method for generating address | |
| KR950011034B1 (ko) | 난수 생성용 조합 논리회로 | |
| KR100656433B1 (ko) | 로우 어드레스 카운팅 장치 | |
| Pinto et al. | Robust Circuit and System Design for General-Purpose Computational Resistive Memories. Electronics 2021, 10, 1074 | |
| JPH0585051B2 (ja) | ||
| US20060185096A1 (en) | Automated switch scanning matrix for obtaining user input | |
| KR0121940B1 (ko) | 바운더리 스캔의 2출력 데이타 출력회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040730 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040907 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041006 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041228 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050105 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080114 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090114 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090114 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100114 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |