SU1636858A1 - Устройство генерации тестовых последовательностей дл контрол оперативных накопителей - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано дл  генерации тестовых последовательностей при функциональном контроле оперативных запоминающих устройств. Устройство может быть также использовано дл  задани  тестовых последовательностей других цифровых схем, генерации потоков псевдослучайных чисел с равномерным законом распределени . Целью изобретени   вл етс  повышение производительности контрол  и расширение функциональных возможностей устройства за счет обеспечени  контрол  любых типов логических схем. Устройство содержит регистр микрокоманд, арифметико-логический блок, регистр, первый и второй блоки сравнени , блок управлени , первый, второй и третий мультиплексоры, блок синхронизации, блок пам ти, выходной регистр, первый и второй сдвигатели, блок элементов ИЛИ. регистр состо ни , триггер, элемент ИЛИ, первый и второй элементы И, буферный формирователь . Устройство обеспечивает программную генерацию псевдослучайных адресных последовательностей, длина которых соответствует информационной емкости контролируемого накопител , причем алгоритмы формировани  данных и сигнала записи считывани  аналогичны известным линейным тестам. 3 ил.

Description

Изобретение относитс  к вычислительной технике и может быть использовано дл  генерации тестовых последовательностей при функциональном контроле оперативных запоминающих устройств, а также дл  задани  тестовых последовательностей других цифровых схем, генерации потоков псевдослучайных чисел с равномерным законом распределени .

Целью изобретени   вл етс  повышение производительности контрол  и расширение функциональных возможностей устройства за счет обеспечени  контрол  любых типов логических схем.

На фиг. 1 представлена структурна  схема устройства; на фиг 2 - структура слова микрокоманды, выполн емой устройством; на фиг. 3 - временна  диаграмма работы устройства.

Устройство содержит регистр 1 микрокоманд , арифметико-логический блок (АЛБ) 2, регистр 3, первый блок 4 сравнени , блок 5 управлени , первый мультиплексор 6, блок 7 синхронизации, блок 8 пам ти, выходной регистр 9, первый 10 и второй 11 сдвигатели, блок 12 элементов ИЛИ, второй блок 13 сравнени , регистр 14 состо ни , второй мультиплексор 15, триггер 16, элемент ИЛИ 17, элементы И 18 и 19, информаON OJ О 00 СЛ 00

ционныб входы 20 устройства, входы 21 задани  режима, информационные выходы 22 устройства, выходы 23 состо ни  устройства , вход 24 синхронизации, входы 25 задани  внешних условий, третий мультиплексор 26 и буферный формирователь 27.

Блок пам ти содержит массив слов, доступный дл  чтени  и записи через два независимых порта ввода-вывода с разделительной адресацией к пам ти.

В качестве АЛ Б 2, блока 8 пам ти, сдви- гателей 10 и 11 могут быть использованы БИС соответствующего функционального назначени , например БИС АЛУ К500ИП181,БИС двухадресной регистровой пам ти К1800РП6, многоразр дный программируемый сдвигатель К1800БР8. Дл  получени  необходимой разр дности устройства используетс  параллельное подключение нескольких секций указанных ИС, Примером исполнени  блока 5 управлени  может служить двухвходовый мультиплексор , при этом один из его входов соответствуют первым входам блока 5, а на других входах должны быть установлены логические состо ни , определ ющие операцию передачи информации с второго входа АЛ Б 2 на его выход. Вход управлени  такого мультиплексора в блок-схеме (фиг.  вл етс  входом задани  режима блока 5. Блок 7 синхронизации представл ет собой набор формирователей и элементов задержки, вырабатывающих из внешнего тактового сигнала , поступающего на второй вход блока 7, синхронизирующие сигналы в соответствии с временной диаграммой устройства. Поступление импульсов на п тый и шестой выходы блока 7 разрешаетс  сигналом, подаваемым на его первый вход.

Устройство генерирует тестовые последовательности путем выполнени  микрокоманд , загружаемых в регистр 1 с помощью синхронизирующих сигналов, поступающих с первого выхода блока 7 на вход синхронизации регистра 1 и следующий с частотой функционального контрол  пам ти . Выборка микрокоманд и подача их кодов на входы регистра 1 осуществл етс  одним из известных способов, например из управл ющей пам ти с помощью устройства микропрограммного управлени . Таким образом, информаци  на выходах регистра 1 в течение такта работы устройства не измен етс  и определ ет тип операции, выполн емой устройством в текущем такте. Выходы и группы выходов регистра 1 в последовательности: перва  группа выходов, первый выход, с третьей по шестую группы выходов, с второго по четвертый выходы

соответствуют слева направо пол м, приведенным на фиг.2.

Устройство работает следующим образом .

Рассмотрим действи , выполн емые устройством вне зависимости от алгоритма контрол . В начале работы устройства проводитс  загрузка регистров блока 8 пам ти извне через внешние информационные входы устройства. Дл  этого сигнал с первого выхода регистра 1 переключает мультиплексор 6 на передачу информации с его первой группы выходов на вторые входы АЛ Б 2. Информаци  с первых выходов регистра 1,

проход  через блок 5 управлени  на входы управлени  АЛ Б 2, задает режим пересылки данных с второго входа АЛ Б 2 на его выход и далее на вход регистра 3. Сигнал с третьего выхода регистра 1, проход  через элемент ИЛИ 17 на первый вход первого элемента И 18, разрешает прохождение сигнала с второго выхода блока 7 через первый элемент И 18 на вход синхронизации регистра 3, в результате чего данные с выхода

АЛБ 2 записываютс  в регистр 3.

Информаци  с п той группы выходов регистра 1 устанавливает первый сдвигатель 10 в режим передачи информации на

выход без изменени , а второй сдвигатель 11 с помощью сигналов управлени  с шестой группы выходов регистра 1 поддерживает на своих выходах состо ние логического О. Поэтому с выхода регистра данные без

изменени  проход т через первый сдвигатель 10 и блок 12 элементов ИЛИ на входы буферного формировател  27. Сигнал, поступающий с второго выхода регистра 1 на вход смены режима блока 7 синхронизации,

определ ет подачу сигналов с п того и шестого выходов блока 7 синхронизации соответственно на входы обращени  и режима по информационным выходам-входам блока 8 пам ти. Кроме того, с п того выхода

блока 7 синхроинизации сигнал поступает также на вход разрешени  буферного формировател  27. При этом прекращаетс  вывод информации из блока 8 на его выходы-входы, разрешаетс  вводинформации в блок 8 с выходов буферного формировател  27 через указанные выходы-входы и производитс  запись в блок 8 пам ти по адресу, определ емому кодом, поступающим с четвертой группы выходов регистра 1

на вторые адресные входы блока 8 пам ти. Описанные действи  выполн ютс  за один такт работы устройства. Дл  загрузки других регистров блока 8 пам ти необходимо выполнение соответствующего числа микрокоманд .

Рассмотрим действи , выполн емые устройством в течение одного такта работы. Вначале проводитс  загрузка микрокоманды в регистр 1. Это происходит по переднему фронту сигнала, поступающего с первого выхода блока 7 на вход синхронизации регистра 1, Все всех случа х, когда на входе задани  режима блока 5 управлени  установлен уровень логического О, код операции АЛБ 2 определ етс  информацией, поступающей с первой группы выходов регистра 1 на информационные входы блока 5 управлени  и далее с выходов блока 5 на входы управлени  АЛБ 2. Если с третьего выхода регистра 1 и с выхода триггера 16 на входы второго элемента И 19 подаютс  логические 1, то сигнал с выхода элемента И 19, поступа  на вход задани  режима блока 5 управлени , определ ет дл  АЛБ 2 режим передачи данных с его вторых входов на выход без изменени , независимо от информации на первой группе выходов регистра 1. Сигнал, поступающий с первого выхода регистра 1 на вход управлени  мультиплексора 6, подключает к вторым входам АЛБ 2 либо внешние информационные входы устройства, либо информационные выходы блока 8 пам ти. Адреса регистров блока 8 пам ти, подключаемых к его информационным выходам и выходам- входам, определ етс  соответственно кодами , поступающими с третьей и четвертой групп выходов регистра 1 на первые и вторые адресные входы блока 8 пам ти.

При наличии на первом входе первого элемента И 18 сигнала разрешени , который поступает через элеме-нт ИЛИ 17 с третьего выхода регистра 1 или с выхода триггера 16, синхронизирующий импульс с второго выхода блока синхронизации через элемент И 18 передаетс  на вход синхрони- зации.регистра 3, обеспечива  запись в него с выходов АЛБ 2 результата выполнени  арифметического или логического действи . Таким образом, кроме безусловных операций , устройство позвол ет выполнить условные операции двух видов, причем условные операции 1-го вида (на третьем выходе регистра 1 в этом случае логический О) измен ют содержимое регистра 3 в соответствии с кодом на первой группе выходов регистра 1 лишь после удовлетворени  провер емого услови . Условные микрокоманды 2-го вида (на третьем выходе регистра 1 логическа  1) при отсутствии услови  выполн ют операцию АЛ Б 2 в соответствии с кодом на первой группе выходов регистра 1, а при наличии услови  осуществл ют передачу данных с вторых входов АЛБ 2 на выходы без изменени  благодар  тому, что

сигнал с выхода второго элемента И 19, поступа  на вход Задани  режима блока 5 управлени , устанавливает на входах управлени  АЛБ 2 соответствующий код операции . Очевидно, что дл  такой микрокоманды в любом случае производитс  запись данных в регистр 3. Минимальный набор операций АЛБ 2 включает сложение, вычитание, увеличение и уменьшение на единицу, ло0 гические И, ИЛИ, ИСКЛЮЧАЮЩЕЕ ИЛИ.

АЛБ 2 выполн ет операции над операндами , поступающими на его первые и вторые информационные входы. При поступлении с четвертого выхода регистра

5 1 на вход управлени  третьего мультиплексора 26 логической 1 на первые входы АЛБ 2 передаетс  информаци  с выходов регистра 3. Этим обеспечиваетс  изменение текущего значени  величины, хран щейс  в

0 регистре 3, по некоторому алгоритму, определ емому микрокомандами,записываемыми в регистр 1. При задании на четвертом выходе регистра 1 логического О разрешаетс  прохождение через мультиплексор 26

5 на первые входы АЛБ 2 информации с выходов-входов блока 8 пам ти. В этом случае АЛБ 2 в качестве операндов использует содержимое регистров блока 8 пам ти. При чтении информации из блока 8 на вход раз0 решени  буферного формировател  27 сигнал разрешени  не поступает. Это обеспечивает поддержание выходов буферного формировател  27 в отключенном (третьем) состо нии.

5 Поступа  с выходов регистра 3 на первые входы блоков 4 и 13 сравнени , вычисленный тестовый код сравниваетс  с данными, подаваемыми на вторые входы этих блоков с соответствующих выходов

0 блока 8. С выходов блоков 4 и 13 результаты сравнени  вместе с сигналами с входов задани  внешних условий записываютс  в регистр 14 по приходу на его вход синхронизации импульса с третьего выхода

5 блока 7 синхронизации. Информаци  с выходов регистра 14 поступает на входы мультиплексора 15, на входы управлени  которого с второй группы выходов регистра 1 подаетс  код дл  выбора провер емого

0 услови  при выполнении устройством условной операции. Таким образом, провер емый сигнал поступает с одного из входов мультиплексора 15 на его выход и далее на информационный вход триггера 16, причем

5 логическа  1 означает, что условие удовлетворено . Информаци  записываетс  в триггер 16 в конце такта сигналов, подаваемым на вход синхронизации триггера с четвертого выхода блока 7 синхронизации. Тем самым результат проверки услови  может

быть использован в следующем такте работы устройства дл  выполнени  условной микрокоманды.

Данные с выхода регистра 3 поступают также на входы первого сдвигател  10 и выходного регистра 9, запись в который производитс  в конце такта сигналом с четвертого выхода блока 7 синхронизации. Это обеспечивает подачу вычисленного тестового кода на выходы устройства и на информа- ционные входы второго сдвигател  11 с задержкой на один такт. Выполн емые сдвигател ми 10 и 11 операции определ ютс  кодами, задаваемыми на их входах управлени  соответственно с шестых и седьмых выходов регистра 1. В зависимости от микрокоманды первый сдвигатель 10 может пересылать данные с входов на выходы без изменени , осуществл ть их сдвиг на нужное число разр дов или поддерживать на выходах уровни логического О. Выходы второго сдвигател  11 также могут быть установлены в состо ние логического О.

Кроме того, возможен также сдвиг данных , задержанных на один такт. Операци  сдвига дл  второго сдвигател  11 используетс  только при генерации псевдослучайных последовательностей большой длины с разр дностью слов q, В этом случае первый 10 и второй 11 сдвигатели должны обеспечивать соответственно сдвиг вправо и сдвиг влево на заданное число разр дов. Данные с выходов первого сдвигател  10 поступают на первые, а с выхода второго с двигател  11 - на вторые входы блока 12 элементов ИЛИ, с выходов которого информаци  поступает на входы буферного формировател  27. Дл  записи данных с выходов буферного формировател  27 в блок 8 пам ти по его информационным вы- ходам-входам на вход смены режима блока 7 с второго выхода регистра 1 подаетс  сигнал , обеспечивающий по вление импульсов на п том и шестом выходах блока 7, что разрешает прохождение информации через буферный формирователь 27, переводит блок 8 в режим записи по адресу, определ емому кодом, поступающим с четвертой группы выходов регистра 1 на вторые адресные входы блока 8.

Выходы состо ни  устройства используютс  внешним устройством управлени  последовательностью микрокоманд.

При использовании устройства дл  генерации адресов младша  половина разр - дов адресного слова может служить в качестве адреса строки X контролируемой пам ти, а старша  половина разр дов - в качестве адреса столбца Y , Однако наиболее полно преимущества устройства про вл ютс  при генерации адресов X и Y раздельно с помощью двух таких устройств. В этом случае выходы состо ни  одного из устройств пол ючаютс  к входам внешних условий другого, и наоборот. Это позвол ет независимо измен ть адреса строки и столбца , что лучше соответствует матричной структуре контролируемой пам ти, и задавать более сложные тестовые последовательности . Кроме того, устройство позвол ет генерировать слово данных при контроле оперативной пам ти.

В соответствии с описанным признаком работы устройство обеспечивает задание детерминированных алгоритмических тестовых последовательностей и псевдослучайных последовательностей на основе характеристического полинома Хр + Xq + 1.

Дл  генерации псевдослучайной последовательности адресов или данных с большим периодом повторени  и с разр дностью слов q используетс  рекуррентное соотношение

An An-i®(X{m+1) Ч-Р An-m-l + + Xmcrp An-m) mod 2q, где Xs - оператор сдвига числа влево (S 0)

и вправо (S 0); m Ј ; Ап-1 - число в

q

регистре 3; выражени  в скобках - число в одном из регистров блока 8 пам ти. Количество используемых регистров блока 8 равно m(Ri...Rm).

Алгоритм генерации включает последовательность из m микрокоманд, выполн емых циклически под управлением внешнего устройства, задающего количество циклов, Мультиплексор 26 обеспечивает поступление информации с выходов регистра 3 на входъ первой группы АЛБ 2. При выполнении каждой микрокоманды цикла на входы второй группы АЛБ 2 через мультиплексор 6 поступают данные из регистра RI блока 8, АЛБ 2 выполн ет операции А Ап-1 RI a результат загружаетс  в регистр 3. Первый сдвигатель 10 осуществл ет сдвиг числа An на (p-mq) разр дов вправо, а второй сдвигатель 11 выполн ет сдвиг влево на t(m+ 1) q-p разр дов числа Ап-1, хран щегос  в выходном регистре 9 после предыдущего такта работы. Таким образом, результат операции - число Х(т + 1) Ап-1 + An через блок 12 и далее через элемент 17 поступает на выходы-входы блока 8 пам ти и записываетс  в регистр RI. Аналогичные действи  выполн ютс  последовательно дл  каждого из регистров Ri...Rm, используемых в микрокомандах цикла. Среди исходных значений регистров блока 8 и регистра 3 хот  бы одно должно быть ненулевым.

Дл  генерации псевдослучайной последовательности с периодом повторени , рав- ным количеству N запоминающих элементов в контролируемой пам ти, используетс  соотношение An An-p + An-p+q. При этом параметры характеристического полинома выбираютс  следующим образом: p log2N, q - из таблиц полиномов. Если нужный полином в таблице отсутствует, то выбираетс  полином с ближайшим меньшим значением р. В этом случае пам ть контролируетс  по фрагментам, причем младшие р разр дов адресного слова формируютс  псевдослучайно, а старшие разр ды - с помощью внешних средств, причем дл  каждого фрагмента последовательно устанавливаютс  соответствующие значени  разр дов. Отсутствие в последовательности нулевое слово вводитс  искусственно.

При генерации такой последовательности мультиплексор 26 подключает выходы- входы блока 8 пам ти к входам первой группы АЛБ 2, а мультиплексор 6 соедин ет выходы блока 8 с входами второй группы АЛБ 2. Таким образом, АЛБ 2 выполн ет операцию ИСКЛЮЧАЮЩЕЕ ИЛИ с двум  операндами, вз тыми из блока 8. Результат операции затем поступает на выход устройства и, проход  без изменени  через сдви- гатель 10, блок 12 и буферный формирователь 27, записываетс  в регистр блока 8 пам ти. При этом используетс  р регистров блока 8 пам ти и выполн ютс  циклически следующие операции:

Ri©Rj ,

где i измен етс  в цикле от 0 до р-1, j (i+ +q) mod p и измен етс  в тех же пределах. Это соответствует приведенному выше выражению дл  генерации последовательности чисел. При переходе на новый цикл снова устанавливаетс  и т.д. до тех пор, пока не будут получены все значений последовательности. Очевидно, что така  последовательность содержит все возможные значени  (кроме нулевого), причем об зательно присутствует цепочка из различных р слов, содержащих только одну единицу в одном из р разр дов. Поскольку последовательности по каждому из разр дов обладают идентичными статистическими свойствами, то перед началом генерации в регистры R0...Ri...Pp-i блока 8 пам ти в качестве исходных данных достаточно ввести числа 21, где I О, р - 1 .

Claims (1)

1. Формула изобретени 

   Устройство генерации тестовых последовательностей дл  контрол  оперативных накопителей, содержащее арифметико-логический блок, выходы которого соединены

   с информационными входами регистра, выходы которого подключены к входам первой группы первого и второго блоков сравнени , к информационным входам первого

   сдвигател  и к информационным входам выходного регистра, выходы которого соединены с информационными входами второго сдвигател  и  вл ютс  информационными выходами устройства, выходы пер0 вого и второго сдвигателей подключены соответственно к входам первой и второй группы блока элементов ИЛИ, блок пам ти, входы-выходы которого соединены с входами второй группы второго блока сравнени ,

   5 выходы блока пам ти подключены к входам второй группы первого блока сравнени  и к информационным входам первой группы первого мультиплексора, информационные входы второй группы которого  в0 л ютс  информационными входами устройства, а выходы первого мультиплексора подключены к информационным входам второй группы арифметико-логического блока, выходы первого и второго блоков

   5 сравнени  соединены соответственно с первым и вторым информационными входами регистра состо ни , информационные входы группы которого  вл ютс  входами задани  внешних условий устройства, а вы0 ходы подключены к информационным входам второго мультиплексора, первый и второй выходы регистра состо ни   вл ютс  первым и вторым выходами состо ни  устройства, выход второго мультиплексора

   5 соединен с информационным входом триггера , выход которого подключен к первому входу элемента ИЛИ, выход которого подключен к первому входу первого элемента И, выход которого соединен с синхровходом

   0 регистра, первый вход элемента ИЛИ подключен к первому входу второго элемента И, выход которого соединен с входом задани  режима блока управлени , выходы которого подключены к управл ющим входам

   5 арифметико-логического блока, регистр микрокоманд, информационные входы которого  вл ютс  входами задани  режима устройства, выходы первой, второй, третьей, четвертой, п той и шестой групп

   0 регистра микрокоманд подключены соответственно к информационным входам блока управлени , управл ющим входам второго мультиплексора, адресным входам первой и второй групп блока пам ти, управ5 л ющим входам первого и второго сдвигателей , первый и второй выходы регистра микрокоманд соединены соответственно с управл ющим входом первого мультиплексора и с входом смены режима блока синхронизации , третий выход регистра

   микрокоманд соединен с вторым входом элемента ИЛИ и вторым входом второго элемента и тактовый вход блока синхронизации  вл етс  одноименным входом устройства , выходы блока синхронизации с первого по шестой соединены соответственно с синхровходом регистра микрокоманд , вторым входом первого элемента И, с синхровходом регистра состо ни , синхровходом триггера, входами обращени  и 10 информационными входами второй группы

   режима блока пам ти, четвертый выход блока синхронизации соединен с синхровхдом выходного регистра, отличающеес  тем, что, с целью повышени  производительности контрол  и расширени  функцио- 15 нальных возможностей устройства за счет обеспечени  контрол  любых типов логичеВходы задани  режима 21

   4

   арифметико-логического блока, выходы блока элементов ИЛИ подключены к информационным входам буферного формировател , выходы которого соединены с еыхода- ми-входами блока пам ти, а вход разрешени  подключен к п тому выходу блока синхронизации.

   ских схем, в устройство введены третий мультиплексор и буферный формирователь. причем информационные входы первой и второй групп третьего мультиплексора соединены соответственно с выходами регистра и с выходами-входами блока пам ти, управл ющий вход третьего мультиплексора подключен к четвертому выходу регистра микро- команд, а выходы соединены с

   арифметико-логического блока, выходы блока элементов ИЛИ подключены к информационным входам буферного формировател , выходы которого соединены с еыхода- ми-входами блока пам ти, а вход разрешени  подключен к п тому выходу блока синхронизации.

   Фие.1

   Информационные Выходы

   Фиг. 2

   г

   Такт

   Выборка дан- Выполнение из блока В операции

   АЛБ

   Запись б регистр 9

   Такт L

   Г

   Такт

   Выполнение сдвига

   г