KR100220201B1 - 패턴 발생 회로 - Google Patents

Abstract

ALPG-회로 유사 구조를 채용한 패턴 발생 회로는 메모리 IC들을 테스트하기 위한 테스트 패턴들을 발생하기 위하여 IC 테스터에 의하여 사용된다. 여기서, 타이밍 발생 회로(7)는 시스템 클럭 신호(7A)를 발생하며, 분주 회로(8)는 시스템 클럭 신호를 분주하여 분주 클럭 신호(8A)를 발생한다. 시퀀스 제어 회로(9)는 제어 메모리(10)에 저장되어 있는 프로그램 명령들이 출력되도록 한다. 연산 동작은 분주 클럭 신호에 동기하여 프로그램 명령들에 따라 수행된다. 연산 동작들의 결과들은 직렬로 배열되어 테스트 패턴으로서 직렬로 출력된다. 복수의 ALU 회로들(12, 22, 32)이 적어도 하나 이상의 주 레지스터(1) 및 복수의 보조 레지스터들(13, 23, 33)과 함께 연산 동작을 수행한다. 또한, 분주 동작에 의하여 시스템 클럭 신호가 감소되는 비율은 ALU 회로들의 수에 따라서 달라지게 되며 테스트 패턴들의 한 사이클에는 ALU 회로들의 출력들이 포함된다.

Description

패턴 발생 회로{Pattern generation circuit}

본 발명은 메모리 IC들의 테스트를 위한 테스트 패턴들을 발생하기 위하여 IC 테스터들에 의하여 사용되는 패턴 발생 회로에 관한 것이다.

최근에, 메모리 IC들은 마이크로 프로세서들의 고속 동작들과 향상된 기능들을 지원하기 위하여, 사이클 타임(즉, 액세스 타임)은 예를 들어, 66 MHz 및 130 MHz의 주파수 범위에 이르도록 단축되었다.(즉, 빨라졌다) 그리하여, 이와 같은 IC들을 테스트하기 위한 IC 테스터들은 고속으로 테스트 패턴들을 발생하여야 할 필요가 있다. 이와 같은 고속 테스트 패턴 발생을 위해서, IC 테스터에는 고속 계산을 수행할 수 있는 패턴 발생 회로가 제공되어야 한다.

일반적으로, 메모리 IC들의 측정을 수행하기 위하여 IC 테스터에 의하여 사용되는 패턴 발생 회로는 연산 패턴 발생 회로(간단히 ALPG 회로라고 한다)라고 불린다. ALPG 회로는 계산 알고리즘의 어떤 종류에 대응되는 측정을 위한 테스트 패턴 발생 프로그램들(예를 들면, 마이크로 프로그램들)을 사용하여, (스캔, 행진, 갤럽 등과 같은) 테스트 패턴들을 용이하게 발생시킬 수 있다. 테스트 패턴들의 발생을 가능하도록 하기 위해서, 가산, 감산, 승산 및 제산과 같은 수학 계산(즉, 연산 동작)을 수행할 수 있는 연산 로직부(arithmetic logic unit)(이하, 간단히 ALU 회로라 하기로 한다)의 특수 회로가 제공되어야 할 필요가 있다.

도 5는 고속 패턴들을 발생하는 패턴 발생 회로의 종래의 예를 나타낸 것이다. 도 5의 패턴 발생 회로는 각각 동일한 구조를 가지는 3개의 ALPG 회로들(18, 28, 38)을 포함한다. 예를 들면, ALPG 회로(18)는 주 레지스터(11), ALU 회로(12), 보조 레지스터(13), 타이밍 발생 회로(14), 시퀀스 제어 회로(15) 및 제어 메모리(16)로 구성되어 있다. 도 5의 패턴 발생 회로는 병렬로 배치되어 있는 ALPG 회로들(18, 28, 38)의 출력 신호들을 순차적으로 선택하도록 구성되어 있다. 간단히 말해서, 도 5의 패턴 발생 회로는 인터리브 회로로서 작용한다.

모든 ALPG 회로들이 동일한 구성을 가지기 때문에, ALPG 회로(18)를 선택하여 다음 설명을 하기로 한다.

주 레지스터(11)는 메모리 IC와 같은 테스팅 장치에 적용되는 패턴들을 저장한다. 보조 레지스터(13)는 주 레지스터(11)의 보조하기 위하여 제공된다. 여기서, 주 레지스터들(11, 13)은 모든 동일한 클럭 신호에 따라 동작한다. ALU 회로(12)는 레지스터들(11, 13)의 출력 값에 따라 연산 동작을 수행한다.

타이밍 발생 회로(14)는 ALPG 회로(18)의 시스템 타이밍들을 지정하는 클럭 펄스들을 발생한다. 시퀀스 제어 회로(15)는 프로그램 명령에 따라 프로그램들을 수행하는 순서를 해석한다.(즉, 프로그램을 읽기 위한 어드레싱을 수행한다. 따라서, 시퀀스 제어 회로(15)는 동작 명령들을 저장하고 있으며, 수행을 위한 그들의 어드레스들이 제어 메모리(16)로 공급된다. 시퀀스 제어 회로(15)로부터 동작 제어 명령(15A)을 출력하기 위하여 어드레스에 따라 제어 메모리(16)는 ALU 회로(12)의 동작 항목을 나타내는 신호(16A)를 출력한다. ALPG 회로(28)에 있어서, 제어 메모리(26)는 시퀀스 제어 회로(25)로부터 동작 제어 명령(25A)을 출력하기 위하여 어드레스에 따라 신호(26A)를 출력한다. 마찬가지로, ALPG 회로(38)에 있어서, 제어 메모리(36)는 시퀀스 제어 회로(35)로부터 동작 제어 명령(35A)을 출력하기 위하여 어드레스에 따라 신호(36A)를 출력한다. 그런 다음, ALU 회로(12)는 동작 결과를 나타내는 동작 출력 신호(12A)를 주 레지스터(11)로 출력한다. ALPG 회로(28)에 있어서, ALU 회로(22)는 동작 출력 신호(22A)를 출력한다. ALPG 회로(38)에 있어서, ALU 회로(32)는 동작 출력 신호(32A)를 출력한다.

다음에, 도 5의 패턴 발생 회로의 전체적인 동작을 도 6(a) 내지 도 6(l)의 타이밍도들을 참조하여 설명하기로 한다. 여기서, ALPG회로들(18, 28, 38)은 시스템 클럭 신호들(14A, 24A, 34A)이 각각 1 레이트 쉬프트되어 발생되도록 프로그램되어 있다. 이러한 시스템 클럭 신호들(14A, 24A, 34A)은 순서 회로(61)로 인가되고, 순서 회로(61)에서 논리합(logical sum)되어 시스템 클럭 신호(61A)가 발생된다. 또한, 순서 회로(61)는 시스템 클럭 신호(61A)에 동기하여 선택 제어 신호(61B)를 발생한다. 선택 제어 신호(61B)는 주 레지스터들(11, 21, 31)의 출력들을 선택하는 선택 회로(5)로 인가된다. 선택 제어 신호(61B)에 따라 동작하는 선택 회로(5)를 통하여, 순차적으로 제공되는 주 레지스터들(11, 21, 31)의 출력들에 대하여 출력 레지스터(4)의 재-타이밍 동작이 이루어진다. 그리하여, 출력 레지스터(4)는 출력 신호(4A)를 출력한다.

패턴 발생 회로의 종래 예에서, 복수의 ALPG 회로들은 어드레스 레지스터들의 계산을 위하여 병렬로 배치되어 있다. 또한, 각 인터리브에 대하여 레지스터(또는 레지스터들)와 더불어 ALU 회로가 제공되어야 할 필요가 있다. 이는 결과적으로 패턴 발생 회로를 구성하기 위하여 요구되는 부품 수의 증가를 초래하게 된다. 더욱이, 서로 다른 주 레지스터들 사이에 신호들의 통신을 수행하기가 어렵거나 불가능한 점이 있다.

따라서, 본 발명의 목적은 적은 수의 부품으로 구성되고 주 레지스터들 사이에 신호들의 통신을 수행할 수 있는 패턴 발생 회로를 제공하는 것이다.

도 1은 본 발명의 제1 실시예에 따른 패턴 발생 회로를 나타내는 블럭도이다.

도 2는 본 발명의 제2 실시예에 따른 패턴 발생 회로를 나타내는 블럭도이다.

도 3(a) 내지 도 3(l)은 도 1의 패턴 발생 회로의 선택 점들의 신호 형태들을 나타내는 타이밍도들이다.

도 4(a) 내지 도 4(k)는 도 2의 패턴 발생 회로의 선택 점들의 신호 형태들을 나타내는 타이밍도들이다.

도 5는 종래 기술에 따른 패턴 발생 회로를 나타내는 블럭도이다.

도 6(a) 내지 6(l)은 도 5의 패턴 발생 회로의 선택 점들의 신호 형태들을 나타내는 타이밍도들이다.

도면의 주요 부분에 대한 부호의 설명

1, 11, 21, 31...주 레지스터 2, 5...선택 회로

4...출력 레지스터 6, 61...순서 회로

7, 14, 24, 34...타이밍 발생 회로 8...분주 회로

9, 15, 25, 35...시퀀스 제어 회로 10, 16, 26, 36...제어 메모리

12, 22, 32...ALU 13, 23, 33...보조 레지스터

17, 27, 37...선택 회로 41, 42, 43...재-타이밍 회로

상기 목적을 달성하기 위하여, 본 발명에 따른 패턴 발생 회로는 ALPG-유사 구조를 채용한다. 타이밍 발생 회로는 시스템 클럭 신호를 발생한다. 시스템 클럭 신호는 분주(frequency-divided) 클럭 신호를 발생하기 위하여 분주 회로에 의하여 분주된다. 시퀀스 제어 회로는 프로그램 명령을 발생하여 제어 메모리에 저장시킨다. 연산 동작은 분주 클럭 신호에 동기하여 프로그램 명령에 따라 수행된다. 연산 동작의 결과는 직렬로 배열되고, 직렬 출력은 테스트 패턴으로서 제공된다. 여기서, 복수의 ALU 회로들이 적어도 하나의 주 레지스터 및 복수의 보조 레지스터들과 함께 연산 동작을 수행한다.

또한, 분주 동작에 의한 시스템 클럭 신호의 주파수 감소율은 ALU 회로들의 수에 따라서 달라지고, 그에 따라 테스트 패턴의 한 사이클은 ALU 회로들의 출력들로 구성된다.

이어서, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다.

도 1은 본 발명의 제1 실시예에 따른 패턴 발생 회로를 나타내는 블럭도로서, 도 5에 도시된 부분들과 동일한 부분들에는 동일한 참조 부호들이 사용되었으며, 그에 대한 설명은 생략하기로 한다.

도 1의 패턴 발생 회로는 3-병렬-인터리브 구조를 채용한다. 그래서, 패턴 발생 회로는 3개의 병렬 회로부들에 추가하여, 타이밍 발생 회로(7), 분주 회로(8), 시퀀스 제어 회로(9), 제어 메모리(10) 및 주 레지스터(1)를 포함한다. 여기서, 타이밍 발생 회로(7)에 의하여 발생된 시스템 클럭 신호(7A)는 분주 회로(8)에서 병렬 회로부의 수에 따라 분주된다. 그래서, 분주 회로(8)는 분주 클럭 신호(8A)를 출력한다. 시퀀스 제어 회로(9) 및 주 레지스터(1)는 모두 분주 클럭 신호(8A)에 따라 동작한다.

주 레지스터(1)의 '단일의' 출력 신호(1A)에 대하여, 3개의 ALU 회로들뿐만 아니라 3개의 보조 레지스터들(13, 23, 33)이 병렬로 제공된다. ALU 회로들은 제어 메모리(10)에 저장되어 있는 프로그램들에 따라 연산 동작들을 수행한다. 그래서, ALU 회로들(12, 22, 32)은 선택 회로(2)에 의하여 선택되어 주 레지스터(1)로 피드 백되는 동작 출력 신호들(12A, 22A, 32A)을 각각 출력한다. 또한, 분주 클럭 신호(8A)에 동기하여 동작 출력 신호들(12A, 22A, 32A)에 대하여 각각 재-타이밍 동작을 수행하는 3개의 재-타이밍 회로들(41, 42, 43)이 포함되어 있다. 재-타이밍 회로들은 각각 하나의 플립-플롭으로 구성되어 있다.

도 1에서 선택 회로(5)는 시스템 클럭 신호에 동기하여 직렬로 재-타이밍 회로들(41, 42, 43)의 출력들을 전송하기 위한 것이다. 하나의 플립-플롭(또는 플립-플롭들)으로 구성되어 있는 출력 레지스터(4)가 시스템 클럭 신호에 동기하여 선택 회로(5)의 선택 출력에 대하여 재-타이밍 동작을 수행하기 위하여 도 1에 포함되어 있다. 또한, 선택 회로(5)로 인가되는 선택 신호(6A)를 발생하기 위하여 도 1에 순서 회로(6)가 포함되어 있다.

도 3(a) 내지 도 3(l)은 도 1의 패턴 발생 회로의 선택 점들의 신호 형태들을 나타내는 타이밍도들이다. 도 3(a)에 도시된 바와 같이, 타이밍 발생 회로(7)는 시스템 클럭 신호(7A)의 클럭 펄스들을 주기적으로 발생시킨다. 시스템 클럭 신호(7A)는 분주 회로(8)에 의하여 분주되어 그 주파수가 1/3으로 감소된다. 따라서, 분주 클럭 신호(8A)는 도 3(b)에 도시된 바와 같이 발생된다. 분주 클럭 신호(8A)는 재-타이밍 회로들(41, 42, 43) 뿐만 아니라 주 레지스터(1), 보조 레지스터들(13, 23, 33)로도 전달된다. 주 레지스터(1)는 분주 클럭 신호(8A)에 동기하여 그 자신의 출력 신호(1A)를 ALU 회로들(12, 22, 32)로 인가한다.

분주 클럭 신호(8A)의 1 주기 동안, ALU 회로들(12, 22, 32)은 그 자신의 연산 동작의 결과들을 순차적으로 출력한다. 순서 회로(6)는 ALU 회로들의 출력들을 선택하기 위한 명령을 나타내는 선택 신호(6A)를 출력한다. 선택 회로(5)는 ALU 회로들(12, 22, 32)의 출력들(12A, 22A, 32A)을 각각 입력하는 재-타이밍 회로들(41, 42, 43)의 출력들(41A, 42A, 43A)로 구성되는 선택 출력(5A)을 제공한다. 선택 출력(5A)에 있어서, 출력들(41A, 42A, 43A)은 선택 신호(6A)에 따라서 순차적으로 배열된다. 그런 다음, 출력 레지스터(4)는 시스템 클럭 신호(7A)에 동기하여, 선택 회로(5)의 선택 출력(5A)에 대응되어 출력 신호(4A)를 제공한다. 여기서, 출력 신호(4A)는 선택 출력(5A)이 시스템 클럭 신호(7A)의 1 주기만큼 지연된 것이다.

또한, 도 1의 패턴 발생 회로는 3개의 ALU 회로들을 사용하는 ALPG-회로 유사 구조에 기초하여 구성된 것이다. 그러나, ALU 회로들의 수는 '3'으로 제한되지 않는다. 본 발명에서는 2 개의 ALU 회로들을 사용할 수 있다. 즉, ALU 회로들의 수는 1 보다 큰 임의의 수로 결정될 수 있다.

출력하고자 하는 테스트 패턴들의 수를 증가시키기 위해서, 더구나 ALPG 회로(들)에서 ALU 회로들의 수를 증가시킬 필요가 있다. 종래의 패턴 발생 회로는 ALU 회로들의 수와 동일한 수의 다수의 주 레지스터가 필요하다. 그와 같은 종래의 회로에 반하여, 도 1의 패턴 발생 회로는 단지 하나의 주 레지스터를 필요로 한다. 이는 동일한 어드레스 속도에 대하여 종래의 회로와 비교할 때, 도 1에 도시된 회로에서 요구되는 부품의 수를 줄일 수 있는 이점을 가진다.

다음에, 도 2는 본 발명의 제2 실시예에 따른 패턴 발생 회로를 나타내는 블럭도이다. 도 2에서, 도 1에 도시된 부분들과 동일한 부분들은 같은 참조 부호를 사용하였으며, 그에 대한 설명은 생략하기로 한다. 도 1의 패턴 발생 회로와 같이, 도 2의 패턴 발생 회로는 연산 동작을 수행하는 3개의 ALU 회로들(12, 22, 32)이 포함되어 있다. 또한, 3개의 ALU 회로들(12, 22, 32)의 출력들을 각각 입력하는 3개의 주 레지스터들(11, 21, 31)이 포함되어 있다. ALU 회로들(12, 22, 32)은 시퀀스 제어 회로(9)에 의하여 지정되는 어드레스에 저장되어 있는 프로그램에 대응되는 각각의 동작들을 수행한다.

주 레지스터들(11, 21, 31)의 출력들(11A, 21A, 31A)은 3개의 선택 회로들(17, 27, 37)의 'A', 'B', 'C' 단자들로 각각 인가된다. 그리하여, 그 출력들은 선택 회로에 의하여 임의적으로 선택된 ALU 회로들로 피드 백된다. 좀 더 구체적으로 말하면, ALU 회로들, 주 레지스터 및 선택 회로들 사이에 루프 연결이 이루어지게 되어, 전술한 ALPG회로들의 기능을 달성하게 되는 것이다. 여기서, 도 2의 패턴 발생 회로에 포함되는 주 레지스터들의 수는 도 5의 종래의 회로들에 포함된 주 레지스터들의 수와 동일하다. 그러나, 도 2에서, 연산 동작은 주 레지스터들의 출력을 상호적으로 사용하여 이루어질 수 있다. 이는 패턴 발생을 위한 프로그램 만들기에서의 제한을 감소시키게 된다.

도 4(a) 내지 도 4(k)는 도 2의 패턴 발생 회로의 선택 점들의 신호 형태들을 나타내는 타이밍도들이다. 기본적으로, 도 2의 패턴 발생 회로의 선택 점들의 동작은 전술한 도 1의 패턴 발생 회로에서와 유사하다. 동작을 요약하여 설명하면 다음과 같다.

타이밍 발생 회로(7)는 도 4(a)에 도시한 바와 같이 시스템 클럭 신호(7A)의 클럭 펄스들을 주기적으로 발생시킨다. 이와 같은 시스템 클럭 신호(7A)는 분주 회로(8)에 의하여 분주되어 그 주파수가 1/3으로 감소한다. 그런 다음, 도 4(b)에 도시된 분주 클럭 신호(8A)가 출력 레지스터(4) 뿐만 아니라 주 레지스터들(11, 21, 31) 및 보조 레지스터들(13, 23, 33)로 인가된다. ALU 회로들(12, 22, 32)에 의하여 수행된 동작들의 결과들이 분주 클럭 신호(8A)에 동기하여 주 레지스터들(11, 21, 31)을 통하여 선택 회로들(17, 27, 37)로 인가된다. 순서 회로(6)는 동작들의 결과들을 순차적으로 출력시키기 위하여 선택 회로(5)로 선택 신호(6A)를 출력한다. 출력 레지스터(4)는 분주 클럭 신호(8A)에 동기하여 출력 신호(4A)를 출력한다.

끝으로, 본 발명에 적용될 수 있는 부품들 및 회로 구조들은 도 1 및 도 2에 도시된 것들로 제한되지 않는다.

본 발명은 그 주요 특징들의 사상을 벗어나지 않는 몇 개의 형태들로 구체화된 것이기 때문에, 이와 같은 실시예들은 본 발명을 설명하는 것이지 제한하는 것이 아니다. 본 발명의 범위는 이미 언급된 설명들에 의하여 정해지는 것이 아니라 이어지는 특허청구범위에 의하여 정해지는 것이므로, 특허청구범위에 속하는 모든 변형들 및 그의 균등물들은 특허청구범위가 나타내는 범위에 속하게 된다.

상술한 바와 같이 종래의 패턴 발생 회로는 ALU 회로들의 수와 동일한 수의 주 레지스터가 필요하였다. 이와는 달리, 도 1의 패턴 발생 회로는 단지 하나의 주 레지스터를 필요로 하기 때문에, 동일한 어드레스 속도를 가지는 종래의 회로와 비하여 요구되는 부품의 수를 줄일 수 있는 이점을 가진다.

한편, 도 2에 도시된 패턴 발생 회로는 종래의 패턴 발생 회로에서와 같은 수의 주 레지스터를 사용하기는 하나, 주 레지스터들의 출력을 상호적으로 사용하여 연산을 수행하기 때문에 패턴 발생을 위한 프로그램 만들기에서의 제한을 감소시키는 이점을 가진다.

Claims (6)

1. 시스템 클럭 신호를 발생하는 타이밍 발생회로(7);

   시스템 클럭 신호를 분주하여 분주 클럭 신호(8A)를 출력하는 분주 회로(8);

   상기 분주 클럭 신호에 동기하여, 소정의 순서로 프로그램 명령의 어드레스를 출력하는 시퀀스 제어회로(9);

   상기 어드레스에 따라, 저장된 프로그램 명령을 출력하는 제어 메모리(10);

   상기 분주 클럭 신호에 동기하며, 선택신호에 따라 테스팅 장치에 적용되는 패턴들을 출력하는 주 레지스터(1);

   상기 분주 클럭 신호에 동기하며, 상기 주 레지스터의 출력에 대응되는 명령 데이터를 저장하는 복수의 보조레지스터들(13, 23, 33);

   상기 분주 클럭 1주기 마다 상기 메모리에서 독출된 프로그램 명령들에 따라 상기 주 레지스터의 출력 데이터 및 상기 복수의 보조 레지스터들의 출력 데이터에 대하여 연산을 순차적으로 수행하는 복수의 ALU 회로들(12, 22, 32); 및

   상기 복수의 ALU 회로들의 출력들중 하나를 상기 주 레지스터(1)의 입력으로서 선택하는 선택 회로(2)를 구비하는 것을 특징으로 하는 패턴 발생 회로.
2. 제1항에 있어서,

   상기 분주 클럭 신호에 동기하여 상기 복수의 ALU 회로들의 출력들 각각에 대하여 재-타이밍 동작을 수행하는 복수의 재-타이밍 회로들(41, 42, 43);

   상기 시스템 클럭 신호에 동기하여, 상기 복수의 재-타이밍 회로들의 출력들을 배열하기 위한 배열신호를 출력하는 순서 회로(6);

   상기 배열신호에 따라 복수의 재-타이밍 회로들의 출력을 유입하여 직렬로 배열하는 배열 수단(5); 및

   상기 시스템 클럭 신호에 동기하여, 상기 배열 수단의 출력을 제공하는 출력 레지스터(4)를 더 구비하는 것을 특징으로 하는 패턴 발생 회로.
3. 시스템 클럭 신호를 발생하는 타이밍 발생 회로(7);

   상기 시스템 클럭 신호를 분주하여 분주 클럭 신호(8A)를 출력하는 분주 회로(8);

   상기 분주 클럭 신호에 동기하여, 소정의 순서로 프로그램 명령의 어드레스를 출력하는 시퀀스 제어회로(9);

   상기 어드레스에 따라, 저장된 프로그램 명령을 출력하는 제어 메모리(10);

   상기 분주 클럭 신호에 동기하며, 선택신호에 따라 테스팅 장치에 적용되는 패턴들을 출력하는 복수의 주 레지스터들(11, 21, 31);

   상기 분주 클럭 신호에 동기하며, 상기 복수의 주 레지스터들의 출력에 대응되는 연산 데이터를 저장하는 복수의 보조레지스터들(13, 23, 33);

   상기 프로그램 명령들에 따라 상기 복수의 주 레지스터들의 출력 데이터 및 복수의 보조 레지스터들의 출력 데이터에 대하여 연산을 수행하는 복수의 ALU 회로들(12, 22, 32); 및

   상기 복수의 레지스터들의 출력을 상기 복수의 ALU 회로들(12, 22, 32)로 선택적으로 각각 전달하는 복수의 선택 회로들(17, 27, 37)을 구비하는 것을 특징으로 하는 패턴 발생 회로.
4. 제3항에 있어서, 상기 복수의 주 레지스터들의 출력을 배열하기 위한 순서를 설정하는 순서 회로(6);

   상기 배열 신호에 따라 상기 복수의 주 레지스터들의 출력들을 직렬로 배열하는 배열 수단(5); 및

   상기 분주 클럭 신호에 동기하여 상기 배열 수단의 출력을 제공하는 출력 레지스터(4)를 더 구비하는 것을 특징으로 하는 패턴 발생 회로.
5. 제1항에 있어서, 상기 분주회로에서 상기 시스템 클럭 신호는 상기 ALU 회로의 수만큼 분주되며, 상기 분주 클락 신호의 1주기 동안에 상기 ALU 회로들의 연산결과가 순차적으로 출력됨을 특징으로 하는 패턴 발생 회로.
6. 제3항에 있어서, 상기 분주회로에서 상기 시스템 클럭 신호는 상기 ALU 회로의 수만큼 분주되며, 상기 분주 클락 신호의 1주기 동안에 상기 ALU 회로들의 연산결과가 순차적으로 출력됨을 특징으로 하는 패턴 발생 회로.