JP2837469B2 - Ｉｃ試験装置 - Google Patents
Ｉｃ試験装置Info
- Publication number
- JP2837469B2 JP2837469B2 JP1296751A JP29675189A JP2837469B2 JP 2837469 B2 JP2837469 B2 JP 2837469B2 JP 1296751 A JP1296751 A JP 1296751A JP 29675189 A JP29675189 A JP 29675189A JP 2837469 B2 JP2837469 B2 JP 2837469B2
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- output
- pin
- test
- cycle
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
Description
【発明の詳細な説明】 「産業上の利用分野」 この発明は各ピンごとにテストサイクルを周期として
テストパタンをパタン発生器から発生し、そのテストパ
タンを振分回路で各ピンごとに波形整形回路へ印加パタ
ンとしてまたは論理比較回路へ期待値パタンとして振り
分け、その波形整形回路の出力を被試験IC素子の対応す
るピンへ印加し、その被試験IC素子のピンの出力と期待
値パタンの対応するものとを論理比較回路で論理比較す
るIC試験装置に関する。
テストパタンをパタン発生器から発生し、そのテストパ
タンを振分回路で各ピンごとに波形整形回路へ印加パタ
ンとしてまたは論理比較回路へ期待値パタンとして振り
分け、その波形整形回路の出力を被試験IC素子の対応す
るピンへ印加し、その被試験IC素子のピンの出力と期待
値パタンの対応するものとを論理比較回路で論理比較す
るIC試験装置に関する。
「従来の技術」 第４図に従来のIC試験装置を示す。パタン発生器11か
ら各ピンごとにテストサイクルを周期としてテストパタ
ンを発生し、そのテストパタンは振分回路12でピンごと
に波形整形回路13へ印加パタンとして、または論理比較
回路14へ期待値パタンとして振り分けられる。波形整形
回路13へ入力されたパタンは波形整形され、ドライバ15
を介して被試験IC素子16の対応するピンに印加される。
被試験IC素子16のピンからの出力はレシーバ17で論理レ
ベルに変換されて論理比較回路14へ供給され、対応する
期待値パタンと論理比較され、その比較結果が出力端子
18に出力される。
ら各ピンごとにテストサイクルを周期としてテストパタ
ンを発生し、そのテストパタンは振分回路12でピンごと
に波形整形回路13へ印加パタンとして、または論理比較
回路14へ期待値パタンとして振り分けられる。波形整形
回路13へ入力されたパタンは波形整形され、ドライバ15
を介して被試験IC素子16の対応するピンに印加される。
被試験IC素子16のピンからの出力はレシーバ17で論理レ
ベルに変換されて論理比較回路14へ供給され、対応する
期待値パタンと論理比較され、その比較結果が出力端子
18に出力される。
IC素子の高性能化が進むにつれ、１チップ内にメモリ
回路と論理回路とを内蔵したものが現れ、このようなIC
素子では各ピンごとに数種の異なったサイクルで動作す
るものがある。例えば第５図に示すように動作クロック
の周期で入力パタンD1がサイクルで入力されると、そ
の入力パタンD1により得られる出力ピン１からの出力デ
ータO11は１サイクル遅れたサイクルに生じ、入力パ
タンD1により得られる出力ピン２からの出力データO12
は３サイクル遅れたサイクルで生じる。
回路と論理回路とを内蔵したものが現れ、このようなIC
素子では各ピンごとに数種の異なったサイクルで動作す
るものがある。例えば第５図に示すように動作クロック
の周期で入力パタンD1がサイクルで入力されると、そ
の入力パタンD1により得られる出力ピン１からの出力デ
ータO11は１サイクル遅れたサイクルに生じ、入力パ
タンD1により得られる出力ピン２からの出力データO12
は３サイクル遅れたサイクルで生じる。
「発明が解決しようとする課題」 テストパタンの作成は各サイクルごとに各ピンの入力
パタン、期待値パタンを作ってゆくが、第５図に示した
ように各ピンが数種の異なったサイクルで動作するIC素
子に対するテストパタンを作成する時は、各ピンごとに
その動作サイクル、つまり何サイクル遅れるかを考慮し
て作成しなければならず、即ちあるサイクルのテストパ
タンを作成する時に、その入力パタンに対応する出力の
期待値パタンではなく、それより前のサイクルの入力に
対する出力の期待値パタンを作成しなければならず、テ
ストパタンの作成が非常にやりにくかった。
パタン、期待値パタンを作ってゆくが、第５図に示した
ように各ピンが数種の異なったサイクルで動作するIC素
子に対するテストパタンを作成する時は、各ピンごとに
その動作サイクル、つまり何サイクル遅れるかを考慮し
て作成しなければならず、即ちあるサイクルのテストパ
タンを作成する時に、その入力パタンに対応する出力の
期待値パタンではなく、それより前のサイクルの入力に
対する出力の期待値パタンを作成しなければならず、テ
ストパタンの作成が非常にやりにくかった。
「課題を解決するための手段」 この発明によれば各ピンごとに被試験IC素子における
入力パタンに対する出力の遅れサイクル数がレジスタに
格納され、パタン発生器と振分回路との間に各ピンごと
にシフタが挿入され、各シフタは対応するレジスタの出
力により制御されて、その遅れサイクル数だけ、パタン
発生器からのパタンを遅延して振分回路へ供給する。
入力パタンに対する出力の遅れサイクル数がレジスタに
格納され、パタン発生器と振分回路との間に各ピンごと
にシフタが挿入され、各シフタは対応するレジスタの出
力により制御されて、その遅れサイクル数だけ、パタン
発生器からのパタンを遅延して振分回路へ供給する。
「実施例」 第１図はこの発明の実施例を示し、第４図と対応する
部分に同一符号を付けてある。この発明においては各ピ
ンごとにレジスタ21が設けられ、そのレジスタ21には被
試験IC素子16の各ピンごとの印加パタンに対する出力の
遅れサイクル数が端子22を通じて予め格納される。また
パタン発生器11と振分回路12との間に各ピンごとにシフ
タ23が挿入され、各シフタ23は対応するレジスタ21の出
力により制御され、パタン発生器11からのパタンをその
レジスタ21の格納サイクル数だけ遅延して振分回路12へ
供給する。
部分に同一符号を付けてある。この発明においては各ピ
ンごとにレジスタ21が設けられ、そのレジスタ21には被
試験IC素子16の各ピンごとの印加パタンに対する出力の
遅れサイクル数が端子22を通じて予め格納される。また
パタン発生器11と振分回路12との間に各ピンごとにシフ
タ23が挿入され、各シフタ23は対応するレジスタ21の出
力により制御され、パタン発生器11からのパタンをその
レジスタ21の格納サイクル数だけ遅延して振分回路12へ
供給する。
１つのピンに対するシフタ23の具体例を第２図に示
す。ｎ個のラッチ241〜24nが順次縦続的に接続され、こ
れらラッチ241〜24nは端子25からのテストクロックによ
りそれぞれ、各前段のクラッチ内容を取込み、初段のラ
ッチ241は端子26に与えられるパタン発生器11の発生パ
タンを取込み、その端子26のパタン、これに対し、順次
１テストサイクル遅れたラッチ241〜24nの各出力がマク
チプレクサ27へ入力される。マクチプレクサ27は端子28
に与えられる対応するレジスタ21の出力に応じてその入
力の１つが選択されて出力され、その出力は端子25のテ
ストクロックによりフリップフロップ29に取込まれ、フ
リップフロップ29の出力が端子31を通して振分回路12へ
供給される。端子28に与えられるレジスタ21の出力が数
ｉ（ｉ＝0,1,2,……ｎ）を示している場合はｉ段目のラ
ッチ24iの出力がマルチプレクサ27から取り出される。
ただしｉ＝０の場合は端子26のパタンがマルチプレクサ
27から取り出される。このようにしてシフタ23から対応
するレジスタ21の出力が示すｉテストサイクルだけ遅延
されたパタンが出力される。なおラッチ241〜24n及びフ
リップフロップ29は端子32からのリセット信号により初
期化される。端子32のリセット信号により第１図に示す
ように各レジスタ21も初期化される。
す。ｎ個のラッチ241〜24nが順次縦続的に接続され、こ
れらラッチ241〜24nは端子25からのテストクロックによ
りそれぞれ、各前段のクラッチ内容を取込み、初段のラ
ッチ241は端子26に与えられるパタン発生器11の発生パ
タンを取込み、その端子26のパタン、これに対し、順次
１テストサイクル遅れたラッチ241〜24nの各出力がマク
チプレクサ27へ入力される。マクチプレクサ27は端子28
に与えられる対応するレジスタ21の出力に応じてその入
力の１つが選択されて出力され、その出力は端子25のテ
ストクロックによりフリップフロップ29に取込まれ、フ
リップフロップ29の出力が端子31を通して振分回路12へ
供給される。端子28に与えられるレジスタ21の出力が数
ｉ（ｉ＝0,1,2,……ｎ）を示している場合はｉ段目のラ
ッチ24iの出力がマルチプレクサ27から取り出される。
ただしｉ＝０の場合は端子26のパタンがマルチプレクサ
27から取り出される。このようにしてシフタ23から対応
するレジスタ21の出力が示すｉテストサイクルだけ遅延
されたパタンが出力される。なおラッチ241〜24n及びフ
リップフロップ29は端子32からのリセット信号により初
期化される。端子32のリセット信号により第１図に示す
ように各レジスタ21も初期化される。
試験前にまず端子32にリセット信号を与えて各レジス
タ21,各シフタ23を初期化した後、例えば第５図に示し
たような動作をする被試験IC素子を試験する場合は、入
力パターンDiN＝D1,D2……が入力されるシフタ23に対す
るレジスタ21には０を格納し、出力ピン１の出力データ
に対する期待値パタンとなるべきパタンが入力されるシ
フタ23に対するレジスタ21には入力データに対する遅れ
テストサイクル数１を格納し、出力ピン２の出力データ
に対する期待値パタンとなるべきパタンが入力されるシ
フタ23に対するレジスタ21には遅れテストサイクル数３
を格納する。
タ21,各シフタ23を初期化した後、例えば第５図に示し
たような動作をする被試験IC素子を試験する場合は、入
力パターンDiN＝D1,D2……が入力されるシフタ23に対す
るレジスタ21には０を格納し、出力ピン１の出力データ
に対する期待値パタンとなるべきパタンが入力されるシ
フタ23に対するレジスタ21には入力データに対する遅れ
テストサイクル数１を格納し、出力ピン２の出力データ
に対する期待値パタンとなるべきパタンが入力されるシ
フタ23に対するレジスタ21には遅れテストサイクル数３
を格納する。
第３図に示すように、パタン発生器11から入力パタン
DiNと対応したパタンDiNpと、そのパタンDiNpが被試験I
C素子16に入力された時の出力ピン1,2の各出力データに
対する期待値パタンD01p,D02pとが同一サイクルで発生
される。そのパタンDiNpはシフタ23で遅延されることな
く、印加パタンDiNとして被試験IC素子16へ入力され、
パタンD01pはシフタ23で１テストサイクル遅延されて出
力ピン１の出力データに対する期待値パタンD01として
論理比較回路14へ供給され、パタンD02pはシフタ23で３
テストサイクル遅延されて出力ピン２の出力データに対
する期待値パタンD02として論理比較回路14へ供給され
る。従って、論理比較回路14ではその被試験IC素子16の
出力データに対し、対応した期待値パタンと比較するこ
とができる。
DiNと対応したパタンDiNpと、そのパタンDiNpが被試験I
C素子16に入力された時の出力ピン1,2の各出力データに
対する期待値パタンD01p,D02pとが同一サイクルで発生
される。そのパタンDiNpはシフタ23で遅延されることな
く、印加パタンDiNとして被試験IC素子16へ入力され、
パタンD01pはシフタ23で１テストサイクル遅延されて出
力ピン１の出力データに対する期待値パタンD01として
論理比較回路14へ供給され、パタンD02pはシフタ23で３
テストサイクル遅延されて出力ピン２の出力データに対
する期待値パタンD02として論理比較回路14へ供給され
る。従って、論理比較回路14ではその被試験IC素子16の
出力データに対し、対応した期待値パタンと比較するこ
とができる。
「発明の効果」 以上述べたようにこの発明によれば各ピンが数種の異
なったサイクルで動作するIC素子に対してもパタン発生
器11の出力としては入力パタンと、その入力パタンに対
する被試験IC素子の出力に対する期待値パタンとが同一
サイクルで出力されるものであるから、パタン作成は、
各サイクルごとに入力パタンの作成と、その入力に対す
る出力の期待値パタンとを作成してゆけばよく、テスト
パタンの作成が頗る簡単である。しかも、試験前に被試
験IC素子における各出力データの入力パタンに対する遅
れサイクル数を、対応するレジスタに格納することによ
り、シフタから被試験IC素子の各出力データに対し、正
しい期待値パタンを論理比較回路へ供給し、正しい試験
を行うことができる。
なったサイクルで動作するIC素子に対してもパタン発生
器11の出力としては入力パタンと、その入力パタンに対
する被試験IC素子の出力に対する期待値パタンとが同一
サイクルで出力されるものであるから、パタン作成は、
各サイクルごとに入力パタンの作成と、その入力に対す
る出力の期待値パタンとを作成してゆけばよく、テスト
パタンの作成が頗る簡単である。しかも、試験前に被試
験IC素子における各出力データの入力パタンに対する遅
れサイクル数を、対応するレジスタに格納することによ
り、シフタから被試験IC素子の各出力データに対し、正
しい期待値パタンを論理比較回路へ供給し、正しい試験
を行うことができる。
第１図はこの発明の実施例を示すブロック図、第２図は
そのシフタ23の具体例を示すブロック図、第３図は第５
図に示す動作をするIC素子に対するパタン発生動作を示
すタイムチャート、第４図は従来のIC試験装置を示すブ
ロック図、第５図は各ピンが数種の異なったサイクルで
動作するIC素子の動作例を示すタイムチャートである。
そのシフタ23の具体例を示すブロック図、第３図は第５
図に示す動作をするIC素子に対するパタン発生動作を示
すタイムチャート、第４図は従来のIC試験装置を示すブ
ロック図、第５図は各ピンが数種の異なったサイクルで
動作するIC素子の動作例を示すタイムチャートである。
Claims (1)
- 【請求項１】各ピンごとにテストサイクルを周期として
テストパタンがパタン発生器より発生され、そのテスト
パタンは振分回路で各ピンごとに波形整形回路へ印加パ
タンとしてまたは論理比較回路へ期待値パタンとして振
り分けられ、その波形整形回路の出力を被試験IC素子の
対応するピンへ印加し、その被試験IC素子のピンの出力
と上記期待値パタンの対応するものとを上記論理比較回
路で論理比較するIC試験装置において、 各ピンごとに被試験IC素子における印加パタンに対する
出力の遅れサイクル数が格納される複数のレジスタと、 上記パタン発生器と上記振分回路との間に各ピンごとに
挿入され、そのパタン発生器からの対応するピンのパタ
ンが入力され、対応するピンの上記レジスタの出力によ
り制御され、その遅れサイクル数だけ遅延されて上記振
分回路へ出力する複数のシフタと、 を具備するIC試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1296751A JP2837469B2 (ja) | 1989-11-15 | 1989-11-15 | Ｉｃ試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1296751A JP2837469B2 (ja) | 1989-11-15 | 1989-11-15 | Ｉｃ試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03158775A JPH03158775A (ja) | 1991-07-08 |
| JP2837469B2 true JP2837469B2 (ja) | 1998-12-16 |
Family
ID=17837644
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1296751A Expired - Fee Related JP2837469B2 (ja) | 1989-11-15 | 1989-11-15 | Ｉｃ試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2837469B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5670399A (en) * | 1995-12-06 | 1997-09-23 | Micron Technology, Inc. | Method of making thin film transistor with offset drain |
-
1989
- 1989-11-15 JP JP1296751A patent/JP2837469B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03158775A (ja) | 1991-07-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6717433B2 (en) | Reconfigurable integrated circuit with integrated debugging facilities and scalable programmable interconnect | |
| US7596734B2 (en) | On-Chip AC self-test controller | |
| US7941718B2 (en) | Electronic device testing system | |
| US7333909B1 (en) | Method of and circuit for verifying a data transfer protocol | |
| JPS58108475A (ja) | テストベクトルのシーケンスを発生する装置 | |
| US20060259838A1 (en) | Scan Sequenced Power-On Initialization | |
| US5027355A (en) | Logic circuit and design method for improved testability | |
| US7822909B2 (en) | Cross-bar switching in an emulation environment | |
| JP2817486B2 (ja) | 論理集積回路 | |
| US5872797A (en) | Burn-in signal pattern generator | |
| JP2837469B2 (ja) | Ｉｃ試験装置 | |
| US6973405B1 (en) | Programmable interactive verification agent | |
| JP2552103B2 (ja) | 半導体集積回路 | |
| US6973422B1 (en) | Method and apparatus for modeling and circuits with asynchronous behavior | |
| US20030074623A1 (en) | Algorithmic test pattern generator | |
| US6163874A (en) | Apparatus and method for doubling speed of random events generator | |
| JPH1173440A (ja) | エミュレーション装置 | |
| JP4526176B2 (ja) | Ｉｃ試験装置 | |
| KR100220201B1 (ko) | 패턴 발생 회로 | |
| JP2557128B2 (ja) | スキャン・フリップフロップの初期化方式 | |
| JPH1063704A (ja) | 半導体試験装置 | |
| JP2929876B2 (ja) | Ｉｃテスタのパターンデータ出力回路 | |
| KR100449271B1 (ko) | 테스트 기능을 갖는 랜덤 넘버 발생기 및 그 테스트 방법 | |
| JPH04215079A (ja) | タイミング発生器 | |
| JP2004364279A (ja) | 多重チャネルアーキテクチャ及び自動試験機及び送信方法及びソフトウェアプログラムあるいは製品 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071009 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081009 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |