KR960016139B1 - 바운더리 스캔 구조의 3tdi(3테스트 데이터 입력)을 집적 회로에 입력하는 장치 - Google Patents

바운더리 스캔 구조의 3tdi(3테스트 데이터 입력)을 집적 회로에 입력하는 장치 Download PDF

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Abstract

내용없음

Description

바운더리 스캔 구조의 3TDI(3테스트 데이터 입력)을 집적 회로에 입력하는 장치
제 1 도는 종래 바운더리 스캔 구조의 일실시예를 설명하기 위한 블럭도.
제 2 도는 본 발명 바운더리 스캔 구조의 3TDI(3테스트 데이터 입력) 신호를 집적 회로에 입력하는 장치의 일실시예를 설명하기 위한 회로도.
* 도면의 주요부분에 대한 부호의 설명
10 : 프로세서20 : IO어드레스 디코더
30,70 : 제1, 제2 TDI신호 저장 경로 선택부
31,71 : 제1, 제2 2진 카운터
33,35,37,64,65,77,78,79 : 논리 부정 회로
32,34,36,38,66,73,74,75,76,80 : 논리곱 연산 회로
40,90 : 제1, 제 2 저장부41,42,43 : 제1, 제2, 제3 8DFF
50 : 오실레이터60 : TDI신호 갯수 설정부
61,62,63 : 제1, 제2, 제3DFF72 : 선택 신호 발생부
91,92,93,94,95,96,97,98,99 : 제1, 제2, 제7, 제11, 제12, 제17, 제21, 제22, 제27 시프트 레지스터
본 발명은 IEEE(Institute of Electrical and Electronics Engineers)에서 규정한 바운더리 스캔 구조(Boundary-Scan Architecture)에 관한 것으로 특히, 집적 회로(Integrated Circuit : IC) 외부에서 3테스트 데이터 입력을 갖을 수 있도록 입력 라인을 세개 사용하기에 적합한 바운더리 스캔 구조의 3테스트 데이터 입력을 집적 회로에 입력하는 장치에 관한 것이다.
IEEE에서는 집적 회로의 구성 요소들이 요구되는 기능을 정확히 수행하는지, 또는 각 구성 요소들이 정확하게 서로 연결되었는지, 또는 각 구성 요소들이 요구되는 기능을 정확하게 수행할 수 있도록 상호 작용을 하는지를 감시하는데 필요한 바운더리 스캔 구조를 IEEE 1149.1에 규정하였다.
이와 같은 규정에 의하면, 바운더리 스캔 구조에서는 테스트 클럭(Test Clock : 이하, TCK라 칭함.), 테스트 데이터 입력(Test Data Input : 이하, TDI라 칭함.), 테스트 데이터 출력(Test Data Output : 이하 TOD라 칭함.) 그리고 테스트 모드 선택(Test Mode Selevct : 이하, TMS라 칭함.) 신호들을 위한 단자를 필요로 한다.
여기서, TCK는 IEEE규정에 의한 집적 회로의 로직용 테스트 클럭이며, TDI는 상술한 규정의 집적 회로의 로직을 테스트하기 위한 테스트 명령 및 데이터를 의미하고, TDI는 TCK의 상승 에지(Edge)에서 샘플링(Sampling)되어 테스트하기 위한 로직에 인가된다.
또한, TOD는 상술한 규정에 의한 집적 회로로부터 로직을 테스트하기 위하여 직렬로 출력되는 명령 및 데이터로서, TOD는 TCK의 하강 에지에서 상태가 변화되며, TMS는 상술한 규정에 의한 집적 회로의 로직을 테스트하기 위한 모드를 설정하는 신호로서, TCK의 상승 에지에서 샘플링되어 출력된다.
이와 관련하여, 제 1 도는 종래 바운더리 스캔 구조의 일실시예를 설명하기 위한 블럭도로, 각 TCK, TDI 그리고 TMS신호를 각 입력 단자(11,12,13)로 각각 입력받고 출력 단자(01)로 TDO신호를 출력함으로써 자신이 바운더리 스캐닝되도록 하는 기능을 갖는 집적 회로(1)와, 집적 회로(1)를 바운더리 스캐닝하기 위한 프로세서(2)와, 프로세서(2)로 부터 인가되는 어드레스(Address)신호를 디코딩(Decoding)하여 다수의 클럭 신호를 각각 출력하는 어드레스용 디코더(3)와, 어드레스용 디코더(3)의 각 클럭 신호에 따라 프로세서(Processor)(2)의 데이터 버스(BUS)로 부터 인가되는 데이터를 각각 입력(D)으로 하여 각 출력(Q)을 발생시킴으로써 집적 회로(1)의 각 입력 단자(11,12,13)에 TCK, TDI 그리고 TMS신호를 각각 인가하는 D플립 플롭(Delay Flip Flop : DFF)(D1,D2,D3)과, 어드레스용 디코더(3)의 클럭 신호에 따라 집적 회로(1)의 출력 단자(01)에 따른 TDO신호를 입력(D)으로 하여 출력(Q)을 프로세서(2)의 데이터 버스에 인가하는 D플립 플롭(D4)으로 이루어진다.
이와 같이 이루어지는 종래 기술을 보면 먼저, 프로세서(2)는 집적 회로(1)를 바운더리 스캐닝하기 위해 데이터 버스를 통해 데이터를 발생시켜 각 TCK, TDI 그리고 TMS신호를 D플립 플롭(D1,D2,D3)에 각각 저장한다.
다음, 어드레스용 디코더(3)는 프로세서(2)로 부터 어드레스 신호를 인가받아 그 어드레스 신호를 디코딩해서 다수의 클럭 신호를 각각 발생시켜 D플립 플롭(D1,D2,D3)에 선택적으로 클럭 신호를 인가함으로써 D플립 플롭(D1)의 출력(Q)인 TCK신호에 동기시켜 TDI신호 또는 TMS신호가 해당 입력 단자(12 또는 13)를 통해 집적 회로(1)에 인가되도록 한다.
또한, 프로세서(2)는 어드레스용 디코더(3)를 이용하여 D플립 플롭(D4)에 선택적으로 클럭 신호를 인가함으로써 D플립 플롭(D1)의 TCK신호에 동기되어 출력되는 즉, 집적 회로(1)의 출력 단자(01)를 통해 출력되는 TDO신호를 D플립 플롭(D4)을 통해 선택적으로 입력한다.
그러나, 이와 같은 종래의 기술에 있어서는 TDI신호가 TCK신호에 동기되어 직렬로 집적 회로(1)에 인가되기 때문에 프로세서(2)가 집적 회로(1)에 TDI신호를 입력하는 데는 많은 시간이 소요되므로 결국, 집적 회로(1)를 바운더리 스캐닝하는 시간이 과도하게 필요하게 되는 결점이 있다.
본 발명은 이와 같은 종래의 결점을 해결하기 위하여 안출한 것으로 TDI신호를 병렬로 사전에 저장하여 두고, 프로세서를 위한 시스템 클럭을 TCK로 이용하여 사전에 병렬로 저장된 TDI신호를 집적 회로에 인가함으로써 집적 회로의 바운더리 스캐닝을 신속하게 수행할 수 있는 바운더리 스캔 구조의 3TDI신호를 집적 회로에 입력하는 장치를 제공하는데 그 목적이 있다.
이와 같은 목적을 달성하기 위한 본 발명은 어드레스 버스, 데이터 버스 그리고 콘트롤 버스 기능을 제공하여 소정의 집적 회로를 바운더리 스캐닝하기 위한 프로세서와, 프로세서의 어드레스 신호에 따라 프로세서의 IO(Input/Output)신호를 디코딩하여 IO어드레스 신호를 출력함으로써 바운더리 스캔을 하기위한 집적 회로에 TDI신호가 입력되도록 하기 위한 IO어드레스 디코더와, IO어드레스 디코더의 IO어드레스 신호를 인가받아 TDI신호가 나누어 저장될 경로를 선택하는 제1TDI신호 저장 경로 선택부와, 제1TDI신호 저장 경로 선택부의 선택 신호에 따라 프로세서로 부터 출력되는 TDI신호를 나누어 저장하는 제 1 저장부와, 전체 시스템에 사용하기 위한 클럭을 발생하는 오실레이터(Oscillator)와, 오실레이터의 클럭에 따라 제1TDI신호 저장 경로 선택부의 신호를 인가받아 바운더리 스캐닝을 한번 실행시에 발생되는 TDI신호의 갯수를 설정하는 TDI신호 갯수 설정부와, TDI신호 갯수 설정부의 신호를 인가받아 제1저장부의 TDI신호가 각각 병렬로 나뉘어 저장되도록 하기 위한 각 선택 신호를 출력하는 제2TDI신호 저장 경로 선택부와, 제2TDI신호 저장 경로 선택부의 각 선택 신호에 따라 제 1 저장부의 TDI신호를 각각 병렬로 각각 나누어 저장했다가 다음번의 바운더리 스캐닝 실행이 있기전까지 출력하는 제 2 저장부를 포함하는 것을 특징으로 한다.
이하, 이와 같은 본 발명의 실시예를 첨부된 도면에 의하여 상세히 설명하면 다음과 같다.
제 2 도를 참조하면, 제 2 도는 본 발명 바운더리 스캔 구조의 3TDI신호를 집적 회로에 입력하는 장치의 일실시예를 설명하기 위한 회로도로, 어드레스 버스, 데이터 버스 그리고 콘트롤 버스 기능을 제공하여 소정의 집적 회로(도면 중에 도시되지 않음)를 바운더리 스캐닝하기 위한 프로세서(10)와, 프로세서(10)의 어드레스 신호에 따른 프로세서(10)의 IO신호를 디코딩하여 IO어드레스 신호를 출력함으로써 바운더리 스캔을 하기위한 집적 회로에 TDI신호가 입력되도록 하기 위한 IO어드레스 디코더(20)와, IO어드레스 디코더(20)의 IO어드레스 신호를 인가받아 TDI신호가 나누어 저장될 경로를 선택하는 제1 2진 카운터(31), 논리 부정 회로(33,35,37) 그리고 논리곱 연산 회로(32,34,36,38)를 포함하는 제1TDI신호 저장 경로 선택부(30)와, 제1TDI신호 저장 경로 선택부(30)의 선택 신호에 따라 프로세서(10)로 부터 출력되는 TDI신호를 나누어 저장하는 제1, 제2, 제3 8DFF(41,42,43)를 포함하는 제 1 저장부(40)와, 전체 시스템에 사용하기 위한 클럭을 발생하는 오실레이터(50)와, 오실레이터(50)의 클럭에 따라 제1TDI신호 저장 경로 선택부(30)의 신호를 인가받아 바운더리 스캐닝을 한번 실행시에 발생되는 TDI신호의 갯수를 설정하는 제1, 제2, 제3DFF(61,62,63), 논리 부정 회로(64,65) 및 논리곱 연산 회로(66)를 포함하는 TDI신호 갯수 설정부(60)와, TDI신호 갯수 설정부(60)의 신호를 인가받아 제 1 저장부(40)의 TDI신호가 각각 병렬로 나뉘어 저장되도록 하기 위한 각 선택 신호를 출력하는 제2 2진 카운터(71), 선택 신호 발생부(72), 논리곱 연산 회로(73,74,75,76,80) 그리고 논리 부정 회로(77,78,79)를 포함하는 제2TDI신호 저장 경로 선택부(70)와, 제2TDI신호 저장 경로 선택부(70)의 각 선택 신호에 따라 제 1 저장부(40)의 TDI신호를 각각 병렬로 나누어 저장했다가 다음번의 바운더리 스캐닝 실행이 있기전까지 출력하는 제1, 제2, 제7, 제11, 제12, 제17, 제21, 제22, 제27시프트 레지스터(91,92,93,94,95,96,97,98,99)를 포함하는 제 2 저장부(90)를 포함하여 이루어진다.
이와 같이 이루어지는 본 발명을 보면 먼저, 프로세서(10)는 어드레스 버스, 데이터 버스 그리고 콘트롤 버스 기능을 제공하여 소정의 집적 회로를 바운더리 스캐닝하기 위한 것으로, 데이터 버스를 통해 TDI신호를 제 1 저장부(40)에 인가하며, 초기 파워 온(Power-On)시에는 시스템을 초기화 하기 위한 신호(/reset)를 제1, 제2TDI신호 저장 경로 선택부(30,70) 및 TDI신호 갯수 설정부(60)에 동시에 인가한다.
다음, IO어드레스 디코더(20)는 프로세서(10)의 어드레스 버스로 부터 인가되는 어드레스 신호에 따라 IO신호를 디코딩하여 IO어드레스 신호를 제1TDI신호 저장 경로 선택부(30)에 인가함으로써 바운더리 스캔을 하기위한 집적 회로에 TDI신호가 입력되도록 하기 위한 것으로, IO어드레스 신호로써 소정의 클럭 신호를 출력한다.
이때, 프로세서(10)의 라이트 신호(Write signal)(/wr)는 IO어드레스 디코더(20)가 프로세서(10)의 데이터를 라이트하도록 제어하기 위한 신호이다.
그리고, 제1 2진 카운터(31)는 IO어드레스 디코더(20)의 IO어드레스 신호를 인가받아 TDI신호가 나누어 저장될 경로를 선택하기 위한 신호를 출력하는 것으로, 그 경로를 제어하기 위한 신호는 논리 부정 회로(33,35) 및 논리곱 연산 회로(32,34,36)의 각 논리 연산에 의해 출력되며, 논리 부정 회로(37)는 TDI신호 갯수 설정부(60)의 제 2 DFF(62)의 출력(Q)을 논리 부정 연산하고 이에, 논리곱 연산 회로(38)가 논리 부정 회로(37)의 출력과 프로세서(10)의 신호(/reset)를 입력으로 해서 논리곱 연산해서 제1 2진 카운터(31)에 출력을 인가함으로써 최초 전원 온시 제1 2진 카운터(31)가 초기화될 수 있도록 한다.
이어, 제 1 저장부(40)는 제1TDI신호 저장 경로 선택부(30)의 선택 신호에 따라 프로세서(10)의 데이터 버스로 부터 출력되는 TDI신호를 나누어 저장하는 것으로, 제1 8DDF(41)는 제1TDI신호 저장 경로 선택부(30)의 논리곱 연산 회로(36)의 출력에 의해 로드 인에이블(Load enable)되어 프로세서(10)의 데이터 버스로 부터 TDI신호를 8비트 병렬로 인가받아 저장하고, 이어서 제2 8DFF(42)는 논리곱 연산 회로(34)의 출력에 의해 로드 인에이블되어 프로세서(10)의 데이터 버스로 부터 제1 8DFF(41)의 TDI신호 로드 후 연속해서 TDI신호를 8비트 병렬로 인가받아 저장하며, 제2 8DFF(43)는 논리곱 연산 회로(32)의 출력에 의해 로드 인에이블되어 프로세서(10)의 데이터 버스로 부터 제2 8DFF(42)의 TDI신호 로드 후 이어서 TDI신호를 8비트 병렬로 인가받아 저장한다.
즉, 제1, 제2, 제3 8DFF(41,42,42)는 한번에 TDI신호를 24비트 병렬로 인가받아 저장할 수 있다.
그리고, 오실레이터(50)는 전체 시스템에 사용하기 위한 소정의 클럭을 발생하며, TDI신호 갯수 설정부(60)는 오실레이터(50)의 클럭에 따라 제1TDI신호 저장 경로 선택부(30)의 신호를 인가받아 바운더리 스캐닝을 한번 실행시에 발생되는 TDI신호의 갯수를 설정하는 것으로, 논리곱 연산회로(66)는 프로세서(10)의 신호(/reset)에 따라 논리곱 연산하여 최초 전원 온시 TDI신호 갯수 설정부(60)의 제1, 제2, 제3DFF(61,62,63)가 동시에 초기화되도록 하고, 제1DFF(61)는 제1TDI신호 저장 경로 선택부(30)의 논리곱 연산 회로(32)의 출력에 따라 전원(Vcc)을 지연시켜 소정의 신호를 출력하며, 제2, 제3DFF(62,63)는 오실레이터(50)의 클럭 신호에 따라 제1DFF(61)의 출력을 차례로 입력해서 각각 지연 출력한다.
이때, 논리곱 연산 회로(66)는 프로세서(10)의 리세트 신호(/reset)와 논리 부정 회로(64,65)를 차례로 통하는 제3DFF(63)의 신호(/Q)를 논리곱 연산해서 최초 전원 온시 제1, 제2, 제3DFF(61,62,63)가 상기에 언급한 바와 같이 초기화되도록 한다.
이어, 제2TDI신호 저장 경로 선택부(70)는 TDI신호 갯수 설정부(60)의 제3DFF(63)의 신호(Q)를 인가받아 제 1 저장부(40)의 TDI신호가 각각 병렬로 나뉘어 저장되도록 하기 위한 각 선택 신호를 출력하는 것으로, 제2 2진 카운터(71)는 제3DFF(63)의 출력(Q)을 2진 카운트하며, 선택 신호 발생부(72)는 제2 2진 카운터(71)의 신호에 따라 각 선택 신호를 선택적으로 출력하고 이에, 각 논리곱 연산 회로(73,74,75,76)는 제2DFF(62)의 출력(Q)을 공통으로 인가받고 선택 신호 발생부(72)의 각 선택 신호를 각각 인가받아 해당 시프트 레지스터를 로우 인에이블로 동작시킬 선택 신호를 선택적으로 출력한다.
이때, 논리 부정 회로(77,78,79)는 해당 시프트 레지스터를 최종적으로 선택하는 논리곱 연산 회로(76)의 출력을 차례로 논리 부정 연산하고, 논리곱 연산 회로(80)는 논리 부정 회로(79)의 출력과 프로세서(10)의 리세트 신호(/reset)를 논리곱 연산하여 제2 2진 카운터(71)의 리세트 단에 그 결과를 인가함으로써 최초 전원 온시 제2 2진 카운터(71)가 리세트되도록 한다.
다음, 제 2 저장부(90)는 제2TDI신호 저장 경로 선택부(70)의 각 선택 신호에 따라 제 1 저장부(40)의 TDI신호를 각각 병렬로 나누어 저장했다가 다음번의 바운더리 스캐닝 실행이 있기전까지 각각 직렬로 출력하는 것으로, 제1, 제11, 제21시프트 레지스터(91,94,97)는 논리곱 연산 회로(73)의 출력에 따라, 제2, 제12, 제22시프트 레지스터(92,95,98)는 논리곱 연산 회로(74)의 출력에 따라, 제7, 제17, 제27시프트 레지스터(93,96,99)는 논리곱 연산 회로(76)의 출력에 따라 순차적으로 제 1 저장부(40)의 제1, 제2, 제3 8DDF(41,42,43)의 TDI신호를 각각 나누어 병렬로 저장했다가 다음번의 바운더리 스캐닝 실행이 있기전까지 제1TDI신호(TDI-1)와 제2TDI신호(TDI-2) 그리고 제3TDI신호(TDI-3)로써 각각 직렬로 출력한다.
즉, 한번에 저장되는 데이터를 24개로 볼때 제1, 제2, 제7 시프트 레지스터(91,92,93)는 2, 5, 8, 11, 14, 17, 20, 23번째의 TDI신호를 저장하고, 제11, 제12, 제17시프트 레지스터(94,95,96)는 1, 4, 7, 10, 13, 16, 19, 22번째의 TDI신호를 저장하며, 제21, 제22, 제17시프트 레지스터(97,98,99)는 0, 3, 6, 9, 12, 15, 18, 21번째의 TDI신호를 각각 저장한다.
결국, 제1TDI신호(TDI-1)와 제2TDI신호(TDI-2) 그리고 제3TDI신호(TDI-3)가 바운더리 스캐닝되는 대상의 집적 회로에 TDI신호로 인가될 때는 교대로 순차적으로 인가 즉, 원래의 순서대로 정렬되어 직렬로 인가되는 것이다.
이상에서 설명한 바와 같이 본 발명은 프로세서(10)의 TDI신호를 제1, 제 2 저장부(40,90)를 이용하여 병렬로 사전에 저장하여 두고, 프로세서(10)를 위한 시스템 클럭을 TCK로 이용하여 사전에 병렬로 저장될 상기 TDI신호를 집적 회로에 직렬로 인가함으로써 집적 회로의 바운더리 스캐닝을 신속하게 수행할 수 있는 것이다.
즉, 전체적인 하드웨어를 변경하여 TDI신호를 다수의 병렬로 사전에 저장하여 둘수록 이후 사전에 병렬로 저장된 상기 TDI신호를 집적 회로에 직렬로 인가함으로써 집적 회로의 바운더리 스캐닝을 더욱 신속하게 수행할 수 있는 것이다.

Claims (6)

  1. 어드레스 버스, 데이터 버스 그리고 콘트롤 버스 기능을 제공하여 소정의 집적 회로를 바운더리 스캐닝하기 위한 프로세서(10)와; 상기 프로세서(10)의 어드레스 신호에 따른 프로세서(10)의 IO신호를 디코딩하여 IO어드레스 신호를 출력함으로써 바운더리 스캔을 하기위한 집적 회로에 TDI신호가 입력되도록 하기 위한 IO어드레스 디코더(20)와; 상기 IO어드레스 디코더(20)의 IO어드레스 신호를 인가받아 TDI신호가 나누어 저장될 경로를 선택하는 제1TDI신호 저장 경로 선택부(30)와; 상기 제1TDI신호 저장 경로 선택부(30)의 선택 신호에 따라 상기 프로세서(10)로 부터 출력되는 TDI신호를 나누어 저장하는 제 1 저장부(40)와; 전체 시스템에 사용하기 위한 소정의 클럭을 발생하는 오실레이터(50)와; 상기 오실레이터(50)의 클럭에 따라 상기 제1TDI신호 저장 경로 선택부(30)의 신호를 인가받아 바운더리 스캐닝을 한번 실행시에 발생되는 TDI신호의 갯수를 설정하는 TDI신호 갯수 설정부(60)와; 상기 TDI신호 갯수 설정부(60)의 신호를 인가받아 제 1 저장부(40)의 TDI신호가 각각 다수의 병렬로 나뉘어 저장되도록 하기 위한 각 선택 신호를 출력하는 제2TDI신호 저장 경로 선택부(70)와; 상기 제2TDI신호 저장 경로 선택부(70)의 각 선택 신호에 따라 제 1 저장부(40)의 TDI신호를 각각 다수의 병렬로 나누어 저장했다가 다음번의 바운더리 스캐닝 실행이 있기전까지 출력하는 제 2 저장부(90)를 포함하는 바운더리 스캔 구조의 3TDI을 집적 회로에 입력하는 장치.
  2. 제 1 항에 있어서, 상기 제1TDI신호 저장 경로 선택부(30)는 상기 IO어드레스 디코더(20)의 IO어드레스 신호를 2진 카운트하는 제1 2진 카운터(31)와; 상기 제1 2진 카운터(31)의 한 신호를 논리 부정 연산하는 논리 부정 회로(35)와; 상기 제1 2진 카운터(31)의 다른 신호와 상기 논리 부정 회로(35)의 출력을 논리곱 연산하는 논리곱 연산 회로(36)와; 상기 제1 2진 카운터(31)의 다른 신호를 논리 부정 연산하는 논리 부정 회로(33)와; 상기 제1 2진 카운터(31)의 한 신호와 상기 논리 부정 회로(33)의 출력을 논리곱 연산하는 논리곱 연산 회로(34)와; 상기 제1 2진 카운터(31)의 두 출력을 논리곱 연산하는 논리곱 연산 회로(32)와; 상기 TDI신호 갯수 설정부(60)의 신호를 논리 부정 연산하는 논리 부정 회로(37)와; 상기 논리 부정 회로(37)의 출력과 상기 프로세서(10)의 리세트 신호(/reset)를 논리곱 연산하여 상기 제1 2진 카운터(31)의 리세트단에 인가하는 논리곱 연산 회로(38)를 포함하는 바운더리 스캔 구조의 3TDI을 집적 회로에 입력하는 장치.
  3. 제 1 항에 있어서, 상기 제 1 저장부(40)는 상기 제1TDI신호 저장 경로 선택부(30)의 한 신호에 따라 상기 프로세서(10)의 TDI신호를 저장하는 제1 8DFF(41)와; 상기 제1TDI신호 저장 경로 선택부(30)의 다른 신호에 따라 상기 프로세서(10)의 TDI신호를 저장하는 제2 8DFF(42)와; 상기 제1TDI신호 저장 경로 선택부(30)의 또다른 신호에 따라 상기 프로세서(10)의 TDI신호를 저장하는 제3 8DFF(43)를 포함하는 바운더리 스캔 구조의 3TDI을 집적 회로에 입력하는 장치.
  4. 제 1 항에 있어서, 상기 TDI신호 갯수 설정부(60)는 상기 제1TDI신호 저장 경로 선택부(30)의 신호에 따라 소정의 클럭을 발생하는 제1DFF(61)와; 상기 제1DFF(61)의 클럭을 입력으로 사용하여 상기 오실레이터(50)의 클럭에 따라 소정의 클럭을 발생하는 제2DFF(62)와; 상기 제2DFF(62)의 클럭을 입력으로 사용하여 상기 오실레이터(50)의 클럭에 따라 소정의 클럭을 발생하는 제3DFF(63)와; 직렬로 접속되어 상기 제3DFF(63)의 신호(/Q)를 차례로 논리 부정 연산하는 논리 부정 회로(64,65)와; 상기 논리 부정 회로(65)의 출력과 상기 프로세서(10)의 리세트 신호(/reset)를 논리곱 연산해서 상기 각 제1, 제2, 제3DFF(61,62,63)의 각 리세트 단에 인가하여 최초 전원 온시 그 제1, 제2, 제3DFF(61,62,63)이 리세트되도록 하는 논리곱 연산 회로(66)를 포함하는 바운더리 스캔 구조의 3TDI을 집적 회로에 입력하는 장치.
  5. 제 1 항에 있어서, 상기 제2TDI신호 저장 경로 선택부(70)는 상기 TDI신호 갯수 설정부(60)의 신호를 2진 카운트하는 제2 2진 카운터(71)와; 상기 제2 2진 카운터(71)의 신호에 따라 선택 신호를 선택적으로 출력하는 선택 신호 발생부(72)와; 상기 TDI신호 갯수 설정부(60)의 신호를 공통으로 인가받고 상기 선택 신호 발생부(72)의 선택적인 선택 신호를 각각 인가받아 각각 논리곱 연산하는 다수의 논리곱 연산 회로(73,74,75,76)와; 직렬로 형성되어 상기 다수의 논리곱 연산 회로(73,74,75,76)중에서 최종적인 논리곱 연산 회로(76)의 출력을 차례로 논리 부정 연산하는 논리 부정 회로(77,78,79)와; 상기 논리 부정 회로(79)의 출력과 상기 프로세서(10)의 리세트 신호(/reset)를 논리곱 연산하여 최초 파워 온시 상기 제2 2진 카운터(71)가 리세트되도록 하는 논리곱 연산 회로(80)를 포함하는 바운더리 스캔 구조의 3TDI을 집적 회로에 입력하는 장치.
  6. 제 1 항에 있어서, 상기 제 2 저장부(90)는 상기 제2TDI신호 저장 경로 선택부(70)의 각 선택 신호에 따라 각각 병렬로 로드 인에이블되어 상기 제 1 저장부(40)의 TDI신호를 다수의 병렬로 각각 나누어 저장하는 다수의 시프트 레지스터(91,92,93,94,95,96,97,98,99)를 포함하는 바운더리 스캔 구조의 3TDI을 집적 회로에 입력하는 장치.
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