KR100261439B1 - 다중 바운더리 스캔회로 - Google Patents

Abstract

본 발명은 바운더리 스캔구조에서 테스트 패턴을 인가하는 어드레싱 회로에대한 하드웨어 구성을 간소화하기 위한 것으로, 이를 위하여 본 발명은 바운더리 스캔회로로부터 테스트 회로의 리셋신호와 테스트 클럭 및 테스트 모드 선택신호를 제공받아 그에 상응하는 제어신호를 발생하는 TAP 제어부, 테스트 데이터를 제공받아 스캔 레지스터 선택 여부를 결정하는 제어신호를 발생하는 선택신호 발생부, 선택신호 발생부의 제어신호와 테스트 클럭에 의거하여 바운더리 스캔회로로부터 제공되는 4비트의 스캔 레지스터 선택정보를 최하위 비트값이 ‘1’이 될 때까지 시프트하며, 최하위 비트값이 ‘1’인 경우 나머지 비트값을 코딩하여 스캔 레지스터 선택신호를 발생하는 스캔 레지스터 선택부, 스캔 레지스터 선택신호에 의거하여 바운더리 스캔회로로부터 제공되는 테스트 데이터를 제공하는 다수의 스캔 레지스터, 스캔 레지스터에 대옹하는 갯수로 구성되며 스캔 레지스터로부터 제공되는 테스트 데이터에 의거하여 스캔을 수행하는 다수의 시스템 로직을 포함한다.

Description

다중 바운더리 스캔회로

본 발명은 IEEE(Institute of Electrical and Electronics Engineers)에서 규정한 바운더리 스캔 구조(Boundary-Scan Architecture)에 관한 것으로, 더욱 상세하게는 다수의 입력라인을 갖는 바운더리 스캔 구조에서 각각의 검색 라인에 대한 어드레싱을 용이하게 하는데 적합한 다중 바운더리 스캔 회로에 관한 것이다.

IEEE에서는 집적 회로의 구성 요소들이 요구되는 기능을 정확히 수행하는지, 또는 각 구성 요소들이 정확하게 서로 연결될었는지, 또는 각 구성 요소들이 요구되는 기능을 정확하게 수행할 수 있도록 상호 작용을 하는지를 감시하는데 필요한 각 핀의 입,출력 상태를 알아보기 위해 필요한 바운더리 스캔 구조를 IEEE 1149.1에 규정하였다.

제1도는 종래기술에 따른 바운더리 스캔 구조의 일 실시예를 설명하기 위한 블럭구성도로, 바운더리 레지스터(10), 시스템 로직(20), 스캔회로(31,32‥‥‥39), 선택신호 제어부(40), TAP(test access port;이하, TAP라 칭함.) 제어기(45)를 포함한다.

상술한 IEEE 1149.1 규정에 의하면, 동도면에 도시된 바와 같이 바운더리 스캔 구조에서 최소한 테스트 를럭(Test Clock; 이하, TCK라 칭함.), 테스트 데이터 입력(Test Data Input; 이하, TDI라 칭함.), 테스트 데이터 출력(Test Data Output; 이하, TDO라 칭함.) 그리고 테스트 모드 선택(Test Mode Select; 이하, TMS라 칭함.) 신호들을 위한 단자를 필요로 한다.

그리고, TCK는 IEEE 규정에 의한 집적 회로의 로직용 테스트 클럭이며, TRST는 테스트 회로의 리셋을 위한 신호이고, TDI는 상술한 규정의 집적 회로의 로직을 테스트하기 위한 테스트 명령 및 데이터를 의미하며, TDI는 TCK의 상승 에지(edge)에서 샘플링(sampling)되어 테스트하기 위한 로직에 인가된다.

또한, TDO는 상술한 규정에 의한 집적 회로로부터 로직을 테스트하기 위하여 직렬로 출력되는 명령 및 데이터로서, TDO는 TCK의 하강 에지에서 상태가 변화되며, TMS는 상술한 규정에 의한 집적 회로의 로직을 테스트하기 위한 모드를 설정하는 신호로서, TCK의 상승 에지에서 샘플링되어 출력된다.

TAP 제어기(45)는 TRST 신호와 TCK 신호 및 TMS 신호를 입력받아 제어신호를 발생하는 역할을 하게 되며, Sel 1, Sel 2,‥‥‥‥,Sel N은 인스트럭션 디코더(44)로부터 출력되는 각각의 스캔 레지스터를 선택하기 위한 선택신호를 출력하게 된다.

상술한 종래기술에 따른 바운더리 스캔구조에 따른 스캐닝 과정은 제2도에 도시된 바와 같이 클럭이 인가되어·테스트를 수행하는 과정에서 각 스캔 레지스터를 선택하기까지 shift DR → Exit1 DR → Update DR → select IR → Capture IR → Shift IR → Exit1 IR → Update IR → Select DR → Capture DR → Shift DR의 매 과정마다 클럭을 인가해야만 한다.

따라서, 다중 스캔을 위한 선택라인이 다수 존재하므로 루팅(routing)면적이 커서 하드웨어의 부담이 증가하게 되며, 다수의 스캔에 대해 선택적으로 데이터를 인가하기 위해서 IR(instruction register)경로를 거쳐 DR(data register)를 선택해야 하므로 많은 클럭이 요구되는 필요하게 되는 문제점이 있었다.

본 발명은 상술한 문제점을 해결하기 위한 것으로, 스캔 선택회로에 입력되는 데이터의 비트(bit) 조합에 의해 다중 스캔 라인중 하나를 선택하므로서 어드레싱이 용이하도록 한 바운더리 스캔구조의 어드레싱 회로를 제공하는데 그 목적이 있다.

제1도는 종래기술에 따른 바운더리 스캔구조의 일 실시예를 설명하기 위한 블럭구성도.

제2도는 일반적인 바운더리 스캔구조의 스캐닝 과정을 도시한 도면.

제3도는 본 발명의 바람직한 실시예에 따른 바운더리 스캔구조에 대한 블록구성도.

제4도는 본 발명의 바람직한 실시예에 따른 바운더리 스캔구조의 스캔 레지스터 선택부에 대한 구성을 도시한 도면.

* 도면의 주요부분에 대한 부호의 설명

10 : 바운더리 레지스터 11,12,‥‥‥,19 : 스캔 레지스터 선택부

21,22,‥‥‥,29 : 시스템 로직 31,32,‥‥‥,39 : 스캔 레지스터

40 : 선택신호 발생부 45 : TAP제어기

상기 목적을 달성하기 위하여 본 발명은, 바운더리 스캔회로로부터 테스트 회로의 리셋신호와 테스트 클럭 및 테스트 모드 선택신호를 제공받아 그에 상응하는 제어신호를 발생하는 TAP 제어부, 바운더리 스캔회로로부터 테스트 데이터를 제공받아 스캔 레지스터 선택 여부를 결정하는 제어신호를 발생하는 선택신호 발생부, 선택신호 발생부의 제어신호와 테스트 클럭에 의거하여 바운더리 스캔회로로부터 제공되는 4비트의 스캔 레지스터 선택정보를 최하위 비트값이 ‘1’이 될 때까지 시프트하며, 최하위 비트값이 ‘1’인 경우 나머지 비트값을 코딩하여 스캔 레지스터 선택신호를 발생하는 스캔 레지스터 선택부, 스캔 레지스터 선택부로부터 발생된 스캔 레지스터 선택신호에 의거하여 바운더리 스캔회로로부터 제공되는 테스트 데이터를 제공하는 다수의 스캔 레지스터, 스캔 레지스터에 대응하는 갯수로 구성되며 스캔레지스터로부터 제공되는 테스트 데이터에 의거하여 스캔을 수행하는 다수의 시스템 로직을 포함하는 다중 바운더리 스캔회로를 제공한다.

본 발명의 상기 및 기타 목적과 여러 가지 장점은 첨부된 도면을 참조하여 하기에 기술되는 본 발명의 바람직한 실시예로부터 더욱 명확하게 될 것이다.

이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세하게 설명하며, 전체 도면에서 동일한 참조 부호는 동일한 구성요소를 지칭하는 것으로 설명된다.

제3도는 본 발명의 바람직한 실시예에 따른 바운더리 스캔구조에 대한 블록구성도로서, 바운더리 레지스터(10), 스캔 레지스터 선택부(11,12,13,....19), 시스템 로직(21,22,23,‥‥‥29), 스캔 레지스터(31,32,33,‥‥‥39), 선택신호 발생부(40), TAP제어기(45)를 포함한다.

동도면에 도시된 TRST신호는 페스트 로직을 리셋시키는 기능을 하는데, 리셋된 경우의 각 시프트 레지스터(11,12,13,‥‥‥19)는 ‘1111’의 값을 갖게 되며, 선택신호 발생부(40)는 아이디 코드레지스터(41)와 바이패스 레지스터(42) 그리고 인스트럭션 레지스터(43) 및 인스트럭션 디코더(44)로 구성된다.

인스트럭션 디코더(44)는 아이디 코드 레지스터(41)와 인스트럭션 레지스터(43)로부터 제공된 데이터에 의거하여 각 스캔 레지스터(31,32,‥‥‥39)의 선택여부를 결정하는 제어신호를 발생하게 되는데 하나의 출력 단자만으로 구성하여 각 스캔 레지스터 선택부(11,12,13,‥‥‥19)에 제공하게 된다.

한편, 각 스캔 레지스터 선택부(11,12,13‥‥‥19)는 제4도에 도시된 바와 같이 제1 AND 게이트(1)와 다수의 레지스터 셀로 구성된 시프트 레지스터(2)와 시프트 레지스터(2)의 각 레지스터 셀의 출력을 논리곱 연산하는 제 2 AND 게이트(3)를 구비하여 구성되며, 바운더리 레지스터(10)로부터 제공된 데이터와 TRST 신호 그리고 TCK 신호 및 인스트럭션 디코더(44)로부터 제공된 스캔 제어신호에 의거하여 스캔 레지스터 선택신호를 제공하게 된다.

즉, 시프트 레지스터(2)는 바운더리 레지스터(10)로부터 제공되는 4비트의 스캔 선택정보를 클럭(CLK)에 의거하여 시프트하게 되는데, 입력되는 클럭과 데이터의 최하위 비트에 대한 논리곱 연산을 한 결과가 ‘0’일 경우에만 입력되는 스캔 선택정보를 계속해서 시프트하게 되고, 논리곱 연산 결과가 ‘1’이 될 때 시프트 동작을 멈춰고 입력된 스캔 선택정보를 코딩(coding)하므로서 스캔 선택신호를 발생하게 된다.

예를 들어, 각 시프트 레지스터(11,12,13,‥‥‥,19)에 제공된 4비트의 스캔 선택정보 값이 ‘0110’일 정우 시프트 레지스터는 입력되는 최하위 비트의 값이 ‘0’이므로 클럭에 의거하여 스캔 선택정보를 시프트하게 되고, 클럭신호 ‘1’과 스캔 선택정보의 최하위 비트 값인 ‘0’의 논리곱 연산결과가 ‘0’이므로 스캔 선택신호가 발생하지 않으며, 시프트 레지스터의 값은 ‘011’이 된다.

그리고, 시프트된 스캔 선택정보의 다음 최하위 비트 값이 ‘1’이므로 데이상 스캔 선택정보가 시프트 되지않고 최하위 비트 ‘1’과 클럭의 논리곱 연산결과가 ‘1’이므로 시프트 레지스터의 나머지 값인 ‘011’로 스캔 선택정보를 코팅하여 ‘011’의 값 인 3, 즉 제 3 스캔 레지스터(33)에 스캔 레지스터 선택신호를 발생하게 된다.

따라서, 계속해서 바운더리 레지스터(10)를 통해 데이터를 TDI로부터 시프트하여 입력하면, 다른 스캔 레지스터로는 데이터가 입력되지 않고 선택된 제3 스캔 레지스터(33)에만 데이터가 입력되어 제2도에 도시된 Shift DR → Update DR상태로 테스트가 수행된다.

결과적으로 제2도에 도시된 shift DR → Exit1 DR → Update DR → select IR → Capture IR → Shift IR → Exit1 IR → Update IR → Select DR → Capeure DR → Shift DR 상태의 스캔 레지스터 선택과정이 생략된다.

따라서, 다중 입력구조를 갖는 바운더리 스캔구조에서 스캔레지스터 선택과정이 간소화되어 전체적인 테스트 클럭이 감소하게 된다.

이상 설명한 바와 같이 본 발명에 따르면, 다중 스캔을 위한 선택 라인을 제거하여 루팅 경로를 감소시키므로서 하드웨어를 단순화 시킬 수 있고 다중 스캔 구조의 어드레싱을 단순화시킬 수 있는 효과가 있다.

Claims (1)

1. 바운더리 스캔기능이 가능하고 바운더리 스캔을 위한 다수의 테스트 데이타 입력단자와 테스트모드 선택신호 입력단자를 포함하는 다중 바운더리 스캔회로에 있어서, 상기 바운더리 스캔회로로부터 테스트 회로의 리셋신호와 테스트 클럭 및 테스트 모드 선택신호를 제공받아 그에 상응하는 제어신호를 발생하는 TAP 제어부; 상기 바운더리 스캔회로로부터 테스트 데이터를 제공받아 스캔 레지스터 선택 여부를 결정하는 제어신호를 발생하는 선택신호 발생부; 상기 선택신호 발생부의 제어신호와 상기 테스트 클럭에 의거하여 상기 바운더리 스캔회로로부터 제공되는 4비트의 스캔 레지스터 선택정보를 최하위 비트값이 ‘1’이 될 때까지 시프트하며, 상기 최하위 비트값이 ‘1’인 경우 나머지 비트값을 코딩하여 스캔 레지스터 선택신호를 발생하는 스캔 레지스터 선택부; 상기 스캔 레지스터 선택부로부터 발생된 상기 스캔 레지스터 선택신호에 의거하여 상기 바운더리 스캔회로로부터 제공되는 테스트 데이터를 제공하는 다수의 스캔 레지스터; 상기 스캔 레지스터에 대응하는 갯수로 구성되며 상기 스캔 레지스터로부터 제공되는 테스트 데이터에 의거하여 스캔을 수행하는 다수의 시스템 로직을 포함하는 다중 바운더리 스캔회로.