CN114280454B - 芯片测试方法、装置、芯片测试机及存储介质 - Google Patents
芯片测试方法、装置、芯片测试机及存储介质 Download PDFInfo
- Publication number
- CN114280454B CN114280454B CN202111612655.0A CN202111612655A CN114280454B CN 114280454 B CN114280454 B CN 114280454B CN 202111612655 A CN202111612655 A CN 202111612655A CN 114280454 B CN114280454 B CN 114280454B
- Authority
- CN
- China
- Prior art keywords
- target
- chip
- clock gating
- gating unit
- test
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000012360 testing method Methods 0.000 title claims abstract description 210
- 238000000034 method Methods 0.000 claims abstract description 41
- 239000013598 vector Substances 0.000 claims abstract description 31
- 230000015572 biosynthetic process Effects 0.000 claims description 7
- 238000003786 synthesis reaction Methods 0.000 claims description 7
- 238000004590 computer program Methods 0.000 claims description 5
- 238000012546 transfer Methods 0.000 claims description 4
- 238000010998 test method Methods 0.000 claims description 3
- 230000008569 process Effects 0.000 description 11
- 238000010586 diagram Methods 0.000 description 8
- 230000005540 biological transmission Effects 0.000 description 6
- 230000006870 function Effects 0.000 description 6
- 238000013461 design Methods 0.000 description 4
- 230000009471 action Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 230000006872 improvement Effects 0.000 description 3
- 238000013500 data storage Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000006467 substitution reaction Methods 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000000977 initiatory effect Effects 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 230000006386 memory function Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000007781 pre-processing Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
本申请提供一种芯片测试方法、装置、芯片测试机及存储介质，涉及芯片测试技术领域，该方法包括：确定芯片中时钟门控单元的目标使能端的目标寄存器；基于多个目标寄存器组合得到目标扫描链；通过目标扫描链上多个目标寄存器的设定值，生成目标使能信号；通过目标使能信号，控制时钟门控单元中目标使能端对应的目标时钟门控单元开启或关闭。本申请能够在生成目标扫描链的基础上，通过控制寄存器的值以控制芯片扫描测试模式下时钟门控单元的开启和关闭，降低了时钟门控单元的控制难度，有效地控制了时钟门控单元的开启比例，减少测试向量数量，提高测试覆盖率，从而减小芯片扫描测试时的测试功耗，减小测试成本。
Description
技术领域
本申请涉及芯片测试技术领域，具体而言，涉及一种芯片测试方法、装置、芯片测试机及存储介质。
背景技术
在芯片设计中，通常使用时钟门控技术来控制芯片正常工作时的功耗。时钟门控技术是通过使用集成时钟门控单元(Integrated Clock Gating，ICG)来控制芯片中触发器时钟的开和关。触发器需要工作时，时钟门控单元打开，触发器不需要工作时，时钟门控关闭，从而达到降低芯片功耗的目的。时钟门控单元一般有E端和TE端，E端为门控使能端，TE端为测试使能端，分别具有两个开关使能信号E和TE。芯片正常工作时，使能信号TE为低电平(关闭)，使用使能信号E控制时钟门控单元的打开和关闭；芯片扫描测试模式下，使能信号E和使能信号TE共同来控制时钟门控单元的打开和关闭。
现有技术中，由于芯片复杂度的提升，增加了时钟门控单元在芯片的扫描测试阶段的捕获阶段的控制难度，造成扫描测试向量数量变多，测试功耗较大，导致芯片的测试成本较高。
发明内容
有鉴于此，本申请实施例的目的在于提供一种芯片测试方法、装置、芯片测试机及存储介质，以改善现有技术中存在的芯片测试时功耗较大的问题。
为了解决上述问题，第一方面，本申请提供了一种芯片测试方法，包括：
确定芯片中时钟门控单元的目标使能端的目标寄存器；
基于多个所述目标寄存器组合得到目标扫描链；
通过所述目标扫描链上多个所述目标寄存器的设定值，生成目标使能信号；
通过所述目标使能信号，控制所述时钟门控单元中所述目标使能端对应的目标时钟门控单元开启或关闭。
在上述实现过程中，通过芯片中时钟门控单元的目标使能端中的目标寄存器，能够生成独立于随机逻辑扫描链的目标扫描链。通过控制目标扫描链上多个寄存器的值，获取对应的设定值，能够在设定值的基础上生成对应的目标使能信号，以对时钟门控单元中目标使能端对应的目标时钟门控单元的开启或关闭进行控制。能够在芯片的扫描测试中，降低时钟门控单元的控制难度，有效地控制了时钟门控单元的开启比例，在相同的测试向量数量下，提高测试覆盖率，减少测试成本，同时减小芯片扫描测试时的测试功耗，实现对芯片可控、可观测地扫描测试。
可选地，所述确定芯片中的时钟门控单元的目标使能端的目标寄存器，包括：
选择所述芯片中所述时钟门控单元的目标使能端；
基于所述目标使能端的目标信号，在所述芯片中插入目标触发器；
基于多个所述目标触发器组合，确定出目标寄存器。
在上述实现过程中，可以对进行控制的芯片中时钟门控单元的目标使能端进行选择，将目标使能端中的目标信号对应的目标触发器插入到芯片中，以基于多个触发器进行组合，确定出多个目标寄存器，将目标使能端中的信号插入芯片中，提高了目标寄存器的准确性和获取效率。
可选地，所述选择所述芯片中所述时钟门控单元的目标使能端，包括：
将逻辑情况满足测试需求的所述时钟门控单元的门控使能端或所述时钟门控单元的测试使能端，设为所述目标使能端。
在上述实现过程中，由于时钟门控单元中包括门控使能端和测试使能端两个使能端，门控使能端能够根据功能逻辑进行控制，测试使能端能够根据可测型设计逻辑控制，两个使能端的控制方式不同，因此需要在两个使能端中对时钟门控单元中进行控制的目标使能端进行选择。通过对两个目标使能端的逻辑情况进行获取，能够分别判断两个使能端中的逻辑情况是否满足芯片进行扫描测试时的测试需求，将逻辑情况满足测试需求的时钟门控单元的门控使能端或测试使能端设为目标使能端。能够根据芯片进行扫描测试时的具体情况对目标使能端进行选择，以对时钟门控单元中目标使能端对应的目标时钟门控单元的开启和关闭进行控制。
可选地，所述基于多个所述目标寄存器组合得到目标扫描链，包括：
获取多个所述目标寄存器的组合顺序；
基于所述组合顺序将多个所述目标寄存器组合为所述目标扫描链。
在上述实现过程中，由于确定的目标寄存器中可以包括多个寄存器，通过获取目标寄存器的组合顺序，能够按照组合顺序对多个目标寄存器进行串连，以组合得到独立于随机逻辑扫描链的单独的目标扫描链，生成的目标扫描链不受功能逻辑的影响，不会影响芯片的扫描测试，便于芯片进行向量测试。
可选地，所述通过所述目标扫描链上多个所述目标寄存器的设定值，生成目标使能信号，包括：
在所述目标扫描链插入所述芯片后，对所述芯片进行向量测试；
在产生测试向量时，基于约束需求控制所述目标扫描链上的多个所述目标寄存器的比特值，得到所述设定值；
基于所述设定值生成对应的所述目标使能信号，其中，所述目标使能信号包括高电平信号和低电平信号。
在上述实现过程中，根据目标寄存器来控制目标使能端中的目标使能信号为高电平信号或低电平信号。将目标扫描链插入芯片后，能够根据测试向量生成工具产生对芯片进行测试的测试向量，在生成测试向量时，通过预设的约束需求，对目标扫描链上的多个目标寄存器中的比特值进行控制，从而得到多个目标寄存器控制后对应的设定值，根据设定值生成对应的目标使能信号。能够通过控制寄存器中的比特值来控制芯片扫描测试时的目标使能信号，从而减小芯片扫描测试时的测试向量的数量，提高芯片测试的覆盖率。
可选地，所述通过所述目标使能信号，控制所述时钟门控单元中所述目标使能端对应的目标时钟门控单元开启或关闭，包括：
通过所述目标使能信号中的所述高电平信号和所述低电平信号，控制所述时钟门控单元中所述目标使能端对应的所述目标时钟门控单元开启或关闭；
其中，所述高电平信号控制所述目标时钟门控单元开启，所述低电平信号控制所述目标时钟门控单元关闭。
在上述实现过程中，由于时钟门控单元中包括与目标使能端对应的目标时钟门控单元和非目标使能端对应的非目标时钟门控单元，为了不影响非目标使能端的正常运行，能够通过生成的目标使能信号，对时钟门控单元中的目标时钟门控单元进行控制，高电平信号控制目标时钟门控单元开启，低电平信号控制目标时钟门控单元关闭，能够对由目标使能信号打开的时钟门控单元的比例进行控制，从而降低时钟门控单元的控制难度，有效地对芯片进行扫描测试时的测试功耗进行控制，以减小芯片的测试功耗。
可选地，所述确定芯片中的时钟门控单元的目标使能端的目标寄存器之前，所述方法还包括：
对所述芯片的寄存器传输级进行逻辑综合操作，以将所述寄存器传输级转换为所述时钟门控单元；
将所述时钟门控单元插入所述芯片。
在上述实现过程中，确定目标寄存器之前，还可以对芯片进行预处理。通过对芯片中寄存器的寄存器传输级进行逻辑综合操作，能够将寄存器传输级转换为时钟门控单元，将时钟门控单元插入芯片中，从而通过时钟门控技术对芯片测试时的功耗进行控制。
第二方面，本申请还提供了一种芯片测试装置，所述装置包括：
确定模块，用于确定芯片中时钟门控单元的目标使能端的目标寄存器；
组合模块，用于基于多个所述目标寄存器组合得到目标扫描链；
生成模块，用于通过所述目标扫描链上多个所述目标寄存器的设定值，生成目标使能信号；
控制模块，用于通过所述目标使能信号，控制所述时钟门控单元中所述目标使能端对应的目标时钟门控单元开启或关闭。
在上述实现过程中，通过确定模块确定芯片中，时钟门控单元的目标使能端对应的目标寄存器；通过组合模块在多个目标寄存器的基础上组合得到独立于随机逻辑扫描链的目标扫描链；通过生成模块控制目标扫描链上多个寄存器的值，获取对应的设定值，在设定值的基础上生成对应的目标使能信号；通过控制模块根据目标使能信号对时钟门控单元中目标使能端对应的目标时钟门控单元的开启或关闭进行控制。能够在芯片的扫描测试中，降低时钟门控单元的控制难度，有效地控制了时钟门控单元的开启比例，在相同的测试向量下，提高测试覆盖率，减小测试成本，同时减小芯片扫描测试时的测试功耗，实现对芯片可控、可观测地扫描测试。
第三方面，本申请还提供了一种芯片测试机，所述芯片测试机中包括存储器和处理器，所述存储器中存储有程序指令，所述处理器运行所述程序指令时，执行上述芯片测试方法中任一项所述方法中的步骤。
第四方面，本申请还提供了一种计算机可读取存储介质，所述可读取存储介质中存储有计算机程序指令，所述计算机程序指令被一处理器读取并运行时，执行上述芯片测试方法中任一实现方式中的步骤。
综上所述，本申请提供了一种芯片测试方法、装置、芯片测试机及存储介质，能够在芯片的扫描测试中，生成独立于随机逻辑的扫描链，以扫描链的方式控制时钟门控单元的开启，降低时钟门控单元的控制难度，有效地控制了时钟门控单元的开启比例，在相同的测试向量数量下，提高测试覆盖率，减小测试成本，同时减小芯片扫描测试时的测试功耗，实现对芯片可控、可观测地扫描测试。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对本申请实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1为本申请实施例提供的一种芯片测试方法的流程示意图；
图2为本申请实施例提供的一种步骤S1的详细流程示意图；
图3为本申请实施例提供的一种步骤S2的详细流程示意图；
图4为本申请实施例提供的一种步骤S3的详细流程示意图；
图5为本申请实施例提供的一种芯片示意图；
图6为本申请实施例提供的另一种芯片测试方法的流程示意图；
图7为本申请实施例提供的一种芯片测试装置的结构示意图。
图标：500-芯片测试装置；510-确定模块；520-组合模块；530-生成模块；540-控制模块；600-时钟门控单元；610-时钟脉冲；620-输出端；621-其他电子元件；630-时钟端；640-输入端；650-扫描测试启动信号；660-目标扫描链；670-目标寄存器；680-门控使能端；690-测试使能端。
具体实施方式
下面将结合本申请实施例中附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请实施例的一部分实施例，而不是全部的实施例。基于本申请实施例的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请实施例保护的范围。
在现有的芯片测试中，逻辑芯片的测试常使用扫描测试技术，扫描测试通过将芯片中触发器串联成扫描链的方式进行。现有扫描测试技术会将芯片中集成时钟门控单元(Integrated Clock Gating，ICG)的端连接到统一的芯片端口上，通常是和全局的ScanEnable(扫描启用)信号Scan_en复用。在扫描测试的shift(位移)阶段，通过将芯片端口Scan_en置为高电平来保证芯片中时钟门控单元一直处于打开状态；在扫描测试的capture(捕获)阶段，将芯片端口Scan_en置为低电平，将时钟门控单元的开关交给信号E，从而达到测试信号E上查错的目的。
目前，由于芯片结构复杂度的提升，增加了时钟门控单元在扫描测试capture阶段的控制难度，也就造成了扫描测试pattern(测试向量)数量变多，测试成本提升。现有技术中，通常采用在扫描测试阶段使用另外一个独立于测试端口的单独的芯片端口控制时钟门控单元的TE端，来减小扫描测试时对时钟门控单元的开启难度。然而，在扫描测试的capture阶段，如果通过统一的端口信号来打开时钟门控单元，则芯片内的所有的时钟门控单元都会被打开，容易造成扫描测试阶段芯片的功耗过大，扫描测试失效的情况。而针对统一的外部端口信号控制芯片内部的所有时钟门控单元的TE端，造成测试功耗过大的问题，现有技术中还可以通过使用多个外部端口分别控制不同的时钟门控单元的TE端。这样在芯片扫描测试的capture阶段可以分别打开/关闭芯片内部的时钟门控单元，以减小扫描测试阶段的测试功耗。但是这种方案需要增加较多的芯片测试通道，较多的芯片测试通道会增加芯片的测试通道资源压力，特别是对大规模SOC(System on Chip，片上系统)芯片，导致芯片的测试功耗较大，测试成本较高。
因此，为了解决上述问题，本申请实施例提供了一种芯片测试方法，应用于芯片测试机，芯片测试机可以为多种型号的能够对芯片进行扫描测试的电子测量仪器，可选地，芯片测试机中可以包括存储器、存储控制器、处理器、外设接口、输入输出单元等，用于执行本申请实施例提供的各个芯片测试方法中的各个步骤。芯片测试机的组件和结构可以根据实际情况进行设置。芯片测试机中还可以包括电子设备或与电子设备连接，电子设备可以是服务器、个人电脑(Personal Computer，PC)、平板电脑、智能手机、个人数字助理(PersonalDigital Assistant，PDA)等具有逻辑计算功能的设备，由电子设备对芯片测试机进行控制，以进行芯片的扫描测试。下面通过几个实施例详细描述芯片测试方法的实现过程。
请参阅图1，图1为本申请实施例提供的一种芯片测试方法的流程示意图，该方法可以包括以下步骤：
步骤S1，确定芯片中时钟门控单元的目标使能端的目标寄存器。
其中，在芯片的扫描测试过程中，芯片的控制电路和运算电路中存在控制芯片功耗的时钟门控单元，目标使能端为时钟门控单元中进行控制的使能端，能够正常运行的为非目标使能端，由于两种使能端中都有对应的寄存器，因此通过确定目标使能端对应的目标寄存器，能够在目标寄存器的基础上对目标使能端进行对应地控制。
步骤S2，基于多个所述目标寄存器组合得到目标扫描链。
其中，能够根据确定的多个目标寄存器，串连组合得到单独的一条独立于随机逻辑扫描链的目标扫描链，目标扫描链与目标使能端相对应，从而能够通过使用目标扫描链的方式来控制目标使能端。
步骤S3，通过所述目标扫描链上多个所述目标寄存器的设定值，生成目标使能信号。
其中，通过控制目标扫描链上多个寄存器的值，获取对应的设定值，能够在设定值的基础上生成对应的目标使能信号，以对目标使能端进行控制，能够减小芯片在扫描测试时测试向量的数量，提高芯片的测试覆盖率。
步骤S4，通过所述目标使能信号，控制所述时钟门控单元中所述目标使能端对应的目标时钟门控单元开启或关闭。
其中，由于时钟门控单元中包括与目标使能端对应的目标时钟门控单元和非目标使能端对应的非目标时钟门控单元，为了不影响非目标使能端的正常运行，能够通过生成的目标使能信号，对时钟门控单元中的目标时钟门控单元进行控制，从而不影响非目标时钟门控单元的开启和关闭。还能够对打开的目标时钟门控单元的比例进行控制，从而控制芯片扫描测试时的测试功耗，减小芯片的测试成本，不需要增加测试通道就能够降低时钟门控单元的控制难度，控制芯片的测试成本。
可选地，目标使能信号中可以包括高电平信号和低电平信号，在对目标时钟门控单元进行控制时，通过目标使能信号中的高电平信号和低电平信号，控制时钟门控单元中目标使能端对应的目标时钟门控单元开启或关闭；其中，高电平信号控制目标时钟门控单元开启，低电平信号控制目标时钟门控单元关闭。
可选地，高电平信号电平值为1，低电平信号电平值为0，通过目标使能端的目标使能信号和非目标使能端的非目标使能信号对相同的时钟门控单元进行控制时，在目标使能信号和非目标使能信号有一个电平值为1时，则该时钟门控单元打开，在两个电平值都为0时，则该时钟门控单元关闭。
在图1所示的实施例中，能够在芯片的扫描测试中，降低时钟门控单元的控制难度，有效地控制了时钟门控单元的开启比例，在相同的测试向量数量下，提高测试覆盖率，同时减小芯片扫描测试时的测试功耗，减小测试成本，实现对芯片可控、可观测地扫描测试。
可选地，请参阅图2，图2为本申请实施例提供的一种步骤S1的详细流程示意图，步骤S1还可以包括步骤S11-S13。
步骤S11，选择所述芯片中所述时钟门控单元的目标使能端。
其中，由于时钟门控单元中存在两个使能端，即门控使能端和测试使能端，两个使能端的控制方式不同，可以在两个使能端中对进行控制的目标使能端进行选择。门控使能端一般由功能逻辑进行控制，测试使能端一般由DFT(Design For Test，可测性逻辑)逻辑进行控制。
可选地，选择的方式可以为将逻辑情况满足测试需求的时钟门控单元的门控使能端或所述时钟门控单元的测试使能端，设为目标使能端。芯片测试装置能够在对芯片进行扫描测试时，分别检测并获取时钟门控单元的门控使能端和测试使能端的逻辑情况，根据对芯片进行扫描测试时的测试需求和获取的逻辑情况进行判断，能够将满足测试需求的时钟门控单元门控使能端或测试使能端设为目标使能端。示例地，测试需求可以为需求简单的逻辑，由于门控使能端中的逻辑情况较复杂，测试使能端的逻辑情况较简单，则测试使能端的逻辑情况满足测试需求，以测试使能端作为目标使能端，能够减少芯片扫描测试时测试向量的数量。通过芯片进行扫描测试时的具体情况对目标使能端进行选择，能够对时钟门控单元中目标使能端对应的目标时钟门控单元的开启和关闭进行控制。
步骤S12，基于所述目标使能端的目标信号，在所述芯片中插入目标触发器。
其中，由于不同的目标使能端中的目标信号不同，例如，门控使能端中的目标信号为E信号，测试使能端中的目标信号为TE信号。根据时钟门控单元中目标使能终端的E信号或TE信号，能够对在芯片的中插入对应的多个目标触发器，目标触发器为能够由事件触发的具有记忆功能，可用于二进制数据储存的逻辑电路。
步骤S13，基于多个所述目标触发器组合，确定出目标寄存器。
其中，由于寄存器为具有存储功能的触发器组合构成的，因此能够根据插入的多个目标触发器组合成对应的多个目标寄存器，由目标寄存器来存储二进制代码。
在图2所示的实施例中，能够确定出多个目标寄存器，将目标使能端中的信号插入芯片中，提高了目标寄存器的准确性和获取效率。
可选地，请参阅图3，图3为本申请实施例提供的一种步骤S2的详细流程示意图，步骤S2还可以包括步骤S21-S22。
步骤S21，获取多个所述目标寄存器的组合顺序。
其中，由于确定的目标寄存器中可以包括多个寄存器，通过获取目标寄存器的组合顺序，能够按照组合顺序对多个目标寄存器进行串连。
可选地，组合顺序可以为根据目标寄存器的编号等确定的顺序，也可以为用户提前设定的组合顺序等，能够对组合顺序进行选择和调整。
步骤S22，基于所述组合顺序将多个所述目标寄存器组合为所述目标扫描链。
其中，按照组合顺序对多个目标寄存器进行串连，将多个目标寄存器一次相连，一个目标寄存器的输出端连接后一个目标寄存器的输入端，组合得到一条独立于随机逻辑扫描链的目标扫描链。
在图3所示的实施例中，由于组合得到的目标扫描链为独立于随机逻辑扫描链的单独扫描链，因此目标扫描链不受功能逻辑的影响，不会影响芯片的扫描测试过程，便于芯片进行向量测试。
可选地，请参阅图4，图4为本申请实施例提供的一种步骤S3的详细流程示意图，步骤S3还可以包括步骤S31-S33。
步骤S31，在所述目标扫描链插入所述芯片后，对所述芯片进行向量测试。
其中，将生成的扫描链插入到芯片中，能够通过测试工具对芯片进行向量测试。示例地，测试工具可以为芯片测试装置中设置的ATPG(Automatic Test PatternGeneration，自动测试向量生成工具)等测试向量生成工具。
可选地，请参阅图5，图5为本申请实施例提供的一种芯片示意图，在目标扫描链插入芯片后，芯片中包括时钟门控单元600，连接时钟门控单元600的CP，即时钟脉冲610，每个时钟门控单元600的Q端，即输出端620，输出端620用于连接时钟门控单元600与其他电子元件621，扫描测试时的scan_clk端，即时钟端630，扫描测试时的scan_in端，即输入端640，扫描测试启动信号650，可以为scan_se，目标扫描链660，目标扫描链660中包括n个目标寄存器670，与每个时钟门控单元600连接的门控使能端680，即E端，和测试使能端690，即TE端。在图5所示的实施例中，目标使能端为测试使能端690，由目标扫描链660对测试使能端690中的目标使能信号进行控制，由门控使能端680和测试使能端690同时对时钟门控单元600的开启和闭合进行控制，对其他情况不在示出。
步骤S32，在产生测试向量时，基于约束需求控制所述目标扫描链上的多个所述目标寄存器的比特值，得到所述设定值。
其中，在产生对应的测试向量时，通过预设的约束需求能够对扫描链上的多个目标寄存器的比特值进行控制，以得到对应的设定值。可选地，约束需求可以为根据芯片的测试需求、芯片测试功耗的需求或是时钟门控单元的具体情况设置的要求，例如约束需求设置为控制目标扫描链上对应的目标寄存器比特值为1的数量为百分之五十，则得到的设定值中对应的百分之五十的目标寄存器中的比特值为1，其他百分之五十的目标寄存器中的比特值为0。
步骤S33，基于所述设定值生成对应的所述目标使能信号。
其中，所述目标使能信号包括高电平信号和低电平信号，根据设定值生成对应的目标使能信号，根据设定值控制目标使能端中目标使能信号的pin(引脚)，在目标寄存器中的比特值为1时，则生成的目标使能信号为高电平信号，在目标寄存器中的比特值为0时，则生成的目标使能信号为低电平信号，以控制由目标使能信号打开的目标时钟门控单元的比例。
在图4所示的实施例中，能够通过控制寄存器中的比特值来控制芯片扫描测试时的目标使能信号，从而减小芯片扫描测试时的测试向量的数量，提高芯片测试的覆盖率。
可选地，请参阅图6，图6为本申请实施例提供的另一种芯片测试方法的流程示意图，在步骤S1之前，该方法还可以包括步骤Sa-Sb。
步骤Sa，对所述芯片的寄存器传输级进行逻辑综合操作，以将所述寄存器传输级转换为所述时钟门控单元。
其中，确定目标寄存器之前，还可以对芯片进行预处理，将时钟门控单元插入到芯片中。在预处理时，可以对芯片中的寄存器传输级(Register Transform Level，RTL，一种根据数字信号在硬件寄存器、存储器、组合逻辑装置和总线等逻辑单元之间的流动，以及其逻辑代数运作方式来确定的对同步数位电路的抽象模型)设计进行逻辑综合操作，能够将寄存器传输级转化为门级表达，得到对应的时钟门控单元。示例地，逻辑综合可以包括VHDL、Verilog综合等。
步骤Sb，将所述时钟门控单元插入所述芯片。
其中，将转化得到的时钟门控单元插入芯片中，从而对芯片测试时的功耗进行控制。
在图6所示的实施例中，能够对芯片进行预处理，以通过时钟门控技术来减少芯片扫描测试的功耗。
请参阅图7，图7为本申请实施例提供的一种芯片测试装置的结构示意图，芯片测试装置500可以包括：
确定模块510，用于确定芯片中时钟门控单元的目标使能端的目标寄存器；
组合模块520，用于基于多个所述目标寄存器组合得到目标扫描链；
生成模块530，用于通过所述目标扫描链上多个所述目标寄存器的设定值，生成目标使能信号；
控制模块540，用于通过所述目标使能信号，控制所述时钟门控单元中所述目标使能端对应的目标时钟门控单元开启或关闭。
在一可选的实施方式中，确定模块510中还可以包括选择子模块、触发子模块和确定子模块；
选择子模块，用于选择所述芯片中所述时钟门控单元的目标使能端；
触发子模块，用于基于所述目标使能端的目标信号，在所述芯片中插入目标触发器；
确定子模块，用于基于多个所述目标触发器组合，确定出目标寄存器。
在一可选的实施方式中，选择子模块还用于将逻辑情况满足测试需求的所述时钟门控单元的门控使能端或所述时钟门控单元的测试使能端，设为所述目标使能端。
在一可选的实施方式中，组合模块520中还可以包括顺序子模块和组合子模块；
顺序子模块，用于获取多个所述目标寄存器的组合顺序；
组合子模块，用于基于所述组合顺序将多个所述目标寄存器组合为所述目标扫描链。
在一可选的实施方式中，生成模块530中还可以包括测试子模块、约束子模块和生成子模块；
测试子模块，用于在所述目标扫描链插入所述芯片后，对所述芯片进行向量测试；
约束子模块，用于在产生测试向量时，基于约束需求控制所述目标扫描链上的多个所述目标寄存器的比特值，得到所述设定值；
生成子模块，用于基于所述设定值生成对应的所述目标使能信号，其中，所述目标使能信号包括高电平信号和低电平信号。
在一可选的实施方式中，控制模块540还用于通过所述目标使能信号中的所述高电平信号和所述低电平信号，控制所述时钟门控单元中所述目标使能端对应的所述目标时钟门控单元开启或关闭；其中，所述高电平信号控制所述目标时钟门控单元开启，所述低电平信号控制所述目标时钟门控单元关闭。
在一可选的实施方式中，芯片测试装置500中还可以包括逻辑模块和插入模块；
逻辑模块，用于对所述芯片的寄存器传输级进行逻辑综合操作，以将所述寄存器传输级转换为所述时钟门控单元；
插入模块，用于将所述时钟门控单元插入所述芯片。
由于本申请实施例中的芯片测试装置500解决问题的原理与前述的芯片测试方法的实施例相似，因此本实施例中的芯片测试装置500的实施可以参见上述方法的实施例中的描述，重复之处不再赘述。
本申请实施例还提供一种芯片测试机，所述芯片测试机中包括存储器和处理器，所述存储器中存储有程序指令，所述处理器运行所述程序指令时，执行本实施例提供的芯片测试方法中任一项所述方法中的步骤。
本申请实施例还提供了一种计算机可读取存储介质，所述可读取存储介质中存储有计算机程序指令，所述计算机程序指令被一处理器读取并运行时，执行本实施例提供的芯片测试方法中任一项所述方法中的步骤。
综上所述，本申请实施例提供了一种芯片测试方法、装置、芯片测试机及存储介质，能够在芯片的扫描测试中，生成独立于随机逻辑的扫描链，以扫描链的方式控制时钟门控单元的开启，降低时钟门控单元的控制难度，有效地控制了时钟门控单元的开启比例，在相同的测试向量数量下，提高测试覆盖率，同时减小芯片扫描测试时的测试功耗，减小测试成本，实现对芯片可控、可观测地扫描测试。
在本申请所提供的几个实施例中，应该理解到，所揭露的设备，也可以通过其它的方式实现。以上所描述的装置实施例仅仅是示意性的，例如，附图中的框图显示了根据本申请的多个实施例的设备的可能实现的体系架构、功能和操作。在这点上，框图中的每个方框可以代表一个模块、程序段或代码的一部分，所述模块、程序段或代码的一部分包含一个或多个用于实现规定的逻辑功能的可执行指令。也应当注意，在有些作为替换的实现方式中，方框中所标注的功能也可以以不同于附图中所标注的顺序发生。例如，两个连续的方框实际上可以基本并行地执行，它们有时也可以按相反的顺序执行，这依所涉及的功能而定。也要注意的是，框图中的每个方框、以及框图的组合，可以用执行规定的功能或动作的专用的基于硬件的系统来实现，或者可以用专用硬件与计算机指令的组合来实现。
另外，在本申请各个实施例中的各功能模块可以集成在一起形成一个独立的部分，也可以是各个模块单独存在，也可以两个或两个以上模块集成形成一个独立的部分。
所述功能如果以软件功能模块的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。因此本实施例还提供了一种可读取存储介质中存储有计算机程序指令，所述计算机程序指令被一处理器读取并运行时，执行区块数据存储方法中任一项所述方法中的步骤。基于这样的理解，本申请的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本申请各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(ROM，Read-Only Memory)、随机存取存储器(RAM，Random Access Memory)、磁碟或者光盘等各种可以存储程序代码的介质。
以上所述仅为本申请的实施例而已，并不用于限制本申请的保护范围，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。
需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
Claims (8)
1.一种芯片测试方法，其特征在于，包括：
确定芯片中时钟门控单元的目标使能端的目标寄存器；
基于多个所述目标寄存器组合得到目标扫描链；
通过所述目标扫描链上多个所述目标寄存器的设定值，生成目标使能信号；
通过所述目标使能信号，控制所述时钟门控单元中所述目标使能端对应的目标时钟门控单元开启或关闭；
其中，所述确定芯片中的时钟门控单元的目标使能端的目标寄存器，包括：选择所述芯片中所述时钟门控单元的目标使能端；基于所述目标使能端的目标信号，在所述芯片中插入目标触发器；基于多个所述目标触发器组合，确定出目标寄存器；
所述通过所述目标扫描链上多个所述目标寄存器的设定值，生成目标使能信号，包括：在所述目标扫描链插入所述芯片后，对所述芯片进行向量测试；在产生测试向量时，基于约束需求控制所述目标扫描链上的多个所述目标寄存器的比特值，得到所述设定值；基于所述设定值生成对应的所述目标使能信号，其中，所述目标使能信号包括高电平信号和低电平信号。
2.根据权利要求1所述的方法，其特征在于，所述选择所述芯片中所述时钟门控单元的目标使能端，包括：
将逻辑情况满足测试需求的所述时钟门控单元的门控使能端或所述时钟门控单元的测试使能端，设为所述目标使能端。
3.根据权利要求1所述的方法，其特征在于，所述基于多个所述目标寄存器组合得到目标扫描链，包括：
获取多个所述目标寄存器的组合顺序；
基于所述组合顺序将多个所述目标寄存器组合为所述目标扫描链。
4.根据权利要求1所述的方法，其特征在于，所述通过所述目标使能信号，控制所述时钟门控单元中所述目标使能端对应的目标时钟门控单元开启或关闭，包括：
通过所述目标使能信号中的所述高电平信号和所述低电平信号，控制所述时钟门控单元中所述目标使能端对应的所述目标时钟门控单元开启或关闭；
其中，所述高电平信号控制所述目标时钟门控单元开启，所述低电平信号控制所述目标时钟门控单元关闭。
5.根据权利要求1所述的方法，其特征在于，所述确定芯片中的时钟门控单元的目标使能端的目标寄存器之前，所述方法还包括：
对所述芯片的寄存器传输级进行逻辑综合操作，以将所述寄存器传输级转换为所述时钟门控单元；
将所述时钟门控单元插入所述芯片。
6.一种芯片测试装置，其特征在于，所述装置包括：
确定模块，用于确定芯片中时钟门控单元的目标使能端的目标寄存器；
组合模块，用于基于多个所述目标寄存器组合得到目标扫描链；
生成模块，用于通过所述目标扫描链上多个所述目标寄存器的设定值，生成目标使能信号；
控制模块，用于通过所述目标使能信号，控制所述时钟门控单元中所述目标使能端对应的目标时钟门控单元开启或关闭；
其中，所述确定模块包括选择子模块、触发子模块和确定子模块；所述选择子模块，用于选择所述芯片中所述时钟门控单元的目标使能端；所述触发子模块，用于基于所述目标使能端的目标信号，在所述芯片中插入目标触发器；所述确定子模块，用于基于多个所述目标触发器组合，确定出目标寄存器；
所述生成模块包括测试子模块、约束子模块和生成子模块；所述测试子模块，用于在所述目标扫描链插入所述芯片后，对所述芯片进行向量测试；所述约束子模块，用于在产生测试向量时，基于约束需求控制所述目标扫描链上的多个所述目标寄存器的比特值，得到所述设定值；所述生成子模块，用于基于所述设定值生成对应的所述目标使能信号，其中，所述目标使能信号包括高电平信号和低电平信号。
7.一种芯片测试机，其特征在于，所述芯片测试机中包括存储器和处理器，所述存储器中存储有程序指令，所述处理器运行所述程序指令时，执行权利要求1-5中任一项所述方法中的步骤。
8.一种计算机可读取存储介质，其特征在于，所述可读取存储介质中存储有计算机程序指令，所述计算机程序指令被一处理器运行时，执行权利要求1-5任一项所述方法中的步骤。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202111612655.0A CN114280454B (zh) | 2021-12-27 | 2021-12-27 | 芯片测试方法、装置、芯片测试机及存储介质 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202111612655.0A CN114280454B (zh) | 2021-12-27 | 2021-12-27 | 芯片测试方法、装置、芯片测试机及存储介质 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN114280454A CN114280454A (zh) | 2022-04-05 |
| CN114280454B true CN114280454B (zh) | 2024-01-23 |
Family
ID=80876233
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202111612655.0A Active CN114280454B (zh) | 2021-12-27 | 2021-12-27 | 芯片测试方法、装置、芯片测试机及存储介质 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN114280454B (zh) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114967889B (zh) * | 2022-07-25 | 2022-11-08 | 南京芯驰半导体科技有限公司 | 一种芯片启动方法、芯片、部件及交通设备 |
| CN115587555B (zh) * | 2022-10-11 | 2023-05-12 | 北京云枢创新软件技术有限公司 | 集成时钟门控标准单元的atpg库模型生成系统 |
| CN116895325B (zh) * | 2023-06-21 | 2024-05-07 | 合芯科技有限公司 | 数字阵列寄存器的icg分类方法、测试方法及分类装置 |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102841308A (zh) * | 2011-06-23 | 2012-12-26 | 拉碧斯半导体株式会社 | 半导体集成电路 |
| CN103091620A (zh) * | 2012-12-29 | 2013-05-08 | 江苏东大集成电路系统工程技术有限公司 | 一种针对扫描测试中捕获功耗的优化方法 |
| CN108169665A (zh) * | 2017-11-28 | 2018-06-15 | 深圳市时代云海科技有限公司 | 一种芯片低功耗测试电路和方法 |
| CN109444714A (zh) * | 2018-11-23 | 2019-03-08 | 中科曙光信息产业成都有限公司 | 实时扫描测试方法及控制电路 |
| CN111610435A (zh) * | 2020-05-22 | 2020-09-01 | Oppo广东移动通信有限公司 | 用于控制时钟门控单元的控制电路、芯片及控制方法 |
| CN112462244A (zh) * | 2020-10-28 | 2021-03-09 | 苏州浪潮智能科技有限公司 | 一种扫描链测试的时钟控制装置 |
| CN113238143A (zh) * | 2021-07-09 | 2021-08-10 | 成都爱旗科技有限公司 | 一种dft测试装置、测试系统及dft测试方法 |
| JP2021124371A (ja) * | 2020-02-05 | 2021-08-30 | キオクシア株式会社 | 半導体集積回路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008100520A2 (en) * | 2007-02-12 | 2008-08-21 | Mentor Graphics Corporation | Low power scan testing techniques and apparatus |
| JP2012181138A (ja) * | 2011-03-02 | 2012-09-20 | Toshiba Corp | 半導体集積回路、設計装置および設計方法 |
| US20180340979A1 (en) * | 2017-05-25 | 2018-11-29 | Samsung Electronics Co., Ltd. | System and method for reducing power consumption in scannable circuit |
| US11686771B2 (en) * | 2019-12-30 | 2023-06-27 | Chengdu Haiguang Integrated Circuit Design Co., Ltd. | Chip, chip testing method and electronic device |
-
2021
- 2021-12-27 CN CN202111612655.0A patent/CN114280454B/zh active Active
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102841308A (zh) * | 2011-06-23 | 2012-12-26 | 拉碧斯半导体株式会社 | 半导体集成电路 |
| CN103091620A (zh) * | 2012-12-29 | 2013-05-08 | 江苏东大集成电路系统工程技术有限公司 | 一种针对扫描测试中捕获功耗的优化方法 |
| CN108169665A (zh) * | 2017-11-28 | 2018-06-15 | 深圳市时代云海科技有限公司 | 一种芯片低功耗测试电路和方法 |
| CN109444714A (zh) * | 2018-11-23 | 2019-03-08 | 中科曙光信息产业成都有限公司 | 实时扫描测试方法及控制电路 |
| JP2021124371A (ja) * | 2020-02-05 | 2021-08-30 | キオクシア株式会社 | 半導体集積回路 |
| CN111610435A (zh) * | 2020-05-22 | 2020-09-01 | Oppo广东移动通信有限公司 | 用于控制时钟门控单元的控制电路、芯片及控制方法 |
| CN112462244A (zh) * | 2020-10-28 | 2021-03-09 | 苏州浪潮智能科技有限公司 | 一种扫描链测试的时钟控制装置 |
| CN113238143A (zh) * | 2021-07-09 | 2021-08-10 | 成都爱旗科技有限公司 | 一种dft测试装置、测试系统及dft测试方法 |
Non-Patent Citations (3)
| Title |
|---|
| Low-Power Scan-Based Built-In Self-Test Based on Weighted Pseudorandom Test Pattern Generation and Reseeding;Dong Xiang 等;《IEEE TRANSACTIONS ON VERY LARGE SCALE INTEGRATION (VLSI) SYSTEMS》;1-12 * |
| 基于扫描链的IP核可测性设计及测试覆盖率研究;姜子帆;《中国优秀硕士学位论文全文数据库 信息科技辑》;I135-238 * |
| 基于门控结构的低功耗扫描测试方案;祝雪菲 等;电子器件;38(06);1316-1320 * |
Also Published As
| Publication number | Publication date |
|---|---|
| CN114280454A (zh) | 2022-04-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN114280454B (zh) | 芯片测试方法、装置、芯片测试机及存储介质 | |
| US7038494B2 (en) | Scan chain element and associated method | |
| US7581151B2 (en) | Method and apparatus for affecting a portion of an integrated circuit | |
| CN112805577B (zh) | 芯片、芯片测试方法及电子设备 | |
| JP6544772B2 (ja) | スキャンテスト用のテストモード制御信号を生成可能な集積回路 | |
| KR101239743B1 (ko) | 디지털 신호를 타임 스탬핑하기 위한 스트로브 기술 | |
| CN106526463B (zh) | 具扫描测试的集成电路及其测试方法 | |
| US8841952B1 (en) | Data retention flip-flop | |
| KR20090023346A (ko) | 테스트 액세스 포트 스위치 | |
| KR100790428B1 (ko) | 비동기 리셋회로 시험 | |
| CN111624478B (zh) | 一种时钟信号控制电路及设备 | |
| US8892387B2 (en) | Driving circuit of a test access port | |
| US20050276321A1 (en) | Circuit for PLL-based at-speed scan testing | |
| US20060041806A1 (en) | Testing method for semiconductor device and testing circuit for semiconductor device | |
| US8832510B2 (en) | Circuit to reduce peak power during transition fault testing of integrated circuit | |
| US7032147B2 (en) | Boundary scan circuit | |
| CN111443275A (zh) | 电路测试系统及电路测试方法 | |
| US5793777A (en) | System and method for testing internal nodes of an integrated circuit at any predetermined machine cycle | |
| US6172544B1 (en) | Timing signal generation circuit for semiconductor test system | |
| JPH09269959A (ja) | 経路遅延故障の検査容易化設計方法及び検査系列生成方法 | |
| JP5540740B2 (ja) | クロック生成回路、半導体集積回路およびその試験システム | |
| CN110988657B (zh) | 标准单元库的测试方法 | |
| US11422187B1 (en) | Data retention during structural testing of system-on-chtps | |
| US20050240846A1 (en) | Accurate Generation of Scan Enable Signal when Testing Integrated Circuits Using Sequential Scanning Techniques | |
| CN114217204B (zh) | 一种用于观察插入测试电路的测试点的电路和方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |