CN114217204B - 一种用于观察插入测试电路的测试点的电路和方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 30
- 238000010586 diagram Methods 0.000 description 23
- 238000003780 insertion Methods 0.000 description 4
- 230000037431 insertion Effects 0.000 description 4
- 238000001514 detection method Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000013598 vector Substances 0.000 description 2
- 238000004422 calculation algorithm Methods 0.000 description 1
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Abstract
本申请实施例提出了一种用于观察插入测试电路的测试点的电路和方法，测试电路中的每一扫描链中包括至少一个扫描单元；所述电路包括：至少一个数据选择器和控制电路；至少一个数据选择器与从至少一个扫描单元中选择的至少一个复用扫描单元一一对应；控制电路，用于生成用于控制每一所述数据选择器的第一控制信号和用于控制每一所述复用扫描单元的第二控制信号；每一所述数据选择器，用于接收并响应于第一控制信号，选择数据选择器自身的输出端与自身的第一输入端或第二输入端接通；每一复用扫描单元，用于接收并响应于第二控制信号使能或关断所述复用扫描单元自身，使得能够通过扫描链的扫描输出端观察插入的测试点。
Description
技术领域
本申请涉及可测试性设计(Design For Test，DFT)技术，尤其涉及一种用于观察插入测试电路的测试点的电路和方法。
背景技术
相关技术中，为了观察插入集成电路对应的芯片的测试电路中的测试点，通常所采用电路架构针对每一组测试点都会新增一颗扫描单元和一颗两输入与门组合逻辑AND2，如此，不仅需要额外新增逻辑电路面积，而且需要将新增逻辑电路串入扫描链，在将新增逻辑电路串入扫描链的过程中，须将已有扫描链破坏后并重组，流程比较复杂，难以实现。
发明内容
本申请实施例期望提供一种用于观察插入测试电路的测试点的电路和方法。
第一方面，本申请实施例提供了一种用于观察插入测试电路的测试点的电路，所述测试电路中的每一扫描链中包括至少一个扫描单元；所述电路包括：至少一个数据选择器和控制电路；所述至少一个数据选择器与从所述至少一个扫描单元中选择的至少一个复用扫描单元一一对应；
所述控制电路串联连接在所述至少一个复用扫描单元所在的扫描链中，所述控制电路的第一控制输出端与每一所述数据选择器的控制输入端连接；所述控制电路的第二控制输出端与每一所述复用扫描单元的扫描使能端连接；所述控制电路，用于生成用于控制每一所述数据选择器的第一控制信号和用于控制每一所述复用扫描单元的第二控制信号；
每一所述数据选择器的第一输入端连接对应的测试点；每一所述数据选择器的第二输入端连接所述扫描链中对应的复用扫描单元的前一扫描单元的输出端或所述控制电路的输出端；每一所述数据选择器的输出端连接对应的所述复用扫描单元的扫描数据端；每一所述数据选择器，用于接收并响应于所述第一控制信号，选择所述数据选择器自身的输出端与自身的第一输入端或第二输入端接通；
每一所述复用扫描单元，用于接收并响应于所述第二控制信号使能或关断所述复用扫描单元自身，使得能够通过与所述扫描链的扫描输出端观察插入的测试点。
第二方面，本申请实施例提供了一种用于观察插入测试电路的测试点的方法，包括：
控制电路生成用于控制每一数据选择器的第一控制信号和用于控制每一复用扫描单元的第二控制信号；
每一所述数据选择器接收并响应所述第一控制信号，选择所述数据选择器自身的输出端与自身的第一输入端或第二输入端接通；
每一所述复用扫描单元接收并响应所述第二控制信号使能或关断所述复用扫描单元自身，使得能够通过与所述扫描链的扫描输出端观察插入的测试点。
本申请实施例中，通过控制电路生成第一控制信号和第二控制信号，至少一个数据选择器接收并响应第一控制信号，选择所述数据选择器自身的输出端与自身的第一输入端或第二输入端接通；至少一个复用扫描单元接收并响应第二控制信号使能或关断复用扫描单元自身，使得能够通过与所述扫描链的扫描输出端连接的第二组合逻辑电路的输出端观察插入的测试点。由于至少一个复用扫描单元为测试电路中的逻辑电路，因此，不需要针对每一测试点新增一颗扫描单元，即，不需要额外新增逻辑电路面积，而且不需要将新增逻辑电路串入扫描链，避免了在将新增逻辑电路串入扫描链的过程中，须将已有扫描链破坏后并重组的过程，流程比较简单，容易实现。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，而非限制本申请。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，这些附图示出了符合本申请的实施例，并与说明书一起用于说明本申请的技术方案。
图1为相关技术中不可控的测试点和不可观察的测试点的电路架构图；
图2为相关技术中用于观察测试点的电路架构图；
图3为相关技术中用于观察插入测试电路的测试点的电路架构示意图；
图4为本申请实施例提供的一种用于观察插入测试电路的测试点的电路的组成结构示意图；
图5为本申请实施例提供的另一种用于观察插入测试电路的测试点的电路组成结构示意图；
图6为本申请实施例提供的又一种用于观察插入测试电路的测试点的电路组成结构示意图；
图7为本申请实施例提供的另一种用于观察插入测试电路的测试点的电路组成结构示意图；
图8为本申请实施例提供了一种用于观察插入测试电路的测试点的方法的实现流程示意图；
图9为本申请实施例提供的一种新颖的用于观察插入测试电路的测试点的电路架构示意图；
图10为本申请实施例提供的一种用于观察插入测试电路的测试点的电路框架及对应的功能模式时序图；
图11为本申请实施例提供的一种用于观察插入测试电路的测试点的电路框架及对应的扫描测试模式时序图；
图12为本申请实施例提供的扫描测试移位模式下实现扫描链移位的数据流和时序图；
图13为本申请实施例提供的观察测试点捕获模式下的实现观察测试点捕获的数据流和时序图；
图14为本申请实施例提供的观察测试点捕获模式下禁止测试点捕获的数据流及时序图。
具体实施方式
以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处所提供的实施例仅仅用以解释本申请，并不用于限定本申请。另外，以下所提供的实施例是用于实施本申请的部分实施例，而非提供实施本申请的全部实施例，在不冲突的情况下，本申请实施例记载的技术方案可以任意组合的方式实施。
需要说明的是，在本申请实施例中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的方法或者装置不仅包括所明确记载的要素，而且还包括没有明确列出的其他要素，或者是还包括为实施方法或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个......”限定的要素，并不排除在包括该要素的方法或者装置中还存在另外的相关要素(例如方法中的步骤或者装置中的单元，例如的单元可以是部分电路、部分处理器、部分程序或软件等等)。
本文中术语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，U和/或W，可以表示：单独存在U，同时存在U和W，单独存在W这三种情况。另外，本文中术语“至少一种”表示多种中的任意一种或多种中的至少两种的任意组合，例如，包括U、W、V中的至少一种，可以表示包括从U、W和V构成的集合中选择的任意一个或多个元素。
在DFT专业领域中，为提升芯片测试覆盖率以及减少测试向量，测试点分析和插入是一种业界广泛应用的新颖的DFT计技术，分为用于控制的测试点和用于观察的测试点，业界DFT供应商皆采用同一种电路架构。但是其用于观察家测试点的电路架构存在以下缺点：
1、额外新增逻辑电路面积；考虑到芯片的面积限制，一般会控制芯片上用于观察的测试点的数量在一定范围之内。如果能减少额外新增逻辑电路面积，则意味着可以加入更多的用于观察的测试点；
2、测试点分析和插入都基于尚未串入扫描链的Pre-DFT网表进行分析，将新增逻辑电路的扫描单元加入后再串入扫描链；虽可在已串好扫描链的Post-DFT网表上进行分析，但须将已有扫描链破坏后并重组，其流程相当复杂。故在Post-DFT网表基础上再次插入用于观察的测试点很难实现。
图1为相关技术中不可控的测试点和不可观察的测试点的电路架构图，如图1所示，或门101的第一输入端连接高电平Vcc；或门101的第二输入端连接不可观察的故障电路102；或门101的输出端连接不可控电路103；其中，或门的第二输入端与不可观察的故障电路102之间设置有用于观察的测试点10；或门101的输出端与不可控电路103之间设置有用于控制的测试点11。
图2为相关技术中用于观察测试点的电路架构图，如图2所示，逻辑锥201(待观察的测试点1)和逻辑锥202(待观察的测试点2)分别连接两输入异或门XOR2 203的第一输入端和第二输入端；异或门203的输出端连接与门204的第一输入端；与门204的第二输入端连接测试使能信号test_point_en；与门204的输出端连接新增扫描单元205的D引脚。可以看出，针对每一组测试点都会新增一颗扫描单元和一颗两输入与门组合逻辑AND2。
图3为相关技术中用于观察插入测试电路的测试点的电路架构示意图，如图3所示，对于测试电路中包括扫描单元FUNC_reg_0_301至FUNC_reg_2_303的扫描链中，由于测试点OP1、OP2和OP3的插入，新增加的逻辑电路包括1个XOR2：DFT_obs_xor2_0_304；2个两输入与门AND2：DFT_obs_and2_0_305、DFT_obs_and2_1_306以及2个扫描寄存器SDFF：DFT_obs_tp_reg_0_307，DFT_obs_tp_reg_1_308。
其中，OP2和OP3分别连接DFT_obs_xor2_0_304的第一输入端和第二输入端；DFT_obs_xor2_0_304的输出端连接DFT_obs_and2_1_306的第一输入端；DFT_obs_and2_1_306的第二输入端连接测试数据寄存器(Test Data Register，TDR)的输出端；DFT_obs_and2_1_306的输出端连接DFT_obs_tp_reg_1_308的D引脚；DFT_obs_tp_reg_1_308的Q引脚连接FUNC_reg_2_303的扫描数据引脚SD；FUNC_reg_2_303的Q引脚作为scan_out(扫描输出信号)作为输出引脚输出给通用输入输出(General-Purpose Input/Output，GPIO)；DFT_obs_tp_reg_1_308的SD引脚连接DFT_obs_tp_reg_0_307的Q引脚；DFT_obs_and2_0_305的第一输入端和第二输入端分别连接OP1和TDR；DFT_obs_and2_0_305的输出端连接DFT_obs_tp_reg_0_307的D引脚；DFT_obs_tp_reg_0_307的SD引脚连接FUNC_reg_1_302的Q引脚；FUNC_reg_1_302的SD引脚连接FUNC_reg_0_301的Q引脚；FUNC_reg_0_301的SD引脚作为输入引脚连接scan_in(扫描输入信号)；每一扫描单元的扫描使能引脚SE均连接扫描使能信号scan_en；每一扫描单元的时钟信号引脚CK均连接扫描时钟信号scan_clk。
通过图3可以看出：
1、有三个用于观察的测试点OP1、OP2和OP3，其中，OP2与OP3通过XOR2共用。
新增逻辑电路包含：1个XOR2：DFT_obs_xor2_0_304；2个AND2:DFT_obs_and2_0_305、DFT_obs_and2_1_306；以及2个SDFF：DFT_obs_tp_reg_0_307、DFT_obs_tp_reg_1_308。
现假设不共用用于观察的测试点数量为N，共用用于观察的测试点需要插入XOR2逻辑电路数量为M，那么新增逻辑电路数量可用公式表述为：QXOR2＝M；QAND2＝(N+M)；QSDFF＝(N+M)；其中，QXOR2表示新增XOR2的数量；QAND2表示新增AND2的数量；QSDFF表示新增SDFF的数量。
2、新增逻辑电路SDFF需要串入扫描链，将会破坏已有扫描链架构后并重组。如图3中，需要破坏扫描链中的扫描单元FUNC_reg_1_302与FUNC_reg_2_303之间的连接，将DFT_obs_tp_reg_0_307和DFT_obs_tp_reg_1_308插入FUNC_reg_1_302与FUNC_reg_2_303之间。
基于上述新增逻辑电路面积的新增情况，本申请实施例提供了一种用于观察插入测试电路的测试点的电路，所述测试电路中的每一扫描链中包括至少一个扫描单元；所述用于观察插入测试电路的测试点的电路400包括：至少一个数据选择器401和控制电路402；所述至少一个数据选择器401与从所述至少一个扫描单元中选择的至少一个复用扫描单元403一一对应；
所述控制电路402串联连接在所述至少一个复用扫描单元所在的扫描链中，所述控制电路402的第一控制输出端与每一所述数据选择器的控制输入端连接；所述控制电路402的第二控制输出端与每一所述复用扫描单元的扫描使能端连接；所述控制电路402，用于生成用于控制每一所述数据选择器的第一控制信号和用于控制每一所述复用扫描单元的第二控制信号；
每一所述数据选择器的第一输入端连接对应的测试点；每一所述数据选择器的第二输入端连接所述扫描链中对应的复用扫描单元的前一扫描单元的输出端或所述控制电路的输出端；每一所述数据选择器的输出端连接对应的所述复用扫描单元的扫描数据端；每一所述数据选择器，用于接收并响应于所述第一控制信号，选择所述数据选择器自身的输出端与自身的第一输入端或第二输入端接通；
每一所述复用扫描单元，用于接收并响应于所述第二控制信号使能或关断所述复用扫描单元自身，使得能够通过与所述扫描链的扫描输出端观察插入的测试点。
可以理解的是，控制电路402可以与至少一个复用扫描单元处于同一扫描链，控制电路402也可以位于新的扫描链中。
在一些可能的实施中，控制电路402可以串联连接在至少一个复用扫描单元所在的扫描链的第一个扫描单元的前端，即，在第一个扫描单元之前插入控制电路402；控制电路402也可以串联连接在至少一个复用扫描单元所在的扫描链的中间两个扫描单元之间或最后一个扫描单元的后端。
在一些实施方式中，控制电路402的输入端连接通用输入输出接口的输入引脚；所述控制电路402的输出端连接所述扫描链中的第一个扫描单元的扫描数据引脚或第一个数据选择器的第二输入端；
或者，所述控制电路402的输入端连接所述扫描链中目标扫描单元的输出引脚；所述控制电路402的输出端连接所述目标扫描单元的下一扫描单元的扫描数据引脚或下一数据选择器的第二输入端；
或者，所述控制电路402的输入端连接所述扫描链中目标复用扫描单元的输出引脚；所述控制电路402的输出端连接所述目标复用扫描单元的下一扫描单元的扫描数据引脚或下一数据选择器的第二输入端。
这里，扫描链中的目标扫描单元和目标地复用扫描单元是指根据控制电路402在扫描链中的插入位置确定的。例如，对于由依次连接的扫描单元1、扫描单元2、扫描单元3、复用扫描单元1、复用扫描单元2、扫描单元4和扫描单元5、扫描单元6组成的扫描链，在需要将控制电路402插入扫描单元3与复用扫描单元1之间的位置的情况下，目标扫描单元为扫描单元3；在需要将控制电路402插入复用扫描单元2与扫描单元4之间的位置的情况下，目标复用扫描单元为复用扫描单元2。
在一些可能的实施方式中，至少一个复用扫描单元403可以是同一个扫描链中的扫描单元。
可以理解的是，通过控制数据选择器的控制输入端的信号处于高电平或低电平，可以使得数据选择器选择自身的第一输入端或第二输入端输出。在一个示例中，当数据选择器的控制输入端的信号处于高电平时，数据选择器选择自身的第二输入端输出(与对应的复用扫描单元的前一复用扫描单元的Q引脚输出端或控制电路的第一输出端连接)；当数据选择器的控制输入端的信号处于低电平时，数据选择器选择自身的第一输入端输出(与测试点连接)。
在一种实施方式中，控制电路402生成第一控制信号和第二控制信号，可以是研发人员通过在电子设计自动化设计(Electronics Design Automation，EDA)软件中进行输入操作(程序编写)输入脚本文件，EDA响应输入操作获取脚本文件，并运行脚本文件以通过控制电路402生成第一控制信号和第二控制信号。
在一些实施方式中，控制电路402可以包括至少两个扫描单元。
本申请实施例中，通过控制电路生成第一控制信号和第二控制信号，至少一个数据选择器接收并响应第一控制信号，选择所述数据选择器自身的输出端与自身的第一输入端或第二输入端接通；至少一个复用扫描单元接收并响应第二控制信号使能或关断复用扫描单元自身，使得能够通过与所述扫描链的扫描输出端连接的第二组合逻辑电路的输出端观察插入的测试点。由于至少一个复用扫描单元为测试电路中的逻辑电路，因此，不需要针对每一测试点新增一颗扫描单元，即，不需要额外新增逻辑电路面积，而且不需要将新增逻辑电路串入扫描链，避免了在将新增逻辑电路串入扫描链的过程中，须将已有扫描链破坏后并重组的过程，流程比较简单，容易实现。
图5为本申请实施例提供的另一种用于观察插入测试电路的测试点的电路组成结构示意图，如图5所示，所述测试电路中的每一扫描链中包括至少一个扫描单元；所述用于观察插入测试电路的测试点的电路500包括：至少一个数据选择器501、第一控制电路502和第二控制电路503；所述至少一个数据选择器501与从所述至少一个扫描单元中选择的至少一个复用扫描单元504一一对应；
所述第二控制电路503的输出端连接所述第一控制电路502的输入端；
所述第二控制电路503的控制输出端连接每一所述复用扫描单元的扫描使能端；所述第一控制电路502的控制输出端连接每一所述数据选择器的控制输入端；
所述第二控制电路503的输入端和所述第一控制电路502的输出端分别对应以下连接之一：
所述第二控制电路503的输入端连接所述通用输入输出接口的输入引脚；所述第一控制电路的输出端连接所述扫描链中的第一个扫描单元的扫描数据引脚或第一个数据选择器的第二输入端；
所述第二控制电路503的输入端连接所述扫描链中目标扫描单元的输出引脚；所述第一控制电路502的输出端连接所述目标扫描单元的下一扫描单元的扫描数据引脚或下一数据选择器的第二输入端；
所述第二控制电路503的输入端连接所述扫描链中目标复用扫描单元的输出引脚；所述第一控制电路的输出端连接所述目标复用扫描单元的下一扫描单元的扫描数据引脚或下一数据选择器的第二输入端；每一所述数据选择器的第一输入端连接对应的测试点；每一所述数据选择器的第二输入端连接所述扫描链中对应的复用扫描单元的前一扫描单元的输出端或所述控制电路的输出端；每一所述数据选择器的输出端连接对应的所述复用扫描单元的扫描数据端；每一所述数据选择器，用于接收并响应于所述第一控制信号，选择所述数据选择器自身的输出端与自身的第一输入端或第二输入端接通；
每一所述复用扫描单元，用于接收并响应于所述第二控制信号使能或关断所述复用扫描单元自身，使得能够通过与所述扫描链的扫描输出端观察插入的测试点。
可以理解的是，第一控制电路502和第二控制电路503在扫描链中的插入位置至少存在以下两种情况：
(1)第一控制电路502和第二控制电路503位于扫描的起始位置；
第一控制电路502和第二控制电路503位于新的扫描链或位于复用扫描单元所在的扫描链的第一个扫描单元或第一个数据选择器(对应第一个复用扫描单元)的前面。
(2)第一控制电路502和第二控制电路503位于扫描链的中间位置或结束位置；
在目标扫描单元或目标复用扫描单元为扫描链的中间位置的情况下，第一控制电路502和第二控制电路503位于扫描链的中间位置；在目标扫描单元或目标复用扫描单元为扫描链的结束位置的情况下，第一控制电路502和第二控制电路503位于扫描链的结束位置。
第一控制电路502和第二控制电路503位于复用扫描单元所在的扫描链中目标扫描单元或目标复用扫描单元的后面。
本申请实施例中，通过第一控制电路生成第一控制信号；通过第二控制电路生成第二控制信号，至少一个数据选择器接收并响应第一控制信号，选择所述数据选择器自身的输出端与自身的第一输入端或第二输入端接通；至少一个复用扫描单元接收并响应第二控制信号使能或关断复用扫描单元自身，使得能够通过与所述扫描链的扫描输出端连接的第二组合逻辑电路的输出端观察插入的测试点。
图6为本申请实施例提供的又一种用于观察插入测试电路的测试点的电路组成结构示意图，如图6所示，所述测试电路中的每一扫描链中包括至少一个扫描单元；所述用于观察插入测试电路的测试点的电路600包括：至少一个数据选择器601、第一控制电路602和第二控制电路603；所述第一控制电路602包括第一控制单元6021、第一与门电路6022和第一或门电路6023；所述至少一个数据选择器601与从所述至少一个扫描单元中选择的至少一个复用扫描单元604一一对应；
所述第二控制电路603的控制输出端连接每一所述复用扫描单元的扫描使能端；
所述第二控制电路603的输出端连接所述第一控制单元6021的输入端；
所述第二控制电路603的输入端与所述第一控制单元6021的输出端分别对应以下连接之一：
所述第二控制电路603的输入端连接所述通用输入输出接口的输入引脚；所述第一控制单元6021的输出端连接所述扫描链中的第一个扫描单元的扫描数据引脚或第一个数据选择器的第二输入端；
所述第二控制电路603的输入端连接所述扫描链中目标扫描单元的输出引脚；所述第一控制单元6021的输出端连接所述目标扫描单元的下一扫描单元的扫描数据引脚或下一数据选择器的第二输入端；
所述第二控制电路603的输入端连接所述扫描链中目标复用扫描单元的输出引脚；所述第一控制单元6021的输出端连接所述目标复用扫描单元的下一扫描单元的扫描数据引脚或下一数据选择器的第二输入端；所述第一控制单元6021的输出端连接所述第一与门电路6022的第一输入端；所述第一与门电路6022的第二输入端连接测试数据寄存器的输出端；所述第一与门电路6022的输出端连接所述第一或门电路6023的第一输入端；所述第一或门电路6023的第二输入端连接扫描使能信号；所述第一或门电路6023的输出端连接每一所述数据选择器的控制输入端连接；
所述第一控制单元6021，用于向所述第一与门电路提供用于控制所述数据选择器的第一逻辑信号；
所述第一与门电路6022，用于对所述第一逻辑信号和所述测试数据寄存器输出的逻辑测试使能信号进行逻辑与运算，得到第二逻辑信号；
所述第一或门电路6023，用于对所述第二逻辑信号和所述扫描使能信号进行逻辑或运算，得到所述第一控制信号；
所述第二控制电路603，用于生成所述第二控制信号；
每一所述数据选择器的第一输入端连接对应的测试点；每一所述数据选择器的第二输入端连接所述扫描链中对应的复用扫描单元的前一扫描单元的输出端或所述控制电路的输出端；每一所述数据选择器的输出端连接对应的所述复用扫描单元的扫描数据端；每一所述数据选择器，用于接收并响应于所述第一控制信号，选择所述数据选择器自身的输出端与自身的第一输入端或第二输入端接通；
每一所述复用扫描单元，用于接收并响应于所述第二控制信号使能或关断所述复用扫描单元自身，使得能够通过与所述扫描链的扫描输出端观察插入的测试点。
本申请实施例中，通过第一控制单元、第一与门电路和第一或门电路可以生成第一控制信号；通过第二控制电路生成第二控制信号，至少一个数据选择器接收并响应第一控制信号，选择所述数据选择器自身的输出端与自身的第一输入端或第二输入端接通；至少一个复用扫描单元接收并响应第二控制信号使能或关断复用扫描单元自身，使得能够通过与所述扫描链的扫描输出端连接的第二组合逻辑电路的输出端观察插入的测试点。
图7为本申请实施例提供的另一种用于观察插入测试电路的测试点的电路组成结构示意图，如图7所示，所述测试电路中的每一扫描链中包括至少一个扫描单元；所述用于观察插入测试电路的测试点的电路700包括：至少一个数据选择器701、第一控制电路702和第二控制电路703；所述第二控制电路703包括第二控制单元7031、第二与门电路7032和第二或门电路7033；所述至少一个数据选择器701与从所述至少一个扫描单元中选择的至少一个复用扫描单元704一一对应；
所述第一控制电路702的控制输出端连接每一所述数据选择器的控制输入端；所述第二控制单元7031的输出端连接所述第一控制电路702的输入端；
所述第二控制单元7031的输入端和所述第一控制电路702的输出端分别对应以下连接之一：
所述第二控制单元7031的输入端连接所述通用输入输出接口的输入引脚；所述第一控制电路702的输出端连接所述扫描链中的第一个扫描单元的扫描数据引脚或第一个数据选择器的第二输入端；
所述第二控制单元7031的输入端连接所述目标扫描单元的输出引脚；所述第一控制电路702的输出端连接所述目标扫描单元的下一扫描单元的扫描数据引脚或下一数据选择器的第二输入端；
所述第二控制单元7031的输入端连接所述目标复用扫描单元的输出引脚；所述第一控制电路702的输出端连接所述目标复用扫描单元的下一扫描单元的扫描数据引脚或下一数据选择器的第二输入端；
所述第二控制单元7031的输出端连接所述第二与门电路7032的第一输入端；所述第二与门电路7032的第二输入端连接所述测试数据寄存器的输出端；所述第二与门电路7032的输出端连接所述第二或门电路7033的第一输入端；所述第二或门电路7033的第二输入端连接所述扫描使能信号；所述第二或门电路7033的输出端连接每一所述复用扫描单元的扫描使能端；所述第二控制单元7031，用于向所述第二与门电路提供用于控制所述复用扫描单元的第三逻辑信号；
所述第二与门电路7032，用于对所述第三逻辑信号和所述测试数据寄存器输出的逻辑测试使能信号进行逻辑与运算，得到第四逻辑信号；
所述第二或门电路7033，用于对所述第四逻辑信号和所述扫描使能信号进行逻辑或运算，得到所述第二控制信号；
每一所述数据选择器的第一输入端连接对应的测试点；每一所述数据选择器的第二输入端连接所述扫描链中对应的复用扫描单元的前一扫描单元的输出端或所述控制电路的输出端；每一所述数据选择器的输出端连接对应的所述复用扫描单元的扫描数据端；每一所述数据选择器，用于接收并响应于所述第一控制信号，选择所述数据选择器自身的输出端与自身的第一输入端或第二输入端接通；
每一所述复用扫描单元，用于接收并响应于所述第二控制信号使能或关断所述复用扫描单元自身，使得能够通过与所述扫描链的扫描输出端观察插入的测试点。
在本申请实施例中，通过第一控制电路可以生成第一控制信号；通过第二控制单元、第二与门电路和第二或门电路生成第二控制信号，至少一个数据选择器接收并响应第一控制信号，选择所述数据选择器自身的输出端与自身的第一输入端或第二输入端接通；至少一个复用扫描单元接收并响应第二控制信号使能或关断复用扫描单元自身，使得能够通过与所述扫描链的扫描输出端连接的第二组合逻辑电路的输出端观察插入的测试点。
在一些可能的实施方式中，所述插入测试电路的测试点包括第1至第M测试点；所述至少一个数据选择器包括第1至第N数据选择器；所述至少一个复用扫描单元包括第1至第N复用扫描单元；M为大于等于N的正整数；在N小于M的情况下，确定存在N-M个测试点对；每一测试点对中的两个测试点共用同一数据选择器和同一扫描单元；第i数据选择器对应包括第一测试点和第二测试点的第i测试点对；i为小于等于N-M的正整数；所述电路还包括：第i异或门；
所述第i异或门的第一输入端和第二输入端分别连接所述第一测试点和所述第二测试点；所述第i异或门的输出端连接所述第i数据选择器的第一输入端；
所述第i异或门，用于对所述第一测试点和第二测试点进行异或逻辑运算，并将运算后得到的逻辑信号输出给所述第i数据选择器。
在上述实施例的基础上，本申请实施例提供了一种用于观察插入测试电路的测试点的方法，如图8所示，该方法包括：
步骤801：控制电路生成用于控制每一数据选择器的第一控制信号和用于控制每一复用扫描单元的第二控制信号；
步骤802：每一所述数据选择器接收并响应所述第一控制信号，选择所述数据选择器自身的输出端与自身的第一输入端或第二输入端接通；
步骤803：每一所述复用扫描单元接收并响应所述第二控制信号使能或关断所述复用扫描单元自身，使得能够通过所述扫描链的扫描输出端观察插入的测试点。
本申请实施例还提供了一种用于观察插入测试电路的测试点的方法，该方法包括：
步骤S901：第一控制电路生成用于控制每一所述数据选择器的第一控制信号；
步骤S902：第二控制电路生成用于控制每一所述复用扫描单元的第二控制信号；
步骤S903：每一所述数据选择器接收并响应所述第一控制信号，选择所述数据选择器自身的输出端与自身的第一输入端或第二输入端接通；
步骤S904：每一所述复用扫描单元接收并响应所述第二控制信号使能或关断所述复用扫描单元自身，使得能够通过所述扫描链的扫描输出端观察插入的测试点。
本申请实施例又提供了一种用于观察插入测试电路的测试点的方法，该方法包括：
步骤S1001：第一控制单元向第一与门电路提供用于控制每一所述数据选择器的第一逻辑信号；
步骤S1002：所述第一与门电路对所述第一逻辑信号和所述测试数据寄存器输出的逻辑测试使能信号进行逻辑与运算，得到第二逻辑信号；
步骤S1003：第一或门电路对所述第二逻辑信号和所述扫描使能信号进行逻辑或运算，得到第一控制信号；
步骤S1004：第二控制电路生成用于控制每一所述复用扫描单元的第二控制信号；
步骤S1005：每一所述数据选择器接收并响应所述第一控制信号，选择所述数据选择器自身的输出端与自身的第一输入端或第二输入端接通；
步骤S1006：每一所述复用扫描单元接收并响应所述第二控制信号使能或关断所述复用扫描单元自身，使得能够通过所述扫描链的扫描输出端观察插入的测试点。
本申请实施例再提供了一种用于观察插入测试电路的测试点的方法，该方法包括：
步骤S1101：第一控制单元向第一与门电路提供用于控制每一所述数据选择器的第一逻辑信号；
步骤S1002：所述第一与门电路对所述第一逻辑信号和测试数据寄存器输出的逻辑测试使能信号进行逻辑与运算，得到第二逻辑信号；
步骤S1003：第一或门电路对所述第二逻辑信号和所述扫描使能信号进行逻辑或运算，得到第一控制信号；
步骤S1004：第二控制单元向第二与门电路提供用于控制复用扫描单元的第三逻辑信号；
步骤S1005：第二与门电路对所述第三逻辑信号和所述测试数据寄存器输出的逻辑测试使能信号进行逻辑与运算，得到第四逻辑信号；
步骤S1006：第二或门电路对所述第四逻辑信号和所述扫描使能信号进行逻辑或运算，得到第二控制信号；
步骤S1007：每一所述数据选择器接收并响应所述第一控制信号，选择所述数据选择器自身的输出端与自身的第一输入端或第二输入端接通；
步骤S1008：每一所述复用扫描单元接收并响应所述第二控制信号使能或关断所述复用扫描单元自身，使得能够通过与所述扫描链的扫描输出端观察插入的测试点。
图9为本申请实施例提供的一种新颖的用于观察插入测试电路的测试点的电路架构示意图，如图9所示，对于测试电路中包括扫描单元FUNC_reg_0_901至FUNC_reg_2_903以及其它未在图中进行展示的扫描单元的扫描链中，由于观察测试点OP1、OP2和OP3的插入，新增加的逻辑电路包括1个XOR2：DFT_obs_xor2_0_904；2个二选一数据选择器MUX2：DFT_obs_mux2_0_905,DFT_obs_mux2_1_906；2个两输入与门AND2：DFT_obs_ctrl_and2_0_907、DFT_obs_ctrl_and2_1_908；两个或门OR2：DFT_obs_ctrl_or2_0_909、DFT_obs_ctrl_or2_1_910以及不会因为待观察的测试点的数量而改变的控制电路，控制电路由2个SDFF(DFT_obs_tp_sel_reg 911、DFT_obs_tp_en_reg 912)组成。
其中，FUNC_reg_0_901和FUNC_reg_2_902为测试电路中针对OP1、OP2和OP3的插入所选择的共用SDFF(复用SDFF)。
本申请实施例提出的用于观察插入测试电路的测试点的电路架构的思想包括：共用已有DSFF，并在共用的SDFF/SD逻辑前插入MUX2并加以控制电路。
这里，控制电路位于扫描链的第一个扫描单元的前端。其中，
通过GPIO输入的检测信号scan_in与DFT_obs_tp_en_reg 912的SD引脚连接，DFT_obs_tp_en_reg 912的Q引脚与D引脚连接，DFT_obs_tp_en_reg 912的Q引脚与DFT_obs_tp_sel_reg 911的SD引脚连接；DFT_obs_tp_sel_reg 911的Q引脚与D引脚连接；DFT_obs_tp_sel_reg 911的Q引脚连接DFT_obs_mux2_0_905的第一输入端和DFT_obs_ctrl_and2_0_907的第一输入端；DFT_obs_ctrl_and2_0_907的第二输入端连接测试数据寄存器(Test DataRegister，TDR)；DFT_obs_ctrl_and2_0_907的输出端连接DFT_obs_ctrl_or2_0_909的第一输入端；DFT_obs_ctrl_or2_0_909的第二输入端连接扫描使能信号scan_en；DFT_obs_ctrl_or2_0_909的输出端连接DFT_obs_mux2_0_905和DFT_obs_mux2_1_906的控制输入端；DFT_obs_mux2_0_905的第二输入端连接OP1；DFT_obs_mux2_0_905的输出端连接FUNC_reg_0_901的SD引脚；FUNC_reg_0_901的Q引脚与DFT_obs_mux2_1_906的第一输入端连接；DFT_obs_mux2_1_906的第二输入端连接DFT_obs_xor2_0_904的输出端；DFT_obs_xor2_0_904的第一输入端和第二输入端连接分别对应连接OP2和OP3；DFT_obs_mux2_1_906的输出端连接FUNC_reg_1_902的SD引脚；FUNC_reg_1_902的Q引脚连接FUNC_reg_2_903的SD引脚，FUNC_reg_2_903的Q引脚GPIO的输出端；
DFT_obs_tp_en_reg 912的Q引脚与DFT_obs_ctrl_and2_1_908的第一输入端连接；DFT_obs_ctrl_and2_1_908的第二输入端连接TDR；DFT_obs_ctrl_and2_1_908的输出端连接DFT_obs_ctrl_or2_1_910的第一输入端；DFT_obs_ctrl_or2_1_910的第二输入端连接scan_en；DFT_obs_ctrl_or2_1_910的输出端连接FUNC_reg_0_901和FUNC_reg_1_902的扫描使能SE引脚；FUNC_reg_2_903的SE端连接scan_en。
DFT_obs_tp_sel_reg 911和DFT_obs_tp_en_reg 912的SE引脚均与scan_en连接。且，每一扫描单元的时钟信号CK引脚均连接扫描时钟信号scan_clk；这里，TDR输出的ltest_en为逻辑测试使能Logic Test Enable信号；DFT_obs_ctrl_or2_0_909输出的控制信号为DFT_obs_tp_mux_sel；DFT_obs_ctrl_or2_1_910输出的控制信号为DFT_obs_tp_scan_en。
通过图9可知，在不共用测试点的数量为N，共用测试点需要插入异或门逻辑电路数量为M的情况下，新增逻辑电路数量可用公式表述为：QXOR2＝M；QMUX2＝(N+M)；QSDFF＝2；QAND2＝2；QOR2＝2。其中，QMUX2表示新增MUX2的数量；
本申请实施例中，复用已有扫描寄存器SDFF作为测试点捕获寄存器，不会新增扫描单元，故不会破坏已有扫描链架构。
针对用于观察插入测试电路的测试点的电路，本申请实施例可将新增逻辑电路面积减少50％以上，意味着在增加同等面积条件下，测试点的数量允许增加一倍。
14nm(纳米)芯片工艺精度的不同类型逻辑电路的面积参见下表1；
其中，SDQ表述扫描单元，V2为一种类型的封装。
通过表1可以看出，扫描单元SDQV2的逻辑电路面积最大。
对于不共用测试点的数量为N，共用测试点需要插入XOR2逻辑电路数量为M的情况，可以插入的测试点的总共数量为(N+2M)。
在N＝1000；M＝1000的情况下，现有电路架构和本申请实施例的电路架构的新增面积对比参见下表1；
方案1表示不共用测试点的数量为N，共用测试点的数量为M；测试点的总共数量为(N+2M)。
方案2表示不共用测试点的数量为0，共用测试点的数量为(N+2M)，测试点的总共数量仍然为(N+2M)。
可以得出，对现有电路架构来说，方案1优于方案2，其新增面积为3363um^2；其原因是方案2增加SDFF以及AND2的面积要大于方案1XOR的面积。
对本申请实施例的电路架构来说，方案2优于方案1，其面积为1385um^2；其原因是方案2新增MUX2的面积要稍小于方案1XOR2的面积。
本申请实施例电路架构方案2优于现有电路架构所新增逻辑电路面积，现有电路架构与本申请实施例电路架构的新增面积对比，本申请实施例电路架构方案2的新增面积增加相比现有电路架构方案1的新增面积减少50％以上。
图10为本申请实施例提供的一种用于观察插入测试电路的测试点的电路框架及对应的功能模式时序图，如图10所示，一种用于观察插入测试电路的测试点的电路框架与图9所示的电路相同；可以看出，在TDR输出的Itest_en为0的情况下，DFT_obs_ctrl_and2_1_1008的输出为逻辑0；同时由于scan_en也为0，因此，DFT_obs_ctrl_or2_1_1010输出的DFT_obs_tp_scan_en为0，即，FUNC_reg_0_1001至FUNC_reg_2_1003的SE引脚均处于禁止使能状态下，此时，用于观察插入测试电路的测试点的电路框架工作在功能模式下。
通过图10中的功能模式时序图可以看出，在功能模式下，TDR/Itest_en、scan_en、DFT_obs_tp_scan_en均恒为逻辑0状态；并不关心DFT_obs_tp_sel_reg/Q、DFT_obs_tp_en_reg/Q和DFT_obs_tp_mux_sel的状态；FUNC_reg_0_/Q至FUNC_reg_2_/Q均恒工作在功能模式下。
图11为本申请实施例提供的一种用于观察插入测试电路的测试点的电路框架及对应的扫描测试模式时序图，如图11所示，一种用于观察插入测试电路的测试点的电路框架与图9所示的电路相同；在TDR/ltest_en＝1的情况下，电路进入扫描测试模式，扫描测试模式分为移位模式以及捕获模式，其原理如下：
A)DFT_obs_tp_en_reg 1112、DFT_obs_sel_reg 1111为控制寄存器，分别控制复用扫描单元FUNC_reg_0_1101和FUNC_reg_1_1102的SE引脚与SD引脚的值，从而实现是否捕获观察测试点的值。
当DFT_obs_tp_scan_en＝1时，FUNC_reg_0_1101、FUNC_reg_1_1102被使能，将会捕获SD引脚的值；
当DFT_obs_tp_mux_sel＝0时，FUNC_reg_0_1101、FUNC_reg_1_1102将会分别对应捕获DFT_obs_mux2_0_1105、DFT_obs_mux2_1_1106的0引脚上的值，即观察测试点OP1、OP2和OP3的值。
B)scan_en的值、DFT_obs_tp_en_reg 1112的输出值，DFT_obs_sel_reg 1111的输出值的不同组合可实现不同目的：
当scan_en＝1时，工作于移位模式，FUNC_reg_0_1101、FUNC_reg_1_1102将会从前一级扫描单元的Q引脚来捕获值，保持移位；
当scan_en＝0，并且DFT_obs_tp_en_reg 1112的输出值为0时，FUNC_reg_0_1101、FUNC_reg_1_1102的SE引脚均为逻辑0，电路工作在捕获模式，且FUNC_reg_0_1101、FUNC_reg_1_1102将会从各自的D引脚捕获逻辑值，观察测试点处于禁止状态。
当scan_en＝0，并且DFT_obs_tp_en_reg 1112的输出值为1，DFT_obs_tp_sel_reg1111的输出值为0时，电路工作在捕获模式，FUNC_reg_0_1101、FUNC_reg_1_1102将会从DFT_obs_mux2_0_1105的0引脚捕获值，观察测试点处于使能状态。正是该模式实现观察测试点捕获。
C)DFT_obs_tp_sel_reg 1111、DFT_obs_tp_en_reg 1112皆需串入扫描链。自动测试向量生成(Automatic Test Pattern Generation，ATPG)会依据算法在以为模式下自行推导向量去对观察测试点实现测试。
若需要禁止观察测试点，可通过执行ATPG命令：add_atpg_constraints 0DFT_obs_tp_en_reg/Q实现控制。
通过图11中的扫描测试模式时序图可以看出，在扫描测试模式下，TDR/Itest_en恒为逻辑1；scan_en在移位模式下为1，在捕获模式下为0；DFT_obs_tp_en_reg 1112的输出信号DFT_obs_tp_en_reg/Q和DFT_obs_tp_sel_reg 1111的输出信号DFT_obs_tp_sel_reg/Q在scan_clk的第五个时钟周期均处于ATPG控制状态，在其它移位模式下为移位状态；在移位模式下，DFT_obs_tp_scan_en和DFT_obs_tp_mux_sel均为逻辑1；在捕获模式下，DFT_obs_tp_scan_en为1，DFT_obs_tp_mux_sel为0；FUNC_reg_0_1101至FUNC_reg_2_1103在scan_clk的前四个时钟周期处于移位状态，从第五个时钟周期处于移位值状态，从第六个时钟周期FUNC_reg_0_1101和FUNC_reg_1_1102分别开始捕获自身D或SD引脚的值；从第六个时钟周期FUNC_reg_2_1103开始捕获自身D引脚的值。
图12为本申请实施例提供的扫描测试移位模式下实现扫描链移位的数据流和时序图，如图12所示，用于观察插入测试电路的测试点的电路框架与图8所示的电路相同，扫描测试模式时序图与图11相同，其中，扫描链移位的数据流为：检测信号scan_in从DFT_obs_tp_en_reg 1212的SD引脚输入，从DFT_obs_tp_en_reg 1212的Q引脚输出给DFT_obs_tp_sel_reg 1211的SD引脚；从DFT_obs_tp_sel_reg 1211的Q引脚输出经DFT_obs_mux2_0_1205的1引脚进入FUNC_reg_0_1201的SD引脚；经FUNC_reg_0_1201的Q引脚输出经DFT_obs_mux2_1_1206的引脚1进入FUNC_reg_1_1202的SD引脚；经FUNC_reg_1_1202的Q引脚进入FUNC_reg_2_1203的SD引脚，经FUNC_reg_2_1203的Q引脚将扫描输出信号scan_out输出。
可以看出，在移位模式下，TDR/Itest_en为逻辑1；scan_en为1，DFT_obs_tp_mux_sel和DFT_obs_tp_scan_en也为1。
图13为本申请实施例提供的观察测试点捕获模式下的实现观察测试点捕获的数据流和时序图，如图13所示，用于观察插入测试电路的测试点的电路框架与图9所示的电路相同，观察测试点捕获的数据流为：OP1通过DFT_obs_mux2_0_1305的0引脚进入FUNC_reg_0_1301的SD引脚，经FUNC_reg_0_1301的Q引脚输出；OP2和OP3经过DFT_obs_xor2_0_1304的输入引脚输入，经DFT_obs_xor2_0_1304的输出端输出给DFT_obs_mux2_1_1306的0引脚，DFT_obs_mux2_1_1306的输出端经FUNC_reg_1_1302的SD引脚输入。
在观察测试点捕获的模式下的时序图中，TDR/Itest_en恒为逻辑1；scan_en在移位模式下为1，在捕获模式下为0；DFT_obs_tp_en_reg 1312的输出信号DFT_obs_tp_en_reg/Q在scan_clk的第五个时钟周期均被ATPG控制为1，DFT_obs_tp_sel_reg 1311的输出信号DFT_obs_tp_sel_reg/Q在scan_clk的第五个时钟周期均被ATPG控制为0；在其它移位模式下为移位状态；在移位模式下，DFT_obs_tp_scan_en和DFT_obs_tp_mux_sel均为逻辑1；在捕获模式下，DFT_obs_tp_scan_en为1，DFT_obs_tp_mux_sel为0；FUNC_reg_0_1301至FUNC_reg_2_1303在scan_clk的前四个时钟周期处于移位状态，从第五个时钟周期处于移位值状态，从第六个时钟周期FUNC_reg_0_1301开始捕获OP1的值；FUNC_reg_1_1302开始捕获OP2和OP3的值；从第六个时钟周期FUNC_reg_2_1303开始捕获自身D引脚的值。
可以看出，在观察测试点捕获的模式下，TDR/Itest_en为逻辑1；scan_en为0，DFT_obs_tp_sel_reg 1311的输出端为0，DFT_obs_tp_en_reg 1312的输出端为1；DFT_obs_tp_mux_sel为0、DFT_obs_tp_scan_en为1。
图14为本申请实施例提供的观察测试点捕获模式下禁止测试点捕获的数据流及时序图，如图14所示，用于观察插入测试电路的测试点的电路框架与图9所示的电路相同；观察测试点捕获模式下禁止测试点捕获的数据的实现方式是将DFT_obs_tp_en_reg 1412的输出信号由观察点捕获模式下的1改为0，则DFT_obs_tp_scan_en信号也由1变为0，如此，FUNC_reg_0_1401和FUNC_reg_1_1402均未被使能，此时，FUNC_reg_0_1401至FUNC_reg_2_1403均捕获各自的D引脚的值。
图14中的时序图和图13的时序图的区别在于，从第五个时钟周期开始，由于ATPG控制DFT_obs_tp_en_reg 1412的输出信号DFT_obs_tp_en_reg/Q被设置为0，DFT_obs_tp_scan_en也在捕获阶段由1变为0，而不关心DFT_obs_tp_sel_reg 1411的输出信号DFT_obs_tp_sel_reg/Q和DFT_obs_tp_mux_sel的状态。
上面结合附图对本申请的实施例进行了描述，但是本申请并不局限于上述的实施方式，上述的实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本申请的启示下，在不脱离本申请宗旨和权利要求所保护的范围情况下，还可做出很多形式，这些均属于本申请的保护之内。
本申请所提供的各方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。
本申请所提供的各产品实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的产品实施例。
本申请所提供的各方法或移相器实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或电路实施例。
Claims (9)
1.一种用于观察插入测试电路的测试点的电路，其特征在于，所述测试电路中的每一扫描链中包括至少一个扫描单元；所述电路包括：至少一个数据选择器和控制电路；所述至少一个数据选择器与从所述至少一个扫描单元中选择的至少一个复用扫描单元一一对应；
所述控制电路串联连接在所述至少一个复用扫描单元所在的扫描链中，所述控制电路包括第一控制电路和第二控制电路；所述第一控制电路的控制输出端与每一所述数据选择器的控制输入端连接；所述第二控制电路的控制输出端与每一所述复用扫描单元的扫描使能端连接；所述第二控制电路的输出端连接所述第一控制电路的输入端；所述第一控制电路，用于生成用于控制每一所述数据选择器的第一控制信号；所以第二控制电路，用于生成用于控制每一所述复用扫描单元的第二控制信号；
每一所述数据选择器的第一输入端连接对应的测试点；每一所述数据选择器的第二输入端连接所述扫描链中对应的复用扫描单元的前一扫描单元的输出端或所述控制电路的输出端；每一所述数据选择器的输出端连接对应的所述复用扫描单元的扫描数据端；每一所述数据选择器，用于接收并响应于所述第一控制信号，选择所述数据选择器自身的输出端与自身的第一输入端或第二输入端接通；
每一所述复用扫描单元，用于接收并响应于所述第二控制信号使能或关断所述复用扫描单元自身，使得能够通过所述扫描链的扫描输出端观察插入的测试点。
2.根据权利要求1所述的电路，其特征在于，所述控制电路的输入端连接通用输入输出接口的输入引脚；所述控制电路的输出端连接所述扫描链中的第一个扫描单元的扫描数据引脚或第一个数据选择器的第二输入端；
或者，所述控制电路的输入端连接所述扫描链中目标扫描单元的输出引脚；所述控制电路的输出端连接所述目标扫描单元的下一扫描单元的扫描数据引脚或下一数据选择器的第二输入端；
或者，所述控制电路的输入端连接所述扫描链中目标复用扫描单元的输出引脚；所述控制电路的输出端连接所述目标复用扫描单元的下一扫描单元的扫描数据引脚或下一数据选择器的第二输入端。
3.根据权利要求2所述的电路，其特征在于，所述第二控制电路的输入端和所述第一控制电路的输出端分别对应以下连接之一：所述第二控制电路的输入端连接所述通用输入输出接口的输入引脚；所述第一控制电路的输出端连接所述扫描链中的第一个扫描单元的扫描数据引脚或第一个数据选择器的第二输入端；
所述第二控制电路的输入端连接所述扫描链中目标扫描单元的输出引脚；所述第一控制电路的输出端连接所述目标扫描单元的下一扫描单元的扫描数据引脚或下一数据选择器的第二输入端；
所述第二控制电路的输入端连接所述扫描链中目标复用扫描单元的输出引脚；所述第一控制电路的输出端连接所述目标复用扫描单元的下一扫描单元的扫描数据引脚或下一数据选择器的第二输入端。
4.根据权利要求3所述的电路，其特征在于，所述第一控制电路包括第一控制单元、第一与门电路和第一或门电路；
所述第一控制单元的输入端连接所述第二控制电路的输出端；
所述第一控制单元的输出端连接以下之一：所述第一个扫描单元的扫描数据引脚、所述第一个数据选择器的第二输入端、所述目标扫描单元的下一扫描单元的扫描数据引脚、所述目标扫描单元的下一数据选择器的第二输入端、所述目标复用扫描单元的下一扫描单元的扫描数据引脚、所述目标复用扫描单元的下一数据选择器的第二输入端；
所述第一控制单元的输出端连接所述第一与门电路的第一输入端；所述第一与门电路的第二输入端连接测试数据寄存器的输出端；所述第一与门电路的输出端连接所述第一或门电路的第一输入端；所述第一或门电路的第二输入端连接扫描使能信号；所述第一或门电路的输出端连接每一所述数据选择器的控制输入端；
所述第一控制单元，用于向所述第一与门电路提供用于控制所述数据选择器的第一逻辑信号；
所述第一与门电路，用于对所述第一逻辑信号和所述测试数据寄存器输出的逻辑测试使能信号进行逻辑与运算，得到第二逻辑信号；
所述第一或门电路，用于对所述第二逻辑信号和所述扫描使能信号进行逻辑或运算，得到所述第一控制信号。
5.根据权利要求4所述的电路，其特征在于，所述第二控制电路包括第二控制单元、第二与门电路和第二或门电路；
所述第二控制单元的输入端连接以下之一：所述通用输入输出接口的输入引脚、所述目标扫描单元的输出引脚、所述目标复用扫描单元的输出引脚；
所述第二控制单元的输出端连接所述第一控制电路的输入端；
所述第二控制单元的输出端连接所述第二与门电路的第一输入端；所述第二与门电路的第二输入端连接所述测试数据寄存器的输出端；所述第二与门电路的输出端连接所述第二或门电路的第一输入端；所述第二或门电路的第二输入端连接所述扫描使能信号；所述第二或门电路的输出端连接每一所述复用扫描单元的扫描使能端；
所述第二控制单元，用于向所述第二与门电路提供用于控制所述复用扫描单元的第三逻辑信号；
所述第二与门电路，用于对所述第三逻辑信号和所述测试数据寄存器输出的逻辑测试使能信号进行逻辑与运算，得到第四逻辑信号；
所述第二或门电路，用于对所述第四逻辑信号和所述扫描使能信号进行逻辑或运算，得到所述第二控制信号。
6.根据权利要求1至5任一项所述的电路，其特征在于，所述插入测试电路的测试点包括第1至第M测试点；所述至少一个数据选择器包括第1至第N数据选择器；所述至少一个复用扫描单元包括第1至第N扫描单元；M为大于等于N的正整数；在N小于M的情况下，确定存在N-M个测试点对；每一测试点对中的两个测试点共用同一数据选择器和同一扫描单元；第i数据选择器对应包括第一测试点和第二测试点的第i测试点对；i为小于等于N-M的正整数；所述电路还包括：第i异或门；
所述第i异或门的第一输入端和第二输入端分别连接所述第一测试点和所述第二测试点；所述第i异或门的输出端连接所述第i数据选择器的第一输入端；
所述第i异或门，用于对所述第一测试点和第二测试点进行异或逻辑运算，并将运算后得到的逻辑信号输出给所述第i数据选择器。
7.根据权利要求1至5任一项所述的电路，其特征在于，所述控制电路包括至少两个扫描单元。
8.一种用于观察插入测试电路的测试点的方法，其特征在于，包括：
控制电路中的第一控制电路生成用于控制每一数据选择器的第一控制信号；所述控制电路中的第二控制电路生成用于控制每一复用扫描单元的第二控制信号；
每一所述数据选择器接收并响应所述第一控制信号，选择所述数据选择器自身的输出端与自身的第一输入端或第二输入端接通；
每一所述复用扫描单元接收并响应所述第二控制信号使能或关断所述复用扫描单元自身，使得能够通过扫描链的扫描输出端观察插入的测试点。
9.根据权利要求8所述的方法，其特征在于，所述第一控制电路包括第一控制单元、第一与门电路和第一或门电路；所述第一控制电路生成用于控制每一数据选择器的第一控制信号，包括：
所述第一控制单元向所述第一与门电路提供用于控制每一所述数据选择器的第一逻辑信号；
所述第一与门电路对所述第一逻辑信号和测试数据寄存器输出的逻辑测试使能信号进行逻辑与运算，得到第二逻辑信号；
所述第一或门电路对所述第二逻辑信号和扫描使能信号进行逻辑或运算，得到所述第一控制信号。
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| Application Number | Priority Date | Filing Date | Title |
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| CN202111437414.7A CN114217204B (zh) | 2021-11-29 | 2021-11-29 | 一种用于观察插入测试电路的测试点的电路和方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202111437414.7A CN114217204B (zh) | 2021-11-29 | 2021-11-29 | 一种用于观察插入测试电路的测试点的电路和方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN114217204A CN114217204A (zh) | 2022-03-22 |
| CN114217204B true CN114217204B (zh) | 2024-06-07 |
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ID=80698867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202111437414.7A Active CN114217204B (zh) | 2021-11-29 | 2021-11-29 | 一种用于观察插入测试电路的测试点的电路和方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN114217204B (zh) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| CN112345925A (zh) * | 2020-10-30 | 2021-02-09 | 上海兆芯集成电路有限公司 | 扫描链控制电路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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2021
- 2021-11-29 CN CN202111437414.7A patent/CN114217204B/zh active Active
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| Publication number | Priority date | Publication date | Assignee | Title |
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| Publication number | Publication date |
|---|---|
| CN114217204A (zh) | 2022-03-22 |
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