CN111443274B - 电路测试系统及电路测试方法 - Google Patents

Abstract

本公开内容涉及一种电路测试系统及电路测试方法。电路测试系统包含控制电路、接口电路、扫描链电路及待测电路。控制电路电性连接于测试机台，且用以接收扫描控制信号。接口电路电性连接于控制电路、测试机台、扫描链电路及待测电路。在扫描控制信号处于第一电平时，控制电路用以控制接口电路将扫描链电路导通至测试机台，以将测试机台传来的扫描测试信号传送给扫描链电路。在扫描控制信号处于第二电平时，控制电路用以控制接口电路将待测电路导通至测试机台，以将待测电路产生的响应信号传递至测试机台。

Description

电路测试系统及电路测试方法

技术领域

本公开公开内容关于一种电路测试系统，特别是能从测试机台接收测试信号，以判断待测电路是否异常的技术。

背景技术

扫描链(Scan chain)是一种可测试性设计(Design for Testability，DFT)的实现方式，通过在集成电路中配置多个寄存器，以对集成电路的各个区域进行检测，判断是否出现异常。然而，扫描链之技术并无法测试到集成电路上的所有区域，因此仍有改良的空间。

发明内容

本公开内容之一实施方式为一种电路测试系统，包含控制电路、接口电路、扫描链电路及待测电路。控制电路电性连接于测试机台，且接收扫描控制信号。接口电路电性连接于控制电路、测试机台、扫描链电路及待测电路。扫描控制信号处于第一电平时，控制电路控制接口电路将扫描链电路导通至测试机台，以将测试机台传来的扫描测试信号传送给扫描链电路。扫描控制信号处于第二电平时，控制电路用以控制接口电路将待测电路导通至测试机台，以将待测电路产生的响应信号传递至测试机台。

附图说明

图1为本公开内容所应用之微芯片示意图。

图2为本公开内容部分实施例的电路测试系统示意图。

图3为本公开内容部分实施例的电路测试系统波形图。

图4A、图4B、图4C为本公开内容之实施例的开关电路示意图。

图5为本公开内容部分实施例的电路测试方法流程图。

图6为本公开内容部分实施例的电路测试系统示意图。

图7、图8为本公开内容部分实施例的电路测试系统波形图。

图9A至图9C为本公开内容部分实施例的开关电路示意图。

图10为本公开内容部分实施例的电路测试方法流程图。

具体实施方式

请参阅图1所示，是本公开内容所应用之微芯片示意图。在部分实施例中，本公开内容的电路测试方法是用于检测微芯片中之电路。如图1所示，微芯片内包含多个待测电路C1～C3以及多个扫描单元R1～R3。扫描链技术可检测微芯片中的部分电路，而通过本公开内容之改良，则可提升检测的覆盖率(coverage)。

在通过扫描链技术进行扫描测试(Scan test)时，检测过程包含位移模式(Shift)及采集模式(Capture)。在位移模式时，测试机台会根据扫描时钟(scan clock)产生的时钟信号，将扫描测试信号逐一输入至扫描单元R1～R3的寄存器中，此种将信号随着脉冲(pulse)输入的过程称为「位移(shift)」，如图中之虚线路径所示。而在采集模式时，扫描时钟会先停止输出时钟信号，等寄存器内的信号输出至待测电路C1～C3中(如图中之实线路径)，让待测电路C1～C3进行运算后；接着测试机台再继续发送时钟信号，使待测电路C1～C3将运算结果输出到扫描单元R1～R3中的寄存器中，此种运算后将结果输出到扫描单元R1～R3的过程称为采集。

承上，在再次进入位移模式时，测试机台再次输出连续的时钟信号，同时，将新的扫描测试信号逐一输入至扫描单元R1～R3的寄存器中。此时，扫描单元R1～R3之寄存器内的运算结果会随着时钟信号输出至测试机台，判断是否与预期结果相符。然而，前述扫描测试并无法完全检测到所有的待测电路C1～C3。如图1所示，因为待测电路C1的输入端、待测电路C3的输出端皆未连接至扫描单元，因此，待测电路C1、C3将无法经由扫描链技术检测。传统扫描链测试技术若要提升待测电路C1、C3测试涵盖率，会在待测电路C1的输入端及待测电路C3的输出端上插入扫描包覆元件(San Wrapper)。扫描包覆元件的基本原理，是通过多工器在扫描模式时改变待测电路C1、C3与I/O接口电路真实工作模式(Normal Mode)的电路接线，于是电器接线变成到一群可由扫描链控制的寄存器。故此改良方法并未涵盖到所有真实工作模式下的电器连线，而且也无法解决许多输入输出接口内部电路没被完整有效测试的问题。

本公开内容能改善扫描链技术的覆盖率。请参阅图2所示，是本公开内容之部分实施例中的电路测试系统100示意图。电路测试系统100包含测试机台200、控制电路110、接口电路120、扫描链电路130及待测电路140。控制电路110通过接口电路120电性连接于测试机台200，以接收扫描控制信号SE、扫描辅助信号SF、时钟信号clk、扫描模式信号SM。图2所示仅为本公开内容之示意图，其中扫描链电路130可以包含多条扫描链(scan chains)及多个扫描时钟(scan clocks)。扫描控制信号SE是扫描测试中的一种控制信号，详情将于后文详述。

接口电路120包含多个输入输出单元(input/output cell)，电性连接于控制电路110、测试机台200、扫描链电路130及待测电路140。如图2所示，在部分实施例中，接口电路120至少包含第一输入输出单元120A、第二输入输出单元120B及第三输入输出单元120C。其中每一个输入输出单元皆可各自包含多个输入输出元件。待测电路140可视为图1中之待测电路C1、C3。在微芯片内的集成电路中，电路之间彼此互相关连，因此，虽然在图2中，将待测电路140示出为包含第一子电路140A及第二子电路140B，但此一示出方式仅是为了便于说明本案技术，并非限制第一子电路140A及第二子电路140为完全相互独立的电路。

在部分实施例中，控制电路110通过接口电路120接收扫描控制信号SE。接口电路120是作为微芯片与外部电路的传输接口。在部分实施例中，扫描链电路130即为前述微芯片中能通过扫描链技术进行检测的内部电路(可视为图1中之扫描单元R1、R2、R3和待测电路C2)。

在此先说明电路测试系统100通过扫描链技术检测扫描链电路130的方式如后。在部分实施例中，扫描链电路130包含组合电路131及多个串联的扫描单元F1～F4。其中，组合电路131可包含多个检测区域，每个检测区域分别对应于一个扫描单元F1～F4。每个扫描单元F1～F4包含寄存器及多工器，多工器的控制端接收扫描控制信号SE，以让寄存器选择性地接收来自组合电路131或是前一个扫描单元的输出信号。

在扫描控制信号SE处于第一电平时(如：致能电平)，扫描控制信号SE将扫描链电路130控制于位移模式。此时，测试机台200通过接口电路120中的第一输入输出单元120A及连续输出的时钟信号，随着时钟周期对扫描链电路130中的扫描单元F1～F4输入不同的扫描测试信号Sc1(如：0或1)。扫描单元F1～F4中的多工器将扫描测试信号Sc1输入至寄存器，且扫描单元F1～F4中的多工器选择接收前一个扫描单元的输出信号，因此扫描链单元F1～F4内的寄存器将形成为串联的结构连线。

在扫描控制信号SE处于第二电平时(如：禁能电平)，扫描控制信号SE将扫描链电路130控制于采集模式(Capture mode)。此时，测试机台200停止输出时钟信号，使得扫描单元F1～F4内的多工器不接收扫描测试信号Sc1，而是将先前接收到的扫描测试信号Sc1传递至组合电路131中进行运算。接着，测试机台200恢复输出时钟信号，由于此时扫描单元F1～F4中的多工器会根据扫描控制信号SE，改为选择接收组合电路131及第二子电路140B的运算结果(如图2所示之第二响应信号Sr2)。据此，扫描链单元F1～F4内的寄存器将形成用以采集组合电路131和第二响应信号Sr2的结构连线，以采集组合电路131的输出信号及第二响应信号Sr2。

在扫描控制信号SE由第二电平重新恢复至第一电平时(即，再次处于位移模式)，扫描单元F1～F4再次接收扫描测试信号Sc1。如图2所示，扫描单元F4将采集模式下所接收到的扫描响应信号Sc2传递至接口电路120中的第二输入输出单元120B，以通过第二输入输出单元120B，将扫描响应信号Sc2传递至测试机台200。测试机台200将根据扫描响应信号Sc2判断组合电路131是否运作正常。前述仅为扫描链技术的概念，本领域人士能理解扫描链技术之实施细节，故在此不再赘述。

当扫描控制信号SE处于第二电平时(即扫描链电路130被控制于采集模式时)，测试机台200无须通过接口电路120(如：第一～三输入输出单元120A～120C)发送扫描测试信号Sc1，因此，接口电路120系处于闲置且可利用的状态。本公开内容能够不通过扫描包覆元件，而在扫描控制信号SE处于第二电平时，由控制电路110去控制接口电路120的状态，以使待测电路140与测试机台200之间能进行信号收发。如此，扫描单元F1～F2内的寄存器将可以采集第二子电路140B的输出信号，让测试机台200可判断待测电路140、逻辑电路112和接口电路120是否运作正常。

据此，通过在「采集模式」及「位移模式」时利用接口电路120传递信号，能让测试机台200检测到待测电路140，解决了现有扫描链技术中，无法完整检测「微芯片中直接连接至接口电路120的电路」的问题。

为了清楚说明本公开内容之实施细节，在此说明接口电路120中各输入输出单元120A～120C的运作方式。请参阅图2所示，当一个输入输出单元为双向(bi-directional)接口时(如，图2所示输入输出单元120A～120C)，它们都包含输入端I、输出端O、控制端OE(output enable)及测试端IO(即，外部双向输入输出端IO)。此一图示仅是为方便说明本案技术，并非限制各输入输出单元120A～120C必须为双向(bi-directional)接口。在位移模式时，第一输入输出单元120A主要是用来接收扫描测试信号Sc1。第二输入输出单元120B主要是用来输出扫描响应信号Sc2至测试机台200。因此，实际应用上第一输入输出单元120A可以是双向输入输出接口或单向输入接口，第二输入输出单元120B可以是双向输入输出接口或单向输出接口；第三输入输出单元120C可以是任何输入输出接口。若输入输出单元120A～120C为单向输入/输出接口，则将不包含控制端OE、单向输出接口不包含输出端O、单向输入接口不包含输入端I。由于本领域人士能理解输入输出单元120A～120C的内部电路，因此在此仅说明与本公开内容之电路测试方法相关的运作内容：当控制端OE接收到的信号为致能电平时，输入端I将被导通至测试端IO(以下简称为输出模式，output mode)，同时，测试端IO亦导通至该内部输出端O；即间接使得输入端I亦可导通至该输出端O。当控制端OE接收到的信号处于禁能电平时，输入端I与测试端IO是断开的；只有测试端IO是导通至该内部输出端O(以下简称为输入模式，input mode)。

在图2所示之实施例中，接口电路120中的第一输入输出单元120A作为扫描链测试的输入端(SCAN_IN)、第二输入输出单元120B则作为扫描链测试的输出端(SCAN_OUT)。而第三输入输出单元120C则是那些在位移模式下测试机台200不需通过它们传递扫描控制信号的双向输入输出接口。为便于说明，在此将第一输入输出单元120A的各端点称为第一控制端OE、第一测试端IO、第一输入端I及第一输出端O。同样地，第二和第三输入输出单元120B、120C的各端点分别称为第二控制端OE、第二测试端IO、第二输入端I及第二输出端O以及第三控制端OE、第三测试端IO、第三输入端I及第三输出端O。

在扫描控制信号SE处于第一电平时(即，位移模式)，控制电路110会输出禁能电平的第一、三控制信号S1、S3至第一、三控制端OE，以使第一输入输出单元120A通过第一输出端O接收扫描测试信号Sc1及第三输入输出单元120C保持输入模式。同时，控制电路110会输出致能电平的第二控制信号S2至第二控制端OE，以使第二输入输出单元120B通过第二输入端I接收扫描链电路130产生的扫描响应信号Sc2，并将扫描响应信号Sc2传递至测试机台200。

在部分实施例中，第一控制端OE电性连接于控制电路110，第一测试端IO电性连接于测试机台200，第一输出端O电性连接于扫描链电路130和第二子电路140B。第二控制端OE电性连接于该控制电路110，该第二测试端IO电性连接于测试机台200，第二输入端I通过多工器电性连接于扫描链电路130和第一子电路140A。

在部分实施例中，控制电路110包含开关电路111及逻辑电路112。逻辑电路112为微芯片中正常工作模式既有的电路，其功能不限。开关电路111电性连接于逻辑电路112，且用以自测试机台200接收扫描控制信号SE。在扫描控制信号SE处于第二电平时，开关电路111根据扫描控制信号SE将逻辑电路112导通至该接口电路120中各输入输出单元120A～120C的控制端OE，以使测试机台200得以检测待测电路140的各个区域。

如图2所示，在此说明电路测试系统100的运作方式如后。在扫描控制信号SE处于第一电平时，控制电路110中的逻辑电路112接收测试机台200传来的输入信号(如：图2中示出的SM、SE和SF)，此时开关电路111为关断状态，因此逻辑电路112并未控制接口电路120中各输入输出单元120A～120C的控制端OE。在扫描控制信号SE处于第二电平时，逻辑电路112根据正常工作模式下所接收到的信号(如：第一子电路140A的输出值)，产生输出信号。此时开关电路111为导通状态，因此逻辑电路112产生的输出信号将通过开关电路111，形成第一控制信号S1～第三控制信号S3。举例而言，若第一输入输出单元120A的第一控制端OE接收到的第一控制信号S1为致能电平，则第一输入输出单元120A被控制在输出模式，此时第一输入端I导通至第一测试端IO，如果测试机台200接收到的信号正确，则代表与第一输出端I相连接的第一子电路140A、逻辑电路112运作正常，且第一输入输出单元120A的内部电路也运作正常。

承上，反之，若第二输入输出单元120B的第二控制端OE接收到的第二控制信号S2为禁能电平，则第二输入输出单元120B被控制在输入模式，此时第二输出端O导通至第一测试端IO。经过位移及采集模式适当运作后，若测试机台200接收到的信号正确，则代表与第二输出端O相连接的第二子电路140B、扫描链电路130、逻辑电路112运作正确、且第二输入输出单元120B的内部电路也运作正常。而若测试机台200接收到的信号与预期不符，代表上述涵盖测试电路中任一者(如：第二子电路140B或第二输入输出单元120B的内部电路)发生异常。同理，当其他输入输出单元的控制端OE接收到的信号为致能或禁能电平时，能以相同原理，判断对应的待测电路140及输入输出单元的内部电路是否正常。

本公开内容系在扫描链技术之采集模式时，控制接口单元120使待测电路140与测试机台200进行信号传递，以提升检测覆盖率。然而，在位移模式与采集模式的切换过程中，因为测试机台200能即时对各输入输出单元120A～120C发送信号，但测试机台200发送至控制电路110的扫描控制信号SE经待测芯片内部走线可能产生第一～三控制信号S1～S3有极大延迟，致使有一定的机率会出现测试机台200与输入输出单元120A～120C同时输出信号的情况。若两者各自对应接线发送的信号不同，就会产生信号冲突(Bus contention)，而会损害输入输出单元。

为了避免信号冲突的产生，本公开内容系提供三种用于克服信号冲突问题的实施方式。在第一种实施方式中，电路测试系统100控制测试机台200在发送扫描测试信号Sc1前，先延迟一段预定时间(在此称为「转回时间Turnaround Time」)，再发送信号给各输入输出单元120A～120B。

承上，在第一种实施方式中，测试机台200发送扫描控制信号SE及扫描辅助信号SF至开关电路111。在扫描控制信号SE处于第二电平、且扫描辅助信号SF处于禁能电平时，待测电路140通过接口电路120，传送响应信号至该测试机台200。在扫描控制信号SE处于第二电平、且扫描辅助信号SF处于致能电平时，接口电路120处于输入模式停止接收待测子电路140传送的响应信号。此时测试机台200对接口电路120中的第一～三输入输出单元120A～120C输出适当的测试信号(如：第一～三测试信号St1～St3)。

请参阅图3所示，图3是电路测试系统100的信号波形图，时钟信号clk0、clk1系扫描链技术中输出给扫描链电路130之信号，随着时钟周期将扫描测试信号Sc1逐一存入扫描链单元F1～F4中的寄存器。在本实施例中，扫描控制信号SE为致能电平时代表位移模式、禁能电平时则代表采集模式。当输入输出单元120A～120C用以接收测试机台200传来的信号时系处于「外部信号状态Pout」、当输入输出单元120A～120C用以接收待测电路140或扫描链电路130传来的信号时处于「内部信号状态Pin」。

如图3所示，以第一输入输出单元120A为例，说明其运作方式。在该实施例中，待测电路140的第一子电路140A电性连接于第一输入输出单元120A的第一输入端I。待测电路140的第二子电路140B电性连接于第一输入输出单元120A的第一输出端O。在扫描控制信号SE为第一电平时，测试机台200输出连续时钟信号并通过第一输入输出单元120A，根据时钟周期传送各种不同扫描测试信号Sc1至扫描链电路130。在扫描控制信号SE从第一电平转变为第二电平时，测试机台200停止输出时钟信号；在经过第一转回时间T1后，才发送第一测试信号St1至该第一输入输出单元120A，用以检测第二子电路140B。经过若干时间后，测试机台200只输出一个脉冲信号，让组合电路131或第二子电路140B的运算结果(即，第二响应信号Sr2)输出至扫描链单元F1～F4内的寄存器。

接着，当扫描辅助信号SF处于禁能电平时，开关电路111将导通；此时测试机台200接收第一输入输出单元120A输出的信号，同时，逻辑电路112以正常工作模式产生第一控制信号S1。第一控制端OE接收到的信号可能为致能信号或禁能信号，因此第一输入输出单元120A的状态可能为外部信号状态Pout、亦可能为内部信号状态Pin(视逻辑电路112运作的结果而定)。若第一控制端OE接收到的信号为致能信号，待测电路140中的第一子电路140A运算结果为第一响应信号Sr1。接着，第一响应信号Sr1通过第一输入输出单元120A回传给测试机台200。而当第一控制端OE接收到的信号为禁能信号时，则第一输入输出单元120A可以接收测试机台200传来的第一测试信号St1，但由于此时时钟信号已被停止，所以第二子电路140B根据第一测试信号St1所产生的第二响应信号Sr2并无法通过扫描链电路130内的寄存器，回传给测试机台200。但是如上一段所述，当扫描控制信号SE处于禁能状态、扫描辅助信号SF处于致能状态时，测试机台200会触发一个时钟，将第二响应信号Sr2存储进扫描链电路130内的寄存器。于下一次再次进入位移模式时，第二输入输出单元120B即可将第二响应信号Sr2回传给测试机台200。因此，其测试范围将能完整涵盖第一、二子电路140A、140B和逻辑电路112。

在部分实施例中，测试机台200通过第一输入输出单元120A接收到第一响应信号Sr1时，第一输入输出单元120A处于输出模式(即，第一控制信号S1处于致能)。在扫描控制信号SE再次被控制于第一电平(即，再次转变为位移模式)前，测试机台200通过提前一个脉冲周期(如：图3所示之第二转回时间T2)致能扫描辅助信号SF，以强制让控制电路110输出第一控制信号S1为禁能，使得第一输入输出单元120A提早变为输入模式，然后才进入位移模式以避免信号冲突的问题。在此第二转回时间内，第一～三输入输出单元120A～120C处于输入模式且测试机台200电性连结到第一～三输入输出单元120A～120C的接线全处于输入状态。

在其他部分实施例中，待测电路140的第一子电路140A还电性连接于第二输入端I，待测电路140的第二子电路140B还电性连接于第二输出端O。在扫描控制信号SE从第一电平转变为第二电平时，测试机台200停止时钟信号，且扫描辅助信号SF仍处于致能电平，以强制让第二输入输出单元120B处于输入模式，测试机台200在经过第一转回时间T1后，才发送第二测试信号St2至第二输入输出单元120B以避免信号冲突。测试机台200发送之第二测试信号St2会传到第二子电路140B，再通过触发一个脉冲让扫描链单元F1～F4内的寄存器采集第二响应信号Sr2和组合逻辑131运算结果。接着，扫描辅助信号SF变成禁能电平，使得逻辑电路112在正常工作模式下产生第二控制信号S2，且测试机台200接收第二输入输出单元120B输出的信号。第二控制端OE可能接收到致能或禁能电平，其操作方式与前述第一输入输出单元120A的方式相同。在扫描控制信号SE再次转变为第一电平(即，位移模式)前，测试机台200通过第二输入输出单元120B，接收到待测电路140传来的第一响应信号Sr1，测试机台200通过提前一个脉冲周期(即，第二转回时间T2)，致能扫描辅助信号SF，以强制让控制电路110输出第二控制信号S2为禁能，使得第二输入输出单元120B提早变为输入模式，然后才进入位移模式，通过第二输入输出单元120B，接收扫描链电路130输出的扫描响应信号Sc2(即，执行位移程序时的动作)。在部分实施例中，第二响应信号Sr2会先储存至扫描链电路130内的寄存器，再于位移模式时通过第二接口电路120B回传给测试机台200判读测试结果。对于第二输入输出单元120B而言，信号冲突只可能发生在位移模式转态到采集模式时，而对第一输入输出单元120A而言，信号冲突只可能发生在采集模式转态到位移模式时。

同理，控制电路110能以第三控制信号S3控制第三输入输出单元120C的控制端OE，以检测其内部电路是否正常。在扫描控制信号SE从第一电平转变为第二电平时，测试机台200同样能在经过第一转回时间T1后，再发送第三测试信号St3至第三输入输出单元120C，以避免信号冲突。在部分实施例中，第一转回时间T1或第二转回时间T2的长度可为时钟信号clk0、clk1的至少一个脉冲周期。如此可避免待测电路140与测试机台200同时对同一个输入输出单元120A～120C发送信号的情况。

在部分实施例中，开关电路111用以接收扫描控制信号SE及扫描辅助信号SF，在扫描控制信号SE处于第二电平(如：禁能电平)、且扫描辅助信号SF处于禁能电平时，开关电路111才会将逻辑电路112导通至接口电路120。前述运作方式已反应于图3之波形图中，控制电路110的真值表如表一所示：

表一

图4A为控制电路110中，用以控制第一输入输出单元120A的开关电路111示意图。在部分实施例中，开关电路110包含一个与门111a(AND gate)及一个非或门111b(NORgate)。非或门111b的二输入端用以接收扫描开关信号SE及扫描辅助信号SF。与门111a的二输入端电性连接至逻辑电路112a及非或门111b的输出端。与门111a的输出端则用以输出第一控制信号S1，以控制第一输入输出单元120A的第一控制端OE。

图4B为控制电路110中，用以控制第二输入输出单元120B的开关电路111示意图。在部分实施例中，开关电路111包含一个蕴含非门111d(NIMPLY gate)及一个或门111c(ORgate)。蕴含非门111d的二输入端用以接收扫描辅助信号SF及电性连接于逻辑电路112。或门111c的二输入端电性连接至蕴含非门111d的输出端，以及用以接收扫描控制信号SE。或门111c的输出端则用以输出第二控制信号S2，以控制第二输入输出单元120B的第二控制端OE。

图4C为控制电路110中，用以控制第三输入输出单元120C的开关电路111示意图。在部分实施例中，开关电路111包含一个蕴含非门111e(NIMPLY gate)。蕴含非门111e的二输入端分别用以接收扫描辅助信号SF及电性连接于于逻辑电路112。据此，当扫描辅助信号SF处于禁能电平时，开关电路111才会将逻辑电路112导通至第三输入输出单元120C。

请参阅图5所示，在此说明电路测试方法之流程步骤。在步骤S501中，控制电路110接收测试机台200传来的扫描控制信号SE。在步骤S502中，在扫描控制信号SE处于第一电平时(即位移模式)，控制电路110控制接口电路120，通过第一输入输出单元120A接收扫描测试信号Sc1，且将扫描测试信号Sc1传至扫描链电路130上串连起来的寄存器。其目的就是设定寄存器的初始值。后续在扫描控制信号SE处于第二电平时，扫描链电路130将根据扫描测试信号Sc1进行运算。在扫描控制信号SE再次恢复于第一电平时，测试机台200可通过第二输入输出单元120B接收扫描响应信号Sc2。此为扫描测试之过程。

在步骤S503中，在扫描控制信号SE处于第二电平时(采集模式)，各输入输出单元120A～120C的控制端OE接收逻辑电路112产生的输出信号，并据以产生第一控制信号S1～第三控制信号S3，以使各输入输出单元120A～120C得以电性连接于待测电路140进行检测。在采集模式一开始，机台200先停止产生时钟信号(clk)并使扫描辅助信号SF维持为第一电平(如：致能电平)，使得各输入输出单元120A～120C的控制端OE接收到的输出信号为禁能电平；各输入输出单元120A～120C将测试机台200产生的测试信号St1～St3传送至待测电路140。接着，测试机台200输出时钟信号(clk)一个周期脉冲(pulse)，以将第二响应信号Sr2储存到扫描链电路130内有电性连结的寄存器内。当下一次再次进入位移(shift)模式时，第二响应信号Sr2便可通过第二输入输出单元120B传送至测试机台200。

承上，测试机台200于产生时钟信号(clk pulse)后经过(至少)一个脉冲周期，测试机台200便将扫描辅助信号SF改变至第二电平(如：禁能电平)。这时逻辑电路112依据正常工作状态运作，以产生第一～三控制信号S1～S3。这些控制信号S1～S3会因扫描链单元F1～F4内寄存器的采集值、第一子电路140A和逻辑电路112的电路特性可能分别处于致能或禁能电平。在步骤S504中，若第一控制信号S1为致能，第一子电路140A产生的第一响应信号Sr1可直接通过第一输入输出接口120A传送给测试机台200。同理第二、三控制信号S2、S3对应到输入输出单元120B、120C也是同理类推。意即，当各输入输出单元120A～120C的控制端OE接收到的输出信号为致能电平时，各输入输出单元120A～120C将待测第一子电路140A产生的第一响应信号Sr1传送至测试机台200。

在步骤S505中，若各输入输出单元120A～120C的控制端OE接收到的输出信号为禁能电平，各输入输出单元120A～120C将测试机台200产生的测试信号St1～St3传送至待测电路140中的第二子电路140B。通过以上运作，逻辑电路112、扫描链电路130、待测电路140和各输入输出单元120A～120C皆可被完整涵盖。举例而言，若测试机台200系通过第一输入输出单元120A接收第一响应信号Sr1，则可判断第一输入输出单元120A及第一子电路140A是否正常。同理，若测试机台200系通过第二输入输出单元120B接收第一响应信号Sr1，则可判断第二输入输出单元120B及第一子电路140A是否正常。

请参阅图6所示，是本公开内容中用以解决信号冲突问题的第二实施例及第三实施例的系统架构图。电路测试系统300包含控制电路310、接口电路320、扫描链电路330及待测电路340。控制电路310电性连接于测试机台200，且用以接收扫描控制信号SE。接口电路320电性连接于控制电路310、测试机台200、扫描链电路330及待测电路340。在扫描控制信号SE处于第一电平时，控制电路310用以控制接口电路320将扫描链电路330导通至测试机台200，以将测试机台200传来的扫描测试信号Sc1传送给扫描链电路330内的串联寄存器。在扫描控制信号SE处于第二电平时，控制电路310用以控制接口电路320将待测电路340导通至测试机台200，以将待测电路340中第一子电路340A产生的第一响应信号Sr1传递至测试机台200。此外，测试机台200通过产生一个时钟信号(scan clk)，让扫描链电路330内的寄存器采集待测电路340产生的响应信号(如：第二响应信号Sr2)以及组合电路331的运算结果。当扫描控制信号SE再次恢复至第一电平时(即，下一次的位移模式)，接口电路120便可将扫描链电路330内寄存器的采集回传给测试机台200做判读。

为了避免电路测试系统300在采集模式时产生信号冲突的问题，在本公开内容之第二实施方式中，当扫描控制信号SE处于第二电平时，控制电路310让各个输入输出单元320A～320C之控制端OE控制在致能电平，使各个输入输出单元320A～320C被控制于「输出模式」。由于在输出模式下，输入输出单元320A～320C将并非用于接收测试机台200传来的信号，因此，在扫描控制信号SE从第一电平切换至第二电平时(即，致能电平至禁能电平)，即可确保不会出现「待测电路340仍在向输入输出单元发送信号时，测试机台200同时向同一个输入输出单元(如：第二输入输出单元320B)发送信号」的信号冲突问题。

在图6所示之实施例中，接口电路320中的第一输入输出单元320A作为扫描链测试的输入端、第二输入输出单元320B则作为扫描链测试的输出端。待测电路340的第一子电路340A电性连接于输入输出单元320A～320C的输入端I。待测电路340的第二子电路340B电性连接于输入输出单元320A～320C的输出端O。此一图示仅是为方便说明本案技术，并非限制各输入输出单元320A～320C必须为双向(bi-directional)接口。在位移模式时，第一输入输出单元320A主要是用来接收扫描测试信号Sc1。第二输入输出单元320B主要是用来输出扫描响应信号Sc2至测试机台200。因此，实际应用上第一输入输出单元320A可以是双向输入输出接口或单向输入接口，第二输入输出单元320B可以是双向输入输出接口或单向输出接口；第三输入输出单元320C可以是任何输入输出接口。若输入输出单元320A～320C为单向输入或输出接口，则不包含控制端OE、单向输出接口不包含输出端O、单向输入接口不包含输入端I。

在本公开内容第二个实施方式中，扫描控制信号SE处于第二电平时，控制电路310将输入输出单元320A～320C的控制端OE控制在致能电平。

如图6和图7，电路测试系统300可通过接口电路320中的各个输入输出单元320A～320C来检测待测电路340。在此先以第二输入输出单元320B为例，说明通过第二输入输出单元320B，检测待测电路340的方式如后。在扫描控制信号SE处于第一电平时(即，位移模式)，测试机台200不断输出时钟信号，并通过第一输入输出单元320A，每一时钟周期便输出一扫描测试信号Sc1至扫描链电路330。在位移模式结束时，扫描链电路330的寄存器中便储存有测试机台200设置的各种测试样板(pattern)。电路测试系统300进行扫描链测试的方式与前述图2之实施例相同。

承上，当扫描控制信号SE处于第二电平时(即，采集模式)，测试机台200停止时钟信号(clk)，且控制电路310控制第二控制端OE处于致能电平。此时，前述扫描链电路330之寄存器所设置的测试样板(pattern)会成为第一子电路340A的输入值，经过运算得到第一响应信号Sr1。接着，通过第二输入输出单元320B的第二输入端I及其内部电路，传送第一响应信号Sr1至测试机台200。

同时，通过第二输入输出单元320B的第二输入端I及第二输出端O形成一个回送(loopback)路径，将第一响应信号Sr1一并传送给第二子电路340B。测试机台200能根据第一响应信号Sr1，判断第一子电路340A及第二输入输出单元320B的内部电路是否运作正常。经适当延迟时间后，测试机台200输出一个脉冲信号，让扫描链电路330的寄存器采集第二响应信号Sr2和组合电路331运算结果。而在扫描控制信号SE从第二电平再次转变为第一电平后(即，位移模式)，测试机台200开始输出周期性时钟(clk)信号到电路测试系统300。此时，测试机台200经由接口电路中的第一输入输出单元320A输入扫描测试信号Sc1，随着时钟脉冲的周期逐一位移设置扫描链电路330内的寄存器；同时扫描链电路330内的寄存器经由接口电路中的第二输入输出单元320B逐一位移输出采集(capture)结果到测试机台200。通过前述方式，即可取得第二响应信号Sr2及组合逻辑331运算结果，判断第二子电路340B、组合逻辑331和接口电路320B的第二输入端I及第二输出端O是否运作正常。

同样地，电路测试系统300亦能通过第一输入输出单元320A，以检测待测电路340及第一输入输出单元320A的内部电路。如图6所示，在扫描控制信号SE处于第二电平时，测试机台200停止输出时钟信号(clk)，且控制电路310控制第一控制端OE处于致能电平。第一子电路340A能通过扫描链电路330中的寄存器取得测试机台200发送的扫描测试信号Sc1，接着，通过第一输入输出单元320A的第一输入端I传送第一响应信号Sr1至测试机台200。同时，通过第一输入输出单元320A的第一输出端O，回送(loopback)第一响应信号Sr1至第二子电路340B。测试机台200能根据第一响应信号Sr1，判断第一子电路340A及第一输入输出单元320A的内部电路是否运作正常。经适当延迟时间后，测试机台200输出一个脉冲信号让扫描链电路330的寄存器采集第二响应信号Sr2和组合电路331运算结果。在扫描控制信号SE从第二电平转变为第一电平后，时钟信号将重新启动并经由第二输入输出单元320B传送扫描链电路330内寄存器值，以将采集到的运算结果传递至测试机台200，使测试机台200能据以判断第二子电路340B、组合逻辑331和接口电路320A的控制端OE、第一输入端I及第一输出端O是否运作正常。

同理，测试机台200亦能通过第三输入输出单元320C，发送第三测试信号St3以及接收第一响应信号Sr1，以检测待测电路340及第三输入输出单元320C的内部电路。本发明之第二、三种实施方式在位移模式时，控制电路310输出的第三控制信号S3为禁能电平，以使第三输入输出单元320C处于输入状态，且测试机台200也不对第三输入输出单元320C输出信号。当转换至采集模式时，控制电路310输出的第三控制信号S3为致能电平，让第三输入输出单元320C处于输出状态。通过第三输入输出单元320C的第三输入端I和第三输出端O回送第一响应信号Sr1至第二子电路340B。通过以上方式避免信号冲突并可以判断待测电路340及第三输入输出单元320C内部电路是否正常。

本公开内容之第二种实施方式能使扫描测试涵盖率包含第一子电路340A、第二子电路340B、第一输入输出单元320A、第二输入输出输出单元320B、第三输入输出单元320C的内部电路。而为了避免可能产生的信号冲突。解决做法是于采集模式时，将各输入输出单元320A～320C皆控制于「输出模式」。据此，当扫描控制信号SE从第一电平切换至第二电平时(即，致能电平至禁能电平)，即不会出现「待测电路340仍在向各输入输出单元320A～320C发送信号时，测试机台200向同一个输入输出单元320A～320C发送信号」的信号冲突问题。

在本公开内容之第二实施方式中，扫描控制信号SE由第二电平(采集模式)切换至第一电平(位移模式)时，第一输入输出单元320A会由输出模式变成输入模式。此时，因为扫描控制信号SE传递到控制电路310过程中会有延迟，导致有信号冲突问题。本公开内容的第二实施方式在采集模式切换至位移模式时，让测试机台200延迟至少一个脉冲周期(如：图7所示之第三转回时间T3)才输出扫描测试信号Sc1到第一输入输出单元320A，借此避免第一输入输出单元320A上发生信号冲突。此外，控制电路310于位移模式时所输出的第三控制信号S3为禁能状态，在采集模式时输出的第三控制信号S3为致能状态，如此，第三输入输出单元320C便不会与测试机台200有信号冲突。

在前述第二种实施方式中，系通过让测试机台200延迟发送信号的方式，避免第一输入输出单元320A有信号冲突的问题。在本公开内容的第三种实施方式中，请参阅图6和图8所示，控制电路310则能于采集模式时，将用以接收扫描测试信号Sc1的第一输入输出单元320A固定在输入模式(即，第一控制端OE处于禁能电平)，如此，如图8所示，通过将第一输入输出单元320A始终维持在「外部信号状态Pout」，虽然会使检测的覆盖率变小，但却能以最简单的方式避免信号冲突。如图6所示，在扫描控制信号SE处于该第二电平时(即，采集模式)，控制电路310将第一输入输出单元320A的第一控制端OE固定在禁能电平。据此，第一输入输出单元320A将不会通过第一输入端I，接收待测电路340之第一子电路340A传来的第一响应信号Sr1，使得扫描控制信号SE从第二电平切换至第一电平(即，禁能电平至致能电平)时，亦不会出现信号冲突之现象。在本公开内容之第三实施方式中，若要检测第一响应信号Sr1是否正确，则在采集模式中，测试机台200需通过第二～三输入输出单元320B～320C接收第一响应信号Sr1，据此判断第一子电路340A是否正常。

承上，测试机台200通过第一输入输出单元320A的第一输出端O，传送第一测试信号St1至第二子电路340B。同时，待测电路系统300也通过第二输入输出单元320B及第三输入输出单元320C的输入端I和输出端O，将接收到的第一响应信号Sr1作为第二测试信号St2及第三测试信号St3，分别回送(loopback)至第二子电路340B。在第二子电路340B根据该第一～三测试信号St1、St2和St3完成运算后，测试机台200通过触发一个时钟信号，让扫描链电路330内寄存器采集第二响应信号Sr2。当电路测试系统300重新进入位移模式时，第二子电路340B将扫描链电路330内寄存器内容逐一位移出待测电路系统300传送给测试机台200，以使测试机台200判断第二子电路340B、组合电路331、扫描链电路330内寄存器及第二～三输入输出单元320B～320C的内部电路是否运作正常。此一方式虽无法通过第一输入输出单元320A，测试第一子电路340A之状态；并损失测试第一输入输出单元320A的第一输入端I和其控制端OE的相关电路(如：逻辑电路312)错误涵盖率(fault coverage)，但却能完全避免接口电路320发生信号冲突的问题。

在部分实施例中，控制电路310中包含开关电路311及逻辑电路312。请参阅图9A及图9B所示，是分别示出开关电路311的不同实施例。在本公开内容之第二实施例中，如图9A所示，是控制电路310中用以控制第一输入输出单元320A的开关电路311示意图。开关电路311包含切换电路311a(如：多工器)。切换电路311a的二输入端分别电性连接于逻辑电路312，及通过反相器接收扫描控制信号SE。切换电路311a的控制端则用以接收测试机台200发送的扫描模式信号SM(scan mode signal)。扫描模式信号SM系被维持在致能电平，在采集模式时，扫描控制信号SE通过反相器输入至切换电路311a后，切换电路311a将控制第一输入输出单元320A的第一控制端OE控制在致能电平。

在第二、三实施例中，图9B是控制电路310中用以控制第二输入输出单元320B的开关电路311示意图。切换电路311包含一个或门311b，或门311b的二输入端电性连接于逻辑电路312及扫描模式信号SM。据此，控制电路310将能控制第二输入输出单元320B始终保持在致能电平。

在部分实施例中，请参阅图9C所示，系控制电路310中用以控制第三输入输出单元320C的开关电路311。开关电路311包含切换电路311c，且切换电路311c的二输入端分别电性连接于逻辑电路312，及通过反相器接收扫描控制信号SE。切换电路311a的控制端根据扫描模式信号SM进行切换，以在采集模式时，扫描控制信号SE通过反相器输入至切换电路311a后，切换电路311a将控制第三输入输出单元320C的第三控制端OE控制在致能电平。

请参阅图10所示，在此说明本公开内容的第二种实施方式及第三种实施方式中的电路测试方法之流程步骤。在步骤S1001中，控制电路310接收测试机台200传来的扫描控制信号SE。在步骤S1002中，当扫描控制信号SE处于第一电平时，控制电路310控制接口电路320将扫描测试信号Sc1传送给扫描链电路330。在步骤S1003中，当扫描控制信号SE处于第二电平时，控制电路310通过第二控制信号S2及第三控制信号S3，将第二输入单元320B及第三输入输出单元320C的控制端OE设定在致能电平，使第一子电路340A能通过第二输入输出单元320B或第三输入输出单元320C，传送第一响应信号Sr1至测试机台及第二子电路340B。

在步骤S1004中，控制电路310输出第一控制信号S1，以控制第一控制端OE。在本公开内容的第二种实施方式中，如步骤S1005，控制电路310的输出信号(即，第一控制信号)为致能电平，此时第一子电路340传送第一响应信号Sr1至测试机台200及第二子电路320B。测试机台200根据第一响应信号Sr1，判断第一子电路320A及第一输入输出单元310A的内部电路是否正常。接着，在步骤S1007中，在扫描控制信号SE恢复至第一电平时，测试机台200通过扫描链寄存器间接接收第二子电路340B传送的第二响应信号Sr2，以判断第二子电路320B及第一输入输出单元310A的内部电路是否正常。

承上，在本公开内容的第三种实施方式中，如步骤S1006，控制电路310的输出信号(即，第一控制信号)为禁能电平，此时测试机台200会通过第一输出端O，传送第一测试信号St1至第二子电路320B。接着，在步骤S1007中，当扫描控制信号SE恢复至第一电平时，测试机台200通过扫描链寄存器间接接收第二子电路320B传送的第二响应信号Sr2，以判断第二子电路320B是否正常。

另，在前述各实施例中，各输入输出单元120A～120C及320A～320C为双向的输入输出接口电路(bi-directional I/O cell)，但实际上并不以此为限，其中部分输入输出单元120A～120C及320A～320C可为输入接口电路(pure input)或输出接口电路(pureoutput)。

【符号说明】

100、300 电路测试系统

110、310 控制电路

111、311 开关电路

111a与门 111b非或门

111c、311b 或门

111d 蕴含非门

112、312 逻辑电路

120、320 接口电路

120A、120B、120C 输入输出单元

130、330 扫描链电路

131、331 组合电路

F1、F2、F3、F4 扫描链单元

140、340 待测电路

140A、140B、340A、340B 子电路

200 测试机台

311a、311c 切换电路

320A、320B、320C 输入输出单元

I输入端 O输出端

IO测试端 OE控制端

St1、St2、St3 测试信号

S1、S2、S3 控制信号

Sc1 扫描测试信号

Sc2 扫描响应信号

Sr1、Sr2 响应信号

SE 扫描控制信号

SF 扫描辅助信号

SM 扫描模式信号

Clk、clk0、clk1 时钟信号

Pin 内部信号状态

Pout 外部信号状态

T1、T2、T3 转回时间。

Claims (9)

1.一种电路测试系统，包含：

一控制电路，电性连接于一测试机台，且用以接收一扫描控制信号；以及

一接口电路，电性连接于该控制电路、该测试机台、一扫描链电路及一待测电路；其中在该扫描控制信号处于一第一电平时，该控制电路用以控制该接口电路将该扫描链电路导通至该测试机台，以将该测试机台传来的一扫描测试信号传送给该扫描链电路；在该扫描控制信号处于一第二电平时，该控制电路用以控制该接口电路将该待测电路导通至该测试机台，以将该待测电路产生的一响应信号传递至该测试机台；

其中该接口电路包含：

一第一输入输出单元，在该扫描控制信号处于该第一电平时，该控制电路控制该接口电路以通过该第一输入输出单元接收该扫描测试信号；以及

一第二输入输出单元，在该扫描控制信号处于该第一电平时，该控制电路控制该接口电路以通过该第二输入输出单元将该扫描链电路产生的一扫描响应信号传递至该测试机台，

其中该待测电路包含一第一子电路和一第二子电路，该第一子电路电性连接于该第二输入输出单元的一第二输入端，该第二子电路电性连接于该第二输入输出单元的一第二输出端；和/或该第一子电路电性连接于该第一输入输出单元的一第一输入端，该第二子电路电性连接于该第一输入输出单元的一第一输出端。

2.如权利要求1所述的电路测试系统，其中在该扫描控制信号处于该第二电平时，该第二输入输出单元将该待测电路产生的该响应信号传递至该测试机台。

3.如权利要求1所述的电路测试系统，其中在该扫描控制信号处于该第二电平时，该第一输入输出单元将该待测电路产生的该响应信号传递至该测试机台。

4.如权利要求1所述的电路测试系统，其中该第一输入输出单元包含一第一控制端、一第一测试端及该第一输出端；该第一控制端电性连接于该控制电路，该第一测试端电性连接于该测试机台，该第一输出端电性连接于该扫描链电路；

其中该第二输入输出单元包含一第二控制端、一第二测试端及该第二输入端；该第二控制端电性连接于该控制电路，该第二测试端电性连接于该测试机台，该第二输入端电性连接于该扫描链电路。

5.如权利要求4所述的电路测试系统，其中该第一子电路电性连接于该第二输入输出单元的该第二输入端；在该扫描控制信号处于该第二电平时，该第一子电路通过该第二输入端传送一第一响应信号至该测试机台；

其中该第二子电路电性连接于该第二输入输出单元的一第二输出端；在该扫描控制信号处于该第二电平时，该第一响应信号经由该第二输入输出单元的该第二输入及该第二输出端，传送至该第二子电路；该第二子电路再通过该扫描链电路及该第二输入输出单元，于该扫描控制信号处于该第一电平时，将一第二响应信号传送至该测试机台。

6.如权利要求4所述的电路测试系统，其中该第二子电路电性连接于该第一输入输出单元的该第一输出端；在该扫描控制信号处于该第二电平时，该测试机台通过该第一输入输出单元传送一第一测试信号至该第二子电路，且该第二子电路传送一第二响应信号至该扫描链电路；当该扫描控制信号处于该第一电平时，该第二响应信号通过该第二输入输出单元被传递至该测试机台。

7.如权利要求4所述的电路测试系统，其中该第一子电路电性连接于该第一输入输出单元的该第一输入端；在该扫描控制信号位于该第二电平时，该第一子电路通过该第一输入端传送一第一响应信号至该测试机台；

其中该待测电路还包含一第二子电路，该第二子电路电性连接于该第一输出端；在该扫描控制信号位于该第二电平时，该第一输入输出单元还用以将该第一响应信号作为一第一测试信号，且将该第一测试信号传递至该第二子电路；在该扫描控制信号由该第二电平转换到该第一电平时，该测试机台在经过一第三转回时间后，再发送该扫描测试信号至该第一输入输出单元。

8.如权利要求4所述的电路测试系统，其中在该扫描控制信号处于该第二电平时，该测试机台通过该第一输入输出单元，传送一第一测试信号至第二子电路。

9.一种电路测试方法，包含：

通过一控制电路，接收一测试机台传来的一扫描控制信号；

在该扫描控制信号处于一第一电平时，通过该控制电路，控制接口电路将扫描链电路导通至该测试机台，以将该测试机台传来的一扫描测试信号传送给该扫描链电路；以及

在该扫描控制信号处于一第二电平时，通过该控制电路，控制该接口电路将待测电路导通至该测试机台，以将该待测电路产生的一响应信号传递至该测试机台，

其中，该接口电路包含：

一第一输入输出单元，在该扫描控制信号处于该第一电平时，该控制电路控制该接口电路以通过该第一输入输出单元接收该扫描测试信号；以及

一第二输入输出单元，在该扫描控制信号处于该第一电平时，该控制电路控制该接口电路以通过该第二输入输出单元将该扫描链电路产生的一扫描响应信号传递至该测试机台，

其中该待测电路包含一第一子电路和一第二子电路，该第一子电路电性连接于该第二输入输出单元的一第二输入端，该第二子电路电性连接于该第二输入输出单元的一第二输出端；和/或该第一子电路电性连接于该第一输入输出单元的一第一输入端，该第二子电路电性连接于该第一输入输出单元的一第一输出端。

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