CN106526463B - 具扫描测试的集成电路及其测试方法 - Google Patents
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Abstract
本发明是一种具扫描测试的集成电路及其测试方法，本发明提供包含一扫描致能讯号与一扫描输入讯号的一复合输入讯号，并藉由一处理电路将复合输入讯号分时输出扫描致能讯号与扫描输入讯号。如此，可减少集成电路的接脚数量，进而达到减少制造成本与电路面积的目的。
Description
技术领域
本发明是关于一种集成电路及其测试方法，尤指一种具扫描测试的集成电路及其测试方法。
背景技术
现今集成电路(IC)的功能愈趋强大，所以其具有更多的复杂逻辑设计，如此导致需要更多的精密测试，以确认其功能正常。IC的测试包含对一电路的输入应用多重测试型样(pattern)，以及监控其输出以侦测故障的发生。故障涵盖率(fault coverage)指的是测试型样用于侦测集成电路的潜在故障的效率。
为了减少测试一集成电路所需的努力和花费，结构测试兴起成为功能性测试的一种替代方案。在一结构性测试中，IC的内部储存组件被用来控制和观察内部逻辑。一般藉由输入多重测试型样至集成电路内部，以进行测试，现今技术是将多个缓存器串联在一起，以暂存该些多重测试型样，以进行测试。此技术称为“扫描测试”。一般来说，扫描测试牵涉到提供一扫描链，其包含多个互相连接的多任务器和正反器，其连接至集成电路的组合逻辑。扫描链长度上可为数以千百计的正反器。一般为了提升故障涵盖率，可使用决定性的自动测试型样产生(Automatic Test Pattern Generation，ATPG)器，以产生适当型样，使测试的故障涵盖率接近100％。
然而，如图1所示，其为现有具扫描测试的集成电路的电路方块图。如图所示，现有具扫描测试的集成电路10包含一扫描链100，扫描链100接收一时脉讯号CLK、一扫描致能讯号SE、一扫描输入讯号SI与一重置讯号RST，扫描链100耦接一待测电路(图中未示)，扫描链100依据时脉讯号CLK、扫描致能讯号SE、扫描输入讯号SI与重置讯号RST，而对待测电路进行扫描测试，并输出一扫描输出讯号SO，而进行比对，以得知待测电路是否有误。
由上述可知，现有具扫描测试的集成电路10必需接收四个输入讯号(时脉讯号CLK、扫描致能讯号SE、扫描输入讯号SI与重置讯号RST)及输出一个扫描输出讯号SO，即现有集成电路10势必需要至少有五个接脚，才能使得集成电路10完整进行扫描测试。如此，将无法降低集成电路的制造成本与电路面积。
因此，本发明针对上述问题提供了一种具扫描测试的集成电路及其测试方法，以解决上述习用技术的问题。
发明内容
本发明的一目的，在于提供一种具扫描测试的集成电路及其测试方法，其藉由提供内部包含扫描致能讯号与扫描输入讯号的复合输入讯号，并藉由处理电路将复合输入讯号分时而输出扫描致能讯号与扫描输入讯号，以减少集成电路的接脚数量，进而减少制造成本与电路面积。
本发明的一目的，在于提供一种具扫描测试的集成电路及其测试方法，其于集成电路内部设置时脉产生单元，以提供扫描链所需的时脉讯号，如此，可减少集成电路所需的接脚数量，进而减少制造成本与电路面积。
本发明的一目的，在于提供一种具扫描测试的集成电路及其测试方法，其藉由处理电路分别于时脉讯号的正缘、负缘输出扫描输入讯号至扫描链及输出该扫描输出讯号至主机，以合并用于输入复合输入讯号的接脚及用于输出该扫描输出讯号的接脚，进而减少集成电路的制造成本与电路面积。
本发明揭示了一种具扫描测试的集成电路，其包含：一接脚，其接收一复合输入讯号，复合输入讯号包含一扫描输入讯号与一扫描致能讯号；一处理电路，其耦接接脚，于进行一扫描测试而测试一待测电路时，处理电路接收一第一时脉讯号与复合输入讯号，并转换第一时脉讯号为一第二时脉讯号，且将复合输入讯号分时而输出扫描输入讯号与扫描致能讯号；以及一扫描链，其接收第二时脉讯号、扫描输入讯号与扫描致能讯号，并依据第二时脉讯号与扫描致能讯号写入扫描输入讯号或一数据输入讯号，而进行扫描测试。
本发明更揭示了一种集成电路的测试方法，集成电路具有一扫描链，以对一待测电路进行一扫描测试，测试方法包含下列步骤：提供一第一时脉讯号与一复合输入讯号，复合输入讯号包含一扫描输入讯号与一扫描致能讯号；转换第一时脉讯号为一第二时脉讯号，而提供至扫描链，且将复合输入讯号分时而输出扫描输入讯号与扫描致能讯号至扫描链；以及扫描链依据第二时脉讯号与扫描致能讯号选择写入扫描输入讯号或一数据输入讯号，而进行扫描测试。
附图说明
图1为现有具扫描测试的集成电路的电路方块图；
图2为本发明的一较佳实施例的具扫描测试的集成电路的电路方块图；
图3为本发明的一较佳实施例的扫描链的电路方块图；
图4为本发明的一较佳实施例的脉波示意图；
图5为本发明的另一较佳实施例的具扫描测试的集成电路的电路方块图；
图6为本发明的又一较佳实施例的具扫描测试的集成电路的电路方块图；以及
图7为本发明的再一较佳实施例的具扫描测试的集成电路的电路方块图。
【图号对照说明】
10、20 集成电路
30 主机
100、202 扫描链
204 时脉产生单元
200 处理电路
2020、2022 扫描单元
1 第一输入端
0 第二输入端
CK 时脉输入端
CLK 时脉讯号
CLK1 第一时脉讯号
CLK2 第二时脉讯号
CUT 待测电路
C 预定时脉
CT 控制端
D 数据输入端
DI 数据输入讯号
FF 正反器
IN 复合输入讯号
MUX 多任务器
PIN1-PIN3 接脚
Q 输出端
R 重置端
RST 重置讯号
SC 控制讯号
SE 扫描致能讯号
SI 扫描输入讯号
SO 扫描输出讯号
T1 延迟时间
T2 预致时间
具体实施方式
为了使本发明的结构特征及所达成的功效有更进一步的了解与认识，特用较佳的实施例及配合详细的说明，说明如下：
请参阅图2，其为本发明的一较佳实施例的具扫描测试的集成电路的电路方块图。如图所示，本实施例的集成电路20包含一处理电路200、一扫描链202与复数接脚PIN1-PIN3。处理电路200耦接该些接脚PIN1与PIN2，且于进行一扫描测试而测试一待测电路CUT(图3)时，处理电路200经由接脚PIN1与PIN2而接收来自一主机30所输出的一第一时脉讯号CLK1与包含一扫描致能讯号SE与一扫描输入讯号SI的一复合输入讯号IN，且转换第一时脉讯号CLK1为一第二时脉讯号CLK2，另外将复合输入讯号IN分时而输出扫描致能讯号SE与扫描输入讯号SI。扫描链202耦接处理电路200，并接收第二时脉讯号CLK2、扫描致能讯号SE与扫描输入讯号SI，并依据第二时脉讯号CLK2与扫描致能讯号SE而写入扫描输入讯号SI或一数据输入讯号DI(图3)，以进行扫描测试，并经由接脚PIN3输出一扫描输出讯号SO。于本实施例中，扫描输出讯号SO传输至主机30，而进行比对，以得知待测电路CUT是否有误。扫描测试为本领域技术人员所熟知的技术，所以于此不再详述。
请一并参阅图3，其为本发明的一较佳实施例的扫描链的电路方块图。如图所示，扫描链202包含复数扫描单元2020与2022，该些扫描单元2020、2022分别包含一多任务器MUX与一正反器FF。多任务器MUX具有一第一输入端1、一第二输入端0与一控制端CT，第一输入端1接收扫描输入讯号SI，第二输入端0接收由待测电路CUT所输出的数据输入讯号DI，控制端CT则接收扫描致能讯号SE，多任务器MUX受控于扫描致能讯号SE而选择输出扫描输入讯号SI或数据输入讯号DI。于此实施例中，当扫描致能讯号SE为高准位时，多任务器MUX输出扫描输入讯号SI，而当扫描致能讯号SE为低准位时，多任务器MUX输出数据输入讯号DI，但本发明并不以此为限。
正反器FF具有一数据输入端D与一时脉输入端CK，数据输入端D接收多任务器MUX输出的讯号(扫描输入讯号SI或数据输入讯号DI)，正反器FF的时脉输入端CK则接收第二时脉讯号CLK2，正反器FF依据第二时脉讯号CLK2而经由一输出端Q输出所接收的扫描输入讯号SI或数据输入讯号DI至待测电路CUT与下一个扫描单元。最后一个扫描单元2022的正反器FF的输出端Q所输出的讯号即为扫描输出讯号SO。由于，正反器如何依据时脉讯号而输出所接收的讯号为本领域的技术人员所熟知，因而不多加详述。于本实施例中，仅绘示出两个扫描单元2020与2022，以便于说明，而并非限制本发明的扫描单元的数量仅为两个，其是依据测试需求而定。
请一并参阅图4，其为本发明的一较佳实施例的脉波示意图。本发明的主机30将扫描输入讯号SI与扫描致能讯号SE整合为复合输入讯号IN，且产生第一时脉讯号CLK1，本发明藉由处理电路200将第一时脉讯号CLK1转换为扫描链202所需的第二时脉讯号CLK2，并且依据第一时脉讯号CLK1分时复合输入讯号IN，而输出扫描输入讯号SI与扫描致能讯号SE。
如图所示，处理电路200于扫描测试的一转移输入时间与一转移输出时间时，直接将第一时脉讯号CLK1输出而作为第二时脉讯号CLK2，并将复合输入讯号IN输出作为扫描输入讯号SI，此时处理电路200直接产生高准位的扫描致能讯号SE，以控制扫描链202写入扫描输入讯号SI。于本发明的一实施例中，扫描致能讯号SE的准位于转移输入时间为高准位直至转移输入时间结束后到扫描测试的一撷取时间的前段时间(延迟时间T1，于一实施例中，此延迟时间T1约为第一时脉讯号CLK1的半个时脉)。另外，扫描致能讯号SE的准位于撷取时间的后段时间(预致时间T2)即为高准位而持续到转移输出时间，于一实施例中，此预致时间T2约为第一时脉讯号CLK1的半个时脉。
此外，处理电路200于扫描测试的撷取时间时，将依据第一时脉讯号CLK1的其中一个预定时脉C输出为高准位的第二时脉讯号CLK2，于本实施例中，处理电路200依据对应于撷取时间的第一时脉讯号CLK1的第三个时脉而输出为高准位的第二时脉讯号CLK2，对应于撷取时间的其余时间的第二时脉讯号CLK2皆为低准位。
此外，处理电路200于扫描测试的撷取时间时会依据第一时脉讯号CLK1撷取复合输入讯号IN的准位，而决定对应于撷取时间的扫描致能讯号SE的准位并输出扫描致能讯号SE，其相当于处理电路200在撷取时间依据第一时脉讯号CLK1撷取复合输入讯号IN的扫描致能讯号SE的准位并输出扫描致能讯号SE。本实施例中，处理电路200是依据对应于撷取时间的第一时脉讯号CLK1的第一个时脉(第一个时脉的正缘)而撷取复合输入讯号IN的准位，其即为对应于撷取时间的扫描致能讯号SE的准位，于本实施中此准位为低准位，如此处理电路200即会依据此低准位而输出低准位的扫描致能讯号SE，以控制扫描链202的多任务器MUX输出数据输入讯号DI至正反器FF，而正反器FF会依据的后的第二时脉讯号CLK2输出数据输入讯号DI，而为扫描输出讯号SO。
另外，处理电路200是依据对应于撷取时间的第一时脉讯号CLK1的四个时脉而对应输出相同时间长度的低准位扫描致能讯号SE，但本发明对应于撷取时间内的第一时脉讯号CLK1的时脉数量并不以此为限。也就是说，处理电路200是依据对应于撷取时间的第一时脉讯号CLK1而撷取复合输入讯号IN的准位，并依据此准位而决定扫描致能讯号SE的准位并输出扫描致能讯号SE，扫描致能讯号SE的准位会维持到撷取时间的结束前的预致时间T2的前。当进入扫描测试的转移输出时间的前的预致时间T2时，处理电路200会改变扫描致能讯号SE的准位为高准位。上述对应于撷取时间的扫描致能讯号SE的准位并不局限于上述的实施例，扫描致能讯号SE的准位可在进入扫描测试的转移输出时间时才转变为高准位。
其中，图4所示的转移输入/输出时间是位于撷取时间前或后分别作为转移输入时间与转移输出时间，但此转移输出时间同时也是做为下一段撷取时间前的转移输入时间，也就是扫描链202输出数据输入讯号DI的同时也会写入下一个扫描输入讯号SI，此为本领域的技术人员所熟知，因而不多加详述。
由上述可知，于转移输入时间与转移输出时间时，第二时脉讯号CLK2相当于第一时脉讯号CLK1，扫描输入讯号SI则相当于复合输入讯号IN。但于撷取时间时，由于复合输入讯号IN为低准位，因此扫描致能讯号SE由原始状态的高准位转为低准位，以用于控制多任务器MUX输出数据输入讯号DI，扫描致能讯号SE的低准位维持到撷取时间结束前才恢复为高准位，且于撷取时间时，处理电路200撷取第一时脉讯号CLK1的一个预定时脉C而输出为高准位的第二时脉讯号CLK2，以使正反器FF依据此高准位的第二时脉讯号CLK2(对应于第一时脉讯号CLK1的预定时脉C)输出所接收的数据输入讯号DI。
其中，处理电路200于撷取时间撷取第一时脉讯号CLK1的预定时脉C，而输出为高准位的第二时脉讯号CLK2，其仅为本发明的较佳实施例，并非用以限定本发明，本发明亦可依据第一时脉讯号CLK1的预定第二个时脉、第三个时脉或第四个时脉而输出为第二时脉讯号CLK2。
基于上述，本发明的主机30藉由自动测试型样产生(ATPG)的方式，以提供包含有扫描致能讯号SE与扫描输入讯号SI的复合输入讯号IN，并藉由处理电路200将复合输入讯号IN分时而输出扫描致能讯号SE与扫描输入讯号SI。如此，可减少集成电路20的接脚数量，进而达到减少制造成本与电路面积的目的。如图2所示，本发明的集成电路20具有接脚PIN2而取代图1所示的扫描致能讯号SE与扫描输入讯号SI的两只接脚。
此外，复参阅第2-4图，如图所示，本发明的复合输入讯号IN更可包含一重置讯号RST，且其与扫描致能讯号SE、扫描输入讯号SI相同，而皆可藉由处理电路200分时而输出。
如图4所示，处理电路200在扫描测试的转移输入/输出时间是预设产生低准位的重置讯号RST，所以重置讯号RST的原始状态为低准位，于撷取时间中处理电路200同样依据第一时脉讯号CLK1的预定时脉而撷取复合输入讯号IN的准位而作为对应于撷取时间的重置讯号RST的准位，即撷取复合输入讯号IN的重置讯号RST的准位，以输出重置讯号RST，使重置讯号RST由原始状态的低准位转为高准位。于本实施例中，处理电路200是依据对应于撷取时间的第一时脉讯号CLK1的第二个时脉(第二个时脉的正缘)而撷取复合输入讯号IN的准位，于本实施中此准位为高准位，如此处理电路200即会依据此高准位而输出高准位的重置讯号RST，重置讯号RST传送至正反器FF的一重置端R(如图3所示)，而重置扫描链202中的正反器FF，以测试正反器FF的重置功能。此外，如图4所示，处理电路200是于不同时序撷取复合输入讯号IN中的准位，而作为扫描致能讯号SE与重置讯号RST的准位。
如图2所示，本发明的集成电路20利用接脚PIN2而取代图1所示的扫描致能讯号SE、扫描输入讯号SI与重置讯号RST的三只接脚。然而，并非每一种具扫描测试的集成电路皆需要测试正反器FF的重置功能，因此可依集成电路所需功能而设定或省略重置讯号RST于复合输入讯号IN中。
此外，本发明的复合输入讯号IN中更可包含一控制讯号SC(如图4所示)，于扫描测试的撷取时间时，处理电路200更依据对应于撷取时间的第一时脉讯号CLK1的预定时脉(如图4所示的第四个时脉的正缘)而撷取复合输入讯号IN的准位，其相当于处理电路200依据第一时脉讯号CLK1的预定时脉而撷取复合输入讯号IN的控制讯号SC的准位，以依据控制讯号SC执行对应的事件，例如控制扫描链202停止动作，以结束扫描测试，此仅为本发明的一实施例，并非限制本发明的控制讯号SC仅能用于控制扫描链202停止动作。
请一并参阅图5，其为本发明的另一较佳实施例的具扫描测试的集成电路的电路方块图。如图所示，本实施例与图2的实施例的差异在于，本实施例的集成电路20更包含一时脉产生单元204，以由集成电路20内部直接产生第一时脉讯号CLK1。如此，集成电路20不需要传输第一时脉讯号CLK1的接脚，而可更进一步减少集成电路20所需的接脚数量。于本实施例中，集成电路20利用接脚PIN1传输复合输入讯号IN。
另外，本发明的具扫描测试的集成电路20更可进一步将用于输入复合输入讯号IN的接脚PIN1与用于输出扫描输出讯号SO的接脚PIN3合并，以更进一步减少集成电路的制造成本与电路面积，详细说明如下所述。如图6所示，其为本发明的又一较佳实施例的具扫描测试的集成电路的电路方块图。本实施例的扫描链202所输出的扫描输出讯号SO直接传送到处理电路200，而处理电路200则分别依据第一时脉讯号CLK1的正缘与负缘控制接收复合输入讯号IN与控制扫描输出讯号SO由接脚PIN1输出至主机30。
举例而言，由于扫描输出讯号SO仅会在转移输入/输出时间时产生，而于撷取时间时则不会产生，因此以下仅说明在转移输入/输出时间时如何使复合输入讯号IN与扫描输出讯号SO共享同一接脚PIN1。其中于转移输入/输出时间时，处理电路200在第一时脉讯号CLK1的正缘时，接收复合输入讯号IN，并依据复合输入讯号IN分时而输出扫描输入讯号SI至扫描链202(分时输出的方式如同前述)，而在第一时脉讯号CLK1的负缘时，处理电路200将接收的扫描输出讯号SO经由接脚PIN1输出至主机30，如此即可不需要接脚PIN3。
请参阅图7，其为本发明的再一较佳实施例的具扫描测试的集成电路的电路方块图。如图所示，本实施例与图2的实施例具有差异，此差异在于本实施例的集成电路20不具有原先用于输出扫描输出讯号SO的接脚PIN3。本实施例如同图6的实施例，将图2实施例原先用于输入复合输入讯号IN的接脚PIN2与用于输出扫描输出讯号SO的接脚PIN3合并，即本实施例的集成电路20透过接脚PIN2传输扫描输出讯号SO至主机30。本实施例传输复合输入讯号IN与扫描输出讯号SO的方式如同图6的实施例所述的方式，所以于此不再详述。
综上所述，本发明的具扫描测试的集成电路及其测试方法提供包含有扫描致能讯号与扫描输入讯号的复合输入讯号，并藉由处理电路将复合输入讯号分时而输出扫描致能讯号与扫描输入讯号。如此，可减少集成电路的接脚数量，进而达到减少制造成本与电路面积的目的。
上文仅为本发明的较佳实施例而已，并非用来限定本发明实施的范围，凡依本发明权利要求范围所述的形状、构造、特征及精神所为的均等变化与修饰，均应包括于本发明的权利要求范围内。
Claims (13)
1.一种具扫描测试的集成电路，其特征在于，其包含：
一接脚，接收一复合输入讯号，该复合输入讯号包含一扫描输入讯号与一扫描致能讯号；
一处理电路，耦接该接脚，于进行一扫描测试而测试一待测电路时，该处理电路接收一第一时脉讯号与该复合输入讯号，并转换该第一时脉讯号为一第二时脉讯号，且将该复合输入讯号分时而输出该扫描输入讯号与该扫描致能讯号；以及
一扫描链，接收该第二时脉讯号、该扫描输入讯号与该扫描致能讯号，并依据该第二时脉讯号与该扫描致能讯号写入该扫描输入讯号或一数据输入讯号，而进行该扫描测试。
2.如权利要求1所述的具扫描测试的集成电路，其特征在于，其中该复合输入讯号更包含一重置讯号，该处理电路更将该复合输入讯号分时而输出该重置讯号，该扫描链受控于该重置讯号而进行重置。
3.如权利要求1所述的具扫描测试的集成电路，其特征在于，其中该处理电路将该第一时脉讯号输出为该第二时脉讯号，并将该复合输入讯号输出为该扫描输入讯号，于该扫描测试的一转移输入时间及一转移输出时间时。
4.如权利要求1所述的具扫描测试的集成电路，其特征在于，其中该处理电路将该第一时脉讯号的至少一时脉输出为该第二时脉讯号，并依据该第一时脉讯号撷取该复合输入讯号的该扫描致能讯号的准位，以输出该扫描致能讯号，于该扫描测试的一撷取时间时。
5.如权利要求4所述的具扫描测试的集成电路，其特征在于，其中该复合输入讯号更包含一重置讯号，于该撷取时间中，该处理电路更依据该第一时脉讯号撷取该复合输入讯号的该重置讯号的准位，以输出该重置讯号，而重置该扫描链，该处理电路于不同时序撷取该复合输入讯号的该扫描致能讯号与该重置讯号的准位。
6.如权利要求1所述的具扫描测试的集成电路，其特征在于，其中于该扫描测试的一转移输入/输出时间时，该处理电路于该第一时脉讯号的正缘时，接收该复合输入讯号，并分时该复合输入讯号而输出该扫描输入讯号，该处理电路于该第一时脉讯号的负缘时，将该扫描链输出的一扫描输出讯号传输至该接脚而输出。
7.如权利要求1所述的具扫描测试的集成电路，其特征在于，其中该复合输入讯号更包含一控制讯号，于该扫描测试的一撷取时间时，该处理电路更依据该第一时脉讯号撷取该复合输入讯号的该控制讯号的准位，以依据该控制讯号执行对应的事件。
8.如权利要求1所述的具扫描测试的集成电路，其特征在于，更包含另一接脚，其接收该第一时脉讯号并耦接该处理电路，而传输该第一时脉讯号至该处理电路。
9.如权利要求1所述的具扫描测试的集成电路，其特征在于，更包含一时脉产生单元，其耦接该处理电路，并产生该第一时脉讯号。
10.一种集成电路的测试方法，该集成电路具有一扫描链，以对一待测电路进行一扫描测试，其特征在于，该测试方法包含下列步骤：
提供一第一时脉讯号与一复合输入讯号，该复合输入讯号包含一扫描输入讯号与一扫描致能讯号；
转换该第一时脉讯号为一第二时脉讯号，而提供至该扫描链，且将该复合输入讯号分时而输出该扫描输入讯号与该扫描致能讯号至该扫描链；以及
该扫描链依据该第二时脉讯号与该扫描致能讯号选择写入该扫描输入讯号或一数据输入讯号，而进行该扫描测试。
11.如权利要求10所述的集成电路的测试方法，其特征在于，其中于转换该第一时脉讯号为一第二时脉讯号，且将该复合输入讯号分时而输出该扫描输入讯号与该扫描致能讯号的步骤中包含：
于该扫描测试的一转移输入时间及一转移输出时间时，将该第一时脉讯号输出为该第二时脉讯号，且将该复合输入讯号输出为该扫描输入讯号；以及
于该扫描测试的一撷取时间时，将该第一时脉讯号的至少一时脉输出为该第二时脉讯号，并依据该第一时脉讯号撷取该复合输入讯号的该扫描致能讯号的准位，以输出该扫描致能讯号。
12.如权利要求11所述的集成电路的测试方法，其特征在于，其中该复合输入讯号更包含一重置讯号，该测试方法的步骤更包含：
于该撷取时间中，依据该第一时脉讯号撷取该复合输入讯号的该重置讯号的准位，以输出该重置讯号，而重置该扫描链，其中撷取该重置讯号的准位的时序是不相同于撷取该扫描致能讯号的准位的时序。
13.如权利要求10所述的集成电路的测试方法，其特征在于，其中于该扫描测试的一转移输入/输出时间时，依据该第一时脉讯号的正缘，接收该复合输入讯号，并将该复合输入讯号分时而输出该扫描输入讯号，且依据该第一时脉讯号的负缘，输出该扫描链所输出的一扫描输出讯号。
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