TWI603104B - Integrated circuit with scan test and test method - Google Patents

Description

具掃描測試之積體電路及其測試方法

本發明係關於一種積體電路及其測試方法，尤指一種具掃描測試之積體電路及其測試方法。

按，現今積體電路（IC）之功能愈趨強大，所以其具有更多的複雜邏輯設計，如此導致需要更多的精密測試，以確認其功能正常。IC的測試包含對一電路的輸入應用多重測試型樣（pattern），以及監控其輸出以偵測故障的發生。故障涵蓋率（fault coverage）指的是測試型樣用於偵測積體電路之潛在故障的效率。

為了減少測試一積體電路所需之努力和花費，結構測試興起成為功能性測試之一種替代方案。在一結構性測試中，IC之內部儲存元件被用來控制和觀察內部邏輯。一般藉由輸入多重測試型樣至積體電路內部，以進行測試，現今技術是將多個暫存器串聯在一起，以暫存該些多重測試型樣，以進行測試。此技術稱為“掃描測試”。一般來說，掃描測試牽涉到提供一掃描鏈，其包含多個互相連接的多工器和正反器，其連接至積體電路之組合邏輯。掃描鏈長度上可為數以千百計之正反器。一般為了提升故障涵蓋率，可使用決定性的自動測試型樣產生（Automatic Test Pattern Generation，ATPG）器，以產生適當型樣，使測試的故障涵蓋率接近100%。

然而，如第1圖所示，其為習知具掃描測試之積體電路的電路方塊圖。如圖所示，習知具掃描測試之積體電路10包含一掃描鏈100，掃描鏈100接收一時脈訊號CLK、一掃描致能訊號SE、一掃描輸入訊號SI與一重置訊號RST，掃描鏈100耦接一待測電路（圖中未示），掃描鏈100依據時脈訊號CLK、掃描致能訊號SE、掃描輸入訊號SI與重置訊號RST，而對待測電路進行掃描測試，並輸出一掃描輸出訊號SO，而進行比對，以得知待測電路是否有誤。

由上述可知，習知具掃描測試之積體電路10必需接收四個輸入訊號（時脈訊號CLK、掃描致能訊號SE、掃描輸入訊號SI與重置訊號RST）及輸出一個掃描輸出訊號SO，即習知積體電路10勢必需要至少有五個接腳，才能使得積體電路10完整進行掃描測試。如此，將無法降低積體電路的製造成本與電路面積。

因此，本發明針對上述問題提供了一種具掃描測試之積體電路及其測試方法，以解決上述習用技術之問題。

本發明之一目的，係提供一種具掃描測試之積體電路及其測試方法，其藉由提供內部包含掃描致能訊號與掃描輸入訊號之複合輸入訊號，並藉由處理電路將複合輸入訊號分時而輸出掃描致能訊號與掃描輸入訊號，以減少積體電路之接腳數量，進而減少製造成本與電路面積。

本發明之一目的，係提供一種具掃描測試之積體電路及其測試方法，其於積體電路內部設置時脈產生單元，以提供掃描鏈所需之時脈訊號，如此，可減少積體電路所需之接腳數量，進而減少製造成本與電路面積。

本發明之一目的，係提供一種具掃描測試之積體電路及其測試方法，其藉由處理電路分別於時脈訊號的正緣、負緣輸出掃描輸入訊號至掃描鏈及輸出該掃描輸出訊號至主機，以合併用於輸入複合輸入訊號之接腳及用於輸出該掃描輸出訊號之接腳，進而減少積體電路的製造成本與電路面積。

本發明係揭示了一種具掃描測試之積體電路，其包含：一接腳，其接收一複合輸入訊號，複合輸入訊號包含一掃描輸入訊號與一掃描致能訊號；一處理電路，其耦接接腳，於進行一掃描測試而測試一待測電路時，處理電路接收一第一時脈訊號與複合輸入訊號，並轉換第一時脈訊號為一第二時脈訊號，且將複合輸入訊號分時而輸出掃描輸入訊號與掃描致能訊號；以及一掃描鏈，其接收第二時脈訊號、掃描輸入訊號與掃描致能訊號，並依據第二時脈訊號與掃描致能訊號寫入掃描輸入訊號或一資料輸入訊號，而進行掃描測試。

本發明更揭示了一種積體電路之測試方法，積體電路具有一掃描鏈，以對一待測電路進行一掃描測試，測試方法包含下列步驟：提供一第一時脈訊號與一複合輸入訊號，複合輸入訊號包含一掃描輸入訊號與一掃描致能訊號；轉換第一時脈訊號為一第二時脈訊號，而提供至掃描鏈，且將複合輸入訊號分時而輸出掃描輸入訊號與掃描致能訊號至掃描鏈；以及掃描鏈依據第二時脈訊號與掃描致能訊號選擇寫入掃描輸入訊號或一資料輸入訊號，而進行掃描測試。

10、20‧‧‧積體電路
30‧‧‧主機
100、202‧‧‧掃描鏈
200‧‧‧處理電路
2020、2022‧‧‧掃描單元
1‧‧‧第一輸入端
0‧‧‧第二輸入端
CK‧‧‧時脈輸入端
CLK‧‧‧時脈訊號
CLK1‧‧‧第一時脈訊號
CLK2‧‧‧第二時脈訊號
CUT‧‧‧待測電路
C‧‧‧預定時脈
CT‧‧‧控制端
D‧‧‧資料輸入端
DI‧‧‧資料輸入訊號
FF‧‧‧正反器
IN‧‧‧複合輸入訊號
MUX‧‧‧多工器
PIN1-PIN3‧‧‧接腳
Q‧‧‧輸出端
R‧‧‧重置端
RST‧‧‧重置訊號
SC‧‧‧控制訊號
SE‧‧‧掃描致能訊號
SI‧‧‧掃描輸入訊號
SO‧‧‧掃描輸出訊號
T₁‧‧‧延遲時間
T₂‧‧‧預致時間

第1圖為習知具掃描測試之積體電路的電路方塊圖；
第2圖為本發明之一較佳實施例之具掃描測試之積體電路的電路方塊圖；
第3圖為本發明之一較佳實施例之掃描鏈的電路方塊圖；
第4圖為本發明之一較佳實施例之脈波示意圖；
第5圖為本發明之另一較佳實施例之具掃描測試之積體電路的電路方塊圖；
第6圖為本發明之又一較佳實施例之具掃描測試之積體電路的電路方塊圖；以及
第7圖為本發明之再一較佳實施例之具掃描測試之積體電路的電路方塊圖。

為使　貴審查委員對本發明之特徵及所達成之功效有更進一步之瞭解與認識，謹佐以較佳之實施例及配合詳細之說明，說明如後：

請參閱第2圖，其為本發明之一較佳實施例之具掃描測試之積體電路的電路方塊圖。如圖所示，本實施例之積體電路20包含一處理電路200、一掃描鏈202與複數接腳PIN1-PIN3。處理電路200耦接該些接腳PIN1與PIN2，且於進行一掃描測試而測試一待測電路CUT（第3圖）時，處理電路200經由接腳PIN1與PIN2而接收來自一主機30所輸出之一第一時脈訊號CLK1與包含一掃描致能訊號SE與一掃描輸入訊號SI之一複合輸入訊號IN，且轉換第一時脈訊號CLK1為一第二時脈訊號CLK2，另外將複合輸入訊號IN分時而輸出掃描致能訊號SE與掃描輸入訊號SI。掃描鏈202耦接處理電路200，並接收第二時脈訊號CLK2、掃描致能訊號SE與掃描輸入訊號SI，並依據第二時脈訊號CLK2與掃描致能訊號SE而寫入掃描輸入訊號SI或一資料輸入訊號DI（第3圖），以進行掃描測試，並經由接腳PIN3輸出一掃描輸出訊號SO。於本實施例中，掃描輸出訊號SO傳輸至主機30，而進行比對，以得知待測電路CUT是否有誤。掃描測試為本領域技術人員所熟知之技術，所以於此不再詳述。

請一併參閱第3圖，其為本發明之一較佳實施例之掃描鏈的電路方塊圖。如圖所示，掃描鏈202包含複數掃描單元2020與2022，該些掃描單元2020、2022分別包含一多工器MUX與一正反器FF。多工器MUX具有一第一輸入端1、一第二輸入端0與一控制端CT，第一輸入端1接收掃描輸入訊號SI，第二輸入端0接收由待測電路CUT所輸出之資料輸入訊號DI，控制端CT則接收掃描致能訊號SE，多工器MUX受控於掃描致能訊號SE而選擇輸出掃描輸入訊號SI或資料輸入訊號DI。於此實施例中，當掃描致能訊號SE為高準位時，多工器MUX輸出掃描輸入訊號SI，而當掃描致能訊號SE為低準位時，多工器MUX輸出資料輸入訊號DI，但本發明並不以此為限。

正反器FF具有一資料輸入端D與一時脈輸入端CK，資料輸入端D接收多工器MUX輸出之訊號（掃描輸入訊號SI或資料輸入訊號DI），正反器FF之時脈輸入端CK則接收第二時脈訊號CLK2，正反器FF依據第二時脈訊號CLK2而經由一輸出端Q輸出所接收之掃描輸入訊號SI或資料輸入訊號DI至待測電路CUT與下一個掃描單元。最後一個掃描單元2022之正反器FF之輸出端Q所輸出之訊號即為掃描輸出訊號SO。由於，正反器如何依據時脈訊號而輸出所接收之訊號為本領域之技術人員所熟知，因而不多加詳述。於本實施例中，僅繪示出兩個掃描單元2020與2022，以便於說明，而並非限制本發明之掃描單元之數量僅為兩個，其是依據測試需求而定。

請一併參閱第4圖，其為本發明之一較佳實施例之脈波示意圖。本發明之主機30將掃描輸入訊號SI與掃描致能訊號SE整合為複合輸入訊號IN，且產生第一時脈訊號CLK1，本發明藉由處理電路200將第一時脈訊號CLK1轉換為掃描鏈202所需的第二時脈訊號CLK2，並且依據第一時脈訊號CLK1分時複合輸入訊號IN，而輸出掃描輸入訊號SI與掃描致能訊號SE。

如圖所示，處理電路200於掃描測試之一轉移輸入時間與一轉移輸出時間時，直接將第一時脈訊號CLK1輸出而作為第二時脈訊號CLK2，並將複合輸入訊號IN輸出作為掃描輸入訊號SI，此時處理電路200係直接產生高準位之掃描致能訊號SE，以控制掃描鏈202寫入掃描輸入訊號SI。於本發明之一實施例中，掃描致能訊號SE之準位於轉移輸入時間為高準位直至轉移輸入時間結束後到掃描測試之一擷取時間之前段時間（延遲時間T₁ ，於一實施例中，此延遲時間T₁ 約為第一時脈訊號CLK1之半個時脈）。另外，掃描致能訊號SE之準位於擷取時間之後段時間（預致時間T₂ ）即為高準位而持續到轉移輸出時間，於一實施例中，此預致時間T₂ 約為第一時脈訊號CLK1之半個時脈。

此外，處理電路200於掃描測試之擷取時間時，將依據第一時脈訊號CLK1的其中一個預定時脈C輸出為高準位之第二時脈訊號CLK2，於本實施例中，處理電路200依據對應於擷取時間之第一時脈訊號CLK1的第三個時脈而輸出為高準位之第二時脈訊號CLK2，對應於擷取時間之其餘時間的第二時脈訊號CLK2皆為低準位。

此外，處理電路200於掃描測試之擷取時間時會依據第一時脈訊號CLK1擷取複合輸入訊號IN的準位，而決定對應於擷取時間之掃描致能訊號SE的準位並輸出掃描致能訊號SE，其相當於處理電路200在擷取時間依據第一時脈訊號CLK1擷取複合輸入訊號IN之掃描致能訊號SE的準位並輸出掃描致能訊號SE。本實施例中，處理電路200是依據對應於擷取時間之第一時脈訊號CLK1的第一個時脈（第一個時脈的正緣）而擷取複合輸入訊號IN之準位，其即為對應於擷取時間之掃描致能訊號SE的準位，於本實施中此準位為低準位，如此處理電路200即會依據此低準位而輸出低準位之掃描致能訊號SE，以控制掃描鏈202之多工器MUX輸出資料輸入訊號DI至正反器FF，而正反器FF會依據之後的第二時脈訊號CLK2輸出資料輸入訊號DI，而為掃描輸出訊號SO。

另外，處理電路200是依據對應於擷取時間之第一時脈訊號CLK1的四個時脈而對應輸出相同時間長度的低準位掃描致能訊號SE，但本發明對應於擷取時間內之第一時脈訊號CLK1的時脈數量並不以此為限。也就是說，處理電路200是依據對應於擷取時間之第一時脈訊號CLK1而擷取複合輸入訊號IN之準位，並依據此準位而決定掃描致能訊號SE之準位並輸出掃描致能訊號SE，掃描致能訊號SE之準位會維持到擷取時間之結束前的預致時間T₂ 之前。當進入掃描測試之轉移輸出時間之前的預致時間T₂ 時，處理電路200會改變掃描致能訊號SE之準位為高準位。上述對應於擷取時間之掃描致能訊號SE的準位並不侷限於上述之實施例，掃描致能訊號SE的準位可在進入掃描測試之轉移輸出時間時才轉變為高準位。

其中，第4圖所示之轉移輸入/輸出時間是位於擷取時間前或後分別作為轉移輸入時間與轉移輸出時間，但此轉移輸出時間同時也是做為下一段擷取時間前的轉移輸入時間，也就是掃描鏈202輸出資料輸入訊號DI之同時也會寫入下一個掃描輸入訊號SI，此為本領域之技術人員所熟知，因而不多加詳述。

由上述可知，於轉移輸入時間與轉移輸出時間時，第二時脈訊號CLK2相當於第一時脈訊號CLK1，掃描輸入訊號SI則相當於複合輸入訊號IN。但於擷取時間時，由於複合輸入訊號IN為低準位，因此掃描致能訊號SE由原始狀態的高準位轉為低準位，以用於控制多工器MUX輸出資料輸入訊號DI，掃描致能訊號SE之低準位維持到擷取時間結束前才恢復為高準位，且於擷取時間時，處理電路200擷取第一時脈訊號CLK1的一個預定時脈C而輸出為高準位之第二時脈訊號CLK2，以使正反器FF依據此高準位之第二時脈訊號CLK2（對應於第一時脈訊號CLK1的預定時脈C）輸出所接收之資料輸入訊號DI。

其中，處理電路200於擷取時間擷取第一時脈訊號CLK1的預定時脈C，而輸出為高準位之第二時脈訊號CLK2，其僅為本發明之較佳實施例，並非用以限定本發明，本發明亦可依據第一時脈訊號CLK1的預定第二個時脈、第三個時脈或第四個時脈而輸出為第二時脈訊號CLK2。

基於上述，本發明之主機30藉由自動測試型樣產生（ATPG）之方式，以提供包含有掃描致能訊號SE與掃描輸入訊號SI的複合輸入訊號IN，並藉由處理電路200將複合輸入訊號IN分時而輸出掃描致能訊號SE與掃描輸入訊號SI。如此，可減少積體電路20之接腳數量，進而達到減少製造成本與電路面積之目的。如第2圖所示，本發明之積體電路20具有接腳PIN2而取代第1圖所示之掃描致能訊號SE與掃描輸入訊號SI的兩隻接腳。

此外，復參閱第2-4圖，如圖所示，本發明之複合輸入訊號IN更可包含一重置訊號RST，且其與掃描致能訊號SE、掃描輸入訊號SI相同，而皆可藉由處理電路200分時而輸出。

如第4圖所示，處理電路200在掃描測試之轉移輸入/輸出時間是預設產生低準位之重置訊號RST，所以重置訊號RST的原始狀態為低準位，於擷取時間中處理電路200同樣依據第一時脈訊號CLK1的預定時脈而擷取複合輸入訊號IN之準位而作為對應於擷取時間之重置訊號RST的準位，即擷取複合輸入訊號IN之重置訊號RST的準位，以輸出重置訊號RST，使重置訊號RST由原始狀態的低準位轉為高準位。於本實施例中，處理電路200是依據對應於擷取時間之第一時脈訊號CLK1的第二個時脈（第二個時脈的正緣）而擷取複合輸入訊號IN之準位，於本實施中此準位為高準位，如此處理電路200即會依據此高準位而輸出高準位之重置訊號RST，重置訊號RST傳送至正反器FF之一重置端R（如第3圖所示），而重置掃描鏈202中的正反器FF，以測試正反器FF的重置功能。此外，如第4圖所示，處理電路200是於不同時序擷取複合輸入訊號IN中之準位，而作為掃描致能訊號SE與重置訊號RST的準位。

如第2圖所示，本發明之積體電路20利用接腳PIN2而取代第1圖所示之掃描致能訊號SE、掃描輸入訊號SI與重置訊號RST的三隻接腳。然而，並非每一種具掃描測試之積體電路皆需要測試正反器FF的重置功能，因此可依積體電路所需功能而設定或省略重置訊號RST於複合輸入訊號IN中。

此外，本發明之複合輸入訊號IN中更可包含一控制訊號SC（如第4圖所示），於掃描測試之擷取時間時，處理電路200更依據對應於擷取時間之第一時脈訊號CLK1之預定時脈（如第4圖所示之第四個時脈的正緣）而擷取複合輸入訊號IN的準位，其相當於處理電路200依據第一時脈訊號CLK1之預定時脈而擷取複合輸入訊號IN之控制訊號SC的準位，以依據控制訊號SC執行對應之事件，例如控制掃描鏈202停止動作，以結束掃描測試，此僅為本發明之一實施例，並非限制本發明之控制訊號SC僅能用於控制掃描鏈202停止動作。

請一併參閱第5圖，其為本發明之另一較佳實施例之具掃描測試之積體電路的電路方塊圖。如圖所示，本實施例與第2圖之實施例的差異在於，本實施例之積體電路20更包含一時脈產生單元204，以由積體電路20內部直接產生第一時脈訊號CLK1。如此，積體電路20不需要傳輸第一時脈訊號CLK1的接腳，而可更進一步減少積體電路20所需之接腳數量。於本實施例中，積體電路20利用接腳PIN1傳輸複合輸入訊號IN。

另外，本發明之具掃描測試之積體電路20更可進一步將用於輸入複合輸入訊號IN之接腳PIN1與用於輸出掃描輸出訊號SO之接腳PIN3合併，以更進一步減少積體電路的製造成本與電路面積，詳細說明如下所述。如第6圖所示，其為本發明之又一較佳實施例之具掃描測試之積體電路的電路方塊圖。本實施例之掃描鏈202所輸出之掃描輸出訊號SO直接傳送到處理電路200，而處理電路200則分別依據第一時脈訊號CLK1的正緣與負緣控制接收複合輸入訊號IN與控制掃描輸出訊號SO由接腳PIN1輸出至主機30。

舉例而言，由於掃描輸出訊號SO僅會在轉移輸入/輸出時間時產生，而於擷取時間時則不會產生，因此以下僅說明在轉移輸入/輸出時間時如何使複合輸入訊號IN與掃描輸出訊號SO共用同一接腳PIN1。其中於轉移輸入/輸出時間時，處理電路200在第一時脈訊號CLK1的正緣時，接收複合輸入訊號IN，並依據複合輸入訊號IN分時而輸出掃描輸入訊號SI至掃描鏈202（分時輸出之方式如同前述），而在第一時脈訊號CLK1之負緣時，處理電路200將接收之掃描輸出訊號SO經由接腳PIN1輸出至主機30，如此即可不需要接腳PIN3。

請參閱第7圖，其為本發明之再一較佳實施例之具掃描測試之積體電路的電路方塊圖。如圖所示，本實施例與第2圖之實施例具有差異，此差異在於本實施例之積體電路20不具有原先用於輸出掃描輸出訊號SO之接腳PIN3。本實施例如同第6圖之實施例，將第2圖實施例原先用於輸入複合輸入訊號IN之接腳PIN2與用於輸出掃描輸出訊號SO之接腳PIN3合併，即本實施例之積體電路20透過接腳PIN2傳輸掃描輸出訊號SO至主機30。本實施例傳輸複合輸入訊號IN與掃描輸出訊號SO之方式如同第6圖之實施例所述之方式，所以於此不再詳述。

綜上所述，本發明之具掃描測試之積體電路及其測試方法提供包含有掃描致能訊號與掃描輸入訊號的複合輸入訊號，並藉由處理電路將複合輸入訊號分時而輸出掃描致能訊號與掃描輸入訊號。如此，可減少積體電路之接腳數量，進而達到減少製造成本與電路面積之目的。

惟以上所述者，僅為本發明之較佳實施例而已，並非用來限定本發明實施之範圍，舉凡依本發明申請專利範圍所述之形狀、構造、特徵及精神所為之均等變化與修飾，均應包括於本發明之申請專利範圍內。

本發明係實為一具有新穎性、進步性及可供產業利用者，應符合我國專利法所規定之專利申請要件無疑，爰依法提出發明專利申請，祈　鈞局早日賜准專利，至感為禱。

20‧‧‧積體電路

30‧‧‧主機

200‧‧‧處理電路

202‧‧‧掃描鏈

CLK1‧‧‧第一時脈訊號

CLK2‧‧‧第二時脈訊號

IN‧‧‧複合輸入訊號

PIN1‧‧‧接腳

PIN2‧‧‧接腳

PIN3‧‧‧接腳

RST‧‧‧重置訊號

SE‧‧‧掃描致能訊號

SI‧‧‧掃描輸入訊號

SO‧‧‧掃描輸出訊號

Claims (13)

1. 一種具掃描測試之積體電路，其包含：
   一接腳，接收一複合輸入訊號，該複合輸入訊號包含一掃描輸入訊號與一掃描致能訊號；
   一處理電路，耦接該接腳，於進行一掃描測試而測試一待測電路時，該處理電路接收一第一時脈訊號與該複合輸入訊號，並轉換該第一時脈訊號為一第二時脈訊號，且將該複合輸入訊號分時而輸出該掃描輸入訊號與該掃描致能訊號；以及
   一掃描鏈，接收該第二時脈訊號、該掃描輸入訊號與該掃描致能訊號，並依據該第二時脈訊號與該掃描致能訊號寫入該掃描輸入訊號或一資料輸入訊號，而進行該掃描測試。
2. 如申請專利範圍第1項所述之具掃描測試之積體電路，其中該複合輸入訊號更包含一重置訊號，該處理電路更將該複合輸入訊號分時而輸出該重置訊號，該掃描鏈受控於該重置訊號而進行重置。
3. 如申請專利範圍第1項所述之具掃描測試之積體電路，其中該處理電路將該第一時脈訊號輸出為該第二時脈訊號，並將該複合輸入訊號輸出為該掃描輸入訊號，於該掃描測試之一轉移輸入時間或一轉移輸出時間時。
4. 如申請專利範圍第1項所述之具掃描測試之積體電路，其中該處理電路將該第一時脈訊號之至少一時脈輸出為該第二時脈訊號，並依據該第一時脈訊號擷取該複合輸入訊號之該掃描致能訊號的準位，以輸出該掃描致能訊號，於該掃描測試之一擷取時間時。
5. 如申請專利範圍第4項所述之具掃描測試之積體電路，其中該複合輸入訊號更包含一重置訊號，於該擷取時間中，該處理電路更依據該第一時脈訊號擷取該複合輸入訊號之該重置訊號的準位，以輸出該重置訊號，而重置該掃描鏈，該處理電路於不同時序擷取該複合輸入訊號之該掃描致能訊號與該重置訊號的準位。
6. 如申請專利範圍第1項所述之具掃描測試之積體電路，其中於該掃描測試之一轉移輸入/輸出時間時，該處理電路於該第一時脈訊號之正緣時，接收該複合輸入訊號，並分時該複合輸入訊號而輸出該掃描輸入訊號，該處理電路於該第一時脈訊號之負緣時，將該掃描鏈輸出之一掃描輸出訊號傳輸至該接腳而輸出。
7. 如申請專利範圍第1項所述之具掃描測試之積體電路，其中該複合輸入訊號更包含一控制訊號，於該掃描測試之一擷取時間時，該處理電路更依據該第一時脈訊號擷取該複合輸入訊號之該控制訊號的準位，以依據該控制訊號執行對應之事件。
8. 如申請專利範圍第1項所述之具掃描測試之積體電路，更包含另一接腳，其接收該第一時脈訊號並耦接該處理電路，而傳輸該第一時脈訊號至該處理電路。
9. 如申請專利範圍第1項所述之具掃描測試之積體電路，更包含一時脈產生單元，其耦接該處理電路，並產生該第一時脈訊號。
10. 一種積體電路之測試方法，該積體電路具有一掃描鏈，以對一待測電路進行一掃描測試，該測試方法包含下列步驟：
    提供一第一時脈訊號與一複合輸入訊號，該複合輸入訊號包含一掃描輸入訊號與一掃描致能訊號；
    轉換該第一時脈訊號為一第二時脈訊號，而提供至該掃描鏈，且將該複合輸入訊號分時而輸出該掃描輸入訊號與該掃描致能訊號至該掃描鏈；以及
    該掃描鏈依據該第二時脈訊號與該掃描致能訊號選擇寫入該掃描輸入訊號或一資料輸入訊號，而進行該掃描測試。
11. 如申請專利範圍第10項所述之積體電路之測試方法，其中於轉換該第一時脈訊號為一第二時脈訊號，且將該複合輸入訊號分時而輸出該掃描輸入訊號與該掃描致能訊號之步驟中包含：
    於該掃描測試之一轉移輸入時間或一轉移輸出時間時，將該第一時脈訊號輸出為該第二時脈訊號，且將該複合輸入訊號輸出為該掃描輸入訊號；以及
    於該掃描測試之一擷取時間時，將該第一時脈訊號之至少一時脈輸出為該第二時脈訊號，並依據該第一時脈訊號擷取該複合輸入訊號之該掃描致能訊號的準位，以輸出該掃描致能訊號。
12. 如申請專利範圍第11項所述之積體電路之測試方法，其中該複合輸入訊號更包含一重置訊號，該測試方法之步驟更包含：
    於該擷取時間中，依據該第一時脈訊號擷取該複合輸入訊號之該重置訊號的準位，以輸出該重置訊號，而重置該掃描鏈，其中擷取該重置訊號之準位的時序是不相同於擷取該掃描致能訊號之準位的時序。
13. 如申請專利範圍第10項所述之積體電路之測試方法，其中於該掃描測試之一轉移輸入/輸出時間時，依據該第一時脈訊號之正緣，接收該複合輸入訊號，並將該複合輸入訊號分時而輸出該掃描輸入訊號，且依據該第一時脈訊號之負緣，輸出該掃描鏈所輸出之一掃描輸出訊號。