TWI689739B - 電路測試系統及電路測試方法 - Google Patents

Abstract

本揭示內容係關於一種電路測試系統，包含控制電路、介面電路、掃描鏈電路及待測電路。控制電路電性連接於測試機台，且用以接收掃描控制訊號。介面電路電性連接於控制電路、測試機台、掃描鏈電路及待測電路。在掃描控制訊號處於第一準位時，控制電路用以控制介面電路將測試機台傳來的掃描測試訊號傳送給掃描鏈電路；同時，將掃描鏈電路內暫存器擷取到的訊號位移輸出給測試機台判讀。在掃描控制訊號處於第二準位時，控制電路用以控制介面電路將待測電路產生的回應訊號傳遞至測試機台，並經由掃描鏈上的暫存器擷取組合邏輯電路的運算結果。

Description

電路測試系統及電路測試方法

本揭示內容關於一種電路測試系統，特別是能從測試機台接收測試訊號，以判斷待測電路是否異常的技術。

掃描鏈(Scan chain)是一種可測試性設計(Design for Testability,DFT)的實現方式，透過在積體電路中配置多個暫存器，以對積體電路的各個區域進行檢測，判斷是否出現異常。

隨著晶片設計複雜度的成長，透過掃描鏈技術辨識出晶片內潛在缺陷的檢測程序越來越重要。然而，掃描鏈之技術並無法測試到積體電路上的所有區域，因此仍有改良的空間。而傳統掃描鏈測試技術對位於暫存器與輸入輸出介面(I/O Interface)間的組合邏輯只能使用插入掃描包覆元件(San Wrapper)來增加測試涵蓋率，但此法仍有些真實電路運作接線及輸入輸出介面無法被完整有效測試。

本揭示內容之一態樣為一種電路測試系統，包含控制電路、介面電路、掃描鏈電路及待測電路。控制電路電性連接於測試機台，且用以接收掃描控制訊號。介面電路電性連接於控制電路、測試機台、掃描鏈電路及待測電路。在掃描控制訊號處於第一準位時，控制電路用以控制介面電路將測試機台傳來的掃描測試訊號傳送給掃描鏈電路。在掃描控制訊號處於第二準位時，控制電路用以控制介面電路將待測電路產生的回應訊號傳遞至測試機台。

本揭示內容之另一態樣為一種電路測試方法。電路測試方法包含下列步驟：透過控制電路接收測試機台傳來的掃描控制訊號。在掃描控制訊號處於第一準位時，透過控制電路，控制介面電路將測試機台傳來的掃描測試訊號傳送至掃描鏈電路。在掃描控制訊號處於第二準位時，透過控制電路，控制介面電路將待測電路產生的回應訊號傳遞至該測試機台。

由於當掃描控制訊號處於第二準位時，介面電路無須將測試機台的訊號傳遞至掃描鏈電路，或無須將待測電路掃描輸出結果傳遞給測試機台，因此，利用介面電路在掃描控制訊號處於第二準位時的閒置時間，即可利用控制電路控制介面電路的狀態，以使測試機台得以檢測待測電路的運作，提升檢測的覆蓋率。

100、300:電路測試系統

110、310:控制電路

111、311:開關電路

111a:及閘

111b:非或閘

111c、311b:或閘

111d:蘊含非閘

112、312:邏輯電路

120、320:介面電路

120A、120B、120C:輸入輸出單元

130、330:掃描鏈電路

131、331:組合電路

F1、F2、F3、F4:掃描鏈單元

140、340:待測電路

140A、140B:子電路

200:測試機台

311a、311c:切換電路

320A、320B、320C:輸入輸出單元

340A、340B:子電路

I:輸入端

O:輸出端

IO:測試端

OE:控制端

St1、St2、St3:測試訊號

S1、S2、S3:控制訊號

Sc1:掃描測試訊號

Sc2:掃描回應訊號

Sr1、Sr2:回應訊號

SE:掃描控制訊號

SF:掃描輔助訊號

SM:掃描模式訊號

Clk、clk0、clk1:時脈訊號

Pin:內部訊號狀態

Pout:外部訊號狀態

T1、T2、T3:轉迴時間

第1圖為本揭示內容所應用之微晶片示意圖。

第2圖為本揭示內容部分實施例的電路測試系統示意圖。

第3圖為本揭示內容部分實施例的電路測試系統波形圖。

第4A、4B、4C圖為根據本揭示內容之部分實施例所繪示的開關電路示意圖。

第5圖為本揭示內容部分實施例的電路測試方法流程圖。

第6圖為本揭示內容部分實施例的電路測試系統示意圖。

第7、8圖為本揭示內容部分實施例的電路測試系統波形圖。

第9A、9B、9C圖為本揭示內容部分實施例的開關電路示意圖。

第10圖為本揭示內容部分實施例的電路測試方法流程圖。

以下將以圖式揭露本案之複數個實施方式，為明確說明起見，許多實務上的細節將在以下敘述中一併說明。然而，應瞭解到，這些實務上的細節不應用以限制本案。也就是說，在本揭示內容部分實施方式中，這些實務上的細節是非必要的。此外，為簡化圖式起見，一些習知慣用的結構與元件在圖式中將以簡單示意的方式繪示之。

於本文中，當一元件被稱為「連接」或「耦接」時，可指「電性連接」或「電性耦接」。「連接」或「耦接」亦可用以表示二或多個元件間相互搭配操作或互動。此外，雖然本文中使用「第一」、「第二」、…等用語描述不同元件，該用語僅是用以區別以相同技術用語描述的元件或 操作。除非上下文清楚指明，否則該用語並非特別指稱或暗示次序或順位，亦非用以限定本發明。

本揭示內容係關於一種電路測試系統及電路測試方法。請參閱第1圖所示，係本揭示內容所應用之微晶片示意圖。在部分實施例中，本揭示內容的電路測試方法係用於檢測微晶片中之電路。如第1圖所示，微晶片內包含複數個待測電路C1~C3以及複數個掃描單元R1~R3。掃描鏈技術可檢測微晶片中的部分電路，而透過本揭示內容之改良，則可提升檢測的覆蓋率(coverage)。

在透過掃描鏈技術進行掃描測試(Scan test)時，檢測過程包含位移模式(Shift)及擷取模式(Capture)。在位移模式時，測試機台會根據掃描時鐘(scan clock)產生的時脈訊號，將掃描測試訊號逐一輸入至掃描單元R1~R3的暫存器中，此種將訊號隨著脈衝(pulse)輸入的過程稱為「位移(shift)」，如圖中之虛線路徑所示。而在擷取模式時，掃描時鐘會先停止輸出時脈訊號，等暫存器內的訊號輸出至待測電路C1~C3中(如圖中之實線路徑)，讓待測電路C1~C3進行運算後；接著測試機台再繼續發送時脈訊號，使待測電路C1~C3將運算結果輸出到掃描單元R1~R3中的暫存器中，此種運算後將結果輸出到掃描單元R1~R3的過程被稱為「擷取(capture)」。

承上，在再次進入位移模式時，測試機台再次輸出連續的時脈訊號，同時，將新的掃描測試訊號逐一輸入至掃描單元R1~R3的暫存器中。此時，掃描單元R1~ R3之暫存器內的運算結果會隨著時脈訊號輸出至測試機台，判斷是否與預期結果相符。然而，前述掃描測試並無法完全檢測到所有的待測電路C1~C3。如第1圖所示，因為待測電路C1的輸入端、待測電路C3的輸出端皆未連接至掃描單元，因此，待測電路C1、C3將無法經由掃描鏈技術檢測。傳統掃描鏈測試技術若要提升待測電路C1、C3測試涵蓋率，會在待測電路C1的輸入端及待測電路C3的輸出端上插入掃描包覆元件(San Wrapper)。掃描包覆元件的基本原理，是透過多工器在掃描模式時改變待測電路C1、C3與I/O介面電路真實工作模式(Normal Mode)的電路接線，於是電器接線變成到一群可由掃描練控制的暫存器。故此改良方法並未涵蓋到所有真實工作模式(Normal Mode)下的電器連線，而且也無法解決許多輸入輸出介面內部電路沒被完整有效測試的問題。

本揭示內容能改善掃描鏈技術的覆蓋率。請參閱第2圖所示，係本揭示內容之部分實施例中的電路測試系統100示意圖。電路測試系統100包含測試機台200、控制電路110、介面電路120、掃描鏈電路130及待測電路140。控制電路110透過介面電路120電性連接於測試機台200，以接收掃描控制訊號SE、掃描輔助訊號SF、時脈訊號clk、掃描模式訊號SM。第2圖所示僅為本揭示內容之示意圖，其中掃描鏈電路130可以包含多條掃描鏈(scan chains)及多個掃描時鐘(scan clocks)。掃描控制訊號SE是掃描測試中的一種控制訊號，詳情將於後文詳述。

介面電路120包含複數個輸入輸出單元(input/output cell)，電性連接於控制電路110、測試機台200、掃描鏈電路130及待測電路140。如第2圖所示，在部分實施例中，介面電路120至少包含第一輸入輸出單元120A、第二輸入輸出單元120B及第三輸入輸出單元120C。其中每一個輸入輸出單元皆可各自包含多個輸入輸出元件。待測電路140可視為第1圖中之待測電路C1、C3。在微晶片內的積體電路中，電路之間彼此互相關連，因此，雖然在第2圖中，將待測電路140繪示為包含第一子電路140A及第二子電路140B，但此一繪示方式僅是為了便於說明本案技術，並非限制第一子電路140A及第二子電路140為完全相互獨立的電路。

在部分實施例中，控制電路110係透過介面電路120接收掃描控制訊號SE。介面電路120是作為微晶片與外部電路的傳輸介面。在部分實施例中，掃描鏈電路130即為前述微晶片中能透過掃描鏈技術進行檢測的內部電路(可視為第1圖中之掃描單元R1、R2、R3和待測電路C2)。

為清楚說明本揭示內容之應用方式，在此先說明電路測試系統100透過掃描鏈技術檢測掃描鏈電路130的方式如後。在部分實施例中，掃描鏈電路130包含組合電路131及多個串聯的掃描單元F1~F4。其中，組合電路131可包含多個檢測區域，每個檢測區域分別對應於一個掃描單元F1~F4。每個掃描單元F1~F4包含暫存器及多工器，多工器的控制端接收掃描控制訊號SE，以讓暫存器選 擇性地接收來自組合電路131或是前一個掃描單元的輸出訊號。

在掃描控制訊號SE處於第一準位時(如：致能準位)，掃描控制訊號SE將掃描鏈電路130控制於位移模式(Shift mode)。此時，測試機台200透過介面電路120中的第一輸入輸出單元120A及連續輸出的時脈訊號，隨著時鐘週期對掃描鏈電路130中的掃描單元F1~F4輸入不同的掃描測試訊號Sc1(如：0或1)。掃描單元F1~F4中的多工器將掃描測試訊號Sc1輸入至暫存器，且掃描單元F1~F4中的多工器選擇接收前一個掃描單元的輸出訊號，因此掃描鏈單元F1~F4內的暫存器將形成為串聯的結構連線。

在掃描控制訊號SE處於第二準位時(如：禁能準位)，掃描控制訊號SE將掃描鏈電路130控制於擷取模式(Capture mode)。此時，測試機台200停止輸出時脈訊號，使得掃描單元F1~F4內的多工器不接收掃描測試訊號Sc1，而是將先前接收到的掃描測試訊號Sc1傳遞至組合電路131中進行運算。接著，測試機台200恢復輸出時脈訊號，由於此時掃描單元F1~F4中的多工器會根據掃描控制訊號SE，改為選擇接收組合電路131及第二子電路140B的運算結果(如第2圖所示之第二回應訊號Sr2)。據此，掃描鏈單元F1~F4內的暫存器將形成用以擷取組合電路131和第二回應訊號Sr2的結構連線，以擷取組合電路131的輸出訊號及第二回應訊號Sr2。

在掃描控制訊號SE由第二準位重新恢復至 第一準位時(即，再次處於位移模式)，掃描單元F1~F4再次接收掃描測試訊號Sc1。如第2圖所示，掃描單元F4將擷取模式下所接收到的掃描回應訊號Sc2傳遞至介面電路120中的第二輸入輸出單元120B，以透過第二輸入輸出單元120B，將掃描回應訊號Sc2傳遞至測試機台200。測試機台200將根據掃描回應訊號Sc2判斷組合電路131是否運作正常。前述僅為掃描鏈技術的概念，本領域人士能理解掃描鏈技術之實施細節，故在此不再贅述。

由於當掃描控制訊號SE處於第二準位時(即，掃描鏈電路130被控制於擷取模式時)，測試機台200無須透過介面電路120(如：第一~三輸入輸出單元120A~120C)發送掃描測試訊號Sc1，因此，此時介面電路120係處於閒置且可利用的狀態。本揭示內容能夠不透過掃描包覆元件，而在掃描控制訊號SE處於第二準位時，由控制電路110去控制介面電路120的狀態，以使待測電路140與測試機台200之間能進行訊號收發。如此，掃描單元F1~F2內的暫存器將可以擷取第二子電路140B的輸出訊號，讓測試機台200可判斷待測電路140、邏輯電路112和介面電路120內部電路是否運作正常。

據此，透過在「擷取模式」及「位移模式」時利用介面電路120傳遞訊號，即能讓測試機台200得以檢測到待測電路140，解決了習知掃描鏈技術中，無法完整檢測「微晶片中直接連接至介面電路120的電路」的問題。

為了清楚說明本揭示內容之實施細節，在 此說明介面電路120中各輸入輸出單元120A~120C的運作方式。請參閱第2圖所示，當一個輸入輸出單元為雙向(bi-directional)介面時(如，第2圖所示輸入輸出單元120A~120C)，它們都包含輸入端I、輸出端O、控制端OE(output enable)及測試端IO(即，外部雙向輸入輸出端IO)。此一圖示僅是為方便說明本案技術，並非限制各輸入輸出單元120A~120C必須為雙向(bi-directional)介面。在位移模式時，第一輸入輸出單元120A主要是用來接收掃描測試訊號Sc1。第二輸入輸出單元120B主要是用來輸出掃描回應訊號Sc2至測試機台200。因此，實際應用上第一輸入輸出單元120A可以是雙向輸入輸出介面或單向輸入介面，第二輸入輸出單元120B可以是雙向輸入輸出介面或單向輸出介面；第三輸入輸出單元120C可以是任何輸入輸出介面。若輸入輸出單元120A~120C為單向輸入/輸出介面，則將不包含控制端OE、單向輸出介面不包含輸出端O、單向輸入介面不包含輸入端I。由於本領域人士能理解輸入輸出單元120A~120C的內部電路，因此在此僅說明與本揭示內容之電路測試方法相關的運作內容：當控制端OE接收到的訊號為致能準位時，輸入端I將被導通至測試端IO(以下簡稱為輸出模式，output mode)，同時，測試端IO亦導通至該內部輸出端O；即間接使得輸入端I亦可導通至該輸出端O。當控制端OE接收到的訊號處於禁能準位時，輸入端I與測試端IO是斷開的；只有測試端IO是導通至該內部輸出端O(以下簡稱為輸入模式，input mode)。

在第2圖所示之實施例中，介面電路120中的第一輸入輸出單元120A作為掃描鏈測試的輸入端(SCAN_IN)、第二輸入輸出單元120B則作為掃描鏈測試的輸出端(SCAN_OUT)。而第三輸入輸出單元120C則是那些在位移模式下測試機台200不需透過它們傳遞掃描控制訊號的雙向輸入輸出介面。為便於說明，在此將第一輸入輸出單元120A的各端點稱為第一控制端OE、第一測試端IO、第一輸入端I及第一輸出端O。同樣地，第二和第三輸入輸出單元120B、120C的各端點分別稱為第二控制端OE、第二測試端IO、第二輸入端I及第二輸出端O以及第三控制端OE、第三測試端IO、第三輸入端I及第三輸出端O。

在掃描控制訊號SE處於第一準位時(即，位移模式)，控制電路110會輸出禁能準位的第一、三控制訊號S1、S3至第一、三控制端OE，以使第一輸入輸出單元120A透過第一輸出端O接收掃描測試訊號Sc1及第三輸入輸出單元120C保持輸入模式。同時，控制電路110會輸出致能準位的第二控制訊號S2至第二控制端OE，以使第二輸入輸出單元120B透過第二輸入端I接收掃描鏈電路130產生的掃描回應訊號Sc2，並將掃描回應訊號Sc2傳遞至測試機台200。

在部分實施例中，第一控制端OE電性連接於控制電路110，第一測試端IO電性連接於測試機台200，第一輸出端O電性連接於掃描鏈電路130和第二子電路140B。第二控制端OE電性連接於該控制電路110，該第二 測試端IO電性連接於測試機台200，第二輸入端I透過多工器電性連接於掃描鏈電路130和第一子電路140A。

在部分實施例中，控制電路110包含開關電路111及邏輯電路112。邏輯電路112為微晶片中正常工作模式既有的電路，其功能不限。開關電路111電性連接於邏輯電路112，且用以自測試機台200接收掃描控制訊號SE。在掃描控制訊號SE處於第二準位時，開關電路111根據掃描控制訊號SE將邏輯電路112導通至該介面電路120中各輸入輸出單元120A~120C的控制端OE，以使測試機台200得以檢測待測電路140的各個區域。

如第2圖所示，在此說明電路測試系統100的運作方式如後。在掃描控制訊號SE處於第一準位時，控制電路110中的邏輯電路112接收測試機台200傳來的輸入訊號(如：第2圖中繪示的SM、SE和SF)，此時開關電路111為關斷狀態，因此邏輯電路112並未控制介面電路120中各輸入輸出單元120A~120C的控制端OE。在掃描控制訊號SE處於第二準位時，邏輯電路112根據正常工作模式下所接收到的訊號(如：第一子電路140A的輸出值)，產生輸出訊號。此時開關電路111為導通狀態，因此邏輯電路112產生的輸出訊號將透過開關電路111，形成第一控制訊號S1~第三控制訊號S3。舉例而言，若第一輸入輸出單元120A的第一控制端OE接收到的第一控制訊號S1為致能準位，則第一輸入輸出單元120A被控制在輸出模式，此時第一輸入端I導通至第一測試端IO，如果測試機台200接收到的訊號正 確，則代表與第一輸出端I相連接的第一子電路140A、邏輯電路112運作正常，且第一輸入輸出單元120A的內部電路也運作正常。

承上，反之，若第二輸入輸出單元120B的第二控制端OE接收到的第二控制訊號S2為禁能準位，則第二輸入輸出單元120B被控制在輸入模式，此時第二輸出端O導通至第一測試端IO。經過位移及擷取模式適當運作後，若測試機台200接收到的訊號正確，則代表與第二輸出端O相連接的第二子電路140B、掃描鏈電路130、邏輯電路112運作正確、且第二輸入輸出單元120B的內部電路也運作正常。而若測試機台200接收到的訊號與預期不符，代表上述涵蓋測試電路中任一者(如：第二子電路140B或第二輸入輸出單元120B的內部電路)發生異常。同理，當其他輸入輸出單元的控制端OE接收到的訊號為致能或禁能準位時，能以相同原理，判斷對應的待測電路140及輸入輸出單元的內部電路是否正常。

本揭示內容係在掃描鏈技術之擷取模式時，控制介面單元120使待測電路140與測試機台200進行訊號傳遞，以提升檢測覆蓋率。然而，在位移模式與擷取模式的切換過程中，因為測試機台200能即時對各輸入輸出單元120A~120C發送訊號，但測試機台200發送至控制電路110的掃描控制訊號SE經待測晶片內部走線可能產生第一~三控制訊號S1~S3有極大延遲，致使有一定的機率會出現測試機台200與輸入輸出單元120A~120C同時輸出訊號的情 況。若兩者各自對應接線發送的訊號不同，就會產生訊號衝突(Bus contention)，而會損害輸入輸出單元。

為了避免訊號衝突的產生，本揭示內容係提供三種用於克服訊號衝突問題的實施方式。在第一種實施方式中，電路測試系統100控制測試機台200在發送掃描測試訊號Sc1前，先延遲一段預定時間(在此稱為「轉迴時間Turnaround Time」)，再發送訊號給各輸入輸出單元120A~120B。

承上，在第一種實施方式中，測試機台200發送掃描控制訊號SE及掃描輔助訊號SF至開關電路111。在掃描控制訊號SE處於第二準位、且掃描輔助訊號SF處於禁能準位時，待測電路140透過介面電路120，傳送回應訊號至該測試機台200。在掃描控制訊號SE處於第二準位、且掃描輔助訊號SF處於致能準位時，介面電路120處於輸入模式停止接收待測子電路140傳送的回應訊號。此時測試機台200對介面電路120中的第一~三輸入輸出單元120A~120C輸出適當的測試訊號(如：第一~三測試訊號St1~St3)。

請參閱第3圖所示，第3圖係電路測試系統100的訊號波形圖，時脈訊號clk0、clk1係掃描鏈技術中輸出給掃描鏈電路130之訊號，隨著時脈週期將掃描測試訊號Sc1逐一存入掃描鏈單元F1~F4中的暫存器。在本實施例中，掃描控制訊號SE為致能準位時代表位移模式、禁能準位時則代表擷取模式。當輸入輸出單元120A~120C用以接收測試機台200傳來的訊號時係處於「外部訊號狀態 Pout」、當輸入輸出單元120A~120C用以接收待測電路140或掃描鏈電路130傳來的訊號時處於「內部訊號狀態Pin」。

如第3圖所示，在此以第一輸入輸出單元120A為例，說明其運作方式。在該實施例中，待測電路140的第一子電路140A電性連接於第一輸入輸出單元120A的第一輸入端I。待測電路140的第二子電路140B電性連接於第一輸入輸出單元120A的第一輸出端O。在掃描控制訊號SE為第一準位時，測試機台200輸出連續時脈訊號並透過第一輸入輸出單元120A，根據時鐘週期傳送各種不同掃描測試訊號Sc1至掃描鏈電路130。在掃描控制訊號SE從第一準位轉變為第二準位時，測試機台200停止輸出時脈訊號；在經過第一轉迴時間(Turnaround Time)T1後，才發送第一測試訊號St1至該第一輸入輸出單元120A，用以檢測第二子電路140B。經過若干時間後，測試機台200只輸出一個脈衝訊號，讓組合電路131或第二子電路140B的運算結果(即，第二回應訊號Sr2)輸出至掃描鏈單元F1~F4內的暫存器。

接著，當掃描輔助訊號SF處於禁能準位時，開關電路111將導通；此時測試機台200接收第一輸入輸出單元120A輸出的訊號，同時，邏輯電路112以正常工作模式產生第一控制訊號S1。第一控制端OE接收到的訊號可能為致能訊號或禁能訊號，因此第一輸入輸出單元120A的狀態可能為外部訊號狀態Pout、亦可能為內部訊號狀態Pin(視邏輯電路112運作的結果而定)。若第一控制端OE接收 到的訊號為致能訊號，待測電路140中的第一子電路140A運算結果為第一回應訊號Sr1。接著，第一回應訊號Sr1透過第一輸入輸出單元120A回傳給測試機台200。而當第一控制端OE接收到的訊號為禁能訊號時，則第一輸入輸出單元120A可以接收測試機台200傳來的第一測試訊號St1，但由於此時時脈訊號已被停止，所以第二子電路140B根據第一測試訊號St1所產生的第二回應訊號Sr2並無法透過掃描鏈電路130內的暫存器，回傳給測試機台200。但是如上一段所述，當掃描控制訊號SE處於禁能狀態、掃描輔助訊號SF處於致能狀態時，測試機台200會觸發一個時脈，將第二回應訊號Sr2存儲進掃描鏈電路130內的暫存器。於下一次再次進入位移模式時，第二輸入輸出單元120B即可將第二回應訊號Sr2回傳給測試機台200。因此，根據本揭示內容之方法，其測試範圍將能完整涵蓋第一、二子電路140A、140B和邏輯電路112。

此外，如第3圖所示，在部分實施例中，測試機台200透過第一輸入輸出單元120A接收到第一回應訊號Sr1時，第一輸入輸出單元120A處於輸出模式(即，第一控制訊號S1處於致能)。在掃描控制訊號SE再次被控制於第一準位(即，再次轉變為位移模式)前，測試機台200透過提前一個脈衝週期(如：第3圖所示之第二轉迴時間T2)致能掃描輔助訊號SF，以強制讓控制電路110輸出第一控制訊號S1為禁能，使得第一輸入輸出單元120A提早變為輸入模式，然後才進入位移模式以避免訊號衝突的問題。在此第 二轉迴時間內，第一~三輸入輸出單元120A~120C處於輸入模式且測試機台200電性連結到第一~三輸入輸出單元120A~120C的接線全處於輸入狀態。

在其他部分實施例中，待測電路140的第一子電路140A還電性連接於第二輸入端I，待測電路140的第二子電路140B還電性連接於第二輸出端O。在掃描控制訊號SE從第一準位轉變為第二準位時，測試機台200停止時脈訊號，且掃描輔助訊號SF仍處於致能準位，以強制讓第二輸入輸出單元120B處於輸入模式，測試機台200在經過第一轉迴時間T1後，才發送第二測試訊號St2至第二輸入輸出單元120B以避免訊號衝突。測試機台200發送之第二測試訊號St2會傳到第二子電路140B，再透過觸發一個脈衝讓掃描鏈單元F1~F4內的暫存器擷取第二回應訊號Sr2和組合邏輯131運算結果。接著，掃描輔助訊號SF變成禁能準位，使得邏輯電路112在正常工作模式下產生第二控制訊號S2，且測試機台200接收第二輸入輸出單元120B輸出的訊號。第二控制端OE可能接收到致能或禁能準位，其做動方式與前述第一輸入輸出單元120A的方式相同，故在此不另贅述。在掃描控制訊號SE再次轉變為第一準位(即，位移模式)前，測試機台200透過第二輸入輸出單元120B，接收到待測電路140傳來的第一回應訊號Sr1，測試機台200透過提前一個脈衝週期(即，第二轉迴時間T2)，致能掃描輔助訊號SF，以強制讓控制電路110輸出第二控制訊號S2為禁能，使得第二輸入輸出單元120B提早變為輸入模式，然後才進入位移 模式，透過第二輸入輸出單元120B，接收掃描鏈電路130輸出的掃描回應訊號Sc2(即，執行位移程序時的動作)。在部分實施例中，第二回應訊號Sr2會先儲存至掃描鏈電路130內的暫存器，再於位移(shift)模式時透過第二輸入輸出單元120B回傳給測試機台200判讀測試結果。對於第二輸入輸出單元120B而言，訊號衝突只可能發生在位移模式轉態到擷取模式時，而對第一輸入輸出單元120A而言，訊號衝突只可能發生在擷取模式轉態到位移模式時。

同理，控制電路110能以第三控制訊號S3控制第三輸入輸出單元120C的控制端OE，以檢測其內部電路是否正常。在掃描控制訊號SE從第一準位轉變為第二準位時，測試機台200同樣能在經過第一轉迴時間T1後，再發送第三測試訊號St3至第三輸入輸出單元120C，以避免訊號衝突之問題。此外，在部分實施例中，第一轉迴時間T1或第二轉迴時間T2的長度可為時脈訊號clk0、clk1的至少一個脈衝週期。如此，即可避免待測電路140與測試機台200同時對同一個輸入輸出單元120A~120C發送訊號的情況。

在部分實施例中，開關電路111用以接收掃描控制訊號SE及掃描輔助訊號SF，在掃描控制訊號SE處於第二準位(如：禁能準位)、且掃描輔助訊號SF處於禁能準位時，開關電路111才會將邏輯電路112導通至介面電路120。前述運作方式已反應於第3圖之波形圖中，控制電路110的真值表如表一所示：

第4A圖為控制電路110中，用以控制第一輸入輸出單元120A的開關電路111示意圖。在部分實施例中，開關電路110包含一個及閘111a(AND gate)及一個非或閘111b(NOR gate)及。非或閘111b的二輸入端用以接收掃描開關訊號SE及掃描輔助訊號SF。及閘111a的二輸入端電性連接至邏輯電路112a及非或閘111b的輸出端。及閘111a的輸出端則用以輸出第一控制訊號S1，以控制第一輸入輸出單元120A的第一控制端OE。

第4B圖為控制電路110中，用以控制第二輸入輸出單元120B的開關電路111示意圖。在部分實施例中， 開關電路111包含一個蘊含非閘111d(NIMPLY gate)及一個或閘111c(OR gate)。蘊含非閘111d的二輸入端用以接收掃描輔助訊號SF及電性連接於邏輯電路112。或閘111c的二輸入端電性連接至蘊含非閘111d的輸出端，以及用以接收掃描控制訊號SE。或閘111c的輸出端則用以輸出第二控制訊號S2，以控制第二輸入輸出單元120B的第二控制端OE。

第4C圖為控制電路110中，用以控制第三輸入輸出單元120C的開關電路111示意圖。在部分實施例中，開關電路111包含一個蘊含非閘111e(NIMPLY gate)。蘊含非閘111e的二輸入端分別用以接收掃描輔助訊號SF及電性連接於於邏輯電路112。據此，當掃描輔助訊號SF處於禁能準位時，開關電路111才會將邏輯電路112導通至第三輸入輸出單元120C。

請參閱第5圖所示，在此說明電路測試方法之流程步驟。在步驟S501中，控制電路110接收測試機台200傳來的掃描控制訊號SE。在步驟S502中，在掃描控制訊號SE處於第一準位時(即位移模式)，控制電路110控制介面電路120，透過第一輸入輸出單元120A接收掃描測試訊號Sc1，且將掃描測試訊號Sc1傳至掃描鏈電路130上串連起來的暫存器。其目的就是設定暫存器的初始值。後續在掃描控制訊號SE處於第二準位時，掃描鏈電路130將根據掃描測試訊號Sc1進行運算。在掃描控制訊號SE再次恢復於第一準位時，測試機台200可透過第二輸入輸出單元120B接收掃描回 應訊號Sc2。此為掃描測試之過程。

在步驟S503中，在掃描控制訊號SE處於第二準位時(擷取模式)，各輸入輸出單元120A~120C的控制端OE接收邏輯電路112產生的輸出訊號，並據以產生第一控制訊號S1~第三控制訊號S3，以使各輸入輸出單元120A~120C得以電性連接於待測電路140進行檢測。在擷取模式一開始，機台200先停止產生時脈訊號(clk)並使掃描輔助訊號SF維持為第一準位(如：致能準位)，使得各輸入輸出單元120A~120C的控制端OE接收到的輸出訊號為禁能準位；各輸入輸出單元120A~120C將測試機台200產生的測試訊號St1~St3傳送至待測電路140。接著，測試機台200輸出時脈訊號(clk)一個週期脈衝(pulse)，以將第二回應訊號Sr2儲存到掃描鏈電路130內有電性連結的暫存器內。當下一次再次進入位移(shift)模式時，第二回應訊號Sr2便可透過第二輸入輸出單元120B傳送至測試機台200。

承上，測試機台200於產生時脈訊號(clk pulse)後經過(至少)一個脈衝週期，測試機台200便將掃描輔助訊號SF改變至第二準位(如：禁能準位)。這時邏輯電路112依據正常工作狀態運作，以產生第一~三控制訊號S1~S3。這些控制訊號S1~S3會因掃描鏈單元F1~F4內暫存器的擷取值、第一子電路140A和邏輯電路112的電路特性可能分別處於致能或禁能準位。在步驟S504中，若第一控制訊號S1為致能，第一子電路140A產生的第一回應訊號Sr1可直接透過第一輸入輸出介面120A傳送給測試機台200。同 理第二、三控制訊號S2、S3對應到輸入輸出單元120B、120C也是同理類推。意即，當各輸入輸出單元120A~120C的控制端OE接收到的輸出訊號為致能準位時，各輸入輸出單元120A~120C將待測第一子電路140A產生的第一回應訊號Sr1傳送至測試機台200。

在步驟S505中，若各輸入輸出單元120A~120C的控制端OE接收到的輸出訊號為禁能準位，各輸入輸出單元120A~120C將測試機台200產生的測試訊號St1~St3傳送至待測電路140中的第二子電路140B。透過以上運作，邏輯電路112、掃描鏈電路130、待測電路140和各輸入輸出單元120A~120C皆可被完整涵蓋。舉例而言，若測試機台200係透過第一輸入輸出單元120A接收第一回應訊號Sr1，則可判斷第一輸入輸出單元120A及第一子電路140A是否正常。同理，若測試機台200係透過第二輸入輸出單元120B接收第一回應訊號Sr1，則可判斷第二輸入輸出單元120B及第一子電路140A是否正常。

請參閱第6圖所示，係本揭示內容中用以解決訊號衝突問題的第二實施例及第三實施例的系統架構圖。電路測試系統300包含控制電路310、介面電路320、掃描鏈電路330及待測電路340。控制電路310電性連接於測試機台200，且用以接收掃描控制訊號SE。介面電路320電性連接於控制電路310、測試機台200、掃描鏈電路330及待測電路340。在掃描控制訊號SE處於第一準位時，控制電路310用以控制介面電路320將掃描鏈電路330導通至測試機台 200，以將測試機台200傳來的掃描測試訊號Sc1傳送給掃描鏈電路330內的串聯暫存器。在掃描控制訊號SE處於第二準位時，控制電路310用以控制介面電路320將待測電路340導通至測試機台200，以將待測電路340中第一子電路340A產生的第一回應訊號Sr1傳遞至測試機台200。此外，測試機台200透過產生一個時脈訊號(scan clk)，讓掃描鏈電路330內的暫存器擷取待測電路340產生的回應訊號(如：第二回應訊號Sr2)以及組合電路331的運算結果。當掃描控制訊號SE再次恢復至第一準位時(即，下一次的位移模式)，介面電路120便可將掃描鏈電路330內暫存器的擷取回傳給測試機台200做判讀。

為了避免電路測試系統300在擷取模式時產生訊號衝突的問題，在本揭示內容之第二實施方式中，當掃描控制訊號SE處於第二準位時，控制電路310讓各個輸入輸出單元320A~320C之控制端OE控制在致能準位，使各個輸入輸出單元320A~320C被控制於「輸出模式」。由於在輸出模式下，輸入輸出單元320A~320C將並非用於接收測試機台200傳來的訊號，因此，在掃描控制訊號SE從第一準位切換至第二準位時(即，致能準位至禁能準位)，即可確保不會出現「待測電路340仍在向輸入輸出單元發送訊號時，測試機台200同時向同一個輸入輸出單元(如：第二輸入輸出單元320B)發送訊號」的訊號衝突問題。

在第6圖所示之實施例中，介面電路320中的第一輸入輸出單元320A作為掃描鏈測試的輸入端、第二 輸入輸出單元320B則作為掃描鏈測試的輸出端。待測電路340的第一子電路340A電性連接於輸入輸出單元320A~320C的輸入端I。待測電路340的第二子電路340B電性連接於輸入輸出單元320A~320C的輸出端O。此一圖示僅是為方便說明本案技術，並非限制各輸入輸出單元320A~320C必須為雙向(bi-directional)介面。在位移模式時，第一輸入輸出單元320A主要是用來接收掃描測試訊號Sc1。第二輸入輸出單元320B主要是用來輸出掃描回應訊號Sc2至測試機台200。因此，實際應用上第一輸入輸出單元320A可以是雙向輸入輸出介面或單向輸入介面，第二輸入輸出單元320B可以是雙向輸入輸出介面或單向輸出介面；第三輸入輸出單元320C可以是任何輸入輸出介面。若輸入輸出單元320A~320C為單向輸入或輸出介面，則不包含控制端OE、單向輸出介面不包含輸出端O、單向輸入介面不包含輸入端I。

在本揭示內容的第二個實施方式中，在掃描控制訊號SE處於第二準位時，控制電路310將輸入輸出單元320A~320C的控制端OE控制在致能準位。

如第6及7圖所示，電路測試系統300可透過介面電路320中的各個輸入輸出單元320A~320C來檢測待測電路340。在此先以第二輸入輸出單元320B為例，說明透過第二輸入輸出單元320B，檢測待測電路340的方式如後。在掃描控制訊號SE處於第一準位時(即，位移模式)，測試機台200不斷輸出時脈訊號(scan clk)，並透過第一輸入輸出 單元320A，每一時脈週期便輸出一掃描測試訊號Sc1至掃描鏈電路330。在位移模式結束時，掃描鏈電路330的暫存器中便儲存有測試機台200設置的各種測試樣板(pattern)。電路測試系統300進行掃描鏈測試的方式與前述第2圖之實施例相同，故在此不再贅述。

承上，當掃描控制訊號SE處於第二準位時(即，擷取模式)，測試機台200停止時脈訊號(clk)，且控制電路310控制第二控制端OE處於致能準位。此時，前述掃描鏈電路330之暫存器所設置的測試樣板(pattern)會成為第一子電路340A的輸入值，經過運算得到第一回應訊號Sr1。接著，透過第二輸入輸出單元320B的第二輸入端I及其內部電路，傳送第一回應訊號Sr1至測試機台200。

同時，透過第二輸入輸出單元320B的第二輸入端I及第二輸出端O形成一個回送(loopback)路徑，將第一回應訊號Sr1一併傳送給第二子電路340B。測試機台200能根據第一回應訊號Sr1，判斷第一子電路340A及第二輸入輸出單元320B的內部電路是否運作正常。經適當延遲時間後，測試機台200輸出一個脈衝訊號，讓掃描鏈電路330的暫存器擷取第二回應訊號Sr2和組合電路331運算結果。而在掃描控制訊號SE從第二準位再次轉變為第一準位後(即，位移模式)，測試機台200開始輸出週期性時鐘(clk)訊號到電路測試系統300。此時，測試機台200經由介面電路中的第一輸入輸出單元320A輸入掃描測試訊號Sc1，隨著時鐘脈衝的週期逐一位移設置掃描鏈電路330內的暫存器； 同時掃描鏈電路330內的暫存器經由介面電路中的第二輸入輸出單元320B逐一位移輸出擷取(capture)結果到測試機台200。藉由前述方式，即可取得第二回應訊號Sr2及組合邏輯331運算結果，判斷第二子電路340B、組合邏輯331和介面電路320B的第二輸入端I及第二輸出端O是否運作正常。

同樣地，電路測試系統300亦能透過第一輸入輸出單元320A，以檢測待測電路340及第一輸入輸出單元320A的內部電路。如第6圖所示，在掃描控制訊號SE處於第二準位時，測試機台200停止輸出時脈訊號(clk)，且控制電路310控制第一控制端OE處於致能準位。第一子電路340A能透過掃描鏈電路330中的暫存器取得測試機台200發送的掃描測試訊號Sc1，接著，透過第一輸入輸出單元320A的第一輸入端I傳送第一回應訊號Sr1至測試機台200。同時，透過第一輸入輸出單元320A的第一輸出端O，回送(loopback)第一回應訊號Sr1至第二子電路340B。測試機台200能根據第一回應訊號Sr1，判斷第一子電路340A及第一輸入輸出單元320A的內部電路是否運作正常。經適當延遲時間後，測試機台200輸出一個脈衝訊號讓掃描鏈電路330的暫存器擷取第二回應訊號Sr2和組合電路331運算結果。在掃描控制訊號SE從第二準位轉變為第一準位後，時脈訊號將重新啟動並經由第二輸入輸出單元320B傳送掃描鏈電路330內暫存器值，以將擷取到的運算結果傳遞至測試機台200，使測試機台200能據以判斷第二子電路340B、組 合邏輯331和介面電路320A的控制端OE、第一輸入端I及第一輸出端O是否運作正常。

同理，測試機台200亦能透過第三輸入輸出單元320C，發送第三測試訊號St3以及接收第一回應訊號Sr1，以檢測待測電路340及第三輸入輸出單元320C的內部電路。本發明之第二、三種實施方式在位移模式時，控制電路310輸出的第三控制訊號S3為禁能準位，以使第三輸入輸出單元320C處於輸入狀態，且測試機台200也不對第三輸入輸出單元320C輸出訊號。當轉換至擷取模式時，控制電路310輸出的第三控制訊號S3為致能準位，讓第三輸入輸出單元320C處於輸出狀態。透過第三輸入輸出單元320C的第三輸入端I和第三輸出端O回送第一回應訊號Sr1至第二子電路340B。藉由以上方式避免訊號衝突並可以判斷待測電路340及第三輸入輸出單元320C內部電路是否正常。

本揭示內容之第二種實施方式能使掃描測試涵蓋率包含第一子電路340A、第二子電路340B、第一輸入輸出單元320A、第二輸入輸出輸出單元320B、第三輸入輸出單元320C的內部電路。而為了避免可能產生的訊號衝突。解決做法是於擷取模式時，將各輸入輸出單元320A~320C皆控制於「輸出模式」。據此，當掃描控制訊號SE從第一準位切換至第二準位時(即，致能準位至禁能準位)，即不會出現「待測電路340仍在向各輸入輸出單元320A~320C發送訊號時，測試機台200向同一個輸入輸出單元320A~320C發送訊號」的訊號衝突問題。

在本揭示內容之第二實施方式中，掃描控制訊號SE由第二準位(擷取模式)切換至第一準位(位移模式)時，第一輸入輸出單元320A會由輸出模式變成輸入模式。此時，因為掃描控制訊號SE傳遞到控制電路310過程中會有延遲，導致有訊號衝突問題。本揭示內容的第二實施方式在擷取模式切換至位移模式時，讓測試機台200延遲至少一個脈衝週期(如：第7圖所示之第三轉迴時間T3)才輸出掃描測試訊號Sc1到第一輸入輸出單元320A，藉此避免第一輸入輸出單元320A上發生訊號衝突。此外，控制電路310於位移模式時所輸出的第三控制訊號S3為禁能狀態，在擷取模式時輸出的第三控制訊號S3為致能狀態，如此，第三輸入輸出單元320C便不會與測試機台200有訊號衝突。

在前述第二種實施方式中，係透過讓測試機台200延遲發送訊號的方式，避免第一輸入輸出單元320A有訊號衝突的問題。在本揭示內容的第三種實施方式中，請參閱第6及8圖所示，控制電路320則能於擷取模式時，將用以接收掃描測試訊號Sc1的第一輸入輸出單元320A固定在輸入模式(即，第一控制端OE處於禁能準位)，如此，如第8圖所示，透過將第一輸入輸出單元320A始終維持在「外部訊號狀態Pout」，雖然會使檢測的覆蓋率變小，但卻能以最簡單的方式避免訊號衝突。如第6圖所示，在掃描控制訊號SE處於該第二準位時(即，擷取模式)，控制電路310將第一輸入輸出單元320A的第一控制端OE固定在禁能準位。據此，第一輸入輸出單元320A將不會透過第一輸入端 I，接收待測電路340之第一子電路340A傳來的第一回應訊號Sr1，使得掃描控制訊號SE從第二準位切換至第一準位(即，禁能準位至致能準位)時，亦不會出現訊號衝突之現象。在本揭示內容之第三實施方式中，若要檢測第一回應訊號Sr1是否正確，則在擷取模式中，測試機台200需透過第二~三輸入輸出單元320B~320C接收第一回應訊號Sr1，據此判斷第一子電路340A是否正常。

承上，測試機台200透過第一輸入輸出單元320A的第一輸出端O，傳送第一測試訊號St1至第二子電路340B。同時，待測電路系統300也透過第二輸入輸出單元320B及第三輸入輸出單元320C的輸入端I和輸出端O，將接收到的第一回應訊號Sr1作為第二測試訊號St2及第三測試訊號St3，分別回送(loopback)至第二子電路340B。在第二子電路340B根據該第一~三測試訊號St1、St2和St3完成運算後，測試機台200透過觸發一個時脈訊號，讓掃描鏈電路330內暫存器擷取第二回應訊號Sr2。當電路測試系統300重新進入位移模式時，掃描鏈電路330內暫存器之內容逐一位移出待測電路系統300，且被傳送給測試機台200，以使測試機台200判斷第二子電路340B、組合電路331、掃描鏈電路330內暫存器及第二~三輸入輸出單元320B~320C的內部電路是否運作正常。此一方式雖無法透過第一輸入輸出單元320A，測試第一子電路340A之狀態；並損失測試第一輸入輸出單元320A的第一入端I和其控制端OE的相關電路(如：邏輯電路312)錯誤涵蓋率(fault coverage)，但卻能 完全避免介面電路320發生訊號衝突的問題。

在部分實施例中，控制電路310中包含開關電路311及邏輯電路312。請參閱第9A及9B圖所示，係分別繪示出開關電路311的不同實施例。在本揭示內容之第二實施例中，如第9A圖所示，係控制電路310中用以控制第一輸入輸出單元320A的開關電路311示意圖。開關電路311包含切換電路311a(如：多工器)。切換電路311a的二輸入端分別電性連接於邏輯電路312，及透過反相器接收掃描控制訊號SE。切換電路311a的控制端則用以接收測試機台200發送的掃描模式訊號SM(scan mode signal)。掃描模式訊號SM係被維持在致能準位，在擷取模式時，掃描控制訊號SE透過反相器輸入至切換電路311a後，切換電路311a將控制第一輸入輸出單元320A的第一控制端OE控制在致能準位。

在第二、三實施例中，第9B圖係控制電路310中用以控制第二輸入輸出單元320B的開關電路311示意圖。切換電路311包含一個或閘311b，或閘311b的二輸入端電性連接於邏輯電路312及掃描模式訊號SM。據此，控制電路320將能控制第二輸入輸出單元320B始終保持在致能準位。

在部分實施例中，請參閱第9C圖所示，係控制電路310中用以控制第三輸入輸出單元320C的開關電路311。開關電路311包含切換電路311c，且切換電路311c的二輸入端分別電性連接於邏輯電路312，及透過反相器接 收掃描控制訊號SE。切換電路311a的控制端根據掃描模式訊號SM進行切歡，以在擷取模式時，掃描控制訊號SE透過反相器輸入至切換電路311a後，切換電路311a將控制第三輸入輸出單元320C的第三控制端OE控制在致能準位。

請參閱第10圖所示，在此說明本揭示內容的第二種實施方式及第三種實施方式中的電路測試方法之流程步驟。在步驟S1001中，控制電路310接收測試機台200傳來的掃描控制訊號SE。在步驟S1002中，當掃描控制訊號SE處於第一準位時，控制電路310控制介面電路320將掃描測試訊號Sc1傳送給掃描鏈電路330。在步驟S1003中，當掃描控制訊號SE處於第二準位時，控制電路310透過第二控制訊號S2及第三控制訊號S3，將第二輸入單元320B及第三輸入輸出單元320C的控制端OE設定在致能準位，使第一子電路340A能透過第二輸入輸出單元320B或第三輸入輸出單元320C，傳送第一回應訊號Sr1至測試機台及第二子電路340B。

在步驟S1004中，控制電路310輸出第一控制訊號S1，以控制第一控制端OE。在本揭示內容的第二種實施方式中，如步驟S1005，控制電路310的輸出訊號(即，第一控制訊號)為致能準位，此時第一子電路340傳送第一回應訊號Sr1至測試機台200及第二子電路320B。測試機台200根據第一回應訊號Sr1，判斷第一子電路320A及第一輸入輸出單元310A的內部電路是否正常。接著，在步驟S1007中，在掃描控制訊號SE恢復至第一準位時，測試機台200透 過掃描鏈暫存器間接接收第二子電路340B傳送的第二回應訊號Sr2，以判斷第二子電路320B及第一輸入輸出單元310A的內部電路是否正常。

承上，在本揭示內容的第三種實施方式中，如步驟S1006，控制電路310的輸出訊號(即，第一控制訊號)為禁能準位，此時測試機台200會透過第一輸出端O，傳送第一測試訊號St1至第二子電路320B。接著，在步驟S1007中，當掃描控制訊號SE恢復至第一準位時，測試機台200透過掃描鏈暫存器間接接收第二子電路320B傳送的第二回應訊號Sr2，以判斷第二子電路320B是否正常。

根據本揭示內容的三種實施方式，在此整理不同實施方式中，電路測試系統的測試能力如下表二所示：

此外，為便於本領域之人士理解，在此整理本案三種實施方式使用的技術手段，如下表三所示：

另，在前述各實施例中，各輸入輸出單元120A~120C及320A~320C為雙向的輸入輸出介面電路(bi-directional I/O cell)，但實際上並不以此為限，其中部分輸入輸出單元120A~120C及320A~320C可為輸入介面電路(pure input)或輸出介面電路(pure output)。意即，在完成測試並進入實際運作時，輸入輸出單元120A ~120C及320A~320C可能只會保持在同一種工作模式下。

雖然本揭示內容已以實施方式揭露如上，然其並非用以限定本發明內容，任何熟習此技藝者，在不脫離本發明內容之精神和範圍內，當可作各種更動與潤飾，因此本發明內容之保護範圍當視後附之申請專利範圍所界定者為準。

100‧‧‧電路測試系統

110‧‧‧控制電路

111‧‧‧開關電路

112‧‧‧邏輯電路

120‧‧‧介面電路

120A、120B、120C‧‧‧輸入輸出單元

130‧‧‧掃描鏈電路

131‧‧‧組合電路

F1 F2 F3 F4‧‧‧掃描鏈單元

140‧‧‧待測電路

140A、140B‧‧‧子電路

200‧‧‧測試機台

I‧‧‧輸入端

O‧‧‧輸出端

IO‧‧‧測試端

OE‧‧‧控制端

St1、St2、St3‧‧‧測試訊號

S1‧‧‧第一控制訊號

S2‧‧‧第二控制訊號

S3‧‧‧第三控制訊號

Sc1‧‧‧掃描測試訊號

Sc2‧‧‧掃描回應訊號

Sr1‧‧‧第一回應訊號

Sr2‧‧‧第二回應訊號

SE‧‧‧掃描控制訊號

SF‧‧‧掃描輔助訊號

SM‧‧‧掃描模式訊號

clk‧‧‧時脈訊號

Claims (10)

1. 一種電路測試系統，包含：一控制電路，電性連接於一測試機台，且用以接收一掃描控制訊號；以及一介面電路，電性連接於該控制電路、該測試機台、一掃描鏈電路及一待測電路；其中在該掃描控制訊號處於一第一準位時，該控制電路用以控制該介面電路將該測試機台傳來的一掃描測試訊號傳送給該掃描鏈電路；在該掃描控制訊號處於一第二準位時，該控制電路用以控制該介面電路將該待測電路產生的一回應訊號傳遞至該測試機台。
2. 如請求項1所述之電路測試系統，其中，該介面電路還包含：一第一輸入輸出單元，在該掃描控制訊號處於該第一準位時，該第一輸入輸出單元用以接收該掃描測試訊號；以及一第二輸入輸出單元，在該掃描控制訊號處於該第一準位時，該第二輸入輸出單元用以將該掃描鏈電路產生的一掃描回應訊號傳遞至該測試機台。
3. 如請求項2所述之電路測試系統，其中；在該掃描控制訊號處於該第二準位時，該第二輸入輸出單元將該待測電路產生的該回應訊號傳遞至該測試機台。
4. 如請求項2所述之電路測試系統，其中在該掃描控制訊號處於該第二準位時，該第一輸入輸出單元將該待測電路產生的該回應訊號傳遞至該測試機台。
5. 如請求項2所述之電路測試系統，其中該第一輸入輸出單元包含一第一控制端、一第一測試端及一第一輸出端；該第一控制端電性連接於該控制電路，該第一測試端電性連接於該測試機台，該第一輸出端電性連接於該掃描鏈電路；其中該第二輸入輸出單元包含一第二控制端、一第二測試端及一第二輸入端；該第二控制端電性連接於該控制電路，該第二測試端電性連接於該測試機台，該第二輸入端電性連接於該掃描鏈電路。
6. 如請求項5所述之電路測試系統，其中該控制電路包含一開關電路及一邏輯電路，該開關電路電性連接於該邏輯電路，且用以接收該掃描控制訊號；在該掃描控制訊號處於該第二準位時，該開關電路將該邏輯電路導通至該介面電路。
7. 如請求項6所述之電路測試系統，其中該開關電路還用以接收一掃描輔助訊號，在該掃描控制訊號處於該第二準位、且該掃描輔助訊號處於一禁能準位時，該待測電路透過該介面電路，傳送該回應訊號至該測試機台；在該掃 描控制訊號處於該第二準位、且該掃描輔助訊號處於一致能準位時，該介面電路用以接收該測試機台傳來的一測試訊號。
8. 如請求項7所述之電路測試系統，其中該待測電路電性連接於該第一輸入輸出單元的一第一輸入端及該第一輸出端；在該掃描控制訊號從該第一準位轉變為該第二準位時，該測試機台在經過一第一轉迴時間後，發送一第一測試訊號至該第一輸入輸出單元；在該測試機台透過該第一輸入輸出單元，接收到該待測電路傳來的該回應訊號時，該測試機台將提前一第二轉迴時間，致能該掃描輔助訊號。
9. 如請求項7所述之電路測試系統，其中該待測電路電性連接於該第二輸入輸出單元的該第二輸入端及一第二輸出端；在該掃描控制訊號從該第一準位轉變為該第二準位時，該測試機台在經過一第一轉迴時間後，發送一第二測試訊號至該第二輸入輸出單元；在該測試機台透過該第二輸入輸出單元，接收到該待測電路傳來的該回應訊號時，該測試機台將提前一第二轉迴時間，致能該掃描輔助訊號。
10. 一種電路測試方法，包含：透過一控制電路，接收一測試機台傳來的一掃描控制訊號；在該掃描控制訊號處於一第一準位時，透過該控制電 路，控制一介面電路將該測試機台傳來的一掃描測試訊號傳送至一掃描鏈電路；以及在該掃描控制訊號處於一第二準位時，透過該控制電路，控制該介面電路將該待測電路產生的一回應訊號傳遞至該測試機台。

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