JP3996055B2 - 内部中間スキャンテスト故障をデバッグするテストアクセスポート（ｔａｐ）コントローラシステムおよび方法 - Google Patents
内部中間スキャンテスト故障をデバッグするテストアクセスポート（ｔａｐ）コントローラシステムおよび方法 Download PDFInfo
- Publication number
- JP3996055B2 JP3996055B2 JP2002533074A JP2002533074A JP3996055B2 JP 3996055 B2 JP3996055 B2 JP 3996055B2 JP 2002533074 A JP2002533074 A JP 2002533074A JP 2002533074 A JP2002533074 A JP 2002533074A JP 3996055 B2 JP3996055 B2 JP 3996055B2
- Authority
- JP
- Japan
- Prior art keywords
- scan test
- tap
- signal
- test
- internal scan
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000012360 testing method Methods 0.000 title claims abstract description 417
- 238000000034 method Methods 0.000 title claims abstract description 36
- 238000013461 design Methods 0.000 claims abstract description 63
- 239000013598 vector Substances 0.000 claims description 22
- 238000004891 communication Methods 0.000 claims description 8
- 238000012546 transfer Methods 0.000 claims description 7
- 238000011144 upstream manufacturing Methods 0.000 claims description 6
- 230000005540 biological transmission Effects 0.000 claims description 5
- 230000008676 import Effects 0.000 claims 1
- 238000000605 extraction Methods 0.000 abstract 1
- 238000004458 analytical method Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 8
- 230000002411 adverse Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 230000009471 action Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000004969 ion scattering spectroscopy Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 238000010998 test method Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318555—Control logic
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31705—Debugging aspects, e.g. using test circuits for debugging, using dedicated debugging test circuits
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318558—Addressing or selecting of subparts of the device under test
- G01R31/318563—Multiple simultaneous testing of subparts
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Measuring Leads Or Probes (AREA)
Description
【０００１】
（発明の属する技術分野）
本発明は、電気集積回路テストの分野に関するものである。より詳細には、本発明は、内部構成要素スキャンテスト故障のデバッギングを容易にするシステムおよび方法に関するものである。
【０００２】
（発明の背景）
電子システムおよび回路は、最近の社会の進歩に対して著しい貢献を行い、有利な結果を得るために多数の用途で利用されている。ディジタルコンピュータ、カルキュレータ、オーディオ装置、ビデオ装置、および電話システムのような多くの電子技術は、ビジネス、科学、教育および娯楽の大部分の領域のデータ、アイディア、トレンドを分析し、通信をする際の生産性の増加およびコストの減少を促進した。しばしば、これらの結果をもたらすように設計された電子システムは、超小形電子集積回路を含むいろいろな部品あるいは装置を含んでいる。通常、電子システムの部品あるいは装置は、所望の結果が実現されるように適切に作動する必要がある。有効で、信頼性がある集積回路（ＩＣ）テストシステムおよび方法は、ＩＣが適切に作動することを保証するために非常に重要である。
【０００３】
システム・オン・チップ（ＳＯＣ）設計に含まれる通常使用される集積回路の複雑さは、目覚ましく進歩し、ビルトインセルフテスト（ＢＩＳＴ）診断機能は、有効な回路テスト、デバッギング、および保守にきわめて重要である。最新ＢＩＳＴ技術は、一般的にはＩＣへのスキャンテストアーキテクチャの挿入を含む。複雑な電子システムおよび回路のスキャンテストは、ある種の回路の分野（例えば、機能ロジック構成要素）およびこの回路から生じる出力の観測を促進するテストベクトルの適用をしばしば含む。通常、スキャンテストアーキテクチャは、スキャンテストチェーンを形成するために一緒に結合されるスキャンテスト部品あるいは装置（例えば、スキャンテストセル）を含むスキャンテストチェーンを含む。このスキャンテスト素子は、テストベクトルをＩＣの部品に通信し、ＩＣの非テスト動作あるいは通常動作を実行するために利用される機能ロジックと相互作用する。一般的には、スキャンテストチェーンは、回路の適切な位置に対するスキャンテスト情報（例えば、テストベクトル）をスキャンあるいはシフトし、スキャンテスト情報を獲得し、次にＩＣのスキャンテスト情報オフをシフトするように設計されている。
【０００４】
通常、かなりのスキャンテスト適用範囲を有することは望ましく、一般的には適用範囲が大きくなるほど、ますます故障を検出するスキャンテストシステムおよび方法の性能は大きくなる。バウンダリスキャンテストは、典型的なＢＩＳＴ方式に含められるスキャンテストの非常に一般に知られている方法である。国際電気電子工学（ＩＥＥＥ）規格１１４９．１（ジョイントタスク・アクショングループ（ＪＴＡＧ）とも称される）バウンダリスキャン準拠アーキテクチャは、最も広く用いられているバウンダリスキャン方式の１つである。より大きいスキャンテスト適用範囲を与える内部スキャン機能を有することも非常に重要である。内部スキャン機能およびバウンダリスキャン機能の両方を持つことは、スキャンテスト動作に対して少ないＩＣピンの専用を増加するような限られたＩＣ資源の著しい関わり合いをしばしば必要とする。
【０００５】
デバッギングスキャンテスト結果は、テストベクトルの適用後適切に選択された回路ノード（例えば、機能ロジックの出力あるいは入力）から引き出されたロジック値の複雑な解析をしばしば必要とする。自動テストパターン発生（ＡＴＰＧ）ツールによって供給される従来の長いスキャンテストベクトルは、スキャンテストデバッギングを非常に困難にする。ＡＴＰＧツールによって供給されるテストパターンは、しばしばエンジニアにはチップへシフトされるランダムデータとしばしば見える。通常、エンジニアはＡＴＰＧツールによって発生される各スキャンテストパターンの徹底的な理解がない。スキャンテストデバッグ問題を解決しようと試みる普通の方法は、ある種の所定のパターンをスキャンテスト入力に押し込み、いかにスキャンテスト出力が振る舞うかあるいは変化するかに基づいて何が問題を生じさせているかを推論しようと試みることを含む。しかしながら、テストベクトルパターンの十分な理解なしに通常故障を正確に識別することは困難である。
【０００６】
スキャンテストパターンは、一般的には非常に長く（何千のスキャン素子のスキャンテストチェーン長は普通である）、本質的に故障あるいは故障指示をデバッグすることは困難である。テストベクトルに応じて限られた数の回路素子の動作を解析することは比較的容易であり、故障問題を生じる素子を識別する推論を行うことは、比較的正確である。スキャンテストチェーンに付加された各素子は、潜在的な故障源である他の素子となる。どの素子が故障源であるかを正確に推論することは、多くの可能な問題源があるのでますますより困難になり、スキャンテスト素子の数をより多くする。
【０００７】
スキャンテストデバッグの困難を解決しようとする試みる従来の方法は、かなりの資源を使い尽くし、しばしば高信頼度を欠いている。例えば、小さいスキャンテストチェーンをより短いテストベクトルと併用することは、一般的にはスキャンテスト動作に少ないピン資源を専用にすることに対する要求を著しく増加させることになる。小さいスキャンテストチェーンはいくつかの長所をもたらし得るが、このチェーンは、システムの多数の部分をテストする適応性をもたらさないし、わずかな部分だけが任意の所与の時間にテストされるので、全システムの動作をテストすることを困難にする。したがって、従来のスキャンテスト動作の故障源を識別しようする試みは、しばしば不正確であり、信頼性がない。
【０００８】
必要とされるものは、内部構成要素スキャンテスト結果の簡単なデバッグを容易にするシステムおよび方法である。このシステムおよび方法は、集積回路部品の有効なスキャンテストをサポートし、既存のスキャンテストアーキテクチャと既存のＩＣ設計に対する不都合な再設計の最小な影響との併用を受け入れるべきである。
【０００９】
（発明の概要）
本発明は、内部構成要素スキャンテスト結果の簡単なデバッグを容易にするシステムおよび方法である。本発明のテストアクセスポート（ＴＡＰ）制御内部スキャンテスト中間デバッギングシステムおよび方法は、デバッギング動作を助ける限りはＡＴＰＧツールで集積回路構成要素の有効スキャンテストをサポートできる。本発明のシステムおよび方法は、既存のスキャンテストアーキテクチャと既存のＩＣ設計、通常の動作および製造工程に対する不都合な再設計の最小な影響との併用を受け入れる。本発明は、ディジタル回路の内部スキャンテスト解析を高め、従来のスキャンテスト方法と互換性がある。
【００１０】
本発明のＴＡＰ制御スキャンテスト中間デバッギングシステムの１つの実施形態は、中間ＴＡＰコントローラ内部スキャンテストシステムと、設計回路ブロックと、スキャンテストチェーン主入力ポート（例えば、ピン）と、スキャンテストチェーン最終出力ポートとを含む。ＴＡＰ制御内部スキャンテスト中間デバッギングシステムの構成要素は、ＴＡＰを介して中間スキャンテストチェーン信号の抽出によって故障のデバッギングを容易にするように協働して作動する。中間ＴＡＰコントローラ内部スキャンシステムは、ＩＣの指示中間スキャンテストチェーン信号オフの伝送をＴＡＰテストデータアウト（ＴＤＯ）信号として制御する。中間ＴＡＰコントローラ内部スキャンテストシステムは、内部スキャン観測レジスタと、ＴＡＰ出力制御回路と、ＴＡＰ出力マルチプレクサ（ＭＵＸ）とを含む。スキャン観測レジスタに記憶された情報は、どの中間内部スキャンテストチェーン信号をＴＤＯ信号として転送するかを示している。この設計回路ブロックは、ＩＣの通常の動作モード中指定された機能を実行する。スキャンテスト動作中、設計回路ブロックのスキャンテスト要素は、スキャンテストベクトルをシフトインし、生じるスキャンテスト情報を獲得し、スキャンテスト結果をシフトアウトする。スキャンテストチェーン主入力ポートは、スキャンテスト入力情報のための通信ポートを与え、スキャンテストチェーン最終出力ポート（例えば、ピン）は、スキャンテスト出力情報のための通信ポートを与える。
【００１１】
ＩＣの中間内部スキャンテストチェーン信号（ＩＳＳ）オフを選択的に伝送することによって、比較的少数の設計回路ブロックによるスキャンテストベクトル値の操作は、他の設計回路ブロックによる操作から解析的意味で分離される。中間ＩＳＳが予想外の値である場合、それは、故障が比較的少数の設計回路ブロックの１つあるいはそれ以上に存在するかもしれない指示を与える。限られた数の設計回路ブロックの故障を分離することは、他の設計回路ブロックによってテストベクトル値の操作を考慮する必要がなくデバッギングを容易にする。本発明は、同時にスキャンテスト結果をスキャンテスト最終出力ピンに供給することによって比較的大きいスキャンテストチェーンのテストも便宜的に容易にする。したがって、本発明は、設計回路ブロックへのスキャンテストベクトル入力および設計回路ブロックの中間スキャンテスト信号出力を分離することによって内部スキャンテスト結果の簡略デバッギングを容易にする。
【００１２】
（発明の実施の形態）
次に、その例が添付図面に示されている、本発明の好ましい実施形態、すなわちＴＡＰ制御内部スキャンテストデバッギング中間システムおよび方法に対する説明が詳細に行われる。本発明は好ましい実施形態とともに説明されるが、好ましい実施形態は、本発明がこれらの実施形態に限定されることを意図していないことが理解されるであろう。これに反して、本発明は、添付クレームによって規定されるような本発明の範囲内に含まれてもよい変更、修正および均等物を保護することを意図している。さらに、本発明の下記の詳細な説明では、多数の特有な詳細は、本発明の完全な理解を行うために詳述される。しかしながら、本発明がこれらの特有な詳細な説明なしで実施されてもよいことは、当業者に明らかである。他の例では、周知の方法、手順、部品、および回路は、本発明の態様を必ずしも不明瞭にしないように詳述されてはいない。
【００１３】
本発明の一実施形態は、中間テストアクセスポート（ＴＡＰ）制御内部スキャンテストシステムおよび方法を含む。本発明の一実施形態では、中間ＴＡＰ制御内部スキャンテストシステムは、スキャンテストチェーンに結合され、通常のスキャンテスト方法と互換性がある。中間ＴＡＰ制御内部スキャンテストシステム構成要素は、本発明の一実施形態の製造工程の初期の段階中いろいろな位置で設計に含められ、中間スキャンテスト信号に結合される。本発明の１つの典型的な実施では、中間ＴＡＰ制御内部スキャンテストシステムは、ＡＴＰＧツールによく知られていて、ＡＴＰＧツールによって容易にアクセスできるスキャンテストアーキテクチャと互換性があるように構成される。本発明の中間テストアクセスポート（ＴＡＰ）制御内部スキャンテストシステムおよび方法は、スキャンテストチェーンの中間部の解析を助けることによってスキャンテスト故障指示のデバッギングを容易にする。
【００１４】
図１は、本発明の一実施形態である中間ＴＡＰコントローラ内部スキャンテストシステム１００のブロック図である。ＴＡＰコントローラ内部スキャンテストシステム１００は、内部スキャン観測レジスタ１１１と、ＴＡＰ出力制御回路１１２と、ＴＡＰ出力マルチプレクサ（ＭＵＸ）１５０とを含む。本発明の一実施形態では、ＴＡＰコントローラ内部スキャンテストシステム１００も、バイパスレジスタ１２０と、ＩＤコードレジスタ１２５と、命令保持レジスタ１２７と、命令シフトレジスタ１２８と、ＴＡＰ状態マシーン１３０とを含む。内部スキャン観測レジスタ１１１は、ＴＡＰ出力ＭＵＸ１５０に結合される出力制御回路１１２に接続されている。ＴＡＰ出力ＭＵＸ１５０は、中間内部スキャンテストチェーン信号（ＩＳＳ）１８１、中間内部スキャンテストチェーン信号（ＩＳＳ）１８２およびバウンダリスキャン信号（ＢＳＳ）１８３に結合されている。ＢＳＳ１８３は、バウンダリスキャンテストセルのチェーン（図示せず）からの出力信号である。中間ＩＳＳ１８１および１８２は、内部スキャンテストチェーン（図示せず）上の中間点からの中間スキャンテストチェーン信号である。ＴＡＰ状態マシーン１３０は、内部スキャン観測レジスタ１１１、バイパスレジスタ１２０、ＩＤコードレジスタ１２５、命令保持レジスタ１２７および命令シフトレジスタ１２８に結合されている。本発明の一実施形態では、ＴＡＰ出力ＭＵＸ１５０は、バイパスレジスタ１２０、ＩＤコードレジスタ１２５および命令シフトレジスタ１２８にも結合されている。ＴＡＰコントローラ内部スキャンテストシステム１００は、テストデータイン（ＴＤＩ）信号１７１、テストモード選択（ＴＭＳ）信号１７２、スキャンテストクロック（ＴＣＫ）信号１７３およびテストデータアウト（ＴＤＯ）信号１７５に結合されている。テストデータイン（ＴＤＩ）信号１７１、テストモード選択（ＴＭＳ）信号１７２、スキャンテストクロック（ＴＣＫ）信号１７３およびテストデータアウト（ＴＤＯ）信号１７５は、中間ＴＡＰコントローラ内部スキャンテストシステム１００に関連したテストアクセスポートを介してＩＣのオンあるいはオフを通信される。
【００１５】
中間ＴＡＰコントローラ内部スキャンテストシステム１００の構成要素は、内部スキャンテストおよびバウンダリスキャンテストの両方のための制御を行うように協働して作動する。出力制御回路１１２はＴＡＰ出力ＭＵＸ１５０を制御する。中間ＴＡＰコントローラ内部スキャンテストシステム１００は、ＴＡＰ出力ＭＵＸ１５０が内部スキャンテスト信号を転送するために使用されるかあるいはＴＡＰ出力ＭＵＸ１５０がバウンダリスキャンテスト信号を転送するために使用されるかどうかを決定する内部スキャンテストモード指示命令（例えば、ＳＣＡＮＴＥＳＴＭＯＤＥ）に反応するように構成される。内部スキャン観測レジスタ１１１は、ＴＡＰコントローラ内部スキャンテストシステム１００が内部スキャンテストモードで作動する場合、内部スキャンテスト命令を出力制御回路１１２に供給する付加ＴＡＰコントローラデータレジスタである。出力制御回路１１２は、ＴＡＰ出力ＭＵＸ１５０の出力を制御する制御信号を供給する。ＴＡＰ出力ＭＵＸ１５０は、出力制御回路１１２からの制御信号に基づいてその入力信号（例えば、ＩＳＳ１８１、１８２あるいはＢＳＳ１８３）の１つをＴＤＯ信号１７５として出力する。
【００１６】
中間ＴＡＰコントローラ内部スキャンテストシステム１００によるＩＣの中間内部スキャンテストチェーン信号オフの伝送は故障のデバッギングを容易にする。本発明の１つの実施形態では、複数の中間内部スキャンテストチェーン信号（例えば、中間ＩＳＳ１８１および１８２）は、スキャンテストチェーンの中間スキャンテストチェーンノードからのスキャンテスト結果（例えば、論理値の測定値）の情報を与える。中間ＴＡＰコントローラ内部スキャンテストシステム１００は、一度にＩＣの中間内部スキャンテストチェーン信号オフの１つを選択的に伝送する。ＩＣの中間スキャンテストチェーン信号オフの１つを選択的に伝送することによって、中間ＴＡＰコントローラ内部スキャンテストシステム１００は、テスト結果のより細かい精度を容易にする。中間ＴＡＰコントローラ内部スキャンテストシステム１００は、中間スキャンテストチェーン位置からのスキャンテスト結果に基づいて故障位置をデバッギングすることを含むスキャンテスト解析を助ける。中間位置からのスキャンテスト結果は、スキャンテストチェーン出力ポート（図示せず）を介して全チェーンに対するスキャンテスト結果をなお可能にする限りはスキャンテストチェーンの一部の潜在的な故障の位置にある構成要素（例えば設計回路ブロック）の数を効率的に減らす。
【００１７】
図２は、本発明の１つの実施形態であるＴＡＰ制御内部スキャンテスト中間デバッギングシステム２００のブロック図である。ＴＡＰ制御内部スキャンテスト中間デバッギングシステム２００は、中間ＴＡＰコントローラ内部スキャンテストシステム１００と、設計回路ブロック２３１〜２３３と、スキャンテストチェーン主入力ポート２２１と、内部スキャンテストチェーン最終出力ポート２２５とを含んでいる。設計回路ブロック２３１〜２３３はスキャンテスト素子を含んでいる。本発明の１つの典型的な実施では、スキャンテストチェーン主入力ポート２２１および内部スキャンテストチェーン最終出力ポート２２５は、専用内部スキャンテストピンであり、他の例の実施では、スキャンテストチェーン主入力ポート２２１および内部スキャンテストチェーン最終出力ポート２２５は、通常動作中、機能入力ピンおよび機能出力ピンとして、スキャンテスト動作中、スキャンテスト入力ピンおよびスキャンテスト出力ピンとして使用される。中間ＴＡＰコントローラ内部スキャンテストシステム１００は、設計回路ブロック２３１〜２３３に結合される。設計回路ブロック２３１は、スキャンテストチェーン主入力ポート２２１および設計回路ブロック２３２に結合される。設計回路ブロック２３３は、内部スキャンテストチェーン最終出力ポート２２５および設計回路ブロック２３２に結合されている。
【００１８】
ＴＡＰ制御内部スキャンテストデバッギングシステム２００の構成要素は、機能動作を行い、ＩＣの中間スキャンテストチェーン信号オフの伝送による故障のデバッギングを容易にするように協働して作動する。中間ＴＡＰコントローラ内部スキャンテストシステム１００は、中間ＴＡＰコントローラ内部スキャンテストシステム１００に関連したテストデータアウト（ＴＤＯ）ポートを介してＩＣの指示中間スキャンテストチェーン信号オフをＴＤＯ信号１７５として伝送する。スキャン観測レジスタ１１１の情報は、どの中間内部スキャンテストチェーン信号（例えば、中間ＩＳＳ１８１あるいは１８２）をＴＤＯ信号１７５として転送するかを示す。設計回路ブロック２３１〜２３３は、ＩＣの通常動作モード中指定された機能を実行する。スキャンテスト動作中、設計回路ブロック２３１〜２３３のスキャンテスト要素は、スキャンテストベクトルをシフトインし、生じるスキャンテスト情報を獲得し、スキャンテスト結果をシフトアウトする。スキャンテストチェーン主入力ポート２２１は、スキャンテストチェーンの開始でスキャンテスト入力情報のための通信ポートを与える。スキャンテストチェーン最終出力ポート２２５は、スキャンテストチェーンの終わりでスキャンテスト出力情報のための通信ポートを与える。
【００１９】
ＴＡＰ制御内部スキャンテスト中間デバッギングシステム２００は、テストベクトル結果のより高い精度を容易にし、故障のデバッギング指示を含むスキャンテスト解析を助ける。ＩＣの中間ＩＳＳ１８１オフを選択的に伝送することによって、内部スキャンテスト入力ポート２２１のスキャンテストベクトル値入力の設計回路ブロック２３１による操作は、設計回路ブロック２３２および２３３によるテストベクトル値の操作から解析的意味で分離される。中間ＩＳＳ１８１が予期しない値である場合、それは、故障が設計回路ブロック２３１に存在することがある指示を与える。設計回路ブロック２３１の故障を分離することは、設計回路ブロック２３２および２３３によるテストベクトル値の操作を考慮する必要がなくデバッギングを容易にする。同様に、スキャンテストベクトル値上の設計回路ブロック２３２による操作は、設計回路ブロック２３２からのテストベクトル値出力をＩＳＳ１８２として伝送することによって回路ブロック２３３による操作から分離される。設計回路ブロック２３２からのテストベクトル値出力は、ＩＣをオフにするＴＡＰ出力ＭＵＸ１５０によってＴＤＯ１７５として伝送される。したがって、本発明は、設計回路ブロックの中間スキャンテスト信号出力を分離することよって内部スキャンテスト結果の簡略デバッギングを容易にする。
【００２０】
図３は、本発明の１つの実施に含まれる設計ブロック（例えば、設計ブロック２３２）の１つの実施形態である設計ブロック３００のブロック図である。設計ブロック３００は、全スキャンセル（ＦＳＣ）３９７と、ＦＳＣ３９９と、機能回路３４０とを含む。ＦＳＣ３９７の出力は、ＦＳＣ３９９の入力に結合される機能回路３４０に接続される。全スキャンセル３９７は、イネーブルＭＵＸ３９１およびスキャンＤフリップフロップ（ＦＦ）３９３を含む。イネーブルＭＵＸ３９１は、正規のデータイン信号３１０、中間スキャンテスト信号１８１、スキャン直列入力信号３３０、スキャンイネーブル信号３２０およびスキャンＤＦＦ３９３に結合される。スキャンＤＦＦ３９３は、クロック信号３５０、スキャン直列信号３６０およびＦＳＣ３９９にも結合される。全スキャンセル３９９は、イネーブルＭＵＸ３９４と、スキャンＤフリップフロップ（ＤＦＦ）３９５とを含む。イネーブルＭＵＸ３９４は、機能回路３４０、スキャン直列信号３６０、スキャンイネーブル信号３２０、およびスキャンＤＦＦ３９５に結合されている。スキャンＤＦＦ３９５は、クロック信号３５０、正規のデータアウト信号３７０、中間スキャンテスト信号１８２、スキャン直列出力信号３８０にも結合されている。
【００２１】
設計ブロック３００は、スキャンテスト動作中、機能回路３４０のテストを容易にする。イネーブルＭＵＸ３９１は、スキャンイネーブル信号３２０の論理状態に応じてスキャンＤＦＦ３９３に伝送するための正規のデータイン信号３１０あるいは直列データ入力信号３３０を選択する。スキャンイネーブル信号３２０がアクティブである場合、データは、ＤＦＦ３９３および３９４の内外へ直列にシフトされる。スキャンＤＦＦ３９３は、イネーブルＭＵＸ３９１からの信号をラッチし、この信号を機能回路３４０に、およびクロック信号３５０のサイクルに応じてスキャン直列信号３６０としてＤＦＦ３９４に伝送する。したがって、データは、スキャンイネーブル信号３２０がアクティブでない場合、正規のデータイン信号３１０から、あるいはスキャンイネーブル信号３２０がアクティブである場合、直列入力信号３３０から、ＤＦＦ３９３を介して機能回路３４０に供給される。機能回路３４０が所望のテストデータで作動された後、機能回路３４０の出力を獲得するために、スキャンイネーブル信号３２０は非活性化される。スキャンイネーブル信号３２０を非活性化することによって、ＭＵＸ３９４は、直列信号３６０をスキャンＤＦＦ３９５から転送しないし、その代わりにＭＵＸ３９４は、機能回路３４０の出力をスキャンＤＦＦ３９５に転送する。機能回路３４０の出力がスキャンＤＦＦ３９５に転送された後、この出力は、通常の動作出力ピンを通る正規の出力信号３７０あるいは他のＦＳＣ（例えば、設計ブロック２７３に含められたＦＳＣ）を介する直列出力信号３８０もしくは中間スキャンテスト信号１８２のいずれかとして出力される。
【００２２】
図４は、本発明の一実施形態であるＴＡＰ制御内部スキャンテストデバッギングシステム４００のブロック図である。ＴＡＰ制御内部スキャンテストデバッギングシステム４００は、ＴＡＰ制御内部スキャンテストデバッギングシステム４００が中間内部スキャンテスト入力信号も制御することを除いて、ＴＡＰ制御内部スキャンテストデバッギングシステム２００と同様である。ＴＡＰ制御内部スキャンテストデバッギングシステム４００は、中間ＴＡＰコントローラ内部スキャンテストシステム４１０と、中間内部スキャンテスト入力信号マルチプレクサ（ＭＵＸ）４９１と、中間内部スキャンテスト入力信号マルチプレクサ（ＭＵＸ）４９２と、設計回路ブロック４３１〜４３３と、スキャンテストチェーン主入力ポート４２１と、スキャンテストチェーン最終出力ポート４２５とを含んでいる。設計回路ブロック４３１〜４３３はスキャンテスト要素を含んでいる。中間ＴＡＰコントローラ内部スキャンテストシステム４１０は、設計回路ブロック４３１〜４３３、中間内部スキャンテスト入力信号ＭＵＸ４９１、中間内部スキャンテスト入力信号ＭＵＸ４９２に結合される。設計回路ブロック４３１は、スキャンテストチェーン主入力ポート４２１と、設計回路ブロック４３２に結合される中間内部スキャンテスト入力信号ＭＵＸ４９１とに結合されている。設計回路ブロック４３３は、スキャンテストチェーン最終出力ポート４２５と、設計回路ブロック４３２に結合される中間内部スキャンテスト入力信号ＭＵＸ４９２とに結合されている。
【００２３】
中間ＴＡＰコントローラ内部スキャンテストシステム４１０は、中間ＴＡＰコントローラ内部スキャンテストシステム４１０が中間スキャンテスト入力信号を制御する能力も有することを除いて中間ＴＡＰコントローラ内部スキャンテストシステム１００と同様である。中間ＴＡＰコントローラ内部スキャンテストシステム４１０は、内部スキャン観測レジスタ４１１と、ＴＡＰ出力制御回路４１２と、中間入力制御レジスタ４４５と、ＴＡＰ出力マルチプレクサ（ＭＵＸ）４５０とを含む。本発明の一実施形態では、ＴＡＰコントローラ内部スキャンテストシステム４１０は、バイパスレジスタと、ＩＤコードレジスタと、命令保持レジスタと、命令シフトレジスタと、中間ＴＡＰコントローラ内部スキャンテストシステム１００と同様なＴＡＰ状態マシーンとを含んでいる。内部スキャン観測レジスタ４１１は、ＴＡＰ出力ＭＵＸ４５０に結合されている出力制御回路４１２に接続されている。ＴＡＰ出力ＭＵＸ４５０は、中間内部スキャンテストチェーン信号（ＩＳＳ）４８１、中間内部スキャンテストチェーン信号（ＩＳＳ）４８２、およびバウンダリスキャンテスト信号（図示せず）に結合されている。バウンダリスキャンテスト信号は、バウンダリスキャンテストセルのチェーン（図示せず）からの出力信号である。ＴＡＰコントローラ内部スキャンテストシステム４１０は、テストデータイン（ＴＤＩ）信号４７１と、テストモード選択（ＴＭＳ）信号４７２と、スキャンテストクロック（ＴＣＫ）４７３と、テストデータアウト（ＴＤＯ）信号４７５とに結合される。テストデータイン（ＴＤＩ）信号４７１、テストモード選択（ＴＭＳ）信号４７２、スキャンテストクロック（ＴＣＫ）４７３およびテストデータアウト（ＴＤＯ）信号４７５は、中間ＴＡＰコントローラ内部スキャンテストシステム４１０に関連したテストアクセスポート（例えば、ピン）を介してＩＣのオンあるいはオフを通信される。
【００２４】
中間内部スキャンテスト入力ＭＵＸ（例えば、４９１あるいは４９２）は、ＴＡＰコントローラ内部スキャンテストシステム４１０からの中間入力制御信号に基づいてテストデータイン（ＴＤＩ）信号あるいは内部スキャンテスト信号を設計回路ブロックに選択的に転送する。本発明の一実施形態では、中間入力制御レジスタ４４５は、中間内部スキャンテスト入力ＭＵＸ４９１および中間内部スキャンテスト入力ＭＵＸ４９２のそれぞれを制御する中間入力制御信号４８５および４８７に結合されている。本発明の他の実施形態では、内部スキャン観測レジスタ４１１は、中間入力制御レジスタとしての機能も果たし、中間入力制御信号４８５および４８７に結合され、中間内部スキャンテスト入力ＭＵＸ４９１および中間内部スキャンテスト入力ＭＵＸ４９２のそれぞれによって中間内部スキャンテスト入力信号の選択を制御する。
【００２５】
本発明の１つの典型的な実施例では、中間内部スキャンテスト入力ＭＵＸによって選択されるＴＤＩ信号は、ＴＡＰコントローラ内部スキャンテストシステム４１０に関連したテストアクセスポート（例えば、ピン）から通信される。ＴＤＩ信号を設計回路ブロックの入力に選択的に転送することによって、ＴＡＰ制御内部スキャンテストデバッギングシステムは故障の簡略された解析を容易にする。例えば、中間内部スキャンテスト入力ＭＵＸ４９１は、ＴＡＰコントローラ内部スキャンテストシステム４１０からの中間入力制御信号４８５に基づいてＴＤＩ信号４７１、あるいは中間内部スキャンテストチェーン信号４８１を中間入力信号として設計回路ブロック４３２に選択的に転送する。ＴＤＩ信号４７１が設計回路ブロック４３２に伝送される場合、設計回路ブロックへの入力の論理値は、設計回路ブロック４３１による操作から分離される。したがって、スキャンテストチェーンの一部の潜在的な故障の位置にあるスキャンテスト素子の数は限られている。中間スキャンテストチェーン入力信号を制御し、ＩＣのオフを伝送するための中間内部スキャンテストチェーン信号を選択することは、スキャンテストチェーン最終出力ピン（図示せず）を介して全チェーンのためのスキャンテスト結果をなお可能にしている限りスキャンテスト故障の分離および解析を容易にする。
【００２６】
図５は、本発明の一実施形態であるＴＡＰ制御内部スキャンテスト中間デバッギング方法５００のフローチャートである。ＴＡＰ制御内部スキャンテスト中間デバッギング方法５００は、ＩＣ内のスキャンテスト故障指示のデバッギングを容易にする。本発明の一実施形態では、ＴＡＰ制御内部スキャンテスト中間デバッギング方法５００は、スキャンテスト精度を高め、スキャンテスト結果の解析を簡単にする。
【００２７】
ステップ５１０では、中間スキャンテスト信号は、ＴＡＰコントローラによってスキャンテストチェーンから受信される。ＴＡＰ制御内部スキャンテスト中間デバッギング方法５００の一実施形態では、中間スキャンテスト信号は、スキャンテスト動作の獲得モード中受信され、スキャンテストイネーブル信号を非活性化し、クロックパルスを主張することによって達成される。本発明の一実施形態では、中間スキャンテスト信号は、ＩＣに含められる内部機能ロジック構成要素（例えば、設計回路ブロック）の出力から受信される信号である。
【００２８】
ステップ５２０では、中間スキャンテストチェーン信号は、ＩＣのオフを伝送するために選択される。本発明の１つの典型的な実施例では、ＴＡＰコントローラは、ＩＣのオフを伝送するための中間スキャンテストチェーン情報の選択を制御する。本発明の一実施形態では、スイッチング回路（例えば、マルチプレクサ）は、ＩＣのオフを伝送するための中間スキャンテスト信号を選択するように操作される。例えば、マルチプレクサは、中間スキャンテスト信号を受信するその入力の１つからの通信経路をＴＡＰコントローラに関連したＴＤＯポートに結合されるマルチプレクサの出力に与えるために使用される。マルチプレクサは、スキャン観測レジスタからの命令に従って出力制御レジスタからのマルチプレクサに送られた制御値に基づいてその出力に結合するように入力を選択する。中間スキャンテスト信号の選択を決定する制御値は、各中間スキャンテスト信号に関連した情報を逐次得るために本出願の一実施形態では反復される。
【００２９】
中間スキャンテスト情報は、ステップ５３０では、テストデータアウト（ＴＤＯ）ポートを通してＩＣのオフを伝送される。本発明の一例では、中間スキャンテスト情報は、スキャンテスト故障指示のデバッギングを容易にするために使用される。本発明の一実施形態では、中間スキャンテスト情報は、内部機能ロジックブロック（例えば、設計回路ブロック）の入出力から引き出され、機能ロジックブロックが故障であるかどうかの指示を与える。例えば、内部機能ロジックブロックのテストベクトル値入力が、（例えば、ＩＣをオフする内部機能ロジックブロックの入力に中間スキャンテストチェーン信号を伝送することによって）確認され、機能ロジックブロックの出力から引き出された中間スキャンテスト信号値が適切に機能するロジック回路のための予想値に一致しない場合、機能ロジックブロックが適切に作動しなくて故障があるとの指示がある。
【００３０】
ステップ５４０では、中間スキャンテストチェーン入力信号は制御される。ＴＡＰ制御内部スキャンテストデバッギング方法５００の実施形態の一例では、機能ロジック構成要素は、スキャンテストチェーン上でシフトインされ、機能構成要素（例えば、設計回路ブロック）の入力に示されたスキャンテスト入力情報に基づいて指定された動作を実行する。本発明の一実施形態では、中間スキャンテストチェーン入力信号は、上流側のスキャンテスト要素（例えば、設計回路ブロック４３１のスキャンテスト要素）を通過しないでテストデータイン（ＴＤＩ）ポートから下流側のスキャンテスト要素（例えば、設計回路ブロック４３２のスキャンテスト要素）に供給される。中間スキャンテストチェーン入力信号は、上流側のスキャンテスト要素からの信号と上流側のスキャンテスト要素を通って流れないＴＤＩ信号との間で切り換えられる。１つの典型的な実施例では、ＴＤＩ信号は、ＴＡＰコントローラに関連したＴＤＩポートから通信される。
【００３１】
したがって、本発明は、通常の動作および製造工程に対して最少の影響なしに内部構成要素の望ましいスキャンテストを容易にするシステムおよび方法である。本発明のシステムおよび方法は、中間スキャンテスト値の有効な測定値を供給している限りは、ＡＴＰＧツールで集積回路構成要素の有効なスキャンテストを支援する。中間スキャンテストチェーン入力信号を制御し、ＩＣをオフにする伝送のための中間内部スキャンテストチェーン信号を選択することは、スキャンテストチェーン最終出力ピン（図示せず）を介して全チェーンのためのスキャンテスト結果をなお可能にする限りは、可能性があるスキャンテスト故障の分離および解析を容易にする。本発明は、付加的専用中間スキャンテストピンを必要としないで通常のスキャンテスト動作（例えば、ＩＥＥＥ１３９４準拠バウンダリスキャンテスト）および内部中間スキャンテスト動作を実行するために中間ＴＡＰ制御内部スキャンシステムおよび方法の制御機能を利用する。本発明のスキャンテストチェーン中間デバッギングシステムおよび方法は、既存ＩＣ設計に対する不都合な再設計の影響の、既存のテストスキャンアーキテクチャの利用および最小化を受け入れる。
【００３２】
本発明の特定の実施形態の前述の説明は、図示および説明の目的のために示される。これらの実施形態は、包括的であることあるいは本発明を開示された明確な形式に限定することを意図するものではなく、明らかに多数の修正および変更は上記の教示に照らして可能である。この実施形態は、本発明の原理およびその実際の用途を最も良く説明するために選択され、説明され、それによって当業者は、本発明および熟考された特定の使用に適しているようないろいろな修正を有するいろいろな実施形態を最も良く利用できる。本発明の範囲は添付された特許請求の範囲およびその同等物によって規定されるべきであることを意味する。
【図面の簡単な説明】
【図１】 本発明の一実施形態による中間ＴＡＰコントローラ内部スキャンテストシステムのブロック図である。
【図２】 本発明のＴＡＰ制御内部スキャンテストデバッギングシステムの一実施形態のブロック図である。
【図３】 本発明の実装で含まれる設計ブロックの一実施形態である全スキャンセルのブロック図である。
【図４】 本発明の一実施形態である中間スキャンテスト入力信号制御装置を有するＴＡＰ制御内部スキャンテストデバッギングシステムのブロック図である。
【図５】 本発明の一実施形態のＴＡＰ制御内部スキャンテストデバッギング方法のフローチャートである。
【符号の説明】
１００ 中間ＴＡＰコントローラ内部スキャンテストシステム
１１１ 内部スキャン観測レジスタ
１１２ 出力制御回路
１２０ バイパスレジスタ
１２５ ＩＤＣＯＤＥレジスタ
１２７ 命令保持レジスタ
１２８ 命令シフトレジスタ
１３０ ＴＡＰ状態マシーン
２００ ＴＡＰ制御内部スキャンテスト中間デバッギングシステム
２２１ スキャン入力ピン
２２５ スキャン出力ピン
２３１ スキャン素子を有するブロック
４００ ＴＡＰ制御内部スキャンテストデバッギングシステム
（発明の属する技術分野）
本発明は、電気集積回路テストの分野に関するものである。より詳細には、本発明は、内部構成要素スキャンテスト故障のデバッギングを容易にするシステムおよび方法に関するものである。
【０００２】
（発明の背景）
電子システムおよび回路は、最近の社会の進歩に対して著しい貢献を行い、有利な結果を得るために多数の用途で利用されている。ディジタルコンピュータ、カルキュレータ、オーディオ装置、ビデオ装置、および電話システムのような多くの電子技術は、ビジネス、科学、教育および娯楽の大部分の領域のデータ、アイディア、トレンドを分析し、通信をする際の生産性の増加およびコストの減少を促進した。しばしば、これらの結果をもたらすように設計された電子システムは、超小形電子集積回路を含むいろいろな部品あるいは装置を含んでいる。通常、電子システムの部品あるいは装置は、所望の結果が実現されるように適切に作動する必要がある。有効で、信頼性がある集積回路（ＩＣ）テストシステムおよび方法は、ＩＣが適切に作動することを保証するために非常に重要である。
【０００３】
システム・オン・チップ（ＳＯＣ）設計に含まれる通常使用される集積回路の複雑さは、目覚ましく進歩し、ビルトインセルフテスト（ＢＩＳＴ）診断機能は、有効な回路テスト、デバッギング、および保守にきわめて重要である。最新ＢＩＳＴ技術は、一般的にはＩＣへのスキャンテストアーキテクチャの挿入を含む。複雑な電子システムおよび回路のスキャンテストは、ある種の回路の分野（例えば、機能ロジック構成要素）およびこの回路から生じる出力の観測を促進するテストベクトルの適用をしばしば含む。通常、スキャンテストアーキテクチャは、スキャンテストチェーンを形成するために一緒に結合されるスキャンテスト部品あるいは装置（例えば、スキャンテストセル）を含むスキャンテストチェーンを含む。このスキャンテスト素子は、テストベクトルをＩＣの部品に通信し、ＩＣの非テスト動作あるいは通常動作を実行するために利用される機能ロジックと相互作用する。一般的には、スキャンテストチェーンは、回路の適切な位置に対するスキャンテスト情報（例えば、テストベクトル）をスキャンあるいはシフトし、スキャンテスト情報を獲得し、次にＩＣのスキャンテスト情報オフをシフトするように設計されている。
【０００４】
通常、かなりのスキャンテスト適用範囲を有することは望ましく、一般的には適用範囲が大きくなるほど、ますます故障を検出するスキャンテストシステムおよび方法の性能は大きくなる。バウンダリスキャンテストは、典型的なＢＩＳＴ方式に含められるスキャンテストの非常に一般に知られている方法である。国際電気電子工学（ＩＥＥＥ）規格１１４９．１（ジョイントタスク・アクショングループ（ＪＴＡＧ）とも称される）バウンダリスキャン準拠アーキテクチャは、最も広く用いられているバウンダリスキャン方式の１つである。より大きいスキャンテスト適用範囲を与える内部スキャン機能を有することも非常に重要である。内部スキャン機能およびバウンダリスキャン機能の両方を持つことは、スキャンテスト動作に対して少ないＩＣピンの専用を増加するような限られたＩＣ資源の著しい関わり合いをしばしば必要とする。
【０００５】
デバッギングスキャンテスト結果は、テストベクトルの適用後適切に選択された回路ノード（例えば、機能ロジックの出力あるいは入力）から引き出されたロジック値の複雑な解析をしばしば必要とする。自動テストパターン発生（ＡＴＰＧ）ツールによって供給される従来の長いスキャンテストベクトルは、スキャンテストデバッギングを非常に困難にする。ＡＴＰＧツールによって供給されるテストパターンは、しばしばエンジニアにはチップへシフトされるランダムデータとしばしば見える。通常、エンジニアはＡＴＰＧツールによって発生される各スキャンテストパターンの徹底的な理解がない。スキャンテストデバッグ問題を解決しようと試みる普通の方法は、ある種の所定のパターンをスキャンテスト入力に押し込み、いかにスキャンテスト出力が振る舞うかあるいは変化するかに基づいて何が問題を生じさせているかを推論しようと試みることを含む。しかしながら、テストベクトルパターンの十分な理解なしに通常故障を正確に識別することは困難である。
【０００６】
スキャンテストパターンは、一般的には非常に長く（何千のスキャン素子のスキャンテストチェーン長は普通である）、本質的に故障あるいは故障指示をデバッグすることは困難である。テストベクトルに応じて限られた数の回路素子の動作を解析することは比較的容易であり、故障問題を生じる素子を識別する推論を行うことは、比較的正確である。スキャンテストチェーンに付加された各素子は、潜在的な故障源である他の素子となる。どの素子が故障源であるかを正確に推論することは、多くの可能な問題源があるのでますますより困難になり、スキャンテスト素子の数をより多くする。
【０００７】
スキャンテストデバッグの困難を解決しようとする試みる従来の方法は、かなりの資源を使い尽くし、しばしば高信頼度を欠いている。例えば、小さいスキャンテストチェーンをより短いテストベクトルと併用することは、一般的にはスキャンテスト動作に少ないピン資源を専用にすることに対する要求を著しく増加させることになる。小さいスキャンテストチェーンはいくつかの長所をもたらし得るが、このチェーンは、システムの多数の部分をテストする適応性をもたらさないし、わずかな部分だけが任意の所与の時間にテストされるので、全システムの動作をテストすることを困難にする。したがって、従来のスキャンテスト動作の故障源を識別しようする試みは、しばしば不正確であり、信頼性がない。
【０００８】
必要とされるものは、内部構成要素スキャンテスト結果の簡単なデバッグを容易にするシステムおよび方法である。このシステムおよび方法は、集積回路部品の有効なスキャンテストをサポートし、既存のスキャンテストアーキテクチャと既存のＩＣ設計に対する不都合な再設計の最小な影響との併用を受け入れるべきである。
【０００９】
（発明の概要）
本発明は、内部構成要素スキャンテスト結果の簡単なデバッグを容易にするシステムおよび方法である。本発明のテストアクセスポート（ＴＡＰ）制御内部スキャンテスト中間デバッギングシステムおよび方法は、デバッギング動作を助ける限りはＡＴＰＧツールで集積回路構成要素の有効スキャンテストをサポートできる。本発明のシステムおよび方法は、既存のスキャンテストアーキテクチャと既存のＩＣ設計、通常の動作および製造工程に対する不都合な再設計の最小な影響との併用を受け入れる。本発明は、ディジタル回路の内部スキャンテスト解析を高め、従来のスキャンテスト方法と互換性がある。
【００１０】
本発明のＴＡＰ制御スキャンテスト中間デバッギングシステムの１つの実施形態は、中間ＴＡＰコントローラ内部スキャンテストシステムと、設計回路ブロックと、スキャンテストチェーン主入力ポート（例えば、ピン）と、スキャンテストチェーン最終出力ポートとを含む。ＴＡＰ制御内部スキャンテスト中間デバッギングシステムの構成要素は、ＴＡＰを介して中間スキャンテストチェーン信号の抽出によって故障のデバッギングを容易にするように協働して作動する。中間ＴＡＰコントローラ内部スキャンシステムは、ＩＣの指示中間スキャンテストチェーン信号オフの伝送をＴＡＰテストデータアウト（ＴＤＯ）信号として制御する。中間ＴＡＰコントローラ内部スキャンテストシステムは、内部スキャン観測レジスタと、ＴＡＰ出力制御回路と、ＴＡＰ出力マルチプレクサ（ＭＵＸ）とを含む。スキャン観測レジスタに記憶された情報は、どの中間内部スキャンテストチェーン信号をＴＤＯ信号として転送するかを示している。この設計回路ブロックは、ＩＣの通常の動作モード中指定された機能を実行する。スキャンテスト動作中、設計回路ブロックのスキャンテスト要素は、スキャンテストベクトルをシフトインし、生じるスキャンテスト情報を獲得し、スキャンテスト結果をシフトアウトする。スキャンテストチェーン主入力ポートは、スキャンテスト入力情報のための通信ポートを与え、スキャンテストチェーン最終出力ポート（例えば、ピン）は、スキャンテスト出力情報のための通信ポートを与える。
【００１１】
ＩＣの中間内部スキャンテストチェーン信号（ＩＳＳ）オフを選択的に伝送することによって、比較的少数の設計回路ブロックによるスキャンテストベクトル値の操作は、他の設計回路ブロックによる操作から解析的意味で分離される。中間ＩＳＳが予想外の値である場合、それは、故障が比較的少数の設計回路ブロックの１つあるいはそれ以上に存在するかもしれない指示を与える。限られた数の設計回路ブロックの故障を分離することは、他の設計回路ブロックによってテストベクトル値の操作を考慮する必要がなくデバッギングを容易にする。本発明は、同時にスキャンテスト結果をスキャンテスト最終出力ピンに供給することによって比較的大きいスキャンテストチェーンのテストも便宜的に容易にする。したがって、本発明は、設計回路ブロックへのスキャンテストベクトル入力および設計回路ブロックの中間スキャンテスト信号出力を分離することによって内部スキャンテスト結果の簡略デバッギングを容易にする。
【００１２】
（発明の実施の形態）
次に、その例が添付図面に示されている、本発明の好ましい実施形態、すなわちＴＡＰ制御内部スキャンテストデバッギング中間システムおよび方法に対する説明が詳細に行われる。本発明は好ましい実施形態とともに説明されるが、好ましい実施形態は、本発明がこれらの実施形態に限定されることを意図していないことが理解されるであろう。これに反して、本発明は、添付クレームによって規定されるような本発明の範囲内に含まれてもよい変更、修正および均等物を保護することを意図している。さらに、本発明の下記の詳細な説明では、多数の特有な詳細は、本発明の完全な理解を行うために詳述される。しかしながら、本発明がこれらの特有な詳細な説明なしで実施されてもよいことは、当業者に明らかである。他の例では、周知の方法、手順、部品、および回路は、本発明の態様を必ずしも不明瞭にしないように詳述されてはいない。
【００１３】
本発明の一実施形態は、中間テストアクセスポート（ＴＡＰ）制御内部スキャンテストシステムおよび方法を含む。本発明の一実施形態では、中間ＴＡＰ制御内部スキャンテストシステムは、スキャンテストチェーンに結合され、通常のスキャンテスト方法と互換性がある。中間ＴＡＰ制御内部スキャンテストシステム構成要素は、本発明の一実施形態の製造工程の初期の段階中いろいろな位置で設計に含められ、中間スキャンテスト信号に結合される。本発明の１つの典型的な実施では、中間ＴＡＰ制御内部スキャンテストシステムは、ＡＴＰＧツールによく知られていて、ＡＴＰＧツールによって容易にアクセスできるスキャンテストアーキテクチャと互換性があるように構成される。本発明の中間テストアクセスポート（ＴＡＰ）制御内部スキャンテストシステムおよび方法は、スキャンテストチェーンの中間部の解析を助けることによってスキャンテスト故障指示のデバッギングを容易にする。
【００１４】
図１は、本発明の一実施形態である中間ＴＡＰコントローラ内部スキャンテストシステム１００のブロック図である。ＴＡＰコントローラ内部スキャンテストシステム１００は、内部スキャン観測レジスタ１１１と、ＴＡＰ出力制御回路１１２と、ＴＡＰ出力マルチプレクサ（ＭＵＸ）１５０とを含む。本発明の一実施形態では、ＴＡＰコントローラ内部スキャンテストシステム１００も、バイパスレジスタ１２０と、ＩＤコードレジスタ１２５と、命令保持レジスタ１２７と、命令シフトレジスタ１２８と、ＴＡＰ状態マシーン１３０とを含む。内部スキャン観測レジスタ１１１は、ＴＡＰ出力ＭＵＸ１５０に結合される出力制御回路１１２に接続されている。ＴＡＰ出力ＭＵＸ１５０は、中間内部スキャンテストチェーン信号（ＩＳＳ）１８１、中間内部スキャンテストチェーン信号（ＩＳＳ）１８２およびバウンダリスキャン信号（ＢＳＳ）１８３に結合されている。ＢＳＳ１８３は、バウンダリスキャンテストセルのチェーン（図示せず）からの出力信号である。中間ＩＳＳ１８１および１８２は、内部スキャンテストチェーン（図示せず）上の中間点からの中間スキャンテストチェーン信号である。ＴＡＰ状態マシーン１３０は、内部スキャン観測レジスタ１１１、バイパスレジスタ１２０、ＩＤコードレジスタ１２５、命令保持レジスタ１２７および命令シフトレジスタ１２８に結合されている。本発明の一実施形態では、ＴＡＰ出力ＭＵＸ１５０は、バイパスレジスタ１２０、ＩＤコードレジスタ１２５および命令シフトレジスタ１２８にも結合されている。ＴＡＰコントローラ内部スキャンテストシステム１００は、テストデータイン（ＴＤＩ）信号１７１、テストモード選択（ＴＭＳ）信号１７２、スキャンテストクロック（ＴＣＫ）信号１７３およびテストデータアウト（ＴＤＯ）信号１７５に結合されている。テストデータイン（ＴＤＩ）信号１７１、テストモード選択（ＴＭＳ）信号１７２、スキャンテストクロック（ＴＣＫ）信号１７３およびテストデータアウト（ＴＤＯ）信号１７５は、中間ＴＡＰコントローラ内部スキャンテストシステム１００に関連したテストアクセスポートを介してＩＣのオンあるいはオフを通信される。
【００１５】
中間ＴＡＰコントローラ内部スキャンテストシステム１００の構成要素は、内部スキャンテストおよびバウンダリスキャンテストの両方のための制御を行うように協働して作動する。出力制御回路１１２はＴＡＰ出力ＭＵＸ１５０を制御する。中間ＴＡＰコントローラ内部スキャンテストシステム１００は、ＴＡＰ出力ＭＵＸ１５０が内部スキャンテスト信号を転送するために使用されるかあるいはＴＡＰ出力ＭＵＸ１５０がバウンダリスキャンテスト信号を転送するために使用されるかどうかを決定する内部スキャンテストモード指示命令（例えば、ＳＣＡＮＴＥＳＴＭＯＤＥ）に反応するように構成される。内部スキャン観測レジスタ１１１は、ＴＡＰコントローラ内部スキャンテストシステム１００が内部スキャンテストモードで作動する場合、内部スキャンテスト命令を出力制御回路１１２に供給する付加ＴＡＰコントローラデータレジスタである。出力制御回路１１２は、ＴＡＰ出力ＭＵＸ１５０の出力を制御する制御信号を供給する。ＴＡＰ出力ＭＵＸ１５０は、出力制御回路１１２からの制御信号に基づいてその入力信号（例えば、ＩＳＳ１８１、１８２あるいはＢＳＳ１８３）の１つをＴＤＯ信号１７５として出力する。
【００１６】
中間ＴＡＰコントローラ内部スキャンテストシステム１００によるＩＣの中間内部スキャンテストチェーン信号オフの伝送は故障のデバッギングを容易にする。本発明の１つの実施形態では、複数の中間内部スキャンテストチェーン信号（例えば、中間ＩＳＳ１８１および１８２）は、スキャンテストチェーンの中間スキャンテストチェーンノードからのスキャンテスト結果（例えば、論理値の測定値）の情報を与える。中間ＴＡＰコントローラ内部スキャンテストシステム１００は、一度にＩＣの中間内部スキャンテストチェーン信号オフの１つを選択的に伝送する。ＩＣの中間スキャンテストチェーン信号オフの１つを選択的に伝送することによって、中間ＴＡＰコントローラ内部スキャンテストシステム１００は、テスト結果のより細かい精度を容易にする。中間ＴＡＰコントローラ内部スキャンテストシステム１００は、中間スキャンテストチェーン位置からのスキャンテスト結果に基づいて故障位置をデバッギングすることを含むスキャンテスト解析を助ける。中間位置からのスキャンテスト結果は、スキャンテストチェーン出力ポート（図示せず）を介して全チェーンに対するスキャンテスト結果をなお可能にする限りはスキャンテストチェーンの一部の潜在的な故障の位置にある構成要素（例えば設計回路ブロック）の数を効率的に減らす。
【００１７】
図２は、本発明の１つの実施形態であるＴＡＰ制御内部スキャンテスト中間デバッギングシステム２００のブロック図である。ＴＡＰ制御内部スキャンテスト中間デバッギングシステム２００は、中間ＴＡＰコントローラ内部スキャンテストシステム１００と、設計回路ブロック２３１〜２３３と、スキャンテストチェーン主入力ポート２２１と、内部スキャンテストチェーン最終出力ポート２２５とを含んでいる。設計回路ブロック２３１〜２３３はスキャンテスト素子を含んでいる。本発明の１つの典型的な実施では、スキャンテストチェーン主入力ポート２２１および内部スキャンテストチェーン最終出力ポート２２５は、専用内部スキャンテストピンであり、他の例の実施では、スキャンテストチェーン主入力ポート２２１および内部スキャンテストチェーン最終出力ポート２２５は、通常動作中、機能入力ピンおよび機能出力ピンとして、スキャンテスト動作中、スキャンテスト入力ピンおよびスキャンテスト出力ピンとして使用される。中間ＴＡＰコントローラ内部スキャンテストシステム１００は、設計回路ブロック２３１〜２３３に結合される。設計回路ブロック２３１は、スキャンテストチェーン主入力ポート２２１および設計回路ブロック２３２に結合される。設計回路ブロック２３３は、内部スキャンテストチェーン最終出力ポート２２５および設計回路ブロック２３２に結合されている。
【００１８】
ＴＡＰ制御内部スキャンテストデバッギングシステム２００の構成要素は、機能動作を行い、ＩＣの中間スキャンテストチェーン信号オフの伝送による故障のデバッギングを容易にするように協働して作動する。中間ＴＡＰコントローラ内部スキャンテストシステム１００は、中間ＴＡＰコントローラ内部スキャンテストシステム１００に関連したテストデータアウト（ＴＤＯ）ポートを介してＩＣの指示中間スキャンテストチェーン信号オフをＴＤＯ信号１７５として伝送する。スキャン観測レジスタ１１１の情報は、どの中間内部スキャンテストチェーン信号（例えば、中間ＩＳＳ１８１あるいは１８２）をＴＤＯ信号１７５として転送するかを示す。設計回路ブロック２３１〜２３３は、ＩＣの通常動作モード中指定された機能を実行する。スキャンテスト動作中、設計回路ブロック２３１〜２３３のスキャンテスト要素は、スキャンテストベクトルをシフトインし、生じるスキャンテスト情報を獲得し、スキャンテスト結果をシフトアウトする。スキャンテストチェーン主入力ポート２２１は、スキャンテストチェーンの開始でスキャンテスト入力情報のための通信ポートを与える。スキャンテストチェーン最終出力ポート２２５は、スキャンテストチェーンの終わりでスキャンテスト出力情報のための通信ポートを与える。
【００１９】
ＴＡＰ制御内部スキャンテスト中間デバッギングシステム２００は、テストベクトル結果のより高い精度を容易にし、故障のデバッギング指示を含むスキャンテスト解析を助ける。ＩＣの中間ＩＳＳ１８１オフを選択的に伝送することによって、内部スキャンテスト入力ポート２２１のスキャンテストベクトル値入力の設計回路ブロック２３１による操作は、設計回路ブロック２３２および２３３によるテストベクトル値の操作から解析的意味で分離される。中間ＩＳＳ１８１が予期しない値である場合、それは、故障が設計回路ブロック２３１に存在することがある指示を与える。設計回路ブロック２３１の故障を分離することは、設計回路ブロック２３２および２３３によるテストベクトル値の操作を考慮する必要がなくデバッギングを容易にする。同様に、スキャンテストベクトル値上の設計回路ブロック２３２による操作は、設計回路ブロック２３２からのテストベクトル値出力をＩＳＳ１８２として伝送することによって回路ブロック２３３による操作から分離される。設計回路ブロック２３２からのテストベクトル値出力は、ＩＣをオフにするＴＡＰ出力ＭＵＸ１５０によってＴＤＯ１７５として伝送される。したがって、本発明は、設計回路ブロックの中間スキャンテスト信号出力を分離することよって内部スキャンテスト結果の簡略デバッギングを容易にする。
【００２０】
図３は、本発明の１つの実施に含まれる設計ブロック（例えば、設計ブロック２３２）の１つの実施形態である設計ブロック３００のブロック図である。設計ブロック３００は、全スキャンセル（ＦＳＣ）３９７と、ＦＳＣ３９９と、機能回路３４０とを含む。ＦＳＣ３９７の出力は、ＦＳＣ３９９の入力に結合される機能回路３４０に接続される。全スキャンセル３９７は、イネーブルＭＵＸ３９１およびスキャンＤフリップフロップ（ＦＦ）３９３を含む。イネーブルＭＵＸ３９１は、正規のデータイン信号３１０、中間スキャンテスト信号１８１、スキャン直列入力信号３３０、スキャンイネーブル信号３２０およびスキャンＤＦＦ３９３に結合される。スキャンＤＦＦ３９３は、クロック信号３５０、スキャン直列信号３６０およびＦＳＣ３９９にも結合される。全スキャンセル３９９は、イネーブルＭＵＸ３９４と、スキャンＤフリップフロップ（ＤＦＦ）３９５とを含む。イネーブルＭＵＸ３９４は、機能回路３４０、スキャン直列信号３６０、スキャンイネーブル信号３２０、およびスキャンＤＦＦ３９５に結合されている。スキャンＤＦＦ３９５は、クロック信号３５０、正規のデータアウト信号３７０、中間スキャンテスト信号１８２、スキャン直列出力信号３８０にも結合されている。
【００２１】
設計ブロック３００は、スキャンテスト動作中、機能回路３４０のテストを容易にする。イネーブルＭＵＸ３９１は、スキャンイネーブル信号３２０の論理状態に応じてスキャンＤＦＦ３９３に伝送するための正規のデータイン信号３１０あるいは直列データ入力信号３３０を選択する。スキャンイネーブル信号３２０がアクティブである場合、データは、ＤＦＦ３９３および３９４の内外へ直列にシフトされる。スキャンＤＦＦ３９３は、イネーブルＭＵＸ３９１からの信号をラッチし、この信号を機能回路３４０に、およびクロック信号３５０のサイクルに応じてスキャン直列信号３６０としてＤＦＦ３９４に伝送する。したがって、データは、スキャンイネーブル信号３２０がアクティブでない場合、正規のデータイン信号３１０から、あるいはスキャンイネーブル信号３２０がアクティブである場合、直列入力信号３３０から、ＤＦＦ３９３を介して機能回路３４０に供給される。機能回路３４０が所望のテストデータで作動された後、機能回路３４０の出力を獲得するために、スキャンイネーブル信号３２０は非活性化される。スキャンイネーブル信号３２０を非活性化することによって、ＭＵＸ３９４は、直列信号３６０をスキャンＤＦＦ３９５から転送しないし、その代わりにＭＵＸ３９４は、機能回路３４０の出力をスキャンＤＦＦ３９５に転送する。機能回路３４０の出力がスキャンＤＦＦ３９５に転送された後、この出力は、通常の動作出力ピンを通る正規の出力信号３７０あるいは他のＦＳＣ（例えば、設計ブロック２７３に含められたＦＳＣ）を介する直列出力信号３８０もしくは中間スキャンテスト信号１８２のいずれかとして出力される。
【００２２】
図４は、本発明の一実施形態であるＴＡＰ制御内部スキャンテストデバッギングシステム４００のブロック図である。ＴＡＰ制御内部スキャンテストデバッギングシステム４００は、ＴＡＰ制御内部スキャンテストデバッギングシステム４００が中間内部スキャンテスト入力信号も制御することを除いて、ＴＡＰ制御内部スキャンテストデバッギングシステム２００と同様である。ＴＡＰ制御内部スキャンテストデバッギングシステム４００は、中間ＴＡＰコントローラ内部スキャンテストシステム４１０と、中間内部スキャンテスト入力信号マルチプレクサ（ＭＵＸ）４９１と、中間内部スキャンテスト入力信号マルチプレクサ（ＭＵＸ）４９２と、設計回路ブロック４３１〜４３３と、スキャンテストチェーン主入力ポート４２１と、スキャンテストチェーン最終出力ポート４２５とを含んでいる。設計回路ブロック４３１〜４３３はスキャンテスト要素を含んでいる。中間ＴＡＰコントローラ内部スキャンテストシステム４１０は、設計回路ブロック４３１〜４３３、中間内部スキャンテスト入力信号ＭＵＸ４９１、中間内部スキャンテスト入力信号ＭＵＸ４９２に結合される。設計回路ブロック４３１は、スキャンテストチェーン主入力ポート４２１と、設計回路ブロック４３２に結合される中間内部スキャンテスト入力信号ＭＵＸ４９１とに結合されている。設計回路ブロック４３３は、スキャンテストチェーン最終出力ポート４２５と、設計回路ブロック４３２に結合される中間内部スキャンテスト入力信号ＭＵＸ４９２とに結合されている。
【００２３】
中間ＴＡＰコントローラ内部スキャンテストシステム４１０は、中間ＴＡＰコントローラ内部スキャンテストシステム４１０が中間スキャンテスト入力信号を制御する能力も有することを除いて中間ＴＡＰコントローラ内部スキャンテストシステム１００と同様である。中間ＴＡＰコントローラ内部スキャンテストシステム４１０は、内部スキャン観測レジスタ４１１と、ＴＡＰ出力制御回路４１２と、中間入力制御レジスタ４４５と、ＴＡＰ出力マルチプレクサ（ＭＵＸ）４５０とを含む。本発明の一実施形態では、ＴＡＰコントローラ内部スキャンテストシステム４１０は、バイパスレジスタと、ＩＤコードレジスタと、命令保持レジスタと、命令シフトレジスタと、中間ＴＡＰコントローラ内部スキャンテストシステム１００と同様なＴＡＰ状態マシーンとを含んでいる。内部スキャン観測レジスタ４１１は、ＴＡＰ出力ＭＵＸ４５０に結合されている出力制御回路４１２に接続されている。ＴＡＰ出力ＭＵＸ４５０は、中間内部スキャンテストチェーン信号（ＩＳＳ）４８１、中間内部スキャンテストチェーン信号（ＩＳＳ）４８２、およびバウンダリスキャンテスト信号（図示せず）に結合されている。バウンダリスキャンテスト信号は、バウンダリスキャンテストセルのチェーン（図示せず）からの出力信号である。ＴＡＰコントローラ内部スキャンテストシステム４１０は、テストデータイン（ＴＤＩ）信号４７１と、テストモード選択（ＴＭＳ）信号４７２と、スキャンテストクロック（ＴＣＫ）４７３と、テストデータアウト（ＴＤＯ）信号４７５とに結合される。テストデータイン（ＴＤＩ）信号４７１、テストモード選択（ＴＭＳ）信号４７２、スキャンテストクロック（ＴＣＫ）４７３およびテストデータアウト（ＴＤＯ）信号４７５は、中間ＴＡＰコントローラ内部スキャンテストシステム４１０に関連したテストアクセスポート（例えば、ピン）を介してＩＣのオンあるいはオフを通信される。
【００２４】
中間内部スキャンテスト入力ＭＵＸ（例えば、４９１あるいは４９２）は、ＴＡＰコントローラ内部スキャンテストシステム４１０からの中間入力制御信号に基づいてテストデータイン（ＴＤＩ）信号あるいは内部スキャンテスト信号を設計回路ブロックに選択的に転送する。本発明の一実施形態では、中間入力制御レジスタ４４５は、中間内部スキャンテスト入力ＭＵＸ４９１および中間内部スキャンテスト入力ＭＵＸ４９２のそれぞれを制御する中間入力制御信号４８５および４８７に結合されている。本発明の他の実施形態では、内部スキャン観測レジスタ４１１は、中間入力制御レジスタとしての機能も果たし、中間入力制御信号４８５および４８７に結合され、中間内部スキャンテスト入力ＭＵＸ４９１および中間内部スキャンテスト入力ＭＵＸ４９２のそれぞれによって中間内部スキャンテスト入力信号の選択を制御する。
【００２５】
本発明の１つの典型的な実施例では、中間内部スキャンテスト入力ＭＵＸによって選択されるＴＤＩ信号は、ＴＡＰコントローラ内部スキャンテストシステム４１０に関連したテストアクセスポート（例えば、ピン）から通信される。ＴＤＩ信号を設計回路ブロックの入力に選択的に転送することによって、ＴＡＰ制御内部スキャンテストデバッギングシステムは故障の簡略された解析を容易にする。例えば、中間内部スキャンテスト入力ＭＵＸ４９１は、ＴＡＰコントローラ内部スキャンテストシステム４１０からの中間入力制御信号４８５に基づいてＴＤＩ信号４７１、あるいは中間内部スキャンテストチェーン信号４８１を中間入力信号として設計回路ブロック４３２に選択的に転送する。ＴＤＩ信号４７１が設計回路ブロック４３２に伝送される場合、設計回路ブロックへの入力の論理値は、設計回路ブロック４３１による操作から分離される。したがって、スキャンテストチェーンの一部の潜在的な故障の位置にあるスキャンテスト素子の数は限られている。中間スキャンテストチェーン入力信号を制御し、ＩＣのオフを伝送するための中間内部スキャンテストチェーン信号を選択することは、スキャンテストチェーン最終出力ピン（図示せず）を介して全チェーンのためのスキャンテスト結果をなお可能にしている限りスキャンテスト故障の分離および解析を容易にする。
【００２６】
図５は、本発明の一実施形態であるＴＡＰ制御内部スキャンテスト中間デバッギング方法５００のフローチャートである。ＴＡＰ制御内部スキャンテスト中間デバッギング方法５００は、ＩＣ内のスキャンテスト故障指示のデバッギングを容易にする。本発明の一実施形態では、ＴＡＰ制御内部スキャンテスト中間デバッギング方法５００は、スキャンテスト精度を高め、スキャンテスト結果の解析を簡単にする。
【００２７】
ステップ５１０では、中間スキャンテスト信号は、ＴＡＰコントローラによってスキャンテストチェーンから受信される。ＴＡＰ制御内部スキャンテスト中間デバッギング方法５００の一実施形態では、中間スキャンテスト信号は、スキャンテスト動作の獲得モード中受信され、スキャンテストイネーブル信号を非活性化し、クロックパルスを主張することによって達成される。本発明の一実施形態では、中間スキャンテスト信号は、ＩＣに含められる内部機能ロジック構成要素（例えば、設計回路ブロック）の出力から受信される信号である。
【００２８】
ステップ５２０では、中間スキャンテストチェーン信号は、ＩＣのオフを伝送するために選択される。本発明の１つの典型的な実施例では、ＴＡＰコントローラは、ＩＣのオフを伝送するための中間スキャンテストチェーン情報の選択を制御する。本発明の一実施形態では、スイッチング回路（例えば、マルチプレクサ）は、ＩＣのオフを伝送するための中間スキャンテスト信号を選択するように操作される。例えば、マルチプレクサは、中間スキャンテスト信号を受信するその入力の１つからの通信経路をＴＡＰコントローラに関連したＴＤＯポートに結合されるマルチプレクサの出力に与えるために使用される。マルチプレクサは、スキャン観測レジスタからの命令に従って出力制御レジスタからのマルチプレクサに送られた制御値に基づいてその出力に結合するように入力を選択する。中間スキャンテスト信号の選択を決定する制御値は、各中間スキャンテスト信号に関連した情報を逐次得るために本出願の一実施形態では反復される。
【００２９】
中間スキャンテスト情報は、ステップ５３０では、テストデータアウト（ＴＤＯ）ポートを通してＩＣのオフを伝送される。本発明の一例では、中間スキャンテスト情報は、スキャンテスト故障指示のデバッギングを容易にするために使用される。本発明の一実施形態では、中間スキャンテスト情報は、内部機能ロジックブロック（例えば、設計回路ブロック）の入出力から引き出され、機能ロジックブロックが故障であるかどうかの指示を与える。例えば、内部機能ロジックブロックのテストベクトル値入力が、（例えば、ＩＣをオフする内部機能ロジックブロックの入力に中間スキャンテストチェーン信号を伝送することによって）確認され、機能ロジックブロックの出力から引き出された中間スキャンテスト信号値が適切に機能するロジック回路のための予想値に一致しない場合、機能ロジックブロックが適切に作動しなくて故障があるとの指示がある。
【００３０】
ステップ５４０では、中間スキャンテストチェーン入力信号は制御される。ＴＡＰ制御内部スキャンテストデバッギング方法５００の実施形態の一例では、機能ロジック構成要素は、スキャンテストチェーン上でシフトインされ、機能構成要素（例えば、設計回路ブロック）の入力に示されたスキャンテスト入力情報に基づいて指定された動作を実行する。本発明の一実施形態では、中間スキャンテストチェーン入力信号は、上流側のスキャンテスト要素（例えば、設計回路ブロック４３１のスキャンテスト要素）を通過しないでテストデータイン（ＴＤＩ）ポートから下流側のスキャンテスト要素（例えば、設計回路ブロック４３２のスキャンテスト要素）に供給される。中間スキャンテストチェーン入力信号は、上流側のスキャンテスト要素からの信号と上流側のスキャンテスト要素を通って流れないＴＤＩ信号との間で切り換えられる。１つの典型的な実施例では、ＴＤＩ信号は、ＴＡＰコントローラに関連したＴＤＩポートから通信される。
【００３１】
したがって、本発明は、通常の動作および製造工程に対して最少の影響なしに内部構成要素の望ましいスキャンテストを容易にするシステムおよび方法である。本発明のシステムおよび方法は、中間スキャンテスト値の有効な測定値を供給している限りは、ＡＴＰＧツールで集積回路構成要素の有効なスキャンテストを支援する。中間スキャンテストチェーン入力信号を制御し、ＩＣをオフにする伝送のための中間内部スキャンテストチェーン信号を選択することは、スキャンテストチェーン最終出力ピン（図示せず）を介して全チェーンのためのスキャンテスト結果をなお可能にする限りは、可能性があるスキャンテスト故障の分離および解析を容易にする。本発明は、付加的専用中間スキャンテストピンを必要としないで通常のスキャンテスト動作（例えば、ＩＥＥＥ１３９４準拠バウンダリスキャンテスト）および内部中間スキャンテスト動作を実行するために中間ＴＡＰ制御内部スキャンシステムおよび方法の制御機能を利用する。本発明のスキャンテストチェーン中間デバッギングシステムおよび方法は、既存ＩＣ設計に対する不都合な再設計の影響の、既存のテストスキャンアーキテクチャの利用および最小化を受け入れる。
【００３２】
本発明の特定の実施形態の前述の説明は、図示および説明の目的のために示される。これらの実施形態は、包括的であることあるいは本発明を開示された明確な形式に限定することを意図するものではなく、明らかに多数の修正および変更は上記の教示に照らして可能である。この実施形態は、本発明の原理およびその実際の用途を最も良く説明するために選択され、説明され、それによって当業者は、本発明および熟考された特定の使用に適しているようないろいろな修正を有するいろいろな実施形態を最も良く利用できる。本発明の範囲は添付された特許請求の範囲およびその同等物によって規定されるべきであることを意味する。
【図面の簡単な説明】
【図１】 本発明の一実施形態による中間ＴＡＰコントローラ内部スキャンテストシステムのブロック図である。
【図２】 本発明のＴＡＰ制御内部スキャンテストデバッギングシステムの一実施形態のブロック図である。
【図３】 本発明の実装で含まれる設計ブロックの一実施形態である全スキャンセルのブロック図である。
【図４】 本発明の一実施形態である中間スキャンテスト入力信号制御装置を有するＴＡＰ制御内部スキャンテストデバッギングシステムのブロック図である。
【図５】 本発明の一実施形態のＴＡＰ制御内部スキャンテストデバッギング方法のフローチャートである。
【符号の説明】
１００ 中間ＴＡＰコントローラ内部スキャンテストシステム
１１１ 内部スキャン観測レジスタ
１１２ 出力制御回路
１２０ バイパスレジスタ
１２５ ＩＤＣＯＤＥレジスタ
１２７ 命令保持レジスタ
１２８ 命令シフトレジスタ
１３０ ＴＡＰ状態マシーン
２００ ＴＡＰ制御内部スキャンテスト中間デバッギングシステム
２２１ スキャン入力ピン
２２５ スキャン出力ピン
２３１ スキャン素子を有するブロック
４００ ＴＡＰ制御内部スキャンテストデバッギングシステム
Claims (20)
- 中間内部スキャンテストチェーン信号にアクセスする中間テストアクセスポート（ＴＡＰ）コントローラであって、
前記中間内部スキャンテストチェーン信号を含む入力信号の１つをテストデータアウト（ＴＤＯ）信号として出力するように構成されたＴＡＰ出力マルチプレクサ（ＭＵＸ）と、
前記ＴＡＰ出力マルチプレクサに結合され、前記ＴＡＰ出力マルチプレクサの出力を制御する信号を与えるＴＡＰ出力制御回路と、
前記ＴＡＰ出力制御回路に結合され、前記ＴＡＰコントローラが内部スキャンテストモードで作動している場合、前記中間内部スキャンテストチェーン信号を選択するために前記出力制御回路に内部スキャンテスト命令を与えるように構成された内部スキャン観測レジスタとを備えていることを特徴とする中間テストアクセスポート（ＴＡＰ）コントローラ。 - 前記内部スキャン観測レジスタは、中間入力制御信号に結合されることを特徴とする請求項１記載の中間テストアクセスポート（ＴＡＰ）コントローラ。
- 中間入力制御信号を伝送するように構成される中間入力制御レジスタを更に含むことを特徴とする請求項１記載の中間テストアクセスポート（ＴＡＰ）コントローラ。
- 前記内部スキャン観測レジスタに結合され、前記テストアクセスポート（ＴＡＰ）コントローラシステムの状態を制御するように構成されるＴＡＰ状態マシーンと、
前記ＴＡＰ状態マシーンに結合され、テストデータインポートとテストデータアウトポートとの間にバイパス経路を与えるように構成されるバイパスレジスタと、
前記ＴＡＰ状態マシーンに結合され、集積回路を識別することに関連した情報を記憶するように構成されるＩＤコードレジスタと、
前記ＴＡＰ状態マシーンに結合され、命令を記憶するように構成される命令保持レジスタと、
前記ＴＡＰ状態マシーンに結合され、前記命令をシフトするように構成される命令シフトレジスタと、を更に備えていることを特徴とする請求項１記載の中間テストアクセスポート（ＴＡＰ）コントローラ。 - 前記内部スキャン観測レジスタは、前記ＴＡＰ出力ＭＵＸが内部スキャンテストレジスタを転送するために使用されるかあるいは前記ＴＡＰ出力ＭＵＸがバウンダリスキャンテスト信号を転送するために使用されるかどうかを決定する内部スキャンテストモード指示命令を収納するように構成されることを特徴とする請求項１記載の中間テストアクセスポート（ＴＡＰ）コントローラ。
- 前記ＴＡＰ出力ＭＵＸが、集積回路からの複数の中間内部スキャンテストチェーン信号の１つを選択的に伝送することを特徴とする請求項１記載の中間テストアクセスポート（ＴＡＰ）コントローラ。
- 中間内部スキャンテストチェーン信号デバッギングシステムであって、
集積回路からの、指示された中間内部スキャンテストチェーン信号をテストデータアウト信号として伝送するように構成される中間ＴＡＰコントローラと、
前記中間ＴＡＰコントローラに結合され、通常動作モード中、指示された機能を実行し、スキャンテストベクトルをシフトインするように構成されたスキャンテスト要素を含み、生じるスキャンテスト情報を獲得し、かつスキャンテスト動作中、前記スキャンテスト結果をシフトアウトするように構成される複数の設計回路ブロックと、
前記複数の設計回路ブロックの１つに結合され、スキャンテスト入力情報のための通信ポートを与えるように構成されるスキャンテストチェーン主入力ピンと、
前記設計回路ブロックの１つに結合され、スキャンテスト出力情報のための通信ポートを与えるように構成されるスキャンテストチェーン最終出力ピンとを備えていることを特徴とする中間内部スキャンテストチェーン信号デバッギングシステム。 - 前記中間ＴＡＰコントローラは、前記集積回路からの、前記指示された中間内部スキャンテストチェーン信号の伝送をテストデータアウト信号として制御するように構成されることを特徴とする請求項７記載の中間内部スキャンテストチェーン信号デバッギングシステム。
- 前記中間ＴＡＰコントローラは、内部スキャン観測レジスタを含み、前記内部スキャン観測レジスタが、中間内部スキャンテスト入力信号の選択を制御することを特徴とする請求項７記載の中間内部スキャンテストチェーン信号デバッギングシステム。
- 前記中間ＴＡＰコントローラは、中間入力制御レジスタを含み、前記中間入力制御レジスタが、中間内部スキャンテスト入力信号の選択を制御することを特徴とする請求項７記載の中間内部スキャンテストチェーン信号デバッギングシステム。
- 前記ＴＡＰコントローラに結合された中間内部スキャンテスト入力信号マルチプレクサを更に含み、前記中間内部スキャンテスト入力信号マルチプレクサは、前記ＴＡＰコントローラからの中間入力制御信号に基づいてテストデータイン（ＴＤＩ）信号あるいは内部スキャンテスト信号を選択的に転送するように構成されることを特徴とする請求項７記載の中間内部スキャンテストチェーン信号デバッギングシステム。
- ＴＡＰ制御内部スキャンテスト中間デバッギング方法であって、
スキャンテストチェーンからのＴＡＰコントローラによって中間内部スキャンテストチェーン信号を受信するステップと、
スキャン観測レジスタからの命令に従って集積回路から伝送される前記中間内部スキャンテストチェーン信号を選択するステップと、
ＴＡＰ制御テストデータアウト（ＴＤＯ）ポートを通して集積回路からの前記中間内部スキャンテストチェーン信号を伝送するステップとを含むことを特徴とする中間内部スキャンテストチェーン信号デバッギング方法。 - 中間内部スキャンテストチェーン入力信号を制御するステップをさらに含むことを特徴とする請求項１２記載のＴＡＰ制御内部スキャンテスト中間デバッギング方法。
- 前記中間内部スキャンテストチェーン信号は、スキャンテストシステムの獲得モード中、集積回路に含まれる機能ロジック構成要素の出力から受信されることを特徴とする請求項１２記載の中間内部スキャンテストチェーン信号デバッギング方法。
- 前記集積回路からの前記中間内部スキャンテスト信号を通信するようにスイッチング回路を操作するステップをさらに含むことを特徴とする請求項１２記載の中間内部スキャンテストチェーン信号デバッギング方法。
- スキャン観測レジスタからの命令に従って出力制御レジスタからマルチプレクサに送信された制御値に基づいて前記マルチプレクサの入力から前記マルチプレクサの出力までの通信経路を与えるために前記マルチプレクサを使用するステップをさらに含むことを特徴とする請求項１２記載の中間内部スキャンテストチェーン信号デバッギング方法。
- 前記スキャンテスト故障指示のデバッギングを容易にするために前記中間内部スキャンテスト信号を介して伝達される情報を使用するステップをさらに含むことを特徴とする請求項１２記載の中間内部スキャンテストチェーン信号デバッギング方法。
- 機能ロジックブロックの入力および出力から前記中間内部スキャンテスト信号を検索するステップをさらに含むことを特徴とする請求項１２記載の中間内部スキャンテストチェーン信号デバッギング方法。
- 上流側のスキャンテスト要素を通過しないで中間内部スキャンテストチェーン入力信号をテストデータイン（ＴＤＩ）ピンから下流側のスキャンテスト要素に供給するステップをさらに含むことを特徴とする請求項１２記載の中間内部スキャンテストチェーン信号デバッギング方法。
- 上流側のスキャンテスト要素からの信号と、上流側のスキャンテスト要素を通して流れないＴＤＩ信号と間で中間内部スキャンテストチェーン入力信号を切り換えるステップをさらに含むことを特徴とする請求項１２記載の中間内部スキャンテストチェーン信号デバッギング方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/678,412 US6785854B1 (en) | 2000-10-02 | 2000-10-02 | Test access port (TAP) controller system and method to debug internal intermediate scan test faults |
| PCT/EP2001/011401 WO2002029568A2 (en) | 2000-10-02 | 2001-10-02 | A test access port (tap) controller system and method to debug internal intermediate scan test faults |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004510989A JP2004510989A (ja) | 2004-04-08 |
| JP3996055B2 true JP3996055B2 (ja) | 2007-10-24 |
Family
ID=24722674
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002533074A Expired - Fee Related JP3996055B2 (ja) | 2000-10-02 | 2001-10-02 | 内部中間スキャンテスト故障をデバッグするテストアクセスポート（ｔａｐ）コントローラシステムおよび方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6785854B1 (ja) |
| EP (1) | EP1236053B1 (ja) |
| JP (1) | JP3996055B2 (ja) |
| AT (1) | ATE293797T1 (ja) |
| DE (1) | DE60110199T2 (ja) |
| WO (1) | WO2002029568A2 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7200783B2 (en) * | 2003-11-04 | 2007-04-03 | Texas Instruments Incorporated | Removable and replaceable TAP domain selection circuitry |
| US7065481B2 (en) * | 1999-11-30 | 2006-06-20 | Synplicity, Inc. | Method and system for debugging an electronic system using instrumentation circuitry and a logic analyzer |
| US7072818B1 (en) | 1999-11-30 | 2006-07-04 | Synplicity, Inc. | Method and system for debugging an electronic system |
| US7240303B1 (en) | 1999-11-30 | 2007-07-03 | Synplicity, Inc. | Hardware/software co-debugging in a hardware description language |
| US7222315B2 (en) | 2000-11-28 | 2007-05-22 | Synplicity, Inc. | Hardware-based HDL code coverage and design analysis |
| US6934898B1 (en) * | 2001-11-30 | 2005-08-23 | Koninklijke Philips Electronics N.V. | Test circuit topology reconfiguration and utilization techniques |
| US7039840B2 (en) * | 2002-05-20 | 2006-05-02 | Mindspeed Technologies, Inc. | Method and apparatus for high update rate integrated circuit boundary scan |
| US7827510B1 (en) | 2002-06-07 | 2010-11-02 | Synopsys, Inc. | Enhanced hardware debugging with embedded FPGAS in a hardware description language |
| CN1756962A (zh) * | 2003-03-04 | 2006-04-05 | 皇家飞利浦电子股份有限公司 | 测试信号的自动检测和路由 |
| EP1544633B1 (en) * | 2003-12-17 | 2008-10-01 | STMicroelectronics (Research & Development) Limited | Tap multiplexer |
| US7475303B1 (en) | 2003-12-29 | 2009-01-06 | Mips Technologies, Inc. | HyperJTAG system including debug probe, on-chip instrumentation, and protocol |
| US7243318B1 (en) * | 2004-08-30 | 2007-07-10 | Sprint Communications Company L.P. | Integrated test processor (ITP) for a system on chip (SOC) that includes a network on chip (NOC) |
| US8437281B2 (en) * | 2007-03-27 | 2013-05-07 | Cisco Technology, Inc. | Distributed real-time data mixing for conferencing |
| JPWO2008120362A1 (ja) * | 2007-03-29 | 2010-07-15 | 富士通株式会社 | 不良箇所特定装置、不良箇所特定方法および集積回路 |
| WO2009057600A1 (ja) * | 2007-11-01 | 2009-05-07 | Adeka Corporation | 塩化合物、カチオン重合開始剤およびカチオン重合性組成物 |
| US9121892B2 (en) | 2012-08-13 | 2015-09-01 | Analog Devices Global | Semiconductor circuit and methodology for in-system scan testing |
| US11462288B2 (en) | 2019-05-31 | 2022-10-04 | Micron Technology, Inc. | Memory component provided with a test interface |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| ZA834008B (en) * | 1982-06-11 | 1984-03-28 | Int Computers Ltd | Data processing system |
| JPH01217278A (ja) * | 1988-02-26 | 1989-08-30 | Mitsubishi Electric Corp | 集積回路 |
| JPH01263739A (ja) * | 1988-04-14 | 1989-10-20 | Nec Corp | 情報処理装置 |
| US5048021A (en) * | 1989-08-28 | 1991-09-10 | At&T Bell Laboratories | Method and apparatus for generating control signals |
| JP2627464B2 (ja) * | 1990-03-29 | 1997-07-09 | 三菱電機株式会社 | 集積回路装置 |
| JPH04250371A (ja) * | 1991-01-28 | 1992-09-07 | Toshiba Corp | テスト回路 |
| US5254942A (en) * | 1991-04-25 | 1993-10-19 | Daniel D'Souza | Single chip IC tester architecture |
| JPH0763821A (ja) * | 1993-06-30 | 1995-03-10 | Kawasaki Steel Corp | テスト回路 |
| TW253942B (ja) * | 1994-01-31 | 1995-08-11 | At & T Corp | |
| JP3310096B2 (ja) * | 1994-03-30 | 2002-07-29 | 株式会社東芝 | 集積回路装置 |
| GB2290877B (en) * | 1994-07-01 | 1997-08-20 | Advanced Risc Mach Ltd | Integrated circuit test controller |
| US5636227A (en) | 1994-07-08 | 1997-06-03 | Advanced Risc Machines Limited | Integrated circuit test mechansim and method |
| US5592493A (en) * | 1994-09-13 | 1997-01-07 | Motorola Inc. | Serial scan chain architecture for a data processing system and method of operation |
| US5862152A (en) * | 1995-11-13 | 1999-01-19 | Motorola, Inc. | Hierarchically managed boundary-scan testable module and method |
| US5898701A (en) | 1995-12-21 | 1999-04-27 | Cypress Semiconductor Corporation | Method and apparatus for testing a device |
| US5774475A (en) | 1996-12-05 | 1998-06-30 | National Semiconductor Corporation | Testing scheme that re-uses original stimulus for testing circuitry embedded within a larger circuit |
| KR100240662B1 (ko) * | 1997-09-25 | 2000-01-15 | 윤종용 | 제이태그에 의한 다이나믹램 테스트장치 |
| US6314539B1 (en) * | 1998-10-21 | 2001-11-06 | Xilinx, Inc. | Boundary-scan register cell with bypass circuit |
| US6584590B1 (en) * | 1999-08-13 | 2003-06-24 | Lucent Technologies Inc. | JTAG port-sharing device |
-
2000
- 2000-10-02 US US09/678,412 patent/US6785854B1/en not_active Expired - Lifetime
-
2001
- 2001-10-02 AT AT01969807T patent/ATE293797T1/de not_active IP Right Cessation
- 2001-10-02 EP EP01969807A patent/EP1236053B1/en not_active Expired - Lifetime
- 2001-10-02 JP JP2002533074A patent/JP3996055B2/ja not_active Expired - Fee Related
- 2001-10-02 WO PCT/EP2001/011401 patent/WO2002029568A2/en active IP Right Grant
- 2001-10-02 DE DE60110199T patent/DE60110199T2/de not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| WO2002029568A2 (en) | 2002-04-11 |
| ATE293797T1 (de) | 2005-05-15 |
| US6785854B1 (en) | 2004-08-31 |
| DE60110199D1 (de) | 2005-05-25 |
| JP2004510989A (ja) | 2004-04-08 |
| DE60110199T2 (de) | 2006-01-19 |
| WO2002029568A3 (en) | 2002-06-13 |
| EP1236053A2 (en) | 2002-09-04 |
| EP1236053B1 (en) | 2005-04-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3996055B2 (ja) | 内部中間スキャンテスト故障をデバッグするテストアクセスポート（ｔａｐ）コントローラシステムおよび方法 | |
| CN114578217B (zh) | 一种可控的Chiplet串行测试电路 | |
| KR0156547B1 (ko) | 집적 회로용 검사셀 | |
| CA2249088C (en) | Method and apparatus for high-speed interconnect testing | |
| US6861866B2 (en) | System on chip (SOC) and method of testing and/or debugging the system on chip | |
| US7698613B2 (en) | Semiconductor integrated circuit device and method of testing same | |
| US7401277B2 (en) | Semiconductor integrated circuit and scan test method therefor | |
| US10386413B2 (en) | Circuit and method for testing flip flop state retention | |
| US20080255791A1 (en) | Interface to full and reduce pin jtag devices | |
| US7406641B2 (en) | Selective control of test-access ports in integrated circuits | |
| JPH04233635A (ja) | 順序ディジタル論理回路の組み込み自己検査用装置 | |
| JPH11352188A (ja) | 半導体装置 | |
| US10520550B2 (en) | Reconfigurable scan network defect diagnosis | |
| US8832510B2 (en) | Circuit to reduce peak power during transition fault testing of integrated circuit | |
| US7174492B1 (en) | AC coupled line testing using boundary scan test methodology | |
| US6990619B1 (en) | System and method for automatically retargeting test vectors between different tester types | |
| KR100694315B1 (ko) | 다중 시스템 클럭 및 이종 코어를 포함하는 시스템 온 칩용연결선 지연 고장 테스트 제어기 | |
| CN115639463A (zh) | 一种基于边界扫描jtag测试系统 | |
| JP4549701B2 (ja) | 半導体回路装置及び半導体回路に関するスキャンテスト方法 | |
| US7702979B2 (en) | Semiconductor integrated circuit incorporating test configuration and test method for the same | |
| Bushard et al. | DFT of the Cell Processor and its Impact on EDA Test Softwar | |
| US6650136B2 (en) | Method and apparatus to enhance testability of logic coupled to IO buffers | |
| US7747916B2 (en) | JTAG interface | |
| JP2004511045A (ja) | 専用ピンで製造テスト故障解析を高めるシステムおよび方法 | |
| WO2001033238A1 (en) | A scan test point observation system and method |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041001 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060831 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060905 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20061205 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20061213 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070305 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070703 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070801 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100810 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100810 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100810 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100810 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110810 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |