CN103091620A - 一种针对扫描测试中捕获功耗的优化方法 - Google Patents

Abstract

本发明公开了一种针对扫描测试中捕获功耗的优化方法，包括如下步骤：生成带扫描链网表；门控时钟单元分组；功耗约束单元设计；结合生成带扫描链的网表，进行芯片版图上设计，芯片版图设计包括布图规划、布局、时钟树综合和布线；在完成芯片版图设计后，将带扫描结构的门级网表、工艺库、时序约束文件和测试协议读入自动测试向量生成工具，进行可测试性设计规则检查，最后生成测试向量；对生成的测试向量进行门级仿真。本发明可以大幅度减少测试过程中的捕获功耗，同时本发明不会导致覆盖率下降和测试向量数目激增，不需要测试设计流程的改变，而且容易实现。

Description

一种针对扫描测试中捕获功耗的优化方法

技术领域

本发明属于芯片低功耗测试设计技术领域，具体涉及一种针对扫描测试中捕获功耗的优化方法。

背景技术

随着集成电路物理尺寸的不断缩小和电压门限的不断降低，功耗和性能、面积一起，成为系统芯片设计最重要的设计指标。在最近十年中，基于算法、架构和电路的低功耗设计已经引起很大的重视，芯片设计者越来越多地采用低功耗设计来应对越来越艰巨的功耗挑战。虽然低功耗设计方法可以解决复杂数字系统设计中出现的功耗问题，但对于测试模式下的功耗问题，这些方法并不具有很好的效果。研究表明大规模集成电路在测试模式下的功耗可能达到其在正常模式下功耗的两倍以上。

为了降低不断升高的测试功耗，业界首先使用了以下一些相对简单的办法来降低测试功耗：降低测试时钟的频率。降低测试时钟频率虽然可以明显降低测试功耗，但这种方案一方面会延长测试时间，增加了测试成本；另一方面无法检测到全速测试模式下才能检测到的时延故障，降低了测试覆盖率。制定相应的测试策略来对芯片进行分块测试。与降低测试时钟频率相类似，这种方法也会延长测试时间。而且这种分块测试的方法需要对电路设计进行修改，比如增加多路选择器进行多个分块信号间的选择，从而导致测试设计复杂度的增加。

随着全速测试的普及，降低芯片测试频率等方法已经不可行，必须采用新的低功耗测试技术。

发明内容

本发明的目的在于提供一种针对扫描测试中捕获功耗的优化方法，该方法属于综合考虑测试覆盖率和测试开销的低功耗测试方案，不需要改变芯片可测试性流程，对于大规模量产芯片的低功耗测试设计具有一定的现实意义；本发明可以大幅度减少测试过程中的捕获功耗，同时不会导致覆盖率下降和测试向量数目激增，不需要测试设计流程的改变，而且容易实现。

为了实现以上目的，本发明的具体技术方案如下：

一种针对扫描测试中捕获功耗的优化方法，包括如下步骤：

（1）生成带扫描链网表；

（2）门控时钟单元分组；将门控时钟单元驱动的扫描单元数目相同的门控时钟单元分为一组；任意两个门控时钟组的使能信号可以同时被激活；

（3）功耗约束单元设计；对电路中门控时钟单元的门控使能端进行约束，即每个门控时钟单元的门控使能端口前增加一个与门，与门的一个输入端连接到驱动该门控使能信号的相关逻辑，另一个输入端连接到一个或门的输出端，或门的一个输入端连接译码器的低功耗使能信号，另一个输入端连接测试模式信号TestMode的取反值；在正常功能模式下，或门的输出始终为1，保证增加的功耗约束电路不会对芯片正常功能造成影响；在测试模式下，或门的输出取决于低功耗使能信号；

（4）结合生成带扫描链的网表，进行芯片版图上设计，芯片版图设计包括布图规划、布局、时钟树综合和布线；

（5）在完成芯片版图设计后，将带扫描结构的门级网表、工艺库、时序约束文件和测试协议读入自动测试向量生成工具，进行可测试性设计规则检查，最后生成测试向量。

（6）在步骤（5）的基础之上，对生成的测试向量进行门级仿真。

本发明的发明点主要是步骤（2）与步骤（3），其它步骤都是本技术领域公知技术，不做进一步详细描述。

与现有技术相比，本发明的有益效果是：本发明可以大幅度减少测试过程中的捕获功耗，同时本发明不会导致覆盖率下降和测试向量数目激增，不需要测试设计流程的改变，而且容易实现。

附图说明

图1是针对扫描测试中捕获功耗的优化流程示意图；

图2扫描电路中的门控时钟方框示意图；

图3本发明一个实施例的功耗约束电路示意图；

图4本发明另一个功耗约束单元的电路示意图；

图5测试使能信号控制逻辑示意图。

具体实施方式

下面结合附图对本发明做进一步详细说明。

本发明对各部分测试功耗进行详细分析，并着眼于降低捕获测试功耗，最后给出一个基于门控时钟的功耗优化的低功耗测试方案。本发明在基本的测试流程的基础上，增加了门控时钟单元分组和功耗约束单元设计两个步骤，技术方案如图1所示，总体流程如下：

（1）生成带扫描链网表。描述如下：

①将芯片的RTL代码进行可测性分析，修改芯片的RTL代码。

②使用工艺厂商提供的工艺库将修改后的RTL代码映射成门级网表，同时按照设计约束，如对面积等的限制，对门级网表进行逻辑优化，使电路能够满足设计的目标和约束。

③根据测试方案中定义的测试结构，使用电子设计自动化（EDA）工具分别生成存储器内建自测试电路和边界扫描测试电路的RTL代码，然后对生成的RTL代码进行逻辑综合，最后进行形式验证和仿真验证，确保电路功能的正确性。

④为了实现可测试性电路，定义扫描设计的测试时钟、复位信号、测试模式信号等相关测试协议，对芯片进行可测试性设计规则检查。如果可测试设计规则检查无法通过，那么就要对芯片的RTL代码设计进行修改，重复步骤①②③，直到通过可测试性设计规则检查。

⑤如果通过了可测试性设计规则检查，执行扫描链插入命令将电路中的扫描寄存器串连成扫描链。

⑥使用工艺库将插入扫描链的结构映射成门级网表，得到带扫描链的网表。（2）门控时钟单元分组。

1）使用门控时钟技术降低动态功耗：

门控时钟(Clock Gating,CG)作为一种动态功耗优化技术被广泛应用在同步时钟电路中，通过在时钟树中插入门控逻辑关闭其后面所连接寄存器的时钟，使其后面所连接的寄存器不再发生翻转行为，从而减少了动态功耗。如图2所示，扫描电路中的门控时钟单元一般有两个使能端口，一个是门控使能端口E，另一个是测试使能端口TE。门控使能端口的逻辑值由驱动该端口的逻辑电路决定。测试使能端口连接扫描移位使能信号SE，在测试移位阶段，扫描移位使能信号SE的逻辑值为1，保证测试移位时钟不受门控使能信号的影响；在测试捕获阶段，扫描移位使能信号SE的逻辑值为0，测试捕获时钟由门控使能信号的逻辑值决定。

2）门控时钟单元分组：

在超大规模SoC芯片中，假若对每个门控时钟单元都进行功耗约束设计，将使得功耗优化设计变得复杂，同时也将带来较大的硬件开销。对芯片中的门控时钟单元进行分组方便进行控制，分组后同一组内的所有门控时钟单元共享低功耗使能(Low Power Enable,LPE)信号。本发明门控时钟的分组有以下标准：

①门控时钟分组由时钟结构决定，确定门控时钟单元驱动的扫描单元数目。

②每组门控时钟单元驱动的扫描单元数目相同。

③任意两个门控时钟组的使能信号可以同时被激活，即任意两个门控时钟组所驱动的扫描单元可以正常工作。

（3）功耗约束单元设计。

为了避免扫描寄存器在测试捕获阶段同时进行捕获操作，因此需要功耗约束单元对电路中CG单元的门控使能端进行约束，即通每个CG单元的门控使能端口前增加一个与门，与门的一个输入端连接到驱动该门控使能信号E的相关逻辑，另一个输入端连接到译码器的LPE输出信号。因此在同一时刻只有其中一部分CG单元的门控使能端被激活。

1)功耗约束电路。

如图3所示，假设设计中只有4个CG单元，每个CG单元覆盖相同数量的寄存器，则可以使用2个扫描单元和一个2-4译码器构成一种简单的功耗约束电路。图3中的阴影方块代表CG单元，无论移入扫描链的逻辑值为何值，在同一时刻功耗约束电路的4个输出中只有一个输出是有效的。而在未加入功耗约束单元的情况下，ATPG工具会尝试同时激活4个CG单元的门控使能端，在测试捕获阶段可能出现电路中所有的扫描单元同时翻转的情况。

本发明在译码器的输出端增加一个或门，或门的一端连接译码器的LPE输出信号，另一端连接测试模式信号TestMode的取反值，防止增加的功耗约束电路对芯片正常功能造成影响。在正常功能模式下，或门的输出始终为1，保证增加的功耗约束电路不会对芯片正常功能造成影响；在测试模式下，或门的输出取决于LPE输出信号。

2)功耗约束单元设计方案。

功耗约束单元主要基于译码器电路，通过译码器在同一时刻ATPG工具只能选择激活其中一部分门控时钟的使能端，防止门控时钟使能端同时有效，达到降低测试捕获功耗的目的。

将芯片中的门控时钟单元划分为m组（m=2ⁿ，n≧3），每组中的门控时钟单元所驱动的扫描单元数目相同。图4是功耗约束单元的一种电路结构图中，其中，门控时钟单元分为16组，功耗约束单元用到了3个译码器，分别是2-4、3-8、4-16译码器。译码器的输入来自扫描寄存器，扫描寄存器的逻辑值在测试向量生成阶段由ATPG工具自动给出。如图4中阴影方块所示。

本发明在功耗约束电路中加入了功耗控制单元，用来设置测试捕获过程中发生翻转的扫描单元比例，即功耗约束系数。功耗控制单元由边界扫描寄存器构成，寄存器的逻辑值通过边界扫描链串行移位输入。

在功耗约束单元设计中，译码器的LPE信号经过与门输出。与门的另一端连接功耗控制单元，只有在功耗控制单元的逻辑值为1的时候，译码器输出的LPE信号才算有效。

这种功耗约束电路是一种通用的设计，它可以应用于绝大部分的SoC芯片中。第一，这种功耗优化设计不需要改变原有的扫描电路结构并且不涉及到测试向量的调整。第二，每一个门控时钟组都是可控制的。首先由JTAG寄存器来决定译码器输出是否有效，只有当JTAG寄存器的输出为1时，译码器的输出才能通过与门传递至或门。然后由施加给扫描链的测试向量来决定输出至门控时钟组的LPE信号是否有效。第三，任意两个门控时钟组的LPE信号可以同时被激活。最后，这种设计还可以通过功耗控制单元调整测试捕获过程中发生翻转的扫描单元比例，即设置功耗约束系数。功耗控制单元的逻辑值通过JTAG串行输入。功耗控制单元输入逻辑值和扫描单元翻转比例的真值表如表1所示。

对于有可能存在两个译码器同时激活同一个门控时钟组的情况，ATPG会产生多余的测试向量，从而导致测试向量数目增加。针对这个问题，本发明的方法是在功耗约束电路中增加一个比较电路。当译码器输入与前级译码器输入相同时，对该译码器的输入进行取反操作；译码器输入与前级译码器输入不同时，则不进行任何操作。

在测试捕获模式下，ATPG工具要触发一个扫描单元，不仅需要激活与之对应的门控时钟单元的LPE信号，同时还需要激活门控时钟单元的门控使能信号E，使得ATPG工具要触发电路中某一特定扫描单元变得更加困难，导致测试覆盖率下降。为了解决功耗约束电路所带来的测试覆盖率下降问题，本发明通过在电路中增加测试使能信号TE的控制逻辑，降低ATPG工具打开门控时钟单元的难度，如图5所示。

（4）利用工具，结合生成带扫描链的网表，进行芯片版图上设计。芯片版图设计主要包括布图规划、布局、时钟树综合和布线。

（5）在完成芯片版图设计后，将带扫描结构的门级网表、工艺库、时序约束文件和测试协议读入自动测试向量生成工具（ATPG），进行可测试性设计规则检查，然后选择故障类型，设置自动测试向量生成工具（ATPG）的相关选项，最后生成测试向量。

（6）在使用TetraMAX工具生成测试向量之后，对测试向量进行门级仿真。

本发明在SEP6200芯片中对扫描测试中的捕获功耗优化方案进行了实现，通过在电路中增加一个功耗约束单元对电路中的门控时钟进行约束，防止扫描寄存器在捕获测试阶段同时进行捕获操作，达到降低测试捕获功耗的目的。

基于门控的功耗优化设计主要是电路结构的设计，不需要对可测性设计流程进行调整，实现流程如下：

（1）将SEP6200芯片中的门控时钟单元分为32组。

（2）功耗约束电路使用了3个4-16译码器电路和1个5-32译码器电路。功耗约束电路的实现在芯片逻辑综合完成之后进行，这样方便使用Synopsys公司的Design Compiler工具进行电路设计。

（3）通过配置功耗控制单元的逻辑值，即边界扫描寄存器的逻辑值，设置捕获功耗的约束系数。

①电路中使用到的边界扫描单元在边界扫描设计阶段时生成，电路中使用到的扫描寄存器可以复用芯片中已有的扫描单元。电路中扫描寄存器的逻辑值是在测试向量生成阶段由ATPG工具自动进行赋值，边界扫描单元的逻辑值则需要人为进行赋值。在SEP6200芯片中，对边界扫描寄存器的赋值是通过在扫描测试协议文件中增加相关的JTAG TAP控制器的测试逻辑操作来实现。

②在配置功耗优化电路中的边界扫描寄存器的逻辑值之前，首先对TAP控制器进行测试逻辑复位，使其进入运行-测试/空闲状态。然后改变PE3_TMS的值，使TAP控制器从运行-测试/空闲状态进入选择数据寄存器扫描状态，经过两拍PE2_TCK脉冲后，TAP控制器进入数据寄存器移位状态，将施加给功耗控制单元的逻辑值串行移入边界扫描链。最后再次改变PE3_TMS的值，使TAP控制器进入退出数据寄存器1状态，经过一拍PE2_TCK脉冲后，TAP控制器进入数据寄存器刷新状态，更新边界扫描寄存器中的逻辑值。

SEP6200芯片使用TSMC的TCBN65LP设计工艺（65nm低功耗工艺）。

表1为功耗控制单元输入逻辑值真值表；

表2中给出了芯片在优化前典型工作条件(Typical Case,TC)下的测试捕获功耗分布情况；

表3所示了芯片在测试捕获模式下的主要参数信息；

表4所示了测试捕获功耗优化效果，表4中分别给出了不同功耗约束系数的仿真结果。

表1

电路类别	功耗大小(W)	所占比例
			扫描链	0.7232	32.21%
组合逻辑	1.0596	47.19%
			时钟树	0.2177	9.70%
其它	0.2449	10.90%

表2

测试频率(MHz)	50
		测试功耗(W)	2.2455
故障覆盖率	96.09%
		测试向量数目	1186

表3

表4

Claims (1)

1.一种针对扫描测试中捕获功耗的优化方法，其特征在于，包括如下步骤：

（1）生成带扫描链网表；

（2）门控时钟单元分组；将门控时钟单元驱动的扫描单元数目相同的门控时钟单元分为一组；任意两个门控时钟组的使能信号可以同时被激活；

（3）功耗约束单元设计；对电路中门控时钟单元的门控使能端进行约束，即每个门控时钟单元的门控使能端口前增加一个与门，与门的一个输入端连接到驱动该门控使能信号的相关逻辑，另一个输入端连接到一个或门的输出端，或门的一个输入端连接译码器的低功耗使能信号，另一个输入端连接测试模式信号TestMode的取反值；在正常功能模式下，或门的输出始终为1，保证增加的功耗约束电路不会对芯片正常功能造成影响；在测试模式下，或门的输出取决于低功耗使能信号；

（4）结合生成带扫描链的网表，进行芯片版图上设计，芯片版图设计包括布图规划、布局、时钟树综合和布线；

（5）在完成芯片版图设计后，将带扫描结构的门级网表、工艺库、时序约束文件和测试协议读入自动测试向量生成工具，进行可测试性设计规则检查，最后生成测试向量。

（6）在步骤（5）的基础之上，对生成的测试向量进行门级仿真。

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