CN107966645A - 一种集成电路的扫描测试的时序约束方法及装置 - Google Patents

Abstract

本发明提供了一种集成电路的扫描测试的时序约束方法及装置，通过重新定义寄存器所在的时钟域，将时钟域进行分组，并针对性的对不同时钟域组加载与时钟域组对应的测试向量，排除掉在功能模式下为异步关系的时钟域，减少了不需要进行同步检查的功能路径，降低了时序约束的难度。所述方法包括：根据集成电路中时钟控制电路模块输出的时钟信号，确定与时钟控制电路模块OCC相连的寄存器的输入的时钟信号；判断上述两个寄存器所在的时钟域是否为同一时钟域；若集成电路中包括多个所述时钟域，则将多个时钟域划分成至少两组；根据时钟域的分组信息，利用测试工具，生成并加载用于测试集成电路是否存在故障的测试向量。

Description

一种集成电路的扫描测试的时序约束方法及装置

技术领域

本发明涉及芯片测试技术领域，尤其涉及一种集成电路的扫描测试的时序约束方法及装置。

背景技术

随着半导体技术的发展，芯片的集成度也在不断的提高。通常，在芯片的制造过程中，为了提高芯片的可测试性，集成电路中除包括多个功能性模块，还包括用于扫描测试功能性模块是否能正常运行的扫描测试电路，即扫描链SCAN结构。为对基于扫描设计的集成电路进行时序约束，一般情况下将扫描链SCAN结构从功能模式转变为移位提取(shiftcapture)模式、固定故障扫描(DC scan capture)模式以及转换故障扫描(AC scancapture)模式。

其中，在转变为DC scan capture模式后，集成电路中所有的时钟控制电路模块OCC的输出信号均将转为扫描时钟信号，并将该扫描时钟信号输出到与时钟控制电路模块OCC相连的寄存器中，此时，所有的寄存器的输入的时钟信号都将变为相同信号，即将在功能模式下处于不同时钟域的寄存器转换到同一时钟域中，再对切换后的时钟域进行同步处理来分析时序。然而，上述做法有可能会使得，不需要进行同步检查的功能路径也将按照同步时序重新计算时序，也就增加了时序约束和时序收敛的设计和人力成本。

综上所述，目前业界的做法将部分不需要进行同步检查的功能路径也按照同步时序重新计算，增加了后续的时序约束和时序收敛的设计和人力成本。

发明内容

本发明实施例提供了一种集成电路的扫描测试的时序约束方法及装置，用以排除掉不需要进行同步检查的功能路径，降低时序约束和时序收敛的难度。

本发明实施例提供的一种集成电路的扫描测试的时序约束方法，所述集成电路中包括多个时钟控制电路模块OCC和多个寄存器，其中，每一所述寄存器均与一所述时钟控制电路模块OCC对应相连，该方法包括：

根据所述时钟控制电路模块OCC输出的时钟信号，确定与所述时钟控制电路模块OCC相连的寄存器的输入的时钟信号；若任两个所述寄存器的输入的时钟信号相同，则确定所述两个寄存器所在的时钟域为同一时钟域，否则，确定所述两个寄存器所在的时钟域不是同一时钟域；

若所述集成电路中包括多个所述时钟域，则将多个所述时钟域划分成至少两组；

根据所述时钟域的分组信息，利用测试工具，生成并加载用于测试所述集成电路是否存在故障的测试向量。

该方法通过重新定义时钟域的节点，并对重新定义的时钟域进行分组，并根据分组情况生成并加载测试向量，也就注定减少了部分功能路径的测试，从而避免了对集成电路中所有功能路径的覆盖，降低时序约束和时序收敛的难度。

较佳地，将多个所述时钟域划分成至少两组，包括：

若任两个所述时钟域之间存在信号交互，且所述时钟域之间为异步关系，则确定所述时钟域不可兼容；否则，确定所述时钟域可兼容；

根据所述时钟域的兼容性进行分组，且每组中的时钟域可兼容。

较佳地，判断所述时钟域之间是否存在信号交互，包括：

若第一时钟域的逻辑单元的输出端口与第二时钟域的逻辑单元的数据端口相连，则确定所述第一时钟域与所述第二时钟域之间存在信号交互；否则，不存在信号交互；其中，所述第一时钟域为所述集成电路中任一时钟域，所述第二时钟域为所述集成电路中除所述第一时钟域之外的另一时钟域。

较佳地，所述时钟控制电路模块OCC输出的时钟信号为，功能模式下所述时钟控制电路模块OCC输出的时钟信号。

较佳地，根据所述时钟域的分组信息，利用测试工具，生成并加载用于测试所述集成电路是否存在故障的测试向量，包括：

根据所述时钟域的分组信息，利用电子设计自动化EDA工具，为每一划分的时钟域组对应生成用于测试所述集成电路是否存在故障的测试向量，并向所述时钟域组内的时钟域加载所述测试向量。

本发明实施例提供的一种集成电路的扫描测试的时序约束装置，其中，所述集成电路中包括多个时钟控制电路模块OCC和多个寄存器，其中，每一所述寄存器均与一所述时钟控制电路模块OCC对应相连，该装置包括：

定义模块，用于根据所述时钟控制电路模块OCC输出的时钟信号，确定与所述时钟控制电路模块OCC相连的寄存器的输入的时钟信号；若任两个所述寄存器的输入的时钟信号相同，则确定所述两个寄存器所在的时钟域为同一时钟域，否则，确定所述两个寄存器所在的时钟域不是同一时钟域；

分组模块，用于若所述集成电路中包括多个所述时钟域，则将多个所述时钟域划分成至少两组；

加载模块，用于根据所述时钟域的分组信息，利用测试工具，生成并加载用于测试所述集成电路是否存在故障的测试向量。

较佳地，所述分组模块具体用于：

若任两个所述时钟域之间存在信号交互，且所述时钟域之间为异步关系，则确定所述时钟域不可兼容；否则，确定所述时钟域可兼容；

根据所述时钟域的兼容性进行分组，且每组中的时钟域可兼容。

较佳地，判断所述时钟域之间是否存在信号交互，所述分组模块具体用于：

若第一时钟域的逻辑单元的输出端口与第二时钟域的逻辑单元的数据端口相连，则确定所述第一时钟域与所述第二时钟域之间存在信号交互；否则，不存在信号交互；其中，所述第一时钟域为所述集成电路中任一时钟域，所述第二时钟域为所述集成电路中除所述第一时钟域之外的另一时钟域。

较佳地，所述时钟控制电路模块OCC输出的时钟信号为，功能模式下所述时钟控制电路模块OCC输出的时钟信号。

较佳地，所述加载模块具体用于：

根据所述时钟域的分组信息，利用电子设计自动化EDA工具，为每一划分的时钟域组对应生成用于测试所述集成电路是否存在故障的测试向量，并向所述时钟域组内的时钟域加载所述测试向量。

本发明实施例提供了一种集成电路的扫描测试的时序约束方法及装置，本发明发现由于业界定义集成电路中所有寄存器均处于同一时钟域，并针对该时钟域生成并加载测试向量，导致部分在功能模式下呈异步关系的时钟域之间的功能路径可以不进行同步检查的问题，因此本发明重新定义寄存器所在的时钟域，并将该时钟域进行分组，并针对性的对不同时钟域组加载与时钟域组对应的测试向量，排除掉在功能模式下为异步关系的时钟域，减少了不需要进行同步检查的功能路径，降低了时序约束的难度。

附图说明

图1为本发明实施例一提供的一种集成电路的扫描测试的时序约束方法的流程示意图；

图2a为本发明实施例二提供的集成电路的结构示意图；

图2b为本发明实施例二提供的集成电路的扫描测试的时序约束方法的流程示意图；

图3为本发明实施例三提供的一种集成电路的扫描测试的时序约束装置的结构示意图。

具体实施方式

本发明实施例提供了一种集成电路的扫描测试的时序约束方法及装置，用以排除掉不需要进行同步检查的功能路径，即在功能模式下为异步关系的时钟域之间的功能路径，从而降低了时序约束和时序收敛的难度。

下面将结合本发明实施例中的附图，对本发明中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

实施例一：

参见图1，本发明实施例一提供了一种集成电路的扫描测试的时序约束方法，其中本发明中所述集成电路为包括多个用于控制扫描模式切换的时钟控制电路模块(OCC，OnChip Clock)和多个寄存器的集成电路，其中，每一所述寄存器均与一所述时钟控制电路模块OCC对应相连，且与任两个时钟控制电路模块OCC相连的寄存器均不相同，该方法包括：

S110、根据所述时钟控制电路模块OCC输出的时钟信号，确定与所述时钟控制电路模块OCC相连的寄存器的输入的时钟信号；若任两个上述寄存器的输入的时钟信号相同，则确定所述两个寄存器所在的时钟域为同一时钟域，否则，确定所述两个寄存器所在的时钟域不是同一时钟域；

S120、若所述集成电路中包括多个所述时钟域，则将多个所述时钟域划分成至少两组；

S130、根据所述时钟域的分组信息，利用测试工具，生成并加载用于测试所述集成电路是否存在故障的测试向量。

其中，步骤S110中OCC输出的时钟信号为OCC输出的功能时钟，也可以说，是功能模式下OCC输出的时钟信号。

本发明将对时钟域定义和分组的步骤放在功能模式下进行，具体地，将功能模式下为异步关系的时钟域分到不同的时钟域组中，从而将不需要进行同步检查的功能路径从功能路径中排除出来，再针对不同的时钟域组生成并加载对应的测试向量，得以减少同步检查的功能路径；由于需要进行时序检查的功能路径数量的减少，时序约束和时序收敛的难度也相应降低了。

针对步骤S120，将多个所述时钟域划分成至少两组的方法，具体包括：

若任两个所述时钟域之间存在信号交互，且所述时钟域之间为异步关系，则确定上述两个时钟域为不可兼容的关系；若任两个所述时钟域之间存在信号交互，且所述时钟域之间为同步关系，则确定上述两个时钟域为可兼容的关系；若任两个所述时钟域之间不存在信号交互，则确定这两个时钟域为可兼容的关系，无需再判断这两个时钟域之间是否为异步关系还是同步关系；

根据上述两个时钟域的兼容性进行分组，且每组中的时钟域可兼容。

其中，判断所述时钟域之间是否存在信号交互的方法，包括：

若第一时钟域的逻辑单元的输出端口与第二时钟域的逻辑单元的数据端口相连，则确定所述第一时钟域与所述第二时钟域之间存在信号交互；否则，不存在信号交互；其中，所述第一时钟域为所述集成电路中任一时钟域，所述第二时钟域为所述集成电路中除所述第一时钟域之外的另一时钟域。

通过上述分组方法，实现了将功能模式下为异步关系的时钟域筛选出来，减少同步检查的功能路径。

针对步骤S130，利用测试工具，对每一划分的时钟域组生成并加载测试向量的方法，具体包括：

根据所述时钟域组的分组信息，利用电子设计自动化(EDA，Electronic DesignAutomatic)工具，为每一划分的时钟域组对应生成用于测试上述集成电路是否存在故障的测试向量，并向所述时钟域组内的时钟域加载所述测试向量。其中，所述时钟域组的分组信息包括，时钟域与时钟域组的对应关系。

本发明通过EDA工具为每一时钟域组对应生成测试向量，并通过EDA工具控制OCC实现将该测试向量只加载到该时钟域组的时钟域中，即本发明通过任两个时钟域的兼容性，来确定是否同时对该时钟域中的元件的状态进行翻转(capture)，是否同时对集成电路是否存在故障进行测量，从而减少了对功能模式下为异步关系的时钟域之间功能路径的同步检查。

实施例二：

为便于理解，下面将通过实施例二进一步对本发明的方案进行解释。假设本发明实施例二中的集成电路包括四个时钟控制电路模块(OCC，On Chip Clock)，下面将结合图2a和图2b介绍该集成电路的扫描测试的时序约束方法。其中，图2a示意性示出实施例二中时钟控制电路模块OCC和寄存器的连接关系。

S210、获取时钟控制电路模块OCC在功能模式下输出的时钟信号，并确定与上述时钟控制电路模块OCC相连的寄存器的输入的时钟信号。

S220、根据任两个寄存器的输入的时钟信号是否相同，判断所述两个寄存器所在的时钟域是否为同一时钟域；若是，则确定上述两个寄存器所在的时钟域为同一时钟域；否则，确定上述两寄存器分别处于不同的时钟域；由于在功能模式下，每一OCC输出的时钟信号均不相同，即与上述时钟控制电路模块OCC相连的寄存器的输入的时钟信号也均不相同，这两个寄存器所在的时钟域也就不在同一个时钟域，也就是说实施例二中包括四个时钟域，分别为时钟域A、时钟域B、时钟域C以及时钟域D(图2a中虚线框所示)。

S230、分析任两个时钟域的兼容性，并根据上述时钟域的兼容性对时钟域分组，即先判断任两个时钟域之间是否存在信号交互，若存在，则再判断这两个时钟域之间是否为异步关系，若为异步关系，则确定这两个时钟域不可兼容；否则确定这两个时钟域可兼容；若两个时钟域不可兼容，则这两个时钟域需分到两个时钟域组。

其中，针对本实施例二中时钟域的分组思路为，确定时钟域A和时钟域B之间是否存在信号交互，根据图2a所示时钟域A和时钟域B之间没有连接关系，也就是时钟域A和时钟域B之间不存在信号交互，因此时钟域A和时钟域B可兼容，则时钟域A和时钟域B均分到第一时钟域组中；通过该思路判断时钟域C和时钟域A是否可兼容，判断结果为时钟域C和时钟域A可兼容，再通过该思路判断时钟域C和时钟域B是否可兼容，判断结果为时钟域C和时钟域B可兼容，则将时钟域C也分到第一时钟域组中；通过该思路判断时钟域D和时钟域A是否可兼容时，发现时钟域A和时钟域D之间存在信号交互，再判断时钟域A和时钟域D之间是否为异步关系，由于时钟域A和时钟域D为异步关系，因此时钟域D和时钟域A不可兼容，时钟域D不能与时钟域A分到一组，即将时钟域D分到第二时钟域组中；若本实施例二中还存在时钟域E，且通过上述思路判断的结果为该时钟域E和时钟域A不可兼容，且和时钟域D也不可兼容，则将该时钟域E分到第三时钟域组中。

S240、将上述时钟域与时钟域组的对应关系写入到电子设计自动化EDA工具中，生成用于测试所述集成电路是否存在故障的测试向量，并利用EDA工具控制OCC的连接状态，即连通或断开状态，将生成的测试向量加载到该测试向量对应的时钟域组的时钟域中。

其中，针对本实施例二中测试向量生成和加载的具体步骤为，根据第一时钟域组确定一测试向量，利用EDA工具，控制时钟域A中的OCC、时钟域B中的OCC、时钟域C中的OCC保持连通状态，且控制时钟域D中的OCC保持断开状态，向第一时钟域组中的时钟域A、时钟域B、时钟域C加载该测试向量；再根据第二时钟域组确定一测试向量，控制时钟域A中的OCC、时钟域B中的OCC、时钟域C中的OCC保持断开状态，且控制时钟域D中的OCC保持连通状态向第二时钟域组中的时钟域D加载该测试向量，通过上述方法加载测试向量，将不会覆盖时钟域D与时钟域A、时钟域B、时钟域C之间的功能路径，即减少了需要做时序检测的功能路径的个数，也就降低了时序约束和时序收敛的难度。

实施例三：

参见图3，本发明实施例三提供了一种集成电路的扫描测试的时序约束装置，其中，所述集成电路中包括多个时钟控制电路模块OCC和多个寄存器，其中，每一所述寄存器均与一所述时钟控制电路模块OCC对应相连，该装置包括：

定义模块310，用于根据所述时钟控制电路模块OCC输出的时钟信号，确定与所述时钟控制电路模块OCC相连的寄存器的输入的时钟信号；若任两个上述寄存器的输入的时钟信号相同，则确定所述两个寄存器所在的时钟域为同一时钟域，否则，确定所述两个寄存器所在的时钟域不是同一时钟域；

分组模块320，用于若所述集成电路中包括多个所述时钟域，则将多个所述时钟域划分成至少两组；

加载模块330，用于根据所述时钟域的分组信息，利用测试工具，生成并加载用于测试所述集成电路是否存在故障的测试向量。

具体地，所述分组模块320，具体用于：

若任两个所述时钟域之间存在信号交互，且所述时钟域之间为异步关系，则确定所述时钟域不可兼容；否则，确定所述时钟域可兼容；

根据所述时钟域的兼容性进行分组，且每组中的时钟域可兼容。

具体地，判断所述时钟域之间是否存在信号交互，所述分组模块320具体用于：

若第一时钟域的逻辑单元的输出端口与第二时钟域的逻辑单元的数据端口相连，则确定所述第一时钟域与所述第二时钟域之间存在信号交互；否则，不存在信号交互；其中，所述第一时钟域为所述集成电路中任一时钟域，所述第二时钟域为所述集成电路中除所述第一时钟域之外的另一时钟域。

具体地，所述时钟控制电路模块OCC输出的时钟信号为，功能模式下所述时钟控制电路模块OCC输出的时钟信号。

具体地，所述加载模块330具体用于：

根据所述时钟域的分组信息，利用电子设计自动化EDA工具，为每一划分的时钟域组对应生成用于测试所述集成电路是否存在故障的测试向量，并向所述时钟域组内的时钟域加载所述测试向量。

综上所述，本发明实施例提供了一种集成电路的扫描测试的时序约束方法及装置，通过重新定义寄存器所在的时钟域，并将该时钟域进行分组，并针对性的对不同时钟域组加载与时钟域组对应的测试向量，排除掉在功能模式下为异步关系的时钟域，减少了不需要进行同步检查的功能路径，降低了时序约束的难度。

本领域内的技术人员应明白，本发明的实施例可提供为方法、系统、或计算机程序产品。因此，本发明可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本发明可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器和光学存储器等)上实施的计算机程序产品的形式。

本发明是参照根据本发明实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。

这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。

这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (10)

1.一种集成电路的扫描测试的时序约束方法，所述集成电路中包括多个时钟控制电路模块OCC和多个寄存器，其中，每一所述寄存器均与一所述时钟控制电路模块OCC对应相连，其特征在于，该方法包括：

根据所述时钟控制电路模块OCC输出的时钟信号，确定与所述时钟控制电路模块OCC相连的寄存器的输入的时钟信号；若任两个所述寄存器的输入的时钟信号相同，则确定所述两个寄存器所在的时钟域为同一时钟域，否则，确定所述两个寄存器所在的时钟域不是同一时钟域；

若所述集成电路中包括多个所述时钟域，则将多个所述时钟域划分成至少两组；

根据所述时钟域的分组信息，利用测试工具，生成并加载用于测试所述集成电路是否存在故障的测试向量。

2.根据权利要求1所述的方法，其特征在于，将多个所述时钟域划分成至少两组，包括：

若任两个所述时钟域之间存在信号交互，且所述时钟域之间为异步关系，则确定所述时钟域不可兼容；否则，确定所述时钟域可兼容；

根据所述时钟域的兼容性进行分组，且每组中的时钟域可兼容。

3.根据权利要求2所述的方法，其特征在于，判断所述时钟域之间是否存在信号交互，包括：

若第一时钟域的逻辑单元的输出端口与第二时钟域的逻辑单元的数据端口相连，则确定所述第一时钟域与所述第二时钟域之间存在信号交互；否则，不存在信号交互；其中，所述第一时钟域为所述集成电路中任一时钟域，所述第二时钟域为所述集成电路中除所述第一时钟域之外的另一时钟域。

4.根据权利要求1所述的方法，其特征在于，所述时钟控制电路模块OCC输出的时钟信号为，功能模式下所述时钟控制电路模块OCC输出的时钟信号。

5.根据权利要求1所述的方法，其特征在于，根据所述时钟域的分组信息，利用测试工具，生成并加载用于测试所述集成电路是否存在故障的测试向量，包括：

根据所述时钟域的分组信息，利用电子设计自动化EDA工具，为每一划分的时钟域组对应生成用于测试所述集成电路是否存在故障的测试向量，并向所述时钟域组内的时钟域加载所述测试向量。

6.一种集成电路的扫描测试的时序约束装置，其中，所述集成电路中包括多个时钟控制电路模块OCC和多个寄存器，其中，每一所述寄存器均与一所述时钟控制电路模块OCC对应相连，其特征在于，该装置包括：

定义模块，用于根据所述时钟控制电路模块OCC输出的时钟信号，确定与所述时钟控制电路模块OCC相连的寄存器的输入的时钟信号；若任两个所述寄存器的输入的时钟信号相同，则确定所述两个寄存器所在的时钟域为同一时钟域，否则，确定所述两个寄存器所在的时钟域不是同一时钟域；

分组模块，用于若所述集成电路中包括多个所述时钟域，则将多个所述时钟域划分成至少两组；

加载模块，用于根据所述时钟域的分组信息，利用测试工具，生成并加载用于测试所述集成电路是否存在故障的测试向量。

7.根据权利要求6所述的装置，其特征在于，所述分组模块具体用于：

若任两个所述时钟域之间存在信号交互，且所述时钟域之间为异步关系，则确定所述时钟域不可兼容；否则，确定所述时钟域可兼容；

根据所述时钟域的兼容性进行分组，且每组中的时钟域可兼容。

8.根据权利要求7所述的装置，其特征在于，判断所述时钟域之间是否存在信号交互，所述分组模块具体用于：

若第一时钟域的逻辑单元的输出端口与第二时钟域的逻辑单元的数据端口相连，则确定所述第一时钟域与所述第二时钟域之间存在信号交互；否则，不存在信号交互；其中，所述第一时钟域为所述集成电路中任一时钟域，所述第二时钟域为所述集成电路中除所述第一时钟域之外的另一时钟域。

9.根据权利要求6所述的装置，其特征在于，所述时钟控制电路模块OCC输出的时钟信号为，功能模式下所述时钟控制电路模块OCC输出的时钟信号。

10.根据权利要求6所述的装置，其特征在于，所述加载模块具体用于：

根据所述时钟域的分组信息，利用电子设计自动化EDA工具，为每一划分的时钟域组对应生成用于测试所述集成电路是否存在故障的测试向量，并向所述时钟域组内的时钟域加载所述测试向量。