CN103076559A - 一种针对扫描测试中移位功耗的优化方法 - Google Patents

Abstract

本发明公开了一种针对扫描测试中移位功耗的优化方法，在基本的测试流程的基础上，增加了功耗信息提取、功耗敏感单元选取和插入测试逻辑三个步骤；本发明提出的方法可以大幅度减少测试过程中的移位功耗，同时不会增加测试时间，也不会影响测试覆盖率，不需要测试设计流程的改变，而且容易实现。

Description

一种针对扫描测试中移位功耗的优化方法

技术领域

本发明属于芯片低功耗测试技术领域，具体涉及一种针对扫描测试中移位功耗的优化方法。

背景技术

随着集成电路物理尺寸的不断缩小和电压门限的不断降低，功耗和性能、面积一起，成为系统芯片设计最重要的设计指标。在最近十年中，基于算法、架构和电路的低功耗设计已经引起很大的重视，芯片设计者越来越多地采用低功耗设计来应对越来越艰巨的功耗挑战。虽然低功耗设计方法可以解决复杂数字系统设计中出现的功耗问题，但对于测试模式下的功耗问题，这些方法并不具有很好的效果。研究表明大规模集成电路在测试模式下的功耗可能达到其在正常模式下功耗的两倍以上。

为了降低不断升高的测试功耗，业界首先使用了以下一些相对简单的办法来降低测试功耗：降低测试时钟的频率。降低测试时钟频率虽然可以明显降低测试功耗，但这种方案一方面会延长测试时间，增加了测试成本；另一方面无法检测到全速测试模式下才能检测到的时延故障，降低了测试覆盖率。制定相应的测试策略来对芯片进行分块测试。与降低测试时钟频率相类似，这种方法也会延长测试时间。而且这种分块测试的方法需要对电路设计进行修改，比如增加多路选择器进行多个分块信号间的选择，从而导致测试设计复杂度的增加。

随着全速测试的普及，降低芯片测试频率等方法已经不可行，必须采用新的低功耗测试技术。

发明内容

本发明的目的在于提出一种针对扫描测试中移位功耗的优化方法，该方法可以大幅度减少测试过程中的移位功耗，同时不会增加测试时间，也不会影响测试覆盖率，不需要测试设计流程的改变，而且容易实现。

为了实现以上目的，本发明所采用的技术方案是：

一种针对扫描测试中移位功耗的优化方法，其特征在于，包括以下步骤：

（1）生成带扫描链的网表；

（2）结合生成的带扫描链的网表，进行芯片版图设计；

（3）在完成芯片版图设计后，将带扫描结构的门级网表、工艺库、时序约束文件和测试协议读入自动测试向量生成工具，进行可测试性设计规则检查，然后生成测试向量；

（4）生成测试向量后，进行芯片门级仿真验证测试向量的正确性，得到电路中扫描单元输出所连接的组合逻辑单元的翻转信息，保存到值变转存储文件中；

（5）将值变转存储文件、包含功耗信息的工艺库文件、连线寄生参数文件和时序约束文件读入到功耗评估工具中，进行功耗信息提取；如果功耗评估结果满足设计要求，那么重新进行物理设计；如果功耗评估结果不满足设计要求，则进行步骤（6），即功耗敏感单元提取；

（6）在步骤（4）基础之上，计算电路中所有扫描单元的翻转率变化量的值，提取电路中数目达到目标要求的功耗敏感单元；

（7）在步骤（6）的基础之上，在提取出的功耗敏感单元的输出端，采用常值法插入测试逻辑，将扫描单元的输出锁定为常值；在扫描单元输出端和该输出端所驱动的组合逻辑之间插入与非门或者是或门，将扫描单元的输出逻辑值锁定成常值0或1；

（8）在步骤（7）的基础之上，利用DFT Compiler工具进行逻辑综合，得到插入测试逻辑后的网表；

（9）不断循环进行步骤（3）、（4）、（5）、（6）、（7）、（8），直到使芯片的扫描测试的移位功耗满足设计要求。

所述步骤（6）中，计算电路中所有扫描单元的翻转率变化量的值的具体步骤如下：

（6.1）扫描单元翻转率 $\mathrm{TR}={\mathrm{\Σ}}_{i=1}^N{K}_n*{\mathrm{TP}}_i---\left(1\right)$

其中TP_i指电路内部节点的翻转率，TP_i＝P_i(0)*P_i(1)，P_i(0)和P_i(1)分别为信号线i置0概率和置1的概率，N为电路中信号线总数量，系数K_n为第n个逻辑门的功耗权重；

（6.2）在步骤（6.1）的基础之上，扫描单元翻转率变化量的计算如公式（2）所示，

TTR_Si=TR-MIN(TR_Si=0,TR_Si=1)    （2）；

其中，MIN对应两种情况，分别是TR_Si＝0和TR_Si＝1；TR_Si＝0指当扫描单元的输出被锁定为0后电路中每个节点的翻转率，TR_Si＝1指当扫描单元的输出被锁定为1后电路中每个节点的翻转率。

所述步骤（6）中，提取电路中数目达到目标要求的功耗敏感单元的具体步骤如下：

（6.1.1）、找出网表中所有的扫描单元并将其放入集合M中；

（6.1.2）、通过静态时序分析工具，找出时序关键路径上的扫描单元并将其排除出集合M；

（6.1.3）、计算集合M中所有扫描单元输出端扇出组合逻辑单元的数目，找出扇出不符合要求的扫描单元并将其排除出集合M；

（6.1.4）、在步骤（6.1.3）基础之上，计算集合M中所有扫描单元翻转率变化量；

（6.1.5）、将集合M中翻转率变化量按照大小顺序排序，选出前H个扫描单元，并将这H个扫描单元的输出值锁定为常值；

（6.1.6）、判断选取的扫描单元是否满足预期值H=E/K，K为迭代次数，E等于最后被选中的扫描单元数目，即功耗敏感单元数目；如果满足，功耗敏感单元数目提取结束；如果不满足，将这H个扫描单元排除集合M，然后重复步骤（6.1.4）、（6.1.5）和（6.1.6）。

所述步骤（7）的具体实现步骤如下：扫描单元通过在正常寄存器电路结构中增加一个二输入选择器，将正常寄存器一个输入端D转化成两个输入端D和SI，其中D端是正常数据输入端口，SI端是测试移位数据输入端口；同时，扫描寄存器将原先正常寄存器的一个输出端Q转化成两个输出端Q和SO，其中SO输出至下一个扫描寄存器SI端；在正常工作模式下，数据从扫描寄存器D端输入，Q端输出；在测试移位模式下，数据从扫描寄存器SI端输入，SO端输出；

将扫描寄存器的输出逻辑值锁定成常值的实现方法：通过在扫描单元输出端Q和该输出端所驱动的组合逻辑之间插入与门和非门，可以实现将扫描单元的输出逻辑值锁定成常值0；通过在扫描单元输出端Q和该输出端所驱动的组合逻辑之间插入或门，可以实现将扫描单元的输出逻辑值锁定成常值1。

本发明的步骤（1）到步骤（5）和步骤（8）都属于本技术领域公知技术，所以不进行详细的描述。

本发明的步骤（6）与步骤（7）中未详细描述的内容均是本技术领域公知技术。

与现有技术相比，本发明的优点在于：该方法可以大幅度减少测试过程中的移位功耗，同时不会增加测试时间，也不会影响测试覆盖率，不需要测试设计流程的改变，而且容易实现。

附图说明

图1是本发明针对扫描测试中移位功耗的优化流程示意图；

图2是生成带扫描链网表的流程示意图；

图3是功耗敏感单元的提取流程示意图；

图4是扫描单元输出值锁定为常值0的实现方法原理示意图；

图5是扫描单元输出值锁定为常值1的实现方法原理示意图。

具体实施方式

下面结合附图对本发明做进一步详细说明。

本发明在基本的测试流程的基础上，增加了功耗信息提取、功耗敏感单元选取和插入测试逻辑三个步骤。总体的流程描述如下。

（1）生成带扫描链网表。具体流程如示意图2所示。描述如下：

①将芯片的RTL代码进行可测性分析，修改芯片的RTL代码。如果修改后的RTL代码符合可测试性设计规则，则进行逻辑综合；若不符合设计规则，则需要重新对RTL代码进行修改，直至符合可测试性设计规则。

②使用工艺厂商提供的工艺库将修改后的RTL代码映射成门级网表，同时按照设计约束，如对面积等的限制，对门级网表进行逻辑优化，使电路能够满足设计的目标和约束。

③根据测试方案中定义的测试结构，使用电子设计自动化（EDA）工具分别生成存储器内建自测试电路和边界扫描测试电路的RTL代码，然后对生成的RTL代码进行逻辑综合，最后进行形式验证和仿真验证，确保电路功能的正确性。

④为了实现可测试性电路，定义扫描设计的测试时钟、复位信号、测试模式信号等相关测试协议，对芯片进行可测试性设计规则检查。如果可测试设计规则检查无法通过，那么就要对芯片的RTL代码设计进行修改，重复步骤①②③，直到通过可测试性设计规则检查。

⑤如果通过了可测试性设计规则检查，执行扫描链插入命令将电路中的扫描寄存器串连成扫描链。

⑥使用工艺库将插入扫描链的结构映射成门级网表，得到带扫描链的网表。

（2）利用工具，结合生成带扫描链的网表，进行芯片版图上设计。芯片版图设计主要包括布图规划、布局、时钟树综合和布线。布图规划是进行输入输出管脚位置的确定，放置宏单元并完成电源网络的设计。布局则是根据布图规划结果将标准单元放置到芯片合适的物理位置。时钟树综合主要是确定时钟树的拓扑结构，并且在适当位置插入缓冲器形成时钟网络。布线则是将标准单元以及宏单元用金属连线进行物理连接。

（3）在完成芯片版图设计后，将带扫描结构的门级网表、工艺库、时序约束文件和测试协议读入自动测试向量生成工具（ATPG），进行可测试性设计规则检查，然后选择故障类型，设置自动测试向量生成工具（ATPG）的相关选项，最后生成测试向量。

（4）生成测试向量后，必须进行对芯片门级仿真验证向量的正确性，得到电路中扫描单元输出所连接的组合逻辑单元的翻转信息，保存到值变转存储文件（VCD）中。

（5）将值变转存储文件（VCD）、包含功耗信息的工艺库文件、连线寄生参数文件和时序约束文件读入到功耗评估工具中，进行功耗信息提取。如果功耗评估结果满足设计要求，那么重新进行物理设计。但是，如果功耗评估的结果较大，不满足设计要求，则进行步骤（6），即功耗敏感单元提取。

（6）计算电路中所有扫描单元的翻转率变化量的值，提取电路中的功耗敏感单元。经过不断的迭代筛选，直到选出的功耗敏感单元数目达到目标要求。

在步骤（6）中，提取功耗敏感单元的流程如示意图3所示。过程描述如下：

①找出网表中所有的扫描单元并将其放入集合M中。

②通过静态时序分析工具，找出时序关键路径上的扫描单元并将其排除出集合M，避免在时序关键路径上插入测试逻辑导致芯片速度下降。

③计算集合M中所有扫描单元输出端扇出组合逻辑单元的数目，找出扇出较小的扫描单元并将其排除出集合M，缩短门级功耗分析所需的时间。

④设置变量E的值为网表中所有扫描单元数目的F%，E值等于最后被选中的扫描单元数目，即功耗敏感单元数目。

⑤设置每次选中的扫描单元数目为H，H=E/K，K为迭代次数。K值越大，表示对扫描单元之间的关联性考虑权重越大。

⑥完成步骤①、②、③之后集合M中剩余的扫描单元放入候选集合C中，设置集合N为空集合。

⑦当集合N中的扫描单元数目小于E时，具体实现方法如下：

a首先将集合C中每个扫描单元的输出分别锁定成常值0和常值1，然后通过功耗分析工具得到输出锁定成常值0和常值1后扫描单元的翻转率（TR）的值。翻转率的计算公式，如公式（1）。最后得到集合C中每个扫描单元的翻转率变化量的值。锁定扫描单元输出逻辑值的方法参考下面对步骤（7）的描述。

$\mathrm{TR}={\mathrm{\Σ}}_{i=1}^N{K}_n*{\mathrm{TP}}_i---\left(1\right)$

其中TP_i(Toggle Probability)指电路内部节点的翻转率，TP_i＝P_i(0)*P_i(1)（P_i(0)和P_i(1)分别为信号线i置0概率和置1的概率）。N为电路中信号线总数量，系数K_n为第n个逻辑门的功耗权重。Kn值越大表示这个逻辑门的功耗消耗越大，K_n值的信息可以从相关的工艺库中抽取。

b对集合C中所有扫描单元，按照翻转率变化量（TRR）的值大小对其进行降序排列。翻转变化量（TRR）的计算公式，如公式（2）所示。

TTR_Si=TR-MIN(TR_Si=0,TR_Si=1)    （2）

其中，TR_Si＝0和TR_Si＝1分别指当扫描单元的输出被锁定为0后电路中每个节点的翻转率和当扫描单元的输出被锁定为1后电路中每个节点的翻转率。

c选取集合C中的前H个扫描单元，将其放入集合N中。

d将这H个扫描单元的输出有选择性地锁定为常值0或1，得到插入测试逻辑后的新网表。

e由于这H个扫描单元的输出已被锁定为常值，考虑到扫描单元之间的关联性，将这H个扫描单元排除出集合C。

（7）在提取出的敏感单元的输出端，采用常值法插入测试逻辑，将扫描单元的输出锁定为常值。通过在扫描单元输出端和该输出端所驱动的组合逻辑之间插入与非门或者是或门，将扫描单元的输出逻辑值锁定成常值0或1。这样可以防止扫描单元的逻辑翻转传播到其所连接的组合逻辑电路，从而有效降低组合逻辑电路和整体电路功耗。

在步骤（7）中，利用常值法将扫描单元的输出锁定为常值。在测试向量的扫描移位过程中，扫描寄存器输出逻辑值的变化将直接传播到其所驱动的组合逻辑单元，在每个移位时钟周期中均引起组合逻辑单元的无用翻转，产生了大量的无用功耗。用常值法插入的测试逻辑如图4和5所示，扫描单元通过在正常寄存器电路结构中增加一个二输入选择器，将正常寄存器一个输入端D转化成两个输入端D和SI，其中D端是正常数据输入端口，SI端是测试移位数据输入端口。同时，扫描寄存器将原先正常寄存器的一个输出端Q转化成两个输出端Q和SO，其中SO输出至下一个扫描寄存器SI端。在正常工作模式下，数据从扫描寄存器D端输入，Q端输出；在测试移位模式下，数据从扫描寄存器SI端输入，SO端输出。这两个模式之间的切换是通过SE信号来进行的。

图4和5展示了将扫描寄存器的输出逻辑值锁定成常值的实现方法。如图4所示，通过在扫描单元输出端Q和该输出端所驱动的组合逻辑之间插入与门跟非门，可以实现将扫描单元的输出逻辑值锁定成常值0。如图5所示，通过在扫描单元输出端Q和该输出端所驱动的组合逻辑之间插入或门，可以实现将扫描单元的输出逻辑值锁定成常值1。在扫描移位阶段，将SE信号逻辑值置1，插入的逻辑门使得扫描寄存器Q端输出为常值。在正常模式下或扫描捕获模式下，将SE信号逻辑值置0，插入的逻辑门不影响寄存器Q端的正常输出。

（8）在这些被选中的功耗敏感单元的输出端插入测试逻辑后，利用工具进行逻辑综合，得到插入测试逻辑后的网表。

（9）不断循环进行步骤（3）、（4）、（5）、（6）、（7）、（8），直到使芯片的扫描测试的移位功耗满足设计要求。

本发明在SEP6200芯片中对前文所述的扫描测试中的移位功耗优化方案进行了实现。主要是使用TetraMAX工具生成测试向量之后，对测试向量进行门级仿真，得到电路中扫描单元输出所连接的组合逻辑单元的翻转信息，保存到VCD文件中。然后把VCD文件、包含功耗信息的工艺库文件、连线寄生参数文件和时序约束文件读入到PrimeTime PX工具中。PrimeTime PX工具分析并提取电路中每个扫描单元输出所连接的组合逻辑单元的功耗信息，根据功耗敏感单元提取算法选取电路中的功耗敏感扫描寄存器。最后使用DFT Compiler工具在这些被选中的功耗敏感扫描寄存器的输出端插入测试逻辑，将其输出逻辑值锁定为常值，得到插入测试逻辑后的网表。

扫描测试中的移位功耗优化方法总体流程如示意图1所示。

（1）在数字系统设计的较高层次运用可测试性度量方法分析电路的可测性问题，以便对芯片的RTL代码进行相应的修改，使芯片的代码风格符合可测性设计规则。

（2）使用工艺厂商提供的工艺库将RTL代码映射成门级网表，在这过程中同时按照设计约束对门级网表进行逻辑优化，使电路能够满足设计的目标和约束。

（3）根据测试方案中定义的测试结构，使用相应的EDA工具分别生成存储器内建自测试电路和边界扫描测试电路的RTL代码，然后对生成的RTL代码进行逻辑综合，最后进行形式验证和仿真验证，确保电路功能的正确性。

（4）定义扫描设计的测试时钟、复位信号、测试模式信号等相关测试协议，对芯片进行测试规则检查。主要检查芯片设计是否有测试违规使得无法插入扫描链，是否有测试违规使得无法捕获数据，是否有设计违规使得测试覆盖率降低。如果测试规则检查无法通过，那么就要对芯片设计进行修改，直到通过测试规则检查。

（5）执行扫描链插入命令将电路中的扫描寄存器串连成扫描链。

（6）进行芯片版图设计，芯片版图设计主要包括布图规划、布局、时钟树综合和布线。

（7）在完成芯片物理设计后，ATPG工具读入带扫描结构的门级网表、工艺库、时序约束文件和测试协议，进行测试规则检查，然后选择故障类型，设置ATPG相关选项，生成测试向量。

（8）在使用TetraMAX工具生成测试向量之后，对测试向量进行门级仿真，得到电路中扫描单元输出所连接的组合逻辑单元的翻转信息，保存到VCD文件中。

（9）把VCD文件、包含功耗信息的工艺库文件、连线寄生参数文件和时序约束文件读入到PrimeTime PX工具中。PrimeTime PX工具分析并提取电路中扫描单元的功耗信息，根据功耗敏感单元提取流程选取电路中的功耗敏感单元。

（10）使用DFT Compiler工具在这些被选中的功耗敏感扫描寄存器的输出端插入测试逻辑，将其输出逻辑值锁定为常值，得到插入测试逻辑后的网表。

Claims (4)

1.一种针对扫描测试中移位功耗的优化方法，其特征在于，包括以下步骤：

（1）生成带扫描链的网表；

（2）结合生成的带扫描链的网表，进行芯片版图设计；

（3）在完成芯片版图设计后，将带扫描结构的门级网表、工艺库、时序约束文件和测试协议读入自动测试向量生成工具，进行可测试性设计规则检查，然后生成测试向量；

（4）生成测试向量后，进行芯片门级仿真验证测试向量的正确性，得到电路中扫描单元输出所连接的组合逻辑单元的翻转信息，保存到值变转存储文件中；

（5）将值变转存储文件、包含功耗信息的工艺库文件、连线寄生参数文件和时序约束文件读入到功耗评估工具中，进行功耗信息提取；如果功耗评估结果满足设计要求，那么重新进行物理设计；如果功耗评估结果不满足设计要求，则进行步骤（6），即功耗敏感单元提取；

（6）在步骤（4）基础之上，计算电路中所有扫描单元的翻转率变化量的值，提取电路中数目达到目标要求的功耗敏感单元；

（7）在步骤（6）的基础之上，在提取出的功耗敏感单元的输出端，采用常值法插入测试逻辑，将扫描单元的输出锁定为常值；在扫描单元输出端和该输出端所驱动的组合逻辑之间插入与非门或者是或门，将扫描单元的输出逻辑值锁定成常值0或1；

（8）在步骤（7）的基础之上，利用DFT Compiler工具进行逻辑综合，得到插入测试逻辑后的网表；

（9）不断循环进行步骤（3）、（4）、（5）、（6）、（7）、（8），直到使芯片的扫描测试的移位功耗满足设计要求。

2.根据权利要求1所述的针对扫描测试中移位功耗的优化方法，其特征在于，所述步骤（6）中，计算电路中所有扫描单元的翻转率变化量的值的具体步骤如下：

（6.1）扫描单元翻转率 $\mathrm{TR}={\mathrm{\Σ}}_{i=1}^N{K}_n*{\mathrm{TP}}_i---\left(1\right)$

其中TP_i指电路内部节点的翻转率，TiP_i＝P_i(0)*P_i(1)，P_i(0)和P_i(1)分别为信号线i置0概率和置1的概率，N为电路中信号线总数量，系数K_n为第n个逻辑门的功耗权重；

（6.2）在步骤（6.1）的基础之上，扫描单元翻转率变化量的计算如公式（2）所示，

TTR_Si=TR-MIN(TR_Si=0,TR_Si＝1)    （2）；

其中，MIN对应两种情况，分别是TR_Si＝0和TR_Si＝1；TR_Si＝0指当扫描单元的输出被锁定为0后电路中每个节点的翻转率，TR_Si＝1指当扫描单元的输出被锁定为1后电路中每个节点的翻转率。

3.根据权利要求1所述的针对扫描测试中移位功耗的优化方法，其特征在于，所述步骤（6）中，提取电路中数目达到目标要求的功耗敏感单元的具体步骤如下：

（6.1.1）、找出网表中所有的扫描单元并将其放入集合M中；

（6.1.2）、通过静态时序分析工具，找出时序关键路径上的扫描单元并将其排除出集合M；

（6.1.3）、计算集合M中所有扫描单元输出端扇出组合逻辑单元的数目，找出扇出不符合要求的扫描单元并将其排除出集合M；

（6.1.4）、在步骤（6.1.3）基础之上，计算集合M中所有扫描单元翻转率变化量；

（6.1.5）、将集合M中翻转率变化量按照大小顺序排序，选出前H个扫描单元，并将这H个扫描单元的输出值锁定为常值；

（6.1.6）、判断选取的扫描单元是否满足预期值H=E/K，K为迭代次数，E等于最后被选中的扫描单元数目，即功耗敏感单元数目；如果满足，功耗敏感单元数目提取结束；如果不满足，将这H个扫描单元排除集合M，然后重复步骤（6.1.4）、（6.1.5）和（6.1.6）。

4.根据权利要求1所述的针对扫描测试中移位功耗的优化方法，其特征在于，所述步骤（7）的具体实现步骤如下：扫描单元通过在正常寄存器电路结构中增加一个二输入选择器，将正常寄存器一个输入端D转化成两个输入端D和SI，其中D端是正常数据输入端口，SI端是测试移位数据输入端口；同时，扫描寄存器将原先正常寄存器的一个输出端Q转化成两个输出端Q和SO，其中SO输出至下一个扫描寄存器SI端；在正常工作模式下，数据从扫描寄存器D端输入，Q端输出；在测试移位模式下，数据从扫描寄存器SI端输入，SO端输出；

将扫描寄存器的输出逻辑值锁定成常值的实现方法：通过在扫描单元输出端Q和该输出端所驱动的组合逻辑之间插入与门和非门，可以实现将扫描单元的输出逻辑值锁定成常值0；通过在扫描单元输出端Q和该输出端所驱动的组合逻辑之间插入或门，可以实现将扫描单元的输出逻辑值锁定成常值1。

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