CN112805577A - 芯片、芯片测试方法及电子设备 - Google Patents

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Abstract

一种芯片、芯片测试方法及电子设备。芯片包括：组合逻辑(10,100)和数据路径选通电门(20；200)；数据路径选通电门(20,200)包括第一输入端和输出端，其中数据路径选通电门(20,200)的第一输入端检测测试使能信号，数据路径选通电门(20,200)的输出端连接至组合逻辑(10，100)；测试使能信号用于切换芯片的测试模式；数据路径选通电门(20,200)配置为在检测的测试使能信号指示的当前测试模式与组合逻辑(10,100)的数据路径功能不相关时，向组合逻辑(10,100)输出数据路径选通控制信号；以及组合逻辑配置(10,100)为在接收数据路径选通控制信号后，关闭数据路径功能，以关闭数据路径切换。该芯片、芯片测试方法及电子设备可在不耗损芯片在功能模式下的速度性能的前提下，降低芯片的测试功耗。

Description

芯片、芯片测试方法及电子设备
技术领域
本公开的实施例涉及一种芯片、芯片测试方法及电子设备。
背景技术
芯片测试是实现芯片产品不可缺少的必要环节，芯片测试常基于DFT(design fortest，可测性设计)实现，DFT是指在不改变芯片设计功能的前提下，为使得芯片测试尽可能的可靠，在芯片设计时加入一定附加逻辑的设计方法。
发明内容
本公开至少一个实施例提供了一种芯片，包括：组合逻辑和数据路径选通电门；其中，所述数据路径选通电门包括第一输入端和输出端，所述数据路径选通电门的所述第一输入端检测测试使能信号，所述数据路径选通电门的所述输出端连接至所述组合逻辑；所述测试使能信号用于切换所述芯片的测试模式；
所述数据路径选通电门配置为在检测的所述测试使能信号指示的当前测试模式与所述组合逻辑的数据路径功能不相关时，向所述组合逻辑输出数据路径选通控制信号；以及
所述组合逻辑配置为在接收所述数据路径选通控制信号后，关闭数据路径功能，以关闭数据路径切换。
在至少一个实施例中，所述芯片还包括：第一扫描链；
所述第一扫描链与所述数据路径选通电门的所述第一输入端连接，且与所述组合逻辑连接；
所述第一扫描链包括依次连接的多个触发器；其中，每个所述触发器至少包括：扫描输入端口和扫描输出端口；
其中，所述第一扫描链中第一个触发器的扫描输入端口作为所述第一扫描链的扫描输入端口，所述第一扫描链中最后一个触发器的扫描输出端口作为所述第一扫描链的扫描输出端口。
在至少一个实施例中，所述第一扫描链中前一触发器的扫描输出端口连接到后一触发器的扫描输入端口。
在至少一个实施例中，每个所述触发器还包括：数据输入端口和数据输出端口，
所述第一扫描链中各触发器的所述数据输入端口作为数据输入端口与所述组合逻辑连接，以接收所述组合逻辑的输出；以及
所述第一扫描链中各触发器的所述数据输出端口作为数据输出端口与所述组合逻辑连接，以向所述组合逻辑输出数据。
在至少一个实施例中，每个所述触发器还包括：时钟端口，
其中，所述时钟端口用于接收时钟信号。
在至少一个实施例中，所述数据路径选通电门的所述第一输入端，通过所述第一扫描链在功能模式下的使能连接线，检测所述测试使能信号。
在至少一个实施例中，所述测试使能信号包括芯片扫描测试下的扫描使能信号，所述扫描使能信号配置为切换所述芯片的移位模式和捕获模式。
在至少一个实施例中，每个所述触发器还包括扫描使能端口，其中，所述扫描使能端口配置为接收所述扫描使能信号。
在至少一个实施例中，所述第一扫描链的每个所述触发器的所述扫描使能端口与所述数据路径选通电门的所述第一输入端连接。
在至少一个实施例中，所述数据路径选通电门还配置为：
在检测的扫描使能信号指示所述移位模式时，向所述组合逻辑输出数据路径选通控制信号。
在至少一个实施例中，所述第一扫描链配置为：在所述移位模式下，通过所述第一扫描链的所述扫描输入端口将移位测试向量串行移入所述第一扫描链的各触发器，在所述第一扫描链的所述扫描输出端口得到移位测试输出值；如果通过对比移位测试向量与移位测试输出值，确定所述第一扫描链中的触发器不存在缺陷，则所述第一扫描链的所述扫描输入端口获取激励数据，以配置第一扫描链上各触发器的数据输出端口的初始值。
在至少一个实施例中，所述数据路径选通电门还配置为在检测的所述扫描使能信号指示所述捕获模式时，控制所述组合逻辑开启数据路径切换。
在至少一个实施例中，所述组合逻辑还配置为在所述捕获模式下，获取捕获测试向量，向所述第一扫描链输出针对所述捕获测试向量的响应值。
在至少一个实施例中，所述第一扫描链还配置为以所述第一扫描链的各触发器的数据输出端口锁存所述响应值。
在至少一个实施例中，所述扫描使能信号为第一电平信号时，指示移位模式；所述扫描使能信号为第二电平信号时，指示捕获模式，所述第一电平信号的电平高于所述第二电平信号的电平。
在至少一个实施例中，所述扫描使能信号的值为1时，所述扫描使能信号为所述第一电平信号；所述扫描使能信号的值为0时，所述扫描使能信号为所述第二电平信号。
在至少一个实施例中，所述芯片还包括：中央处理器；所述中央处理器具有数据引脚；所述中央处理器的数据引脚连接至所述组合逻辑。
在至少一个实施例中，所述芯片还包括：第二扫描链，
其中，所述组合逻辑连接在所述第一扫描链与所述第二扫描链之间。
在至少一个实施例中，所述第二扫描链包括依次连接的多个触发器，其中，所述第二扫描链中的每个所述触发器包括数据输入端口；以及
所述组合逻辑连接至所述第二扫描链中第一个触发器的数据输入端口。
在至少一个实施例中，所述第二扫描链中的每个所述触发器包括扫描输入端口，以及
所述第一扫描链的扫描输出端口连接至所述第二扫描链中第一个触发器的扫描输入端口。
本公开至少一个实施例还提供一种芯片测试方法，所述芯片测试方法应用于数据路径选通电门；所述数据路径选通电门的第一输入端检测测试使能信号，所述数据路径选通电门的输出端连接所述组合逻辑；所述芯片测试方法包括：
检测测试使能信号，其中，所述测试使能信号配置为切换芯片的测试模式；以及
如果检测的所述测试使能信号指示的当前测试模式与组合逻辑的数据路径功能不相关，向所述组合逻辑输出数据路径选通控制信号，以关闭所述组合逻辑的数据路径功能，使得所述组合逻辑关闭数据路径切换。
在至少一个实施例中，所述测试使能信号包括芯片扫描测试下的扫描使能信号，其中，所述扫描使能信号配置为切换所述芯片的移位模式和捕获模式；
所述数据路径选通电门的第一输入端与扫描链的扫描使能端口连接，所述扫描链的扫描使能端口配置为接收扫描使能信号；
所述检测测试使能信号，包括：
检测输入到扫描链的扫描使能端口的扫描使能信号；
所述如果检测的所述测试使能信号指示的当前测试模式与所述组合逻辑的所述数据路径功能不相关，向所述组合逻辑输出所述数据路径选通控制信号，包括：
如果检测的所述扫描使能信号指示所述移位模式，向所述组合逻辑输出所述数据路径选通控制信号。
在至少一个实施例中，所述方法还包括：
如果检测的所述扫描使能信号指示所述捕获模式，控制所述组合逻辑开启数据路径切换。
在至少一个实施例中，所述扫描使能信号为第一电平信号时，指示所述移位模式；所述扫描使能信号为第二电平信号时，指示所述捕获模式，所述第一电平信号的电平高于所述第二电平信号的电平。
本公开至少一个实施例还提供一种电子设备，其包括任一上述的芯片。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。
图1为本公开至少一个实施例提供的芯片的结构示意图；
图2为基于扫描链的芯片结构；
图3为扫描测试所包含模式的可选示意图；
图4为发明人提供的第一种措施的芯片结构；
图5为本公开至少一个实施例提供的芯片结构的另一示意图；
图6为本公开至少一个实施例提供的测试方法的流程图；
图7为扫描使能信号的电平高低示意图；
图8为本公开至少一个实施例提供的芯片结构的再一示意图；
图9为本公开至少一个实施例提供的在移位模式下进行芯片测试的方法流程图；
图10为本公开至少一个实施例提供的在捕获模式下进行芯片测试的方法流程图；
图11为本公开至少一个实施例提供的芯片结构的又一示意图；
图12为组合逻辑的结构示意图；
图13为芯片测试功耗的对比示意图；
图14为本公开至少一个实施例提供的芯片结构的再一示意图；
图15为本公开至少一个实施例提供的电子设备的示意性框图。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。
基于DFT，芯片一般分为测试模式(test mode)和功能模式(functional mod)；在测试模式下，芯片的电路活动性一般高于芯片的功能模式，因此芯片在测试模式下的功耗一般高于功能模式下的功耗；测试模式的高功耗无疑会增加芯片测试成本，降低芯片的可靠性，因此如何进一步降低芯片在测试模式下的功耗(即降低芯片测试功耗)，并且不对芯片在功能模式下的速度性能产生影响，一直是本领域技术人员研究的课题。
本公开的发明人经过研究发现：芯片的测试模式分为多种类型，当芯片的测试模式与组合逻辑的数据路径功能不相关时，可以对组合逻辑的数据路径功能进行关闭，使得组合逻辑关闭数据路径切换，以阻断其他组合逻辑对该组合逻辑的控制，降低芯片的测试功耗，同时保障芯片在功能模式下的速度性能。
基于此，本公开的发明人提出一种新型的芯片结构及相应的测试方法，以降低芯片的测试功耗。下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。
图1为本公开至少一个实施例提供的芯片的一种可选结构示意图，如图1所示，芯片可以包括：组合逻辑(combinational logic)10，在芯片上附加的数据路径选通电门(data path gating)20；数据路径选通电门20的输出端可与组合逻辑10连接，数据路径选通电门20的第一输入端可用于检测测试使能信号，测试使能信号可用于切换芯片的测试模式；
可选的，数据路径选通电门20可以具有至少两个输入端，第一输入端可以是该至少两个输入端中的一个，其余输入端可用于连接芯片的其他功能部件(如其他组合逻辑等)。
可选的，组合逻辑10是指芯片中在任何时刻的输出状态只决定于同一时刻各输入状态的电路，组合逻辑在逻辑功能上的特点是任意时刻的输出仅取决于该时刻的输入，而与组合逻辑原来的状态不相关；作为一种示例，组合逻辑可以是芯片中的算术运算电路(例如加法器、乘法器等)，编码器，译码器，数据选择器，数据分配器和数值比较器中的任意一种。
在本公开至少一个实施例中，如果数据路径选通电门20检测的测试使能信号指示的当前测试模式与组合逻辑的数据路径功能不相关，则数据路径选通电门20的输出端可输出数据路径选通控制信号，以关断组合逻辑的数据路径功能，使得组合逻辑关闭数据路径切换，阻断其他组合逻辑对该组合逻辑的控制；从而在当前测试模式与组合逻辑的数据路径功能不相关时，组合逻辑可关闭数据路径切换，实现降低芯片的测试功耗，为降低芯片测试成本，提升芯片可靠性提供可能，同时，本公开实施例可保障芯片在功能模式下的速度性能。
在一种可选实现中，测试使能信号可以是芯片在扫描(scan)测试下的扫描使能信号(Scan enable)，用于切换扫描测试的移位模式(shift mode)和捕获模式(capturemode)；在另一种可选实现中，测试使能信号可以是任意的用于芯片测试的信号，本公开实施例不作限制。
作为本公开实施例公开内容的一种可选实现，以降低芯片在扫描测试下的测试功耗为场景，下面对本公开实施例提供的降低芯片测试功耗的方案进行说明。
扫描测试是基于DFT实现的一种常见的芯片测试方式，扫描测试是诸多芯片测试领域(特别是片上系统芯片测试领域)的重要测试项；扫描测试通过将芯片中的触发器替换为具有扫描能力的触发器，并串连触发器形成一个从输入到输出的扫描链(scan chain)，从而通过扫描链实现对芯片中触发器和触发器所连接的组合逻辑的测试；
例如，根据本公开至少一个实施例的芯片结构还可包括第一扫描链。第一扫描链与数据路径选通电门的第一输入端连接，且与组合逻辑连接。
可选的，图2示出了基于扫描链的芯片结构；如图2所示，该芯片可以包括：组合逻辑10和扫描链30。扫描链30为第一扫描链的一个示例。
扫描链30可由多个具有扫描能力的触发器(flop)1依次连接形成；触发器1可以包括如下端口：D端口(数据输入端口)，Q端口(数据输出端口)，Si端口(扫描输入端口)，So端口(扫描输出端口)，Se端口(扫描使能端口)和CLK端口(时钟端口)。
由图2可以看出，扫描链中第一个触发器的Si端口作为扫描链的Si端口，扫描链中最后一个触发器的So端口作为扫描链的So端口，且扫描链中前一触发器的So端口连接到后一触发器的Si端口；
扫描链中各触发器的D端口作为数据输入端口与组合逻辑连接，以接收组合逻辑的输出；扫描链中各触发器的Q端口作为数据输出端口与组合逻辑连接，以向组合逻辑输出数据。
扫描测试的模式(mode)主要包括移位模式(shift mode)和捕获模式(capturemode)；可选的，结合图2和图3所示，在移位模式下，扫描链的Si端口输入移位测试向量(shift test pattern)，扫描链执行扫描移位操作，配置扫描链中的各触发器的初始值；在捕获模式下，组合逻辑被施加捕获测试向量(capture test pattern)，由扫描链捕获组合逻辑针对捕获测试向量的响应，以实现响应值的捕获；芯片移位模式和捕获模式的切换可由扫描使能信号(Scan enable)指示；扫描使能信号可以认为是测试使能信号在扫描测试下的一种表现。
需要说明的是，图2仅示出了芯片扫描测试下的部分信号，芯片在扫描测试下还可具有图2未示出的其他信号，如时钟信号(clock signal)等。
可以看出，芯片在移位模式下，触发器都需执行移位操作；而芯片在功能模式下，不是所有的电路都处于开启状态，仅是与功能相关的电路部分处于开启状态；因此芯片在移位模式下的功耗要远大于在功能模式下功耗。基于此，降低芯片在移位模式下的功耗成为降低芯片测试功耗的关键场景。
本公开的发明人在提出本公开实施例提供的降低芯片测试功耗的方案前，提出了采用如下措施以降低移位模式下的芯片测试功耗。
第一种措施，如图4所示芯片结构，可在每个触发器的Q端口均添加Q-gating(Q电门)01，Q-gating可基于扫描使能信号和触发器的Q端口的输出，翻转Q-gating的输出；如图4所示，每个触发器添加的Q-gating的输入端与触发器的Q端口和Se端口连接，输出端与组合逻辑连接；在芯片处于移位模式下(例如，Q-gating的输入端连接的Se端口的Scanenable指示移位模式时)，通过Q-gating阻断触发器的Q端口至组合逻辑的输出，降低芯片在移位模式下的功耗；
第一种措施虽然可以降低芯片在移位模式下的功耗，但芯片中具有的触发器的数量非常多，在每个触发器的Q端口均添加Q-gating，无疑极大的增加了芯片的电路面积，改变了电路时序；同时，在芯片的每个触发器的Q端口均添加Q-gating，也无疑极大的降低了芯片在功能模式下的速度性能，导致芯片在功能模式下的速度性能降低。
第二种措施，相比于第一种措施在每个触发器的Q端口均添加Q-gating，发明人曾提出的第二种措施是：有选择的在触发器的Q端口添加Q-gating，而不是所有触发器均添加Q-gating；
第二种措施虽然也能在一定程度上降低芯片在移位模式下的功耗，但功耗的降低效果有限。
基于此，本公开的发明人提出一种降低芯片在移位模式下的测试功耗的方案，并且不影响芯片在功能模式下的速度性能；即本公开实施例提供的方案可以在不耗损芯片在功能模式下的速度性能的前提下，降低芯片测试功耗。
可选的，图5示出了本公开至少一个实施例提供的芯片结构的另一示意图，方案芯片结构可以认为是图1所示方案在移位模式下降低芯片测试功耗的一种实现方式，参照图5，该芯片可以包括：组合逻辑10，数据路径选通电门20和扫描链30；
其中，扫描链30可以由多个图2所示的触发器1依次连接形成，扫描链中第一个触发器的Si端口作为扫描链的Si端口，扫描链中最后一个触发器的So端口作为扫描链的So端口；
扫描链中第一个触发器的D端口可作为扫描链的D端口，扫描链中最后一个触发器的Q端口可作为扫描链的Q端口；扫描链的Se端口为扫描使能信号(Scan enable)的输入端口，Scan enable可输入到扫描链中各触发器的Se端口；扫描链的CLK端口用于输入时钟信号，具体的，时钟信号可输入到扫描链中各触发器的CLK端口；
数据路径选通电门20可至少具有两个输入端和一个输出端，如图5所示，数据路径选通电门20的输出端a可连接组合逻辑10，第一输入端b可检测Scan enable(例如，第一输入端b可检测输入到扫描链的Se端口的扫描使能信号)，第二输入端c可连接其他组合逻辑；可选的，作为替换方式，第二输入端c也可连接芯片的其他部件，而不限于其他组合逻辑。
可选的，数据路径选通电门20的第一输入端，可通过扫描链在功能模式下的使能连接线，检测测试使能信号，该使能连接线可用于扫描链在功能模式下的使能；
例如，扫描链的扫描使能端口与数据路径选通电门的第一输入端的连线，可以为扫描链在功能模式下的使能连接线，即第一输入端b与Scan enable的连线可以借用扫描链在功能模式下的使能连接线实现；通过借用已有的扫描链在功能模式下的使能连接线，连接第一输入端b与Scan enable，而不需新增连线，可使得本公开实施例提供的方案可使用较少的附加逻辑，实现芯片测试功耗的降低。
例如，扫描链的扫描输入端口与数据路径选通电门的第一输入端的连线，可以为扫描链在功能模式下的使能连接线，即第一输入端b与Scan enable的连线可以借用扫描链在功能模式下的使能连接线实现；通过借用已有的扫描链在功能模式下的使能连接线，连接第一输入端b与Scan enable，而不需新增连线，可使得本公开实施例提供的方案可使用较少的附加逻辑，实现芯片测试功耗的降低。
在另一种实现上，数据路径选通电门20的第一输入端，也可通过新增设的连接线，检测测试使能信号；例如，第一输入端b与Scan enable的连线可以是芯片中新增设的连接线。
需要说明的是，图5所示仅是本公开至少一个实施例提供的芯片结构的简化示意，扫描链30的内部结构可选参照图2所示，芯片在扫描测试下还可具有图5未示出的其他信号。
基于图5所示芯片结构，根据本公开至少一个实施例，在进行芯片测试时，如果数据路径选通电门的第一输入端检测到扫描移位使能信号(即Scan enable指示当前为移位模式)，则数据路径选通电门的输出端可向组合逻辑输出数据路径选通控制信号，从而使用数据路径选通的形式，以扫描使能信号和数据路径选通电门相结合的方式，关断组合逻辑的数据路径功能，使得组合逻辑关闭数据路径切换(data path toggle)，阻断其他组合逻辑对该组合逻辑的控制，实现降低芯片在移位模式下的测试功耗。同时，图5所示方案相比于图4所示方案，可减少触发器的Q端连接的电门的这一级电路，保障芯片在功能模式下的速度不受损坏。本公开实施例提供的方案可在不耗损芯片在功能模式下的速度性能的前提下，降低芯片测试功耗。
在本公开至少一个实施例中，移位模式认为是与组合逻辑的数据路径功能不相关的测试模式。可以理解的是，芯片在移位模式下主要由扫描链执行扫描移位操作，因此在移位模式下，组合逻辑可关闭数据路径切换，以在移位模式下降低芯片测试功耗；并且，本公开实施例所添加的数据路径选通电门是以输入扫描链的扫描使能信号为检测信号，从而在检测到扫描移位使能信号时，对扫描链所连接的组合逻辑关闭数据路径切换，本公开实施例实现芯片在移位模式下降低测试功耗的附加逻辑较少，可在不会大幅的增加芯片面积的情况下，降低芯片在移位模式下的测试功耗；同时，与在每个触发器的Q端口添加Q-gating的方案相比，本公开实施例可在不耗损芯片在功能模式下的速度性能的前提下，降低芯片测试功耗。
作为一种可选实现，图6示出了本公开至少一个实施例提供的测试方法的一种可选流程，图6所示方法可基于图5所示结构实现，结合图5和图6所示，该方法流程可以包括：
步骤S100、数据路径选通电门检测扫描链的扫描使能信号。
扫描使能信号(Scan enable)是输入到扫描链的用于切换移位模式和捕获模式的信号；数据路径选通电门可通过检测扫描使能信号的第一输入端，实现扫描使能信号的检测。
在本公开至少一个实施例中，扫描使能信号认为是测试使能信号在移位模式下的一种可选表现。
步骤S110、数据路径选通电门如果检测到扫描使能信号为扫描移位使能信号，输出数据路径选通控制信号。
可选的，在扫描使能信号指示当前切换为移位模式时，可称当前的扫描使能信号为扫描移位使能信号(Scan shift enable)；在一种示例中，如图7所示，如果扫描使能信号为高电平信号，则高电平信号对应的是移位相，此时认为芯片切换到移位模式，并且扫描使能信号为扫描移位使能信号；如果扫描使能信号为低电平信号，则低电平信号对应的是捕获相，此时认为芯片切换到捕获模式。
可选的，更为具体的，如果扫描使能信号的值为1，则认为扫描使能信号为高电平信号，芯片切换到移位模式，此时的扫描使能信号为扫描移位使能信号；如果扫描使能信号的值为0，则认为扫描使能信号为低电平信号，芯片切换到捕获模式。
在数据路径选通电门检测到扫描移位使能信号时，数据路径选通电门可通过与组合逻辑连接的输出端，向组合逻辑输出数据路径选通控制信号，从而关断组合逻辑的数据路径功能，使得组合逻辑关闭数据路径切换，阻断其他组合逻辑对该组合逻辑的控制。
步骤S120、组合逻辑关闭数据路径切换。
可选的，在扫描使能信号维持为扫描移位使能信号的期间，如在扫描使能信号维持为高电平信号的期间(例如扫描使能信号的值维持为1的期间)，数据路径选通电门可维持向组合逻辑输出数据路径选通控制信号，以实现组合逻辑在芯片的移位模式期间维持关闭数据路径切换，从而实现在芯片移位模式下降低测试功耗；
可选的，在扫描使能信号指示切换到捕获模式时，如扫描使能信号切换为低电平信号(例如扫描使能信号的值切换为0)，相应的，数据路径选通电门可控制组合逻辑开启数据路径切换，以使得组合逻辑在捕获模式期间针对施加的测试向量实现响应。
可选的，在扫描使能信号为扫描移位使能信号时，芯片切换到移位模式，扫描链通过Si端口输入的移位测试向量(shift test pattern)主要实现扫描移位操作，且本公开至少一个实施例还可使得数据路径选通电门向组合逻辑输出数据路径选通控制信号，使得组合逻辑关闭数据路径切换；在扫描使能信号指示切换到捕获模式时，芯片切换到捕获模式，组合逻辑被施加捕获测试向量(capture test pattern)，由扫描链捕获组合逻辑的响应，并且数据路径选通电门可控制组合逻辑开启数据路径切换。
作为一种可选实现，图8示出了本公开至少一个实施例提供的芯片结构的再一示意图，结合图5和图8所示，图8相比于图5细化了扫描链30的结构，并细化了扫描测试相关的信号；图8中所示信号的说明如下：
Scan enable输入到扫描链30的Se端口，用于切换移位模式和捕获模式；可选的，Scan enable具体可输入到扫描链30的各触发器1的Se端口；在本公开至少一个实施例中，Scan enable也可输入到数据路径选通电门20的第一输入端b；可选的，Scan enable可借用扫描链在功能模式下的使能连接线，输入到数据路径选通电门20的第一输入端b；
移位测试向量(shift test pattern)是在移位模式下，输入到扫描链30的Si端口的移位测试向量；可选的，扫描链30的第一个触发器的Si端口可接收shift test pattern，并通过So端口串行移入到下一个触发器的Si端口，以此类推；
捕获测试向量(capture test pattern)是在捕获模式下，输入到组合逻辑的捕获测试向量；
clock signal是时钟信号，clock signal具体可输入到扫描链30的各触发器的CLK端口。
可选的，在移位模式下扫描链主要实现扫描移位操作，并可使得数据路径选通电门向组合逻辑输出数据路径选通控制信号；可选的，图9示出了本公开至少一个实施例提供的在移位模式下进行芯片测试的方法流程，参照图9，该流程可以包括：
步骤S200、检测扫描测试的类型。
可选的，扫描测试的类型可以包括移位模式和捕获模式；可通过检测Scan enable的电平高低来检测扫描测试的类型；例如在Scan enable为高电平时(如Scan enable的值为1)，进入移位模式，在Scan enable为低电平时(如Scan enable的值为0)，进入捕获模式。
可选的，可由扫描链和数据路径选通电门实现扫描测试的类型检测。
步骤S210、在移位模式下，数据路径选通电门向组合逻辑输出数据路径选通控制信号。
进入移位模式，数据路径选通电门可向组合逻辑输出数据路径选通控制信号，以使得组合逻辑关闭数据路径切换，实现移位模式下的测试功耗降低。
步骤S220、在移位模式下，扫描链的Si端口将移位测试向量串行移入扫描链的各触发器，在扫描链的So端口得到移位测试输出值。
步骤S230、如果通过对比移位测试向量与移位测试输出值，确定扫描链中的触发器不存在缺陷，扫描链的Si端口获取激励数据，以配置扫描链上各触发器Q端口的初始值。
可选的，扫描链上各触发器Q端口的输出作为组合逻辑的输入。
可选的，步骤S220和步骤S230可以认为是扫描链在移位模式下，实现扫描移位操作的一种可选过程。可选的，步骤S220和步骤S230可在移位模式下，根据时钟信号的控制进行。
可选的，根据本公开至少一个实施例，在捕获模式下，主要实现向组合逻辑施加捕获测试向量，以由扫描链捕获组合逻辑针对捕获测试向量的响应，并可使得数据路径选通电门控制组合逻辑开启数据路径切换；可选的，图10示出了本公开实施例提供的在捕获模式下进行芯片测试的方法流程，参照图10，该流程可以包括：
步骤S300、检测扫描测试的类型。
可选的，步骤S300的介绍可参照前文步骤S200部分的描述，此处不再赘述。
步骤S310、在捕获模式下，数据路径选通电门控制组合逻辑开启数据路径切换。
例如，数据路径选通电门可向组合逻辑发送开启数据路径切换的控制信号，以使得组合逻辑开启数据路径切换。
步骤S320、组合逻辑获取捕获测试向量，向扫描链输出针对捕获测试向量的响应值。
步骤S330、扫描链的各触发器的Q端口锁存响应值。
作为本公开实施例公开内容的一种可选实现，图11示出了本公开至少一个实施例提供的芯片结构的又一示意图，参照图11，该芯片可以包括：第一扫描链31，第二扫描链32，与第一扫描链31和第二扫描链32连接的组合逻辑10；可选的，第一扫描链和第二扫描链的内部结构可参照前文描述，此处不再赘述。
在本公开至少一个实施例中，第一扫描链31与组合逻辑10的连接方式可参照前文描述，组件逻辑10还可连接第二扫描链32的D端口，第二扫描链还可参照前文扫描链与组合逻辑的连接方式连接下一组合逻辑，该下一组合逻辑还可连接第二扫描链的下一扫描链，以此类推。
可选的，进一步，第一扫描链的So端口可与第二扫描链的Si端口连接。
在本公开至少一个实施例中，对于每一扫描链，可将该扫描链的Se端口与一数据路径选通电门的输入端相连接，且该数据路径选通电门的输出端可连接该扫描链所连接的组合逻辑；示例的，图11示出了将第一扫描链31的Se端口与数据路径选通电门20的第一输入端b连接，且数据路径选通电门20的输出端a连接组合逻辑10，数据路径选通电门20的第二输入端c连接其他组合逻辑；同理的，对于第二扫描链32连接的下一组合逻辑，也可以此方式同理设置数据路径选通电门；
从而数据路径选通电门20检测到Scan enable指示切换到移位模式时，数据路径选通电门20可向组合逻辑10发送数据路径选通控制信号，从而使得组合逻辑关闭数据路径切换，实现移位模式下芯片测试功耗的降低。
可选的，组合逻辑10的简化内部结构可如图12所示，包括：误差放大器COMP，电流检测输入端CS，第一电门11，第二电门12，第三电门13，第四电门14；其中，误差放大器COMP连接块地址信号(BLOKC-ADD’)，并接入7:3的地址信号(add(7:3))；电流检测输入端CS与误差放大器COMP连接，并接入第一电门11的一输入端，第一电门11的另一输入端接入数据路径选通电门20输出的数据路径选通控制信号(data path gating control signal)，第一电门11的输出端分别连接第二电门12，第三电门13，第四电门14的一输入端；第二电门12的另一输入端连接第0地址信号(add(0))，输出端连接第0行地址信号(r-add(0))；第三电门13的另一输入端连接第1地址信号(add(1))，输出端连接第1行地址信号(r-add(1))；第四电门14连接第2地址信号(add(2))，输出端连接第2行地址信号(r-add(2))。
可选的，图12所示第一电门11可以是在减少图4所示方案的触发器的Q端连接的电门的这一级电路后，使用图5所示方案的情况下，组合逻辑10内设置的与数据路径选通电门20相匹配的器件。
在扫描测试下使用本公开实施例提供的芯片测试方案，可极大的降低芯片测试功耗，图13示出了使用本公开实施例，与未使用本公开实施例的芯片测试功耗示意，如图13所示，图13上部分示出了未使用本公开实施例的芯片测试方案的芯片测试功耗，图13下部分示出了使用本公开实施例的芯片测试方案后的芯片测试功耗，可以看出，使用本公开实施例提供的芯片测试方案，可在移位模式下，极大的降低芯片测试功耗。同时，本公开实施例可在不耗损芯片在功能模式下的速度性能的前提下，降低芯片测试功耗。
可选的，在本公开实施例的另一种应用场景中，图14示出了本公开至少一个实施例提供的芯片结构的再一示意图，参照图14，该芯片结构可以包括：组合逻辑100，数据路径选通电门(data path gating)200和CPU(Central Processing Unit，中央处理器)300；
其中，CPU300具有数据(data)引脚和地址(address)引脚，CPU的数据引脚可连接到组合逻辑100；在本公开实施例中，组合逻辑100可以是触发器(flop)与运算逻辑(例如乘法器等)的组合，组合逻辑也可以是触发器或运算逻辑；
数据路径选通电门200的输出端a可连接到组合逻辑100，数据路径选通电门的第一输入端b可检测测试使能信号，第二输入端c可连接芯片的其他功能(functional)部件，如其他组合逻辑；
测试使能信号可用于切换芯片的测试模式，当测试使能信号指示的当前测试模式与组合逻辑100的数据路径功能不相关时，数据路径选通电门可向组合逻辑100输出数据路径选通控制信号，以使得组合逻辑100关闭数据路径切换，降低芯片测试功耗。
当然，芯片还可包括图14未示出的其他部件，此处不再展开说明。
本公开至少一个实施例还可提供一种电子设备，如图15所示，电子设备1500可以包括芯片1510，该芯片1510可以是上述所述的任一芯片；该电子设备可以是终端设备，也可以是服务器设备。例如，该电子设备可以是工作站、集群、机架服务器、刀片式服务器、个人电脑、笔记本电脑、平板电脑、手机、个人数码助理(personal digital assistance，PDA)、智能眼镜、智能手表、智能指环、智能头盔等，本公开的实施例对此不作限制。
本公开至少一个实施例提供的芯片测试方案，芯片可以设置数据路径选通电门，数据路径选通电门的第一输入端可检测测试使能信号，输出端可连接组合逻辑；如果数据路径选通电门检测的测试使能信号指示的当前测试模式与组合逻辑的数据路径功能不相关，则数据路径选通电门的输出端可输出数据路径选通控制信号，以关断组合逻辑的数据路径功能，使得组合逻辑关闭数据路径切换，阻断其他组合逻辑对该组合逻辑的控制，从而在当前测试模式与组合逻辑的数据路径功能不相关时，组合逻辑可关闭数据路径切换，以实现降低芯片的测试功耗，同时不耗损芯片在功能模式下的速度性能。
可选的，可基于DFT实现本公开至少一个实施例提供的芯片结构的设计，芯片的设计系统可以包括规范工具，合成工具，放置/路由工具和验证工具；
在设计过程期间，可使用诸如Verilog或超高速集成电路硬件描述语言(VHDL)的标准硬件编程语言在规范工具中指定芯片的功能；如可指定附加的数据路径选通电门的功能：数据路径选通电门在检测的测试使能信号指示的当前测试模式与组合逻辑的数据路径功能不相关时，可向组合逻辑输出数据路径选通控制信号，以关断组合逻辑的数据路径功能，使得组合逻辑关闭数据路径切换；
进而，使用一个或多个合成工具将得到的电路描述合成/映射到标准单元库的基本门中；然后使用放置/路由工具放置和路由所得到的门网表；最后，使用验证工具验证芯片的连接性和功能性；并且，基于附加的数据路径选通电门，可在芯片测试场景下，实现降低芯片测试功耗。
上文描述了本公开实施例提供的多个实施例方案，各实施例方案介绍的各可选方式可在不冲突的情况下相互结合、交叉引用，从而延伸出多种可能的实施例方案，这些均可认为是本公开实施例披露、公开的实施例方案。
以上所述仅是本公开的示范性实施方式，而非用于限制本公开的保护范围，本公开的保护范围由所附的权利要求确定。

Claims (25)

1.一种芯片，包括：组合逻辑和数据路径选通电门；其中，
所述数据路径选通电门包括第一输入端和输出端，其中，所述数据路径选通电门的所述第一输入端检测测试使能信号，所述数据路径选通电门的所述输出端连接至所述组合逻辑；所述测试使能信号用于切换所述芯片的测试模式；
所述数据路径选通电门配置为在检测的所述测试使能信号指示的当前测试模式与所述组合逻辑的数据路径功能不相关时，向所述组合逻辑输出数据路径选通控制信号；以及
所述组合逻辑配置为在接收所述数据路径选通控制信号后，关闭数据路径功能，以关闭数据路径切换。
2.根据权利要求1所述的芯片，还包括：第一扫描链；
所述第一扫描链与所述数据路径选通电门的所述第一输入端连接，且与所述组合逻辑连接；
所述第一扫描链包括依次连接的多个触发器；其中，每个所述触发器至少包括：扫描输入端口和扫描输出端口；
其中，所述第一扫描链中第一个触发器的扫描输入端口作为所述第一扫描链的扫描输入端口，所述第一扫描链中最后一个触发器的扫描输出端口作为所述第一扫描链的扫描输出端口。
3.根据权利要求2所述的芯片，其中，所述第一扫描链中前一触发器的扫描输出端口连接到后一触发器的扫描输入端口。
4.根据权利要求2或3所述的芯片，其中，
每个所述触发器还包括：数据输入端口和数据输出端口，
所述第一扫描链中各触发器的所述数据输入端口作为数据输入端口与所述组合逻辑连接，以接收所述组合逻辑的输出；以及
所述第一扫描链中各触发器的所述数据输出端口作为数据输出端口与所述组合逻辑连接，以向所述组合逻辑输出数据。
5.根据权利要求4所述的芯片，其中，每个所述触发器还包括：时钟端口，
其中，所述时钟端口配置为接收时钟信号。
6.根据权利要求2-5任一项所述的芯片，其中，
所述数据路径选通电门的所述第一输入端，通过所述第一扫描链在功能模式下的使能连接线，检测所述测试使能信号。
7.根据权利要求1-6任一项所述的芯片，其中，
所述测试使能信号包括芯片扫描测试下的扫描使能信号，所述扫描使能信号配置为切换所述芯片的移位模式和捕获模式。
8.根据权利要求7所述的芯片，其中，
每个所述触发器还包括扫描使能端口，其中，所述扫描使能端口配置为接收所述扫描使能信号。
9.根据权利要求8所述的芯片，其中，所述第一扫描链的每个所述触发器的所述扫描使能端口与所述数据路径选通电门的所述第一输入端连接。
10.根据权利要求7-9任一项所述的芯片，其中，所述数据路径选通电门还配置为：
在检测的扫描使能信号指示所述移位模式时，向所述组合逻辑输出数据路径选通控制信号。
11.根据权利要求7-10任一项所述的芯片，其中，所述第一扫描链配置为：在所述移位模式下，通过所述第一扫描链的所述扫描输入端口将移位测试向量串行移入所述第一扫描链的各触发器，在所述第一扫描链的所述扫描输出端口得到移位测试输出值；如果通过对比移位测试向量与移位测试输出值，确定所述第一扫描链中的触发器不存在缺陷，则所述第一扫描链的所述扫描输入端口获取激励数据，以配置第一扫描链上各触发器的数据输出端口的初始值。
12.根据权利要求7-11任一项所述的芯片，其中，所述数据路径选通电门还配置为在检测的所述扫描使能信号指示所述捕获模式时，控制所述组合逻辑开启数据路径切换。
13.根据权利要求12所述的芯片，其中，所述组合逻辑还配置为在所述捕获模式下，获取捕获测试向量，向所述第一扫描链输出针对所述捕获测试向量的响应值。
14.根据权利要求13所述的芯片，其中，
所述第一扫描链还配置为以所述第一扫描链的各触发器的数据输出端口锁存所述响应值。
15.根据权利要求7-14任一项所述的芯片，其中，所述扫描使能信号为第一电平信号时，指示移位模式；所述扫描使能信号为第二电平信号时，指示捕获模式，所述第一电平信号的电平高于所述第二电平信号的电平。
16.根据权利要求15所述的芯片，其中，所述扫描使能信号的值为1时，所述扫描使能信号为所述第一电平信号；所述扫描使能信号的值为0时，所述扫描使能信号为所述第二电平信号。
17.根据权利要求1-16任一项所述的芯片，还包括：中央处理器；所述中央处理器具有数据引脚；所述中央处理器的数据引脚连接至所述组合逻辑。
18.根据权利要求2-17任一项所述的芯片，还包括：第二扫描链，
其中，所述组合逻辑连接在所述第一扫描链与所述第二扫描链之间。
19.根据权利要求18所述的芯片，其中，
所述第二扫描链包括依次连接的多个触发器，其中，所述第二扫描链中的每个所述触发器包括数据输入端口；以及
所述组合逻辑连接至所述第二扫描链中第一个触发器的数据输入端口。
20.根据权利要求19所述的芯片，其中，
所述第二扫描链中的每个所述触发器包括扫描输入端口，以及
所述第一扫描链的扫描输出端口连接至所述第二扫描链中第一个触发器的扫描输入端口。
21.一种芯片测试方法，所述芯片测试方法应用于数据路径选通电门；所述数据路径选通电门的第一输入端检测测试使能信号，所述数据路径选通电门的输出端连接所述组合逻辑；所述芯片测试方法包括：
检测测试使能信号，其中，所述测试使能信号配置为切换芯片的测试模式；以及
如果检测的所述测试使能信号指示的当前测试模式与组合逻辑的数据路径功能不相关，向所述组合逻辑输出数据路径选通控制信号，以关闭所述组合逻辑的数据路径功能，使得所述组合逻辑关闭数据路径切换。
22.根据权利要求21所述的芯片测试方法，其中，
所述测试使能信号包括芯片扫描测试下的扫描使能信号，其中，所述扫描使能信号配置为切换所述芯片的移位模式和捕获模式；
所述数据路径选通电门的第一输入端与扫描链的扫描使能端口连接，所述扫描链的扫描使能端口配置为接收扫描使能信号；
所述检测测试使能信号，包括：
检测输入到扫描链的扫描使能端口的扫描使能信号；
所述如果检测的所述测试使能信号指示的当前测试模式与所述组合逻辑的所述数据路径功能不相关，向所述组合逻辑输出所述数据路径选通控制信号，包括：
如果检测的所述扫描使能信号指示所述移位模式，向所述组合逻辑输出所述数据路径选通控制信号。
23.根据权利要求22所述的芯片测试方法，还包括：
如果检测的所述扫描使能信号指示所述捕获模式，控制所述组合逻辑开启数据路径切换。
24.根据权利要求22或23所述的芯片测试方法，其中，所述扫描使能信号为第一电平信号时，指示所述移位模式；所述扫描使能信号为第二电平信号时，指示所述捕获模式，所述第一电平信号的电平高于所述第二电平信号的电平。
25.一种电子设备，包括权利要求1-20任一项所述的芯片。
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