CN114492265B

CN114492265B - 一种芯片可测试设计的确定方法、设备和存储介质

Info

Publication number: CN114492265B
Application number: CN202210343121.0A
Authority: CN
Inventors: 魏星; 刁屹; 林德基
Original assignee: Qijie Technology Shenzhen Co ltd
Current assignee: Qijie Technology Shenzhen Co ltd
Priority date: 2022-04-02
Filing date: 2022-04-02
Publication date: 2022-06-28
Anticipated expiration: 2042-04-02
Also published as: CN114492265A

Abstract

本申请适用于计算机技术领域，提供了一种芯片可测试设计的确定方法、设备和存储介质，所述方法包括：获取芯片的初始版本电路对应的寄存器传输级信息；获取所述芯片的目标版本电路对应的寄存器传输级信息；根据所述初始版本电路对应的寄存器传输级信息与所述目标版本电路对应的寄存器传输级信息，确定寄存器传输级差异信息组；根据所述寄存器传输级差异信息组以及所述初始版本电路，确定所述芯片的目标版本电路的可测试设计。本申请通过对前后版本电路的寄存器传输级信息的比对获得电路差异，并以之为准自动修改生成目标版本可测试设计，相较于人工更新可测试设计效率与准确率更高，有效降低了芯片版本更新的时间成本、简化了芯片版本更新的操作。

Description

一种芯片可测试设计的确定方法、设备和存储介质

技术领域

本申请属于计算机技术领域，尤其涉及一种芯片可测试设计的确定方法、设备和存储介质。

背景技术

芯片已经成为现代电子设备、尤其是具备计算机功能的电子设备的核心部件，具有无可撼动的绝对核心地位。而在芯片的发展过程中，设计规模的扩大与制程的缩小则是发展浪潮的大趋势。

而随着上述发展趋势的到来，在芯片制造过程中人们发现任何细微的物理损害都可能导致制作出的芯片无法正常工作。因此，芯片制造完成后必须通过严格的错误检验。为了方便检测，工程师会在设计阶段在电路中加入可测试设计，通过在原数字电路中加入或修改逻辑来提高芯片的可测试性，同时不影响芯片原有的功能。

在芯片设计越来越复杂的情况下，为了确保足够高的错误识别率，可测试设计的架构和插入也变得越来越复杂。与此同时，工程师不可避免地会在设计流程的后期发现一些必须修改的初始设计。原始电路的反复改动会导致已经部署好的可测试设计需要反复重新生成和插入，操作繁复且极易拉高时间成本。

发明内容

本申请实施例的目的在于提供一种芯片可测试设计的确定方法，旨在解决人工更新可测试设计时操作反复繁杂且时间成本高的问题。

本申请实施例是这样实现的，一种芯片可测试设计的确定方法，所述方法包括：

获取芯片的初始版本电路对应的寄存器传输级信息；

获取所述芯片的目标版本电路对应的寄存器传输级信息；

根据所述初始版本电路对应的寄存器传输级信息与所述目标版本电路对应的寄存器传输级信息，确定寄存器传输级差异信息组；

根据所述寄存器传输级差异信息组以及所述初始版本电路，确定所述芯片的目标版本电路的可测试设计。

本申请实施例的另一目的在于一种计算机设备，包括存储器和处理器，所述存储器中存储有计算机程序，所述计算机程序被所述处理器执行时，使得所述处理器执行前述目的中所述芯片可测试设计的确定方法的步骤。

本申请实施例的另一目的在于一种计算机可读存储介质，所述计算机可读存储介质上存储有计算机程序，所述计算机程序被处理器执行时，使得所述处理器执行前述目的中所述芯片可测试设计的确定方法的步骤。

本申请实施例提供的一种芯片可测试设计的确定方法，通过对前后版本电路的寄存器传输级信息的比对获得电路差异，并以该差异为标准并以之为准自动修改生成目标版本可测试设计，相较于人工更新可测试设计效率更高、准确率更高，有效降低了芯片版本更新的时间成本、简化了芯片版本更新的操作。

附图说明

图1为本申请实施例提供的一种芯片可测试设计的确定方法的流程图；

图2为本申请另一实施例提供的一种芯片可测试设计的确定方法中步骤S108具体包括的子步骤流程图；

图3为本申请另一实施例提供的一种芯片可测试设计的确定方法中步骤S202具体包括的子步骤流程图；

图4为本申请另一实施例提供的一种芯片可测试设计的确定方法的步骤S110~步骤S114流程图；

图5为本申请实施例提供的用于实施一种芯片可测试设计的确定方法的计算机设备的内部结构图。

具体实施方式

为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。

可以理解，本申请所使用的术语“第一”、“第二”等可在本文中用于描述各种元件，但除非特别说明，这些元件不受这些术语限制。这些术语仅用于将第一个元件与另一个元件区分。举例来说，在不脱离本申请的范围的情况下，可以将第一某脚本称为第二某脚本，且类似地，可将第二某脚本称为第一某脚本。

本申请实施例提供的一种芯片可测试设计的确定方法的应用环境包括终端设备。所述终端设备可以是智能手机、平板电脑、笔记本电脑、台式计算机、智能音箱、智能手表等，但并不局限于此。

如图1所示，在一个实施例中，提出了一种芯片可测试设计的确定方法，本实施例主要以该方法应用于上述的终端设备来举例说明。一种芯片可测试设计的确定方法，具体可以包括以下步骤：

步骤S102，获取芯片的初始版本电路对应的寄存器传输级信息。

步骤S104，获取芯片的目标版本电路对应的寄存器传输级信息。

在本实施例中，步骤S104与步骤S102是对电路前后两个版本的寄存器传输级信息进行获取，寄存器传输级信息是记录芯片中与寄存器相关的所有信息的汇总信息，是描述芯片自身特征的重要基本信息之一，一般可以体现为以硬件描述语言表示的寄存器传输级代码。

步骤S106，根据初始版本电路对应的寄存器传输级信息与目标版本电路对应的寄存器传输级信息，确定寄存器传输级差异信息组。

在本实施例中，此步骤比对步骤S102与S104获取的两组不同的寄存器传输级信息，将其中的寄存器信息差异打包为一个差异信息组，以此作为确定新版本可测试设计的基础。

步骤S108，根据寄存器传输级差异信息组以及初始版本电路，确定芯片的目标版本电路的可测试设计。

在本实施例中，此步骤以初始版本的电路为基础，参照前述步骤中确定的差异信息组，直接对初始版本电路进行改造得到目标版本电路的可测试设计。

在本实施例中，各个步骤均由计算机依照程序自动完成，免去了人工检查、反复复核前后两个版本的集成电路中各个部分的设计的繁复，通过前后两版本的差异直接在初始版本的基础上对可测试设计进行改动。

如图2所示，在一个实施例中，步骤S108具体可以包括以下步骤：

步骤S202，根据寄存器传输级差异信息组，修改初始版本电路中的扫描寄存器，得到目标版本电路中的扫描链模块。

本申请中的可测试设计采用的是扫描链技术实现的，因此在本实施例中，具体到本步骤，所述芯片的可测试设计即包括一个由若干条扫描链构成的扫描链模块；扫描链是由若干个与芯片电路中的寄存器唯一对应的扫描寄存器根据测试需求按照特定连接方式连接而成的扫描寄存器链条，用于对芯片功能电路进行测试。

步骤S204，根据预设协议文件以及目标版本电路中的扫描链模块，确定目标版本电路的扫描链模块的电路信号。

在本实施例中，对于此步骤，在测试过程中，扫描链模块的正常工作需要对应的电路信号来触发，而电路信号与电路自身的结构存在较大的关系，在电路构造变化后电路信号也要随之变化；预设协议文件是一组集成的配置文件，用于为不同的设备、程序、端口间传递信息的过程提供配置标准，扫描链模块的电路信号用于控制测试电路的同步或异步、初始与终止以及测试功能的转变，一般由预设协议文件记录信号配置信息，在生成新版本可测试设计的电路信号时即以预设协议文件与电路实际情况为基准生成新的电路信号。

步骤S206，根据目标版本电路中的扫描链模块以及目标版本电路的扫描链模块的电路信号，确定芯片的目标版本电路的可测试设计。

在本实施例中，对于此步骤，所述可测试设计是由具体的扫描链模块和与扫描链模块对应的电路信号组成的，因此当两部分均确定时可测试设计也就确定了。

如图3所示，在一个实施例中，步骤S202具体可以包括以下步骤。

步骤S302，根据待插入的扫描寄存器信息，确定待插入的扫描寄存器。

在本实施例中，此步骤根据前述的寄存器传输级差异信息组确定初始版本中不存在但目标版本中存在的寄存器，并确定与该寄存器对应的扫描寄存器，此扫描寄存器即是待插入扫描链模块的扫描寄存器。

步骤S304，获取初始版本电路的扫描链模块中扫描链的数量信息以及触发器信息。

在本实施例中，对于此步骤，触发器是在时钟信号触发时才能动作的存储单元电路，触发器包含于扫描寄存器内，此处的触发器信息包括了触发器的数量信息、触发器所在的扫描寄存器的数量信息以及有关于触发器的构成信息等有关于触发器的描述性信息。

步骤S306，将扫描链模块划分为若干个组合逻辑内核。

在本实施例中，对于此步骤，组合逻辑内核是根据可测试设计当中的逻辑功能划分的由扫描寄存器组成的扫描链模块分区。

步骤S308，获取每个组合逻辑内核唯一对应的测试向量集。

在本实施例中，此步骤中每个组合逻辑内核根据其逻辑功能都唯一对应一个由多组测试向量构成的测试向量集，每个测试向量都是所述测试向量集中的一个元素。

步骤S310，根据测试向量集确定每个组合逻辑内核的链周期。

在本实施例中，此步骤中所述链周期是指单个组合逻辑内核在测试时完成一个测试向量所需要的时钟数。

S304~S310步骤均是在获取相关的常数值，为下一步确定目标值做准备。

步骤S312，根据扫描链的数量信息、触发器信息以及每个组合逻辑内核的链周期，确定链周期特值。

本实施例中，此步骤利用前述步骤中获取的所有常数值，通过数学方法确定一组使得整个芯片测试过程的时间最小的链周期特值。

步骤S314，根据链周期特值，确定待插入的扫描寄存器的插入位置。

本实施例中，此步骤是以前步骤S312所得到的链周期特值为依据，确认一个在扫描链模块中能够满足该链周期特值的插入位置。

步骤S316，在插入位置插入待插入的扫描寄存器，得到目标版本电路的扫描链模块。

本实施例中，此步骤即是按照步骤S314确定的插入位置将待插入的扫描寄存器插入扫描链模块。

在本实施例中，除了待插入的扫描寄存器之外，在初始版本电路中还存在修改后仍然存在的以及待删除的扫描寄存器。修改后仍存在的扫描寄存器在此芯片可测试设计的确定过程中保持不变，待删除的扫描寄存器则可通过将测试输入端与测试输出端短接的方式被移出扫描链模块。

在一个实施例中，步骤S204中所述的电路信号包括：

所述目标版本电路的扫描链模块中每条扫描链的时钟信号组、所述目标版本电路的扫描链模块的使能信号以及所述目标版本电路的扫描链模块中新插入的每个扫描寄存器对应的重置信号。

在本实施例中，在芯片测试过程中，各集成器件的测试过程需要由特定的电路信号控制各元器件的同步或异步、测试项目变换、起始与终止，一般对应于时钟信号、使能信号与重置信号，因此在可测试设计中的电路信号部分一般采用此三类信号，而在芯片版本更新重新构建可测试设计时由于电路的基本元件与布线都发生了变化，电路信号也随之发生变化，所以这三组信号均需要随可测试设计中元器件的变化而变化。

在一个实施例中，目标版本电路的扫描链模块中每条扫描链的时钟信号组的确定步骤为：

步骤S502，将所述扫描链模块中所有扫描链分为若干条子扫描链。

在本实施例中，新扫描寄存器的插入会导致扫描链模块中各个扫描寄存器对应的时钟信号不一，不能实现测试目的。因此本申请采用多子链分别赋予时钟信号的方式，将扫描链模块中的各个扫描链拆分成若干条子扫描链，然后针对每个子扫描链进行进一步设置。

步骤S504，根据预设协议文件，确定所述锁存单元中存储的电平信息。

在本实施例中，锁存单元是广泛存在于集成电路中的器件，主要用于储存与分发电路中所需要的电平信号，在储存时电平信号以二进制数信息的形式存在；

步骤S506，根据所述电平信息，确定不同的所述子扫描链对应的所述时钟信号。

在本实施例中，此步骤是锁存单元向各个子扫描链分发时钟信号的过程。

步骤S508，根据所述子扫描链对应的时钟信号，确定所述目标版本电路的扫描链模块中每条扫描链的时钟信号组。

在本实施例中，各个所述子扫描链对应的时钟信号共同构成所述目标版本电路的扫描链模块中每条扫描链的时钟信号组。

在一个实施例中，所述目标版本电路的扫描链模块中新插入的每个扫描寄存器对应的重置信号的确定方法为：

步骤S602，获取所述扫描寄存器对应的寄存器接入的功能重置信号。

在本实施例中，新加入的扫描寄存器所对应的寄存器在加入目标版本电路时往往接入功能重置信号，而该功能重置信号是得到可测试设计中重置信号的基础条件。

步骤S604，将所述功能重置信号引入选择器，得到选择信号。

在本实施例中，选择信号是功能重置信号通过选择器后得到的中间量，是得到可测试设计中重置信号的中间数据；

步骤S606，根据预设协议文件与选择信号，确定所述重置信号。

在本实施例中，此步骤根据预设协议文件对重置信号的记录信息，将选择信号引入扫描链模块作为可测试设计中的重置信号。

另外，对于使能信号，尤其是扫描使能信号，以预设协议文件为基准设置电路信号时可以将每一个插入进来的扫描寄存器直接连接到电路对应最好的扫描使能信号。

在一个实施例中，步骤S312中的链周期特值可以由线性规划的方法最终确定，该线性规划过程的三个约束条件分别为：

Ⅰ、组合逻辑内核的链周期相对于对应的测试向量集元素个数单调递增；

Ⅱ、触发器的总数量与扫描链的总数量之商不小于组合逻辑内核的链周期；

Ⅲ、对于任意相关的两组组合逻辑内核，均有如下条件：

；

其中：

t _a表示第一组合逻辑内核的链周期；

t _b表示第二组合逻辑内核的链周期；

SL表示两组组合逻辑内核中扫描寄存器的总数量；

RD(a,b)表示第一组合逻辑内核中为同时充当驱动器与接收器而在第二组合逻辑内核中只充当驱动器的扫描寄存器所包括的触发器数量；

RR(a,b)表示第一组合逻辑内核中为同时充当驱动器与接收器而在第二组合逻辑内核中只充当接收器的扫描寄存器所包括的触发器数量；

c _b表示第二组合逻辑内核中包含的同时充当驱动器与接收器的扫描寄存器中的触发器数量；

n表示初始电路设计的扫描链模块中扫描链的数量。

在本实施例中，对于步骤S202的所有子步骤共同构成的一组方法以及步骤S312中的线性规划方法，主要目的在于寻找一个合适的插入点来添加新的扫描寄存器，以折中考虑测试时间与布线面积成本。原理上，先采用n扫描链设计，把测试时间降低到约为单链的1/n（n为扫描链的数量），在多扫描链的基础上利用分块测试方案，根据扫描链数，通过线性规划的方式来确定扫描寄存器在各扫描链上的最优分布区间。对于可测试设计而言，总的测试时间主要由测试向量数和串行移入移出测试向量耗费的时钟数共同决定的。对于特定的测试向量集，而实践证明串行移入移出测试向量耗费的时钟数是唯一的优化目标，其优化过程可以被转化成上述的线性规划问题。

如图4所示，在一个实施例中提供的芯片可测试设计的确定方法与如图1所示的提供所述芯片可测试设计的确定方法的实施例类似，不同之处在于还包括以下步骤：

步骤S110，获取芯片对应的初始版本电路的门级网表。

在本实施例中，门级网表是描述集成电路布局布线的基本信息，寄存器传输级信息与门级网表相结合即可得到完整的集成电路。

步骤S112，根据所述寄存器传输级差异信息组以及所述初始版本电路，确定所述目标版本电路的功能设计。

在本实施例中，功能设计与可测试设计为整个集成电路的两大板块，功能设计部分负责芯片的实际功能，可测试设计仅在芯片测试时用于测试芯片的功能和状况是否正常，在检测合格后即没有其它作用。

步骤S114，根据所述目标版本电路的功能设计、所述目标版本电路的可测试设计以及所述初始版本电路的门级网表，确定所述芯片对应的目标版本电路。

在本实施例中，功能设计与可测试设计中均包含所有寄存器的自然信息，将寄存器的自然信息映射到初始版本电路的门级网表，由计算机自动生成目标版本电路的门级网表，而目标版本电路的功能设计与可测试设计在前序步骤中已经得到，由此可以直接得出完整的目标版本电路。

图5示出了一个实施例中计算机设备的内部结构图。该计算机设备具体可以是本申请应用环境中的终端设备。如图5所示，该计算机设备包括该计算机设备包括通过系统总线连接的处理器、存储器、网络接口、输入装置和显示屏。其中，存储器包括非易失性存储介质和内存储器。该计算机设备的非易失性存储介质存储有操作系统，还可存储有计算机程序，该计算机程序被处理器执行时，可使得处理器实现芯片可测试设计的确定方法。该内存储器中也可储存有计算机程序，该计算机程序被处理器执行时，可使得处理器执行芯片可测试设计的确定方法。计算机设备的显示屏可以是液晶显示屏或者电子墨水显示屏，计算机设备的输入装置可以是显示屏上覆盖的触摸层，也可以是计算机设备外壳上设置的按键、轨迹球或触控板，还可以是外接的键盘、触控板或鼠标等。

本领域技术人员可以理解，图5中示出的结构，仅仅是与本申请方案相关的部分结构的框图，并不构成对本申请方案所应用于其上的计算机设备的限定，具体的计算机设备可以包括比图中所示更多或更少的部件，或者组合某些部件，或者具有不同的部件布置。

在一个实施例中，本申请提供的芯片可测试设计的确定方法可以实现为一种计算机程序的形式，计算机程序可在如图5所示的计算机设备上运行。计算机设备的存储器中可存储组成该计算机程序的各个程序模块。

在一个实施例中，提出了一种计算机设备，所述计算机设备包括存储器、处理器及存储在所述存储器上并可在所述处理器上运行的计算机程序，所述处理器执行所述计算机程序时实现以下步骤：

获取芯片的初始版本电路对应的寄存器传输级信息；

获取所述芯片的目标版本电路对应的寄存器传输级信息；

在一个实施例中，提供一种计算机可读存储介质，计算机可读存储介质上存储有计算机程序，计算机程序被处理器执行时，使得处理器执行以下步骤：

获取芯片的初始版本电路对应的寄存器传输级信息；

获取所述芯片的目标版本电路对应的寄存器传输级信息；

应该理解的是，虽然本申请各实施例的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，各实施例中的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些子步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。

本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的程序可存储于一非易失性计算机可读取存储介质中，该程序在执行时，可包括如上述各方法的实施例的流程。其中，本申请所提供的各实施例中所使用的对存储器、存储、数据库或其它介质的任何引用，均可包括非易失性和/或易失性存储器。非易失性存储器可包括只读存储器（ROM）、可编程ROM（PROM）、电可编程ROM（EPROM）、电可擦除可编程ROM（EEPROM）或闪存。易失性存储器可包括随机存取存储器（RAM）或者外部高速缓冲存储器。作为说明而非局限，RAM以多种形式可得，诸如静态RAM（SRAM）、动态RAM（DRAM）、同步DRAM（SDRAM）、双数据率SDRAM（DDRSDRAM）、增强型SDRAM（ESDRAM）、同步链路（Synchlink）DRAM（SLDRAM）、存储器总线（Rambus）直接RAM（RDRAM）、直接存储器总线动态RAM（DRDRAM）、以及存储器总线动态RAM（RDRAM）等。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

以上所述仅为本申请的较佳实施例而已，并不用以限制本申请，凡在本申请的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本申请的保护范围之内。

Claims

1.一种芯片可测试设计的确定方法，其特征在于，所述方法包括：

获取芯片的初始版本电路对应的寄存器传输级信息；

获取所述芯片的目标版本电路对应的寄存器传输级信息；

根据所述寄存器传输级差异信息组以及所述初始版本电路，确定所述芯片的目标版本电路的可测试设计；

所述根据所述寄存器传输级差异信息组，确定所述目标版本电路的可测试设计的步骤包括：

根据所述寄存器传输级差异信息组，修改所述初始版本电路中的扫描寄存器，得到所述目标版本电路中的扫描链模块；

根据预设协议文件以及所述目标版本电路中的扫描链模块，确定目标版本电路的扫描链模块的电路信号；

根据所述目标版本电路中的扫描链模块以及所述目标版本电路的扫描链模块的电路信号，确定所述芯片的目标版本电路的可测试设计；

所述寄存器传输级差异信息组携带有待插入的扫描寄存器信息；

所述根据所述寄存器传输级差异信息组，修改所述初始版本电路中扫描寄存器，得到所述目标版本电路中的扫描链模块的步骤为：

根据所述待插入的扫描寄存器信息，确定待插入的扫描寄存器；

获取所述初始版本电路的扫描链模块中扫描链的数量信息以及触发器信息；

将所述扫描链模块划分为若干个组合逻辑内核；

获取每个所述组合逻辑内核唯一对应的测试向量集；

根据所述测试向量集确定每个所述组合逻辑内核的链周期；

根据所述扫描链的数量信息、所述触发器信息以及每个所述组合逻辑内核的链周期，确定链周期特值；

根据所述链周期特值，确定所述待插入的扫描寄存器的插入位置；

在所述插入位置插入所述待插入的扫描寄存器，得到所述目标版本电路的扫描链模块。

2.根据权利要求1所述的芯片可测试设计的确定方法，其特征在于，所述目标版本电路的扫描链模块的电路信号包括：

3.根据权利要求2所述的芯片可测试设计的确定方法，其特征在于，目标版本电路的扫描链模块中每条扫描链的时钟信号组的确定方法为：

将所述目标版本电路的扫描链模块中所有扫描链分为若干条子扫描链；

根据预设协议文件，确定芯片的锁存单元存储的电平信息；

根据所述电平信息，确定所述子扫描链对应的时钟信号；

根据所述子扫描链对应的时钟信号，确定所述目标版本电路的扫描链模块中每条扫描链的时钟信号组。

4.根据权利要求2所述的芯片可测试设计的确定方法，其特征在于，所述目标版本电路的扫描链模块中新插入的每个扫描寄存器对应的重置信号的确定方法为：

获取所述目标版本电路的扫描链模块中新插入的每个扫描寄存器对应的寄存器接入的功能重置信号；

将所述功能重置信号引入选择器，得到选择信号；

根据所述选择信号与所述预设协议文件，确定所述目标版本电路的扫描链模块中新插入的每个扫描寄存器对应的重置信号。

5.根据权利要求1所述的芯片可测试设计的确定方法，其特征在于，所述触发器信息包括触发器的总数量、充当驱动器的扫描寄存器所包括的触发器数量以及充当接收器的扫描寄存器所包括的触发器数量；

所述组合逻辑内核的链周期相对于对应的测试向量集元素个数单调递增；

所述触发器的总数量与所述扫描链的总数量之商不小于所述组合逻辑内核的链周期；

对于任意相关的两组所述组合逻辑内核，均有如下条件：

；

其中：

t _a表示第一组合逻辑内核的链周期；

t _b表示第二组合逻辑内核的链周期；

SL表示两组所述组合逻辑内核中扫描寄存器的总数量；

RD(a,b)表示所述第一组合逻辑内核中为同时充当驱动器与接收器而在所述第二组合逻辑内核中只充当驱动器的扫描寄存器所包括的触发器数量；

RR(a,b)表示所述第一组合逻辑内核中为同时充当驱动器与接收器而在所述第二组合逻辑内核中只充当接收器的扫描寄存器所包括的触发器数量；

c _b表示所述第二组合逻辑内核中包含的同时充当驱动器与接收器的扫描寄存器包括的触发器数量；

n表示所述初始版本电路的扫描链模块中扫描链的数量。

6.根据权利要求1所述的芯片可测试设计的确定方法，其特征在于，所述芯片可测试设计的确定方法还包括：

获取所述芯片的初始版本电路的门级网表；

根据所述寄存器传输级差异信息组以及所述初始版本电路，确定所述目标版本电路的功能设计；

根据所述目标版本电路的功能设计、所述目标版本电路的可测试设计以及所述初始版本电路的门级网表，确定所述芯片对应的目标版本电路。

7.一种计算机设备，其特征在于，包括存储器和处理器，所述存储器中存储有计算机程序，所述计算机程序被所述处理器执行时，使得所述处理器执行权利要求1至6中任一项权利要求所述芯片可测试设计的确定方法的步骤。

8.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质上存储有计算机程序，所述计算机程序被处理器执行时，使得所述处理器执行权利要求1至6中任一项权利要求所述芯片可测试设计的确定方法的步骤。