CN113919254A - 寄存器传输级信号映射构建方法、装置、设备和存储介质 - Google Patents

寄存器传输级信号映射构建方法、装置、设备和存储介质 Download PDF

Info

Publication number
CN113919254A
CN113919254A CN202111343527.0A CN202111343527A CN113919254A CN 113919254 A CN113919254 A CN 113919254A CN 202111343527 A CN202111343527 A CN 202111343527A CN 113919254 A CN113919254 A CN 113919254A
Authority
CN
China
Prior art keywords
register
level signal
modules
transmission level
module
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202111343527.0A
Other languages
English (en)
Other versions
CN113919254B (zh
Inventor
魏星
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qijie Technology Shenzhen Co ltd
Original Assignee
Qijie Technology Shenzhen Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qijie Technology Shenzhen Co ltd filed Critical Qijie Technology Shenzhen Co ltd
Priority to CN202111343527.0A priority Critical patent/CN113919254B/zh
Publication of CN113919254A publication Critical patent/CN113919254A/zh
Application granted granted Critical
Publication of CN113919254B publication Critical patent/CN113919254B/zh
Priority to US17/955,901 priority patent/US20230153499A1/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/32—Circuit design at the digital level
    • G06F30/327—Logic synthesis; Behaviour synthesis, e.g. mapping logic, HDL to netlist, high-level language to RTL or netlist
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/32—Circuit design at the digital level
    • G06F30/323—Translation or migration, e.g. logic to logic, hardware description language [HDL] translation or netlist translation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/32—Circuit design at the digital level
    • G06F30/33—Design verification, e.g. functional simulation or model checking
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/32—Circuit design at the digital level
    • G06F30/33—Design verification, e.g. functional simulation or model checking
    • G06F30/3323—Design verification, e.g. functional simulation or model checking using formal methods, e.g. equivalence checking or property checking
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F8/00—Arrangements for software engineering
    • G06F8/40—Transformation of program code
    • G06F8/41—Compilation
    • G06F8/42—Syntactic analysis
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2119/00—Details relating to the type or aim of the analysis or the optimisation
    • G06F2119/16—Equivalence checking

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • Software Systems (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

本发明涉及芯片设计制造技术领域，特别是涉及一种寄存器传输级信号映射构建方法、装置、设备和存储介质，所述寄存器传输级信号映射构建方法包括：获取寄存器传输级代码以及与所述寄存器传输级代码对应的网表级代码；根据所述寄存器传输级代码以及所述网表级代码构建电路；根据电路在硬件描述语言中的语法，将电路分割成若干个的模块；采用逻辑验证方法确定模块与模块之间的对应关系；获取要构建映射关系的寄存器传输级信号；根据模块对应关系，确定与所述寄存器传输级信号对应的网表级信号。本发明直接根据寄存器传输级代码中的信号建立与网表级代码中的信号的映射关系，实现简单且成本低，便于芯片的逻辑综合后的修改。

Description

寄存器传输级信号映射构建方法、装置、设备和存储介质
技术领域
本发明涉及芯片设计制造技术领域，特别是涉及一种寄存器传输级信号映射构建方法、装置、设备和存储介质。
背景技术
在芯片设计流程中，电路的逻辑通过代码来体现，设计工程师需要根据设计规格编写寄存器传输级代码，而最终在芯片流片的时候，寄存器传输级代码需要转换为网表级代码。从寄存器传输级代码到网表级代码的转换过程，叫做逻辑综合。逻辑综合不仅可以将寄存器传输级代码转换成网表级代码，同时也可以对转换后的网表级代码进行优化，因此在芯片设计中起到了不可或缺的作用。
但是在芯片设计流程后期，逻辑综合结束之后，如果需要修改芯片的逻辑功能，即修改寄存器传输级代码，或者查找寄存器传输级代码中信号在网表级代码中的对应信号，则非常麻烦。芯片流片所需要的是网表级代码，现有技术中，如果在芯片设计后期需要修改寄存器传输级代码，有两种方式：一是重新做逻辑综合，二是手工修改网表级代码。
重新做逻辑综合和手工修改网表都需要较长的周期、大量的资金投入和人力投入，通用性差，效率低，大幅延长芯片的上市周期。
发明内容
基于此，有必要针对上述的问题，提供一种寄存器传输级信号映射构建方法、装置、设备和存储介质。
本发明实施例是这样实现的，一种寄存器传输级信号映射构建方法，所述寄存器传输级信号映射构建方法包括：
获取寄存器传输级代码以及与所述寄存器传输级代码对应的网表级代码；
根据所述寄存器传输级代码以及所述网表级代码构建电路；
根据电路在硬件描述语言中的语法，将电路分割成若干个的模块；
采用逻辑验证方法确定模块与模块之间的对应关系；
获取要构建映射关系的寄存器传输级信号；
根据模块对应关系，确定与所述寄存器传输级信号对应的网表级信号。
在其中一个实施例中，本发明提供了一种寄存器传输级信号映射构建装置，所述寄存器传输级信号映射构建装置包括：
第一获取模块，用于获取寄存器传输级代码以及与所述传输级代码对应的网表级代码；
构建模块，用于根据所述传输级代码以及所述网表级代码构建电路；
分割模块，用于根据电路在硬件描述语言中的语法，将电路分割成若干个的模块；
逻辑验证模块，用于采用逻辑验证方法确定模块与模块之间的对应关系；
第二获取模块，用于获取要构建映射关系的寄存器传输级信号；
对应模块，用于根据模块对应关系，确定与所述寄存器传输级信号对应的网表级信号。
在其中一个实施例中，本发明提供了一种计算机设备，包括存储器和处理器，所述存储器中存储有计算机程序，所述计算机程序被所述处理器执行时，使得所述处理器执行上述寄存器传输级信号映射构建方法的步骤。
在其中一个实施例中，本发明提供了一种计算机可读存储介质，其特征在于，所述计算机可读存储介质上存储有计算机程序，所述计算机程序被处理器执行时，使得所述处理器执行上述寄存器传输级信号映射构建方法的步骤。
本发明直接根据寄存器传输级代码中的信号建立与网表级代码中的信号的映射关系，不需要耗费大量人力进行修改，通用性好；相对于重做逻辑综合，周期短，成本低，实现简单，适用于芯片逻辑综合后逻辑功能的修改。
附图说明
图1为一个实施例提供的寄存器传输级信号映射构建方法的流程图；
图2为图1中根据所述传输级代码以及所述网表级代码构建电路的具体流程图；
图3为图1中采用逻辑验证方法确定模块与模块之间的对应关系的具体流程图；
图4为图1中采用逻辑验证方法确定模块与模块之间的对应关系之后还包括的步骤流程图；
图5为一个实施例提供的寄存器传输级信号映射构建装置的结构框图；
图6为一个实施例中计算机设备的内部结构框图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
可以理解，本发明所使用的术语“第一”、“第二”等可在本文中用于描述各种元件，但除非特别说明，这些元件不受这些术语限制。这些术语仅用于将第一个元件与另一个元件区分。举例来说，在不脱离本发明的范围的情况下，可以将第一xx脚本称为第二xx脚本，且类似地，可将第二xx脚本称为第一xx脚本。
如图1所示，在一个实施例中，提出了一种寄存器传输级信号映射构建方法，具体可以包括以下步骤：
步骤S102，获取寄存器传输级代码以及与所述寄存器传输级代码对应的网表级代码。
在本发明实施例中，对于寄存器传输级代码与网表级代码的获取方式本发明不作具体限定，这些代码在芯片设计过程中使用或者产生，本发明提供的算法利用这些代码建立寄存器传输级信号的映射关系，对于代码本身不作具体限定。
步骤S104，根据所述寄存器传输级代码以及所述网表级代码构建电路。
在本发明实施例中，对代码进行解析处理可以构建芯片电路，这里需要说明的是，构建电路并不是将电路完整的建立出来，可以仅仅是电路的逻辑，最终得到由若干功能模块或者逻辑模块构成的电路整体，不等于构建出电路图；当然，将电路图构建出来同样可以解决本发明的问题，且具有更好的可视化效果，此为可选的一种实现方式。
步骤S106，根据电路在硬件描述语言中的语法，将电路分割成若干个的模块。
在本发明实施例中，电路采用特定的程序语言表述，根据所采用的语言，可以将电路分割得到若干个功能模块或者逻辑模块。在本发明实施例中，每个模块包括输入端、输出端、双向端口、寄存器单元、组合逻辑单元以及子模块，各个单元或者模块之间具有连接关系。
步骤S108，采用逻辑验证方法确定模块与模块之间的对应关系。
在本发明实施例中，采用逻辑验证的方法确定模块与模块之间的对应关系，具体可以采用SAT solver或者simulation等第三方工具实现，本发明实施例对此不作具体限定。
步骤S110，获取要构建映射关系的寄存器传输级信号。
步骤S112，根据模块对应关系，确定与所述寄存器传输级信号对应的网表级信号。
在本发明实施例中，模块对应关系确定后，通过信号的输入输出进一步得到信号之间的对应关系。
本发明直接根据寄存器传输级代码中的信号建立与网表级代码中的信号的映射关系，不需要耗费大量人力进行修改，通用性好；相对于重做逻辑综合，周期短，成本低，实现简单，适用于芯片逻辑综合后逻辑功能的修改。
在一个实施例中，如图2所示，步骤S104即根据所述寄存器传输级代码以及所述网表级代码构建电路，具体可以包括以下步骤：
步骤S202，将所述寄存器传输级代码以及所述网表级代码转换为指定的数据结构。
在本发明实施例中，获取寄存器传输级代码以及网表级代码后，会从string格式转换为指定的数据结构。
步骤S204，根据转换后的数据结构，采用硬件描述语言规定的格式构建并呈现电路。
在本发明实施例中，关于电路的说明参考本发明前方所述。
在一个实施例中，步骤S108即采用逻辑验证方法确定模块与模块之间的对应关系，具体可以包括以下步骤：
步骤S302，确定一个输入信号。
步骤S304，将所述输入信号分别输入到待验证的两个模块。
在本发明实施例中，通过输入输出比较模块之间是否相对应。
步骤S306，判断两个模块的输出是否完全相同，若完全相同则判断两个模块对应。
在本发明实施例中，若模块的输出相同，则可以判断两个模块对应。
在一个实施例中，步骤S108之外还包括以下步骤：
步骤S402，删除测试电路。
在本发明实施例中，在逻辑验证的基础上，首先删除测试电路，例如scan chain，同时删除buffer tree等相关信息。
步骤S404，根据电路逻辑关系和连接关系，追溯当前传输级信号、网表级信号的源信号，直到跨模块追溯到某寄存器单元的输出端或某指定模块的输入端；追溯当前传输级信号、网表级信号的子信号，直至跨模块追溯到某寄存器单元的输入端或某指定模块的输出端。
步骤S406，根据追溯的结果确定模块与模块之间的对应关系。
在本发明实施例中，根据追溯的结果确定模块与模块之间的对应关系，之后还包括以下步骤：把电路中每个模块的每个信号进行迭代，交叉验证，从而确定模块与模块之间的对应关系。
在一个实施例中，步骤S406之后还包括：采用逻辑验证方法验证模块与模块之间的对应关系。
在本发明实施例中，在得到寄存器传输级信号、网表级信号对应的输出端、输入端之后，再次通过逻辑验证的方式进行逻辑功能对比，实现传输级信号与网表级信号、输出端与输入端的对应关系。
如图5所示，在一个实施例中，提供了一种寄存器传输级信号映射构建装置，具体可以包括：
第一获取模块501，用于获取寄存器传输级代码以及与所述传输级代码对应的网表级代码；
构建模块502，用于根据所述传输级代码以及所述网表级代码构建电路；
分割模块503，用于根据电路在硬件描述语言中的语法，将电路分割成若干个的模块；
逻辑验证模块504，用于采用逻辑验证方法确定模块与模块之间的对应关系；
第二获取模块505，用于获取要构建映射关系的寄存器传输级信号；
对应模块506，用于根据模块对应关系，确定与所述寄存器传输级信号对应的网表级信号。
在本发明实施例中，上述各个模块与本发明提供的寄存器传输级信号映射构建方法的各个步骤对应，关于各个模块具体的功能解释，请参考本发明实施例提供的寄存器传输级信号映射构建方法的说明，本实施例在此不再赘述。
图6示出了一个实施例中计算机设备的内部结构图。如图6所示，该计算机设备包括该计算机设备包括通过系统总线连接的处理器、存储器、网络接口、输入装置和显示屏。其中，存储器包括非易失性存储介质和内存储器。该计算机设备的非易失性存储介质存储有操作系统，还可存储有计算机程序，该计算机程序被处理器执行时，可使得处理器实现本发明实施例提供的寄存器传输级信号映射构建方法。该内存储器中也可储存有计算机程序，该计算机程序被处理器执行时，可使得处理器执行本发明实施例提供的寄存器传输级信号映射构建方法。计算机设备的显示屏可以是液晶显示屏或者电子墨水显示屏，计算机设备的输入装置可以是显示屏上覆盖的触摸层，也可以是计算机设备外壳上设置的按键、轨迹球或触控板，还可以是外接的键盘、触控板或鼠标等。
本领域技术人员可以理解，图6中示出的结构，仅仅是与本发明方案相关的部分结构的框图，并不构成对本发明方案所应用于其上的计算机设备的限定，具体的计算机设备可以包括比图中所示更多或更少的部件，或者组合某些部件，或者具有不同的部件布置。
在一个实施例中，本发明实施例提供的寄存器传输级信号映射构建装置可以实现为一种计算机程序的形式，计算机程序可在如图6所示的计算机设备上运行。计算机设备的存储器中可存储组成该寄存器传输级信号映射构建装置的各个程序模块，
在一个实施例中，提出了一种计算机设备，所述计算机设备包括存储器、处理器及存储在所述存储器上并可在所述处理器上运行的计算机程序，所述处理器执行所述计算机程序时实现以下步骤：
获取寄存器传输级代码以及与所述传输级代码对应的网表级代码；
根据所述传输级代码以及所述网表级代码构建电路；
根据电路在硬件描述语言中的语法，将电路分割成若干个的模块；
采用逻辑验证方法确定模块与模块之间的对应关系；
获取要构建映射关系的寄存器传输级信号；
根据模块对应关系，确定与所述寄存器传输级信号对应的网表级信号。
在一个实施例中，提供一种计算机可读存储介质，计算机可读存储介质上存储有计算机程序，计算机程序被处理器执行时，使得处理器执行以下步骤：
获取寄存器传输级代码以及与所述寄存器传输级代码对应的网表级代码；
根据所述传输级代码以及所述网表级代码构建电路；
根据电路在硬件描述语言中的语法，将电路分割成若干个的模块；
采用逻辑验证方法确定模块与模块之间的对应关系；
获取要构建映射关系的寄存器传输级信号；
根据模块对应关系，确定与所述寄存器传输级信号对应的网表级信号。
应该理解的是，虽然本发明各实施例的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，各实施例中的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些子步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。
本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的程序可存储于一非易失性计算机可读取存储介质中，该程序在执行时，可包括如上述各方法的实施例的流程。其中，本发明所提供的各实施例中所使用的对存储器、存储、数据库或其它介质的任何引用，均可包括非易失性和/或易失性存储器。非易失性存储器可包括只读存储器（ROM）、可编程ROM（PROM）、电可编程ROM（EPROM）、电可擦除可编程ROM（EEPROM）或闪存。易失性存储器可包括随机存取存储器（RAM）或者外部高速缓冲存储器。作为说明而非局限，RAM以多种形式可得，诸如静态RAM（SRAM）、动态RAM（DRAM）、同步DRAM（SDRAM）、双数据率SDRAM（DDRSDRAM）、增强型SDRAM（ESDRAM）、同步链路（Synchlink） DRAM（SLDRAM）、存储器总线（Rambus）直接RAM（RDRAM）、直接存储器总线动态RAM（DRDRAM）、以及存储器总线动态RAM（RDRAM）等。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种寄存器传输级信号映射构建方法，其特征在于，所述寄存器传输级信号映射构建方法包括：
获取寄存器传输级代码以及与所述寄存器传输级代码对应的网表级代码；
根据所述寄存器传输级代码以及所述网表级代码构建电路；
根据电路在硬件描述语言中的语法，将电路分割成若干个的模块；
采用逻辑验证方法确定模块与模块之间的对应关系；
获取要构建映射关系的寄存器传输级信号；
根据模块对应关系，确定与所述寄存器传输级信号对应的网表级信号。
2.根据权利要求1所述的寄存器传输级信号映射构建方法，其特征在于，所述根据所述寄存器传输级代码以及所述网表级代码构建电路，包括以下步骤：
将所述寄存器传输级代码以及所述网表级代码转换为指定的数据结构；
根据转换后的数据结构，采用硬件描述语言规定的格式构建并呈现电路。
3.根据权利要求1所述的寄存器传输级信号映射构建方法，其特征在于，所述采用逻辑验证方法确定模块与模块之间的对应关系，包括以下步骤：
确定一个输入信号；
将所述输入信号分别输入到待验证的两个模块；
判断两个模块的输出是否完全相同，若完全相同则判断两个模块对应。
4.根据权利要求1所述的寄存器传输级信号映射构建方法，其特征在于，所述采用逻辑验证方法确定模块与模块之间的对应关系，此外还包括以下步骤：
删除测试电路；
根据电路逻辑关系和连接关系，
追溯当前寄存器传输级信号、网表级信号的源信号，直到跨模块追溯到某寄存器单元的输出端，或指定模块的输入端；
追溯当前寄存器传输级信号、网表级信号的子信号，直至跨模块追溯到某寄存器单元的输入端，或指定模块的输出端；
根据追溯的结果确定模块与模块之间的对应关系。
5.根据权利要求4所述的寄存器传输级信号映射构建方法，其特征在于，所述方法还包括：
采用逻辑验证方法验证模块与模块之间的对应关系。
6.根据权利要求4所述的寄存器传输级信号映射构建方法，其特征在于，所述根据追溯的结果确定模块与模块之间的对应关系，之后还包括以下步骤：
把电路中每个模块的每个信号进行迭代，交叉验证，从而确定模块与模块之间的对应关系。
7.根据权利要求1所述的寄存器传输级信号映射构建方法，其特征在于，所述模块包括输入端、输出端、双向端口、寄存器单元、组合逻辑单元以及子模块。
8.一种寄存器传输级信号映射构建装置，其特征在于，所述寄存器传输级信号映射构建装置包括：
第一获取模块，用于获取寄存器传输级代码以及与所述传输级代码对应的网表级代码；
构建模块，用于根据所述传输级代码以及所述网表级代码构建电路；
分割模块，用于根据电路在硬件描述语言中的语法，将电路分割成若干个的模块；
逻辑验证模块，用于采用逻辑验证方法确定模块与模块之间的对应关系；
第二获取模块，用于获取要构建映射关系的寄存器传输级信号；
对应模块，用于根据模块对应关系，确定与所述寄存器传输级信号对应的网表级信号。
9.一种计算机设备，其特征在于，包括存储器和处理器，所述存储器中存储有计算机程序，所述计算机程序被所述处理器执行时，使得所述处理器执行权利要求1至7中任一项权利要求所述寄存器传输级信号映射构建方法的步骤。
10.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质上存储有计算机程序，所述计算机程序被处理器执行时，使得所述处理器执行权利要求1至7中任一项权利要求所述寄存器传输级信号映射构建方法的步骤。
CN202111343527.0A 2021-11-13 2021-11-13 寄存器传输级信号映射构建方法、装置、设备和存储介质 Active CN113919254B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202111343527.0A CN113919254B (zh) 2021-11-13 2021-11-13 寄存器传输级信号映射构建方法、装置、设备和存储介质
US17/955,901 US20230153499A1 (en) 2021-11-13 2022-09-29 Register-transfer level signal mapping construction method, device, apparatus and storage medium

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202111343527.0A CN113919254B (zh) 2021-11-13 2021-11-13 寄存器传输级信号映射构建方法、装置、设备和存储介质

Publications (2)

Publication Number Publication Date
CN113919254A true CN113919254A (zh) 2022-01-11
CN113919254B CN113919254B (zh) 2022-05-31

Family

ID=79246435

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111343527.0A Active CN113919254B (zh) 2021-11-13 2021-11-13 寄存器传输级信号映射构建方法、装置、设备和存储介质

Country Status (2)

Country Link
US (1) US20230153499A1 (zh)
CN (1) CN113919254B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114492265A (zh) * 2022-04-02 2022-05-13 奇捷科技(深圳)有限公司 一种芯片可测试设计的确定方法、设备和存储介质
CN115827568A (zh) * 2022-11-23 2023-03-21 芯华章科技(北京)有限公司 获取逻辑系统设计的数据的方法、电子设备和存储介质
CN116663467A (zh) * 2023-07-27 2023-08-29 北京开源芯片研究院 断言等效硬件库的构建方法、装置、电子设备及存储介质

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116562222B (zh) * 2023-06-08 2024-04-05 北京市合芯数字科技有限公司 一种门级波形文件生成方法及装置

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102129493A (zh) * 2011-03-02 2011-07-20 福州瑞芯微电子有限公司 数字ic设计流程中实现自动化eco网表的方法
CN102713864A (zh) * 2010-01-22 2012-10-03 新思公司 用于基于分组转换的逻辑复制的方法和系统
CN102841950A (zh) * 2011-06-21 2012-12-26 中兴通讯股份有限公司 一种逻辑存储单元自动验证的方法及装置
CN104182570A (zh) * 2014-08-01 2014-12-03 三星半导体(中国)研究开发有限公司 用于实现集成电路的逻辑综合的方法和设备
CN104424367A (zh) * 2013-08-22 2015-03-18 京微雅格（北京）科技有限公司 一种优化寄存器控制信号的工艺映射方法及集成电路
CN105701294A (zh) * 2016-01-13 2016-06-22 盛科网络（苏州）有限公司 实现芯片复杂工程修改的方法及系统
CN107346351A (zh) * 2016-05-06 2017-11-14 百度（美国）有限责任公司 用于基于源代码中定义的硬件要求来设计fpga的方法和系统
CN109145517A (zh) * 2018-10-08 2019-01-04 华大半导体有限公司 一种节约成本的芯片设计eco方法
CN110046394A (zh) * 2019-03-20 2019-07-23 广东高云半导体科技股份有限公司 集成电路网表生成方法、装置、计算机设备及存储介质
CN111914502A (zh) * 2020-08-11 2020-11-10 湖南泛联新安信息科技有限公司 一种基于rtl网表的复位网络提取方法
CN112416686A (zh) * 2020-12-02 2021-02-26 海光信息技术股份有限公司 芯片的验证方法、验证装置以及存储介质
CN113392603A (zh) * 2021-08-16 2021-09-14 北京芯愿景软件技术股份有限公司 门级电路的rtl代码生成方法、装置和电子设备

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102713864A (zh) * 2010-01-22 2012-10-03 新思公司 用于基于分组转换的逻辑复制的方法和系统
CN102129493A (zh) * 2011-03-02 2011-07-20 福州瑞芯微电子有限公司 数字ic设计流程中实现自动化eco网表的方法
CN102841950A (zh) * 2011-06-21 2012-12-26 中兴通讯股份有限公司 一种逻辑存储单元自动验证的方法及装置
CN104424367A (zh) * 2013-08-22 2015-03-18 京微雅格（北京）科技有限公司 一种优化寄存器控制信号的工艺映射方法及集成电路
CN104182570A (zh) * 2014-08-01 2014-12-03 三星半导体(中国)研究开发有限公司 用于实现集成电路的逻辑综合的方法和设备
CN105701294A (zh) * 2016-01-13 2016-06-22 盛科网络（苏州）有限公司 实现芯片复杂工程修改的方法及系统
CN107346351A (zh) * 2016-05-06 2017-11-14 百度（美国）有限责任公司 用于基于源代码中定义的硬件要求来设计fpga的方法和系统
CN109145517A (zh) * 2018-10-08 2019-01-04 华大半导体有限公司 一种节约成本的芯片设计eco方法
CN110046394A (zh) * 2019-03-20 2019-07-23 广东高云半导体科技股份有限公司 集成电路网表生成方法、装置、计算机设备及存储介质
CN111914502A (zh) * 2020-08-11 2020-11-10 湖南泛联新安信息科技有限公司 一种基于rtl网表的复位网络提取方法
CN112416686A (zh) * 2020-12-02 2021-02-26 海光信息技术股份有限公司 芯片的验证方法、验证装置以及存储介质
CN113392603A (zh) * 2021-08-16 2021-09-14 北京芯愿景软件技术股份有限公司 门级电路的rtl代码生成方法、装置和电子设备

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114492265A (zh) * 2022-04-02 2022-05-13 奇捷科技(深圳)有限公司 一种芯片可测试设计的确定方法、设备和存储介质
CN114492265B (zh) * 2022-04-02 2022-06-28 奇捷科技(深圳)有限公司 一种芯片可测试设计的确定方法、设备和存储介质
CN115827568A (zh) * 2022-11-23 2023-03-21 芯华章科技(北京)有限公司 获取逻辑系统设计的数据的方法、电子设备和存储介质
CN115827568B (zh) * 2022-11-23 2023-07-28 芯华章科技(北京)有限公司 获取逻辑系统设计的数据的方法、电子设备和存储介质
CN116663467A (zh) * 2023-07-27 2023-08-29 北京开源芯片研究院 断言等效硬件库的构建方法、装置、电子设备及存储介质
CN116663467B (zh) * 2023-07-27 2023-11-10 北京开源芯片研究院 断言等效硬件库的构建方法、装置、电子设备及存储介质

Also Published As

Publication number Publication date
CN113919254B (zh) 2022-05-31
US20230153499A1 (en) 2023-05-18

Similar Documents

Publication Publication Date Title
CN113919254B (zh) 寄存器传输级信号映射构建方法、装置、设备和存储介质
US5867395A (en) Gate netlist to register transfer level conversion tool
CN111859827B (zh) 一种芯片ip集成方法、装置及电子设备和存储介质
CN112232006B (zh) 一种标准单元库验证方法、装置、电子设备及存储介质
CN114048701B (zh) 网表eco方法、装置、设备及可读存储介质
CN114327476A (zh) 芯片设计文件生成方法、装置、芯片设计方法及装置
CN113408222B (zh) 文件生成方法、装置、电子设备及存储介质
CN113255258B (zh) 逻辑综合方法、装置、电子设备及存储介质
CN116502596B (zh) 芯片功耗评估方法、功耗模型的生成方法和计算机设备
US8281269B2 (en) Method of semiconductor integrated circuit device and program
CN109902318B (zh) 生成标准延时格式文件的方法和装置
CN114186524A (zh) 晶圆探测数据的处理方法和计算机可读存储介质
CN114356683A (zh) 覆盖率融合方法、装置、计算机设备及存储介质
US9404972B2 (en) Diagnosis and debug with truncated simulation
CN112733478B (zh) 用于对设计进行形式验证的装置
CN114091383A (zh) 测试序列生成方法、装置、系统及相关设备
CN117435483A (zh) 基于Formal工具的仿真验证激励生成方法、装置、介质及终端
CN109240872B (zh) 一种芯片验证关键信号覆盖率统计分析方法和存储介质
US10460060B2 (en) Checking equivalence between changes made in a circuit definition language and changes in post-synthesis nets
US20090281781A1 (en) Method and apparatus for generating adaptive noise and timing models for vlsi signal integrity analysis
CN115859897A (zh) 模型的生成方法、版图面积预测方法、装置及相关设备
US7865348B1 (en) Performance of circuit simulation with multiple combinations of input stimuli
CN113033132A (zh) 一种确定端口时序约束的方法及相关装置
US8225244B2 (en) Large scale integration device and large scale integration design method including both a normal system and diagnostic system
CN116627426B (zh) 一种硬件描述语言增量编译方法及装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CB03 Change of inventor or designer information
CB03 Change of inventor or designer information

Inventor after: Wei Xing

Inventor after: Diao Yi

Inventor after: Lin Deji

Inventor before: Wei Xing