CN102831272B - 用于双边沿触发器的可测试性设计方法 - Google Patents

Abstract

本申请公开了一种用于双边沿触发器的可测试性设计方法，在现有的采用内部扫描设计的VLSI可测试性设计方法的基础上，增加了：将已建立扫描链的门级网表文件中的单边沿可扫描触发器替换为双边沿可扫描触发器；增加测试时钟电路；以包含双边沿可扫描触发器的扫描链电路再次对单边沿可扫描触发器的扫描链电路所生成的测试向量进行仿真，仿真通过后的测试向量再使用ATE设备对该扫描链电路进行测试。这样，本申请所述的VLSI可测试性方法可以适用于包含双边沿触发器的电路，当然也兼容仅包含单边沿触发器的电路；从而有利于在VLSI设计中推广使用双边沿触发器，最终有利于集成电路的数据处理能力翻倍提升、或者功耗减半下降。

Description

用于双边沿触发器的可测试性设计方法

技术领域

本申请涉及一种半导体集成电路的可测试性设计方法，特别是涉及一种包含有双边沿触发器的半导体集成电路的可测试性设计方法。

背景技术

VLSI(超大规模集成电路)的制造包括数百道工艺流程，在制造过程中温度、环境等的细微变化都可能导致芯片出现物理上的缺陷，导致芯片无法正常工作。

为保证出厂芯片的品质，有必要对生产出来的芯片进行测试筛选。VLSI的测试分为功能测试和结构测试两大类。功能测试是针对电路所实现的功能进行的测试，这是设计过程中应该解决的。结构测试是基于电路的结构(门的类型、连线、网表等)进行测试，通过芯片的输出管脚观察内部信号的状态。在假定设计正确的情况下，测试只考虑制造过程中引进的缺陷，即只考虑结构测试。本申请所述的测试就是指VLSI的结构测试。传统的测试方法是使用ATE(自动测试设备)对芯片施加测试向量，捕获芯片的输出结果与预期的正确结果进行比较，以判断芯片中是否存在某一类型的故障。

为了节省测试所需要的成本，DFT(design for testability，可测试性设计)成为电路和芯片设计的重要环节，它通过在芯片原始设计中插入各种用于提高芯片可测试性的硬件逻辑，从而使芯片变得容易测试。目前比较成熟的的可测试性设计技术主要有内部扫描设计(Scan Design)、边界扫描设计、内建自测试(BIST)等。

内部扫描设计也称扫描路径设计，是一种针对时序电路芯片的DFT方案。其基本原理是时序电路可以模型化为一个组合电路网络和带触发器的时序电路网络的反馈。为了控制和观测这些触发器的取值，在内部扫描设计中，会将这些触发器替换为具有相应功能的带扫描端的触发器，并且连接成扫描链。扫描链将内部的时序电路分割成小的组合电路，利用ATPG(自动测试向量产生)工具产生测试向量，通过扫描链将测试向量输入到芯片的内部，该测试向量输入后产生的相应结果在芯片特定管脚串行输出，从而达到对触发器的取值进行控制和观测的目的。

请参阅图1，现有的采用内部扫描设计的可测试性设计方法包括如下步骤：

第1步，设计输入以形成RTL级(寄存器传输级，register transfer level)电路描述文件。

第2步，对RTL级电路描述文件进行逻辑综合，形成门级网表文件。

第3步，设置DFT约束并进行DRC检测(design rule check，设计规则检测)。所述DFT约束即测试协议约束，包括选择扫描单元的类型，扫描链的数目，各条扫描链的扫描时钟信号、扫描使能信号、扫描输入端口、扫描输出端口、置位/复位端口等的定义。所述DRC检测主要包括定义电路的时钟端、输入输出端口的各种约束等。

第4步，建立扫描链，即在门级网表文件中，先将需要测试的单边沿触发器替换成单边沿可扫描触发器，再将一个单边沿可扫描触发器的输出端连接到下一个单边沿可扫描触发器的第二输入端，依次相连构成扫描链。

单边沿可扫描触发器主要有三种类型：Muxed-D型、Clocked-Scan型、LSSD型。Muxed-D型是最常用的单边沿可扫描触发器，如图2所示，是在一个单边沿D触发器10的输入端加入一个两路复用器20。这种单边沿可扫描触发器具有工作模式和扫描模式，所述扫描模式又分为两种：移位和捕获。这种单边沿可扫描触发器包括两个输入端，第一输入端D作为正常工作时的数据输入，第二输入端SI作为扫描时的测试数据输入。移位模式下，测试向量从第二输入端SI移入单边沿可扫描触发器，上一个测试向量同时从输出端SO移出；捕获模式下，捕获第一输入端D所输入的数据。使能信号从使能端SE输入，控制着两路复用器20是将第一输入端D还是第二输入端SI的信号原样传递给单边沿D触发器10。时钟信号从时钟端CLK输入，在时钟信号的上升沿(或下降沿)，单边沿D触发器10的输出端Q(移位模式下称为输出端SO)跟踪其输入端。

图3所示的扫描链，各个单边沿可扫描触发器的使能端SE都连接在一起接收测试使能信号。当测试使能信号为高电平时，芯片处于移位模式，测试向量从整个扫描链的起始输入端SI移入，同时上一组测试向量相应地从第一个单边沿可扫描触发器的输出端SO移出至第二个单边沿可扫描触发器的输入端SI，同时上上一组测试向量相应地从第二个单边沿可扫描触发器的输出端SO移出至第三个单边沿可扫描触发器的输入端SI，……各个测试向量最终到达整个扫描链的输出端SO。当测试使能信号为低电平时，芯片处于捕获模式，经过一个时钟周期的触发，数据由每个单边沿D触发器10的D端口输出到Q端口，各个扫描单元捕获芯片内部逻辑的测试响应。

第5步，输出已建立扫描链的门级网表文件、测试协议文件(STIL文件)等。

第6步，利用ATPG工具自动生成可覆盖绝大多数故障的测试向量。生成的测试向量先用ATPG工具自带的仿真器进行验证(可选)，通过之后再用功能仿真工具进行最终仿真。验证和仿真过程中，检测并删除坏的测试向量，最后就可以使用ATE设备以测试向量对扫描链进行测试。

现有的单边沿触发器分为上升沿触发器和下降沿触发器两种。

图4是一个上升沿D触发器，其输出信号q只在时钟信号clk的上升沿跟踪输入信号data。

图5是一个下降沿D触发器，其只是将上升沿D触发器的时钟输入反相，以使输出信号q只在时钟信号clk的下降沿跟踪输入信号data。

图6是一个双边沿D触发器50，包括一个上升沿D触发器10a、一个下降沿D触发器10b和一个两路复用器20。在时钟信号clk的上升沿，两路复用器20将上升沿D触发器10a的输出信号q1作为双边沿D触发器50的输出信号q3。在时钟信号clk的下降沿，两路复用器20将下降沿D触发器10b的输出信号q2作为双边沿D触发器50的输出信号q3。因此，双边沿D触发器50的输出信号q3既在时钟信号clk的上升沿、也在时钟信号clk的下降沿跟踪输入信号data。

上述以D触发器为例的双边沿触发器打破了一个时钟周期内只能在一个时钟沿进行数据处理的局限，在一个时钟周期内的上升沿和下降沿均可进行数据处理。采用这种双边沿触发器后，当输入信号仍维持原来的频率时，时钟信号的频率可减小为原来的一半，而仍能处理在原时钟信号频率下与单边沿触发器相同的数据量。显然，降低一半时钟频率可达到显著降低功耗、减小发热的目的。如果仍维持原来的时钟信号频率，则双边沿触发器在相同时间段内的数据处理量可达原来的两倍，从而显著提升处理速度。

上述采用内部扫描设计的可测试性设计方法无法适用于双边沿触发器，这是由于：

其一，第2步逻辑综合阶段，目前业界主流的逻辑综合工具均无法处理双边沿触发器，因而在第1步设计输入阶段所形成的RTL级电路描述文件中只能将双边沿触发器改为单边沿触发器，这样按现有方法就无法进行双边沿触发器的测试。

其二，第6步生成测试向量阶段，现有的ATPG工具虽然可以为双边沿触发器生成ATPG测试向量，但由于ATPG工具自带的仿真器无法正确识别双边沿触发器的测试模型，因此无法对所生成的测试向量进行验证。

发明内容

本申请所要解决的技术问题是提供一种可用于双边沿触发器的可测试性设计方法。

为解决上述技术问题，本申请用于双边沿触发器的可测试性设计方法包括如下步骤：

第1步，设计输入以形成RTL级电路描述文件，在RTL级电路描述文件中如需使用触发器，全部采用单边沿触发器；

第2步，对RTL级电路描述文件进行逻辑综合，形成门级网表文件；

第3步，对第2步所形成的门级网表文件设置DFT约束并进行DRC检测；

第4步，建立扫描链，即在第2步所形成的门级网表文件中先将单边沿触发器替换成单边沿可扫描触发器，再将一个单边沿可扫描触发器的输出端连接到下一个单边沿可扫描触发器的第二输入端，依次相连构成扫描链；

第5步，输出已建立扫描链的门级网表文件和给ATPG工具用的测试协议文件；

第6步，利用ATPG工具为第5步所输出的已建立扫描链的门级网表文件生成测试向量，所生成的测试向量用功能仿真工具进行仿真，检测并删除坏的测试向量；

第7步，将第5步所输出的已建立扫描链的门级网表文件中的单边沿可扫描触发器替换为双边沿可扫描触发器；

第8步，为第7步所形成的由双边沿可扫描触发器形成的扫描链增加测试时钟电路，所述测试时钟电路输出由时钟信号二分频形成的测试时钟信号作为各个双边沿可扫描触发器的时钟输入；

第9步，以第8步所形成的由双边沿可扫描触发器与测试时钟电路一起构成的扫描链电路，再次对第6步所生成的测试向量进行仿真，仿真通过后的测试向量再使用ATE设备对该扫描链电路进行测试。

现有的采用内部扫描设计的VLSI可测试性设计方法不能适用于包含双边沿触发器的电路。本申请所述的VLSI可测试性方法则可以适用于包含双边沿触发器的电路，当然也兼容仅包含单边沿触发器的电路。由于双边沿触发器应用到VLSI的时间并不长，在设计、测试等环节还具有许多与现有设计、测试方案不兼容之处。本申请很好地解决了这一问题，从而有利于在VLSI设计中推广使用双边沿触发器，最终有利于集成电路的数据处理能力翻倍提升、或者功耗减半下降。

附图说明

图1是用于单边沿触发器的可测试性设计方法的流程图；

图2是单边沿可扫描触发器的结构示意图；

图3是现有的扫描链的结构示意图；

图4是上升沿D触发器的逻辑符号；

图5是下降沿D触发器的逻辑符号；

图6是双边沿D触发器的电路示意图；

图7是本申请用于双边沿触发器的可测试性设计方法的流程图；

图8是双边沿可扫描触发器的扫描单元的结构示意图；

图9是本申请的扫描链的结构示意图；

图10是本申请用于双边沿触发器的可测试性设计方法的第9步的示意图。

图中附图标记说明：

1为与非门；2为或门；10为单边沿D触发器；10a为上升沿D触发器；10b为下降沿D触发器；20为两路复用器；50为双边沿D触发器。

具体实施方式

请参阅图7，本申请用于双边沿触发器的可测试性设计方法也采用内部扫描设计，包括如下步骤：

第1步，设计输入以形成RTL级电路描述文件，此时不采用双边沿触发器。遇到需要使用触发器的情形，全部采用单边沿触发器。常见的设计输入工具软件有Verilog、VHDL等，它们形成的RTL级电路描述文件的后缀名分别为.v，.vhd。

实际上，Verilog和VDHL这两种硬件描述语言都可以用来描述双边沿触发器，但由于后续的逻辑综合工具不支持双边沿触发器，因而在设计输入时没有必要采用双边沿触发器。

第2步，对RTL级电路描述文件进行逻辑综合，形成门级网表文件。

常见的逻辑综合工具为DC(design compiler)，它不支持双边沿触发器。如果RTL级电路描述文件中包含双边沿触发器，则DC无法将其转换为门级网表文件。因此，本申请所形成的RTL级电路描述文件中的触发器全部是单边沿触发器，以便于利用DC进行逻辑综合。综合后所形成的门级网表文件中也没有双边沿触发器。

第3步，设置DFT约束并进行DRC检测。所述DFT约束即测试协议约束，包括选择扫描单元的类型，扫描链的数目，各条扫描链的扫描时钟信号、扫描使能信号、扫描输入端口、扫描输出端口、置位/复位端口等的定义。所述DRC检测主要包括定义电路的时钟端、输入输出端口的各种约束等。这一步例如可采用synopsys公司的综合工具DFTCompiler。

第4步，建立扫描链，即在门级网表文件中先将需要测试的单边沿触发器替换成单边沿可扫描触发器，再将一个单边沿可扫描触发器的输出端连接到下一个单边沿可扫描触发器的第二输入端，依次相连构成扫描链。这一步例如可采用synopsys公司的综合工具DFT Compiler。

第5步，输出已建立扫描链的门级网表文件、测试协议文件(STIL文件)等。这一步例如可采用synopsys公司的综合工具DFT Compiler。

第6步，利用ATPG工具自动生成可覆盖绝大多数故障的测试向量。生成的测试向量先用ATPG工具自带的仿真器进行验证(可选)，通过之后再用功能仿真工具进行最终仿真，检测并删除坏的测试向量。常有的ATPG工具包括TetralMAX、Mentor Graphics公司的FastScan、TestKompress等。所述ATPG工具自带的仿真器例如为ATPG faultsimulator。常见的功能仿真工具包括VCS(verilog compiled simulator)、NCVerilog、ModelSim等。需要注意的是，此时所生成的测试向量是针对由单边沿可扫描触发器所形成的扫描链电路。

所述ATPG工具产生测试向量的全部流程大体如下：

(1)ATPG工具读入含扫描链电路的门级网表文件、测试库文件(.v)，并建立ATPG模型文件。所述测试库文件包含有门级网表文件中所使用的各个电路单元的描述，例如针对单边沿触发器的描述为：在时钟信号的上升沿(或下降沿)进行触发。所建立的ATPG模型文件是ATPG工具可以使用的文件格式。当ATPG工具采用TetraMAX时，由命令run_build_model建立ATPG模型文件。

(2)读入DFT Compiler生成的测试协议文件(STIL文件)，对ATPG模型进行DRC检测，检查扫描链、网表、时钟端等是否满足设计规则。如果满足设计规则，再进行ATPG相关约束的设置。所述ATPG约束就是进行故障模型、故障列表、ATPG算法、测试向量数目等的设置。

(3)运行ATPG工具生成测试向量，并分析测试覆盖率。通常要求故障覆盖率达到90％以上，优选为95％以上。如果覆盖率太低要重新设置ATPG约束或修改设计，然后重新生成测试向量，直至覆盖率符合要求。

测试向量生成后，先使用自带的仿真器进行测试向量仿真(可选)，仿真通过再用第三方仿真工具(如VCS)进行最终仿真。这两次仿真都是在门级网表层面进行的功能性仿真。最后就可以使用ATE设备以测试向量对扫描链进行真实的测试。

第7步，将门级网表文件中的单边沿可扫描触发器替换为双边沿可扫描触发器。请参阅图8，这是一种双边沿可扫描触发器的示意图。与单边沿可扫描触发器(图2)相比，只是以一个双边沿D触发器50替换了单边沿D触发器10，这样便可在在时钟信号的上升沿和下降沿进行触发操作。

第8步，为双边沿可扫描触发器形成的扫描链增加测试时钟电路。

请参阅图9，这是双边沿可扫描触发器所形成的扫描链的示意图。与单边沿可扫描触发器形成的扫描链(图3)相比，双边沿可扫描触发器形成的扫描链新增了测试时钟电路。该测试时钟电路由一个单边沿D触发器10和一个两路复用器50组成。单边沿D触发器10有第一输出端和第二输出端，第二输出端与第一输出端反相。单边沿D触发器10的的输入端与第二输出端相连。系统时钟信号clk作为单边沿D触发器10的时钟输入。系统时钟信号clk和单边沿D触发器10的第一输出端一起作为两路复用器20的两个输入端。测试模式信号Test_mode作为两路复用器20的使能信号，两路复用器20的输出端输出测试时钟信号Inter_clk连接到各个双边沿可扫描触发器中作为测试时钟输入。由以上结构可知，该测试时钟信号Inter_clk是将系统时钟信号clk二分频得到的。测试模式信号test_mode是芯片时钟信号clk和测试时钟信号Inter_clk的选择信号。当测试模式信号test_mode为低电平时，芯片时钟信号clk工作，芯片处于正常工作状态。当测试模式信号test_mode为高电平时，芯片时钟信号clk二分频后的测试时钟信号Inter_clk工作，芯片处于测试状态。

第9步，以双边沿可扫描触发器与测试时钟电路一起构成的扫描链电路，再次对滴6步所生成的测试向量进行仿真。这一步例如可采用VCS、NCVerilog、ModelSim等功能仿真工具。

如图10所示，在工作模式下，测试模式信号test_mode为低电平。当使用双边沿可扫描触发器形成的扫描链对在单边沿可扫描触发器情况下生成的ATPG测试向量进行功能验证时，测试模式信号test_mode为高电平，测试时钟信号Inter_clk由时钟信号clk二分频得到。当扫描使能信号SE为高电平时，扫描链电路处于移位模式，在测试时钟inter_clk的时钟沿1、2和3下测试向量从各个双边沿可扫描触发器的第二输入端SI向输出端SO移出。当扫描使能信号SE为低电平时，扫描链电路处于捕获模式，经过时钟沿4的触发，数据从各个双边沿可扫描触发器的第一输入端D输出到输出端口SO，各个双边沿可扫描触发器捕获电路内部逻辑。第6步ATPG工具生成的测试向量中会有多组激励信号及对应的响应信号。当功能仿真工具进行仿真时，如果由激励信号产生的结果与测试向量中预存的响应信号一致，则表明仿真成功；若不一致，则失败。验证和仿真过程中，检测并删除坏的测试向量，最后就可以使用ATE设备以合格测试向量对扫描链进行测试。

以上仅为本申请的优选实施例，并不用于限定本申请。对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (4)

1.一种用于双边沿触发器的可测试性设计方法，其特征是，包括如下步骤：

第1步，设计输入以形成RTL级电路描述文件，在RTL级电路描述文件中如需使用触发器，全部采用单边沿触发器；

第2步，对RTL级电路描述文件进行逻辑综合，形成门级网表文件；

第3步，对第2步所形成的门级网表文件设置DFT约束并进行DRC检测；

第4步，建立扫描链，即在第2步所形成的门级网表文件中先将单边沿触发器替换成单边沿可扫描触发器，再将一个单边沿可扫描触发器的输出端连接到下一个单边沿可扫描触发器的第二输入端，依次相连构成扫描链；

第5步，输出已建立扫描链的门级网表文件和给ATPG工具用的测试协议文件；

第6步，利用ATPG工具为第5步所输出的已建立扫描链的门级网表文件生成测试向量，所生成的测试向量用功能仿真工具进行仿真，检测并删除坏的测试向量；

第7步，将第5步所输出的已建立扫描链的门级网表文件中的单边沿可扫描触发器替换为双边沿可扫描触发器；

第8步，为第7步所形成的由双边沿可扫描触发器形成的扫描链增加测试时钟电路，所述测试时钟电路输出由时钟信号二分频形成的测试时钟信号作为各个双边沿可扫描触发器的时钟输入；

第9步，以第8步所形成的由双边沿可扫描触发器与测试时钟电路一起构成的扫描链电路，再次对第6步所生成的测试向量进行仿真，仿真通过后的测试向量再使用ATE设备对该扫描链电路进行测试。

2.根据权利要求1所述的用于双边沿触发器的可测试性设计方法，其特征是，所述方法第6步中，利用ATPG工具生成测试向量包括如下步骤：

(1)ATPG工具读入第5步所输出的已建立扫描链的门级网表文件，还读入集成电路制造商所提供的测试库文件，并建立ATPG模型文件；

(2)读入测试协议文件，对ATPG模型文件进行DRC检测以检查是否满足设计规则；如果满足设计规则，再进行ATPG约束的设置；

(3)运行ATPG工具生成测试向量，并分析测试覆盖率，所述覆盖率在90％以上为合格。

3.根据权利要求1所述的用于双边沿触发器的可测试性设计方法，其特征是，所述方法第7步中，所述双边沿可扫描触发器是在一个双边沿D触发器的输入端加入一个两路复用器；其具有工作模式和扫描模式，所述扫描模式又分为移位和捕获两种；

所述双边沿可扫描触发器包括两个输入端、一个使能端、一个时钟端和一个输出端，第一输入端作为正常工作时的数据输入，第二输入端作为扫描时的测试数据输入；

移位模式下，测试向量从第二输入端移入双边沿可扫描触发器，上一个测试向量同时从输出端移出；

捕获模式下，捕获第一输入端所输入的数据；

使能信号从使能端输入，控制着两路复用器是将第一输入端还是第二输入端的信号原样传递给双边沿D触发器；

时钟信号从时钟端输入，在时钟信号的上升沿和下降沿，双边沿D触发器的输出端均跟踪其输入端。

4.根据权利要求1所述的用于双边沿触发器的可测试性设计方法，其特征是，所述方法第8步中，所述测试时钟电路由一个单边沿D触发器和一个两路复用器组成；

单边沿D触发器有第一输出端和第二输出端，第二输出端与第一输出端反相；单边沿D触发器的的输入端与第二输出端相连；时钟信号作为单边沿D触发器的时钟输入；

时钟信号和单边沿D触发器的第一输出端一起作为两路复用器的两个输入端；

测试模式信号作为两路复用器的使能信号，两路复用器的输出端输出测试时钟信号连接到各个双边沿可扫描触发器中作为测试时钟输入。