CN100587508C - 实现高速测试电路的扫描链和方法 - Google Patents

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Abstract

本发明涉及实现高速测试电路的扫描链和方法。其中，包括多个扫描单元的边界扫描电路，每个扫描单元包含两个用于存储相应的测试值的扫描寄存器。在片上和片间测试期间，其中一个扫描寄存器响应于功能时钟信号，使得测试单元生成具有在该功能时钟信号的速度进行的至少一个状态跃变的跃变延迟测试数据。跃变延迟测试数据允许以完全功能速度验证片上功能电路的完整性或者片间电路的完整性。

Description

实现高速测试电路的扫描链和方法
技术领域
本发明一般涉及集成电路领域。本发明特别是针对使得能够以功能时钟速度进行扫描测试的扫描链电路。
背景技术
常规集成电路(IC)扫描测试有两个主要功能。首先，在多芯片环境中，扫描测试允许验证片间连接的完整性。这种类型的扫描测试通常被称为“边界扫描”测试并且是电子及电气工程师协会(IEEE)标准1149.1(其全部内容作为背景和上下文信息在此结合作为参考)的主题。其次，在单芯片环境中，如在1149.1标准中所描述的那样扫描测试允许集成电路的功能块与外部引脚隔离，或者在正在开发的IEEE1500标准的情形中边界扫描围绕芯片内部的电路核心，以将核心与外部逻辑隔离并且随后以典型地低于该块的功能速度几个数量级的测试时钟速度测试这些结构。通常，有两种类型的功能块扫描测试，称为“完全扫描”和“部分扫描”测试。通常利用内置自测试(BIST)电路或者外部自动测试设备(ATE)或者二者的结合，以完全功能速度测试各功能块。在完全功能速度测试期间，通常不利用提供用于扫描测试的任何电路(至少对于其扫描能力)。
图1举例说明了IC芯片10(在此，测试中的装置(DUT))具有依照IEEE 1149.1标准的INTEST指令的核心逻辑14(功能块)和边界扫描电路结构18。根据IEEE 1149.1标准，边界扫描电路结构18包括测试访问端口(TAP)22和扫描链26，扫描链26包括多个输入扫描单元30和多个输出扫描单元34。TAP 22包括两个输入端口(测试数据输入端口38和TAP控制输入端口42)以及一个输出端口(测试数据输出端口46)。在测试期间，输入扫描单元30充当串行输入、并行输出移位寄存器，即，测试值是串行级联到输入扫描单元并且之后相互之间并行从输入扫描单元输出到核心逻辑14用于核心逻辑的测试。相反，输出扫描单元34充当并行输入、串行输出移位寄存器，即，来自核心逻辑14的测试的结果值(由核心逻辑基于输入测试值输出的值)是从核心逻辑并行接收的并且以串行方式级联离开输出扫描单元。测试数据输入端口38允许输入测试值被扫描入单个输入测试单元30，而测试数据输出端口46允许结果测试值被扫描出IC芯片10。进出扫描链26的输入和输出值的扫描是经由TAP控制输入端口42控制的。
图2举例说明了依照IEEE 1149.1典型地被用于图1的每个输入扫描单元30的常规扫描单元50。参考图2，扫描单元50的基本版本由扫描寄存器(例如，触发器或锁存器)54和一对多路复用器(MUX)58、62组成。MUX 58具有“信号输入”输入64和“扫描输入”输入68作为其输入，并且响应于“移位/加载”选择器信号72。MUX 62具有“信号输入”输入64和接收扫描寄存器54的锁存的值的“锁存”输入76作为其输入。MUX 62响应于“模式”选择器信号80。依赖于扫描单元50在扫描链26中的位置(图1)，“扫描输入”输入68连接到TAP 22(图1)或是连接到另一个输入扫描单元30(图1)。
测试由载入激励(stimulus)的扫描操作和存储测试结果的捕获操作组成。同样在测试期间，模式选择器信号80具有选择“锁存”输入76、使得将锁存在触发器54内的测试值输出到核心逻辑14(图1)的值。对于扫描操作，移位/加载信号72用在移位模式中以选择多路复用器58的“扫描输入”输入68。以扫描链26中的第一边界扫描单元30(图1)开始，测试值随后以边界扫描模式从TAP 22串行扫描进去。如下所述，对于在扫描链26中不是第一个的边界扫描单元30，到这些单元的输入来自先前类似的边界扫描单元的输出(即，“扫描输出”输出84)。在扫描期间，典型地由相对低速(相比核心逻辑14(图1)的正常操作功能速度)的测试时钟A信号86对触发器54和将值扫描到多路复用器58给予时钟。
在常规扫描单元50的替代设计中，第二触发器(锁存器)88位于触发器54的下游但是离开扫描链路径92。当被提供时，第二触发器88由第二低速(同样，相对于核心逻辑14(图1)的正常操作功能速度)测试时钟B信号94给予时钟，并且确保保持经由锁存的输入76从扫描单元50驱动到MUX 62的测试值，同时利用测试时钟A信号86和“扫描输入”输入68将新的测试值级联到扫描单元中。常规边界扫描电路的一个缺点是，其没有提供一种利用诸如图1的扫描电路结构18的扫描电路结构的扫描能力、以功能电路的正常操作功能速度，方便地对功能电路(例如，核心逻辑)进行跃变延迟测试的方法。
发明内容
一方面，本发明涉及使得能够利用测试时钟信号和功能时钟信号进行电路的功能速度测试的扫描链。该扫描链包括至少一个与该电路电通信的扫描单元。该至少一个扫描单元包括响应于该测试时钟信号并且配置用于锁存作为该测试时钟信号的函数的第一扫描测试值的第一扫描寄存器。第二扫描寄存器与该第一扫描寄存器串联。该第二扫描寄存器响应于该测试时钟信号和该功能时钟信号，并且配置用于(i)锁存作为该测试时钟信号的函数的第二扫描测试值，以及(ii)响应于该功能时钟信号翻转(flip-flop)该第二扫描测试值。
另一方面，本发明涉及具有功能速度的高速(at-speed)测试电路的方法。该方法包括以比功能速度低的速度将测试值的测试组级联(cascade)到包括多个扫描单元的扫描链。选择所述测试组来执行电路的跃变延迟测试。在所述扫描链被加载以所述测试组之后，使所述多个扫描单元的每一个以该功能速度驱动跃变延迟测试数据信号进入该电路。该跃变延迟测试数据信号包含对应于其中一个所述测试值的翻转功能。
附图说明
为示意本发明的目的，附图示出了目前优先的本发明的形式。然而，应理解的是本发明并不局限于附图中所示出的精确装置和工具，其中：
图1是包括边界扫描电路的集成电路(IC)芯片的高级原理图；
图2是适用于与图1的边界扫描电路一同使用的现有技术扫描单元的原理图；
图3是适用于与图1的边界扫描电路一同使用的本发明的扫描单元的原理图；以及
图4是适用于与图1的边界扫描电路一同使用的本发明的可选扫描单元的原理图。
具体实施方式
图3示出了可被用在扫描电路中的本发明的扫描单元100，如图1的边界扫描电路结构18。图3的扫描单元100是独特的，因为其允许功能电路(例如图1的核心逻辑14，位于例如IC芯片10的同一集成电路(IC)芯片之上)以该电路的正常操作功能速度作为扫描单元被跃变延迟测试(transition delay test)。也就是说，扫描单元100配置用于以该电路被设计为在正常操作条件之下运行的速度(即“功能速度”)，为功能电路提供包括一个或多个“翻转”跃变(例如，1→0，0→1，1→0→1，0→1→0等)的跃变延迟测试数据，以便测试该电路的高速完整性。这个功能速度通常比50MHz至125MHz的典型扫描速度快得多，并且可能在千兆赫的范围内。
扫描单元100可包括第一多路复用器(MUX)102、第一扫描寄存器(例如，触发器或锁存器)104、第二扫描寄存器(例如，触发器或锁存器)108和第二MUX 112。第一多路复用器102可以具有(“扫描输入”输入116和“信号输入”输入144)作为其可选择的输入，并且响应于“移位/加载”选择器信号106。依赖于扫描单元100在扫描链内的位置，“扫描输入”输入116可被连接到测试访问端口(TAP)(未示出，但类似于图1的TAP 22)或者另一个类似的扫描单元的扫描链路径输出(例如，扫描链路径输出124A或124B中任一个)。第一扫描寄存器104响应于多路复用器102的输出122以及“测试时钟”信号120。测试时钟信号120可以由以低于功能速度的速度振荡的适当测试时钟电路(未示出)生成。例如，如果讨论中的功能电路的功能速度在1GHz级别，则测试时钟信号120的速度可能在几十MHz级别。当然，如本领域的技术人员将很容易理解的，这些速度是简单的示意而决不是限制。
第二扫描寄存器108可分别响应于第一扫描寄存器104的输出128和从或门136输出的时钟信号132，所述或门136具有测试时钟信号120作为其一个输入和功能时钟信号140作为其另一输入。功能时钟信号140可以由以讨论中的功能块的功能速度振荡的适当功能时钟电路(未示出)生成。功能时钟电路的速度将典型地在1GHz或更高的级别。MUX 112可具有连接到信号接点或管脚(未示出)的“信号输入”输入144和第二扫描寄存器108的输出148作为其输入，并且可响应于测试信号152。例如，当测试信号152为低时，由此指示正常、或非测试模式，MUX 112输出“信号输入”输入144上的信号。相应地，当测试信号152为高时，由此指示测试模式，MUX 112将输出第二扫描寄存器108的输出148。当第二扫描寄存器108由功能时钟信号140给予时钟并且测试信号152为高时，指示测试模式，如果在扫描期间，不同于加载入第二扫描寄存器(108)和MUX 112的值被加载入第一扫描寄存器140，则具有跃变的测试数据信号154将由第二扫描寄存器输出。由于由功能时钟信号140的跃变引起的至少一个翻转跃变，测试数据信号154可被认为是功能速度跃变延迟测试信号。
依赖于多个扫描单元100如何链接到一起以形成扫描链，例如图1的扫描链26，通常有两条扫描链路径156A-B来将测试值级联到扫描链中。如果扫描单元100的扫描链路径输出124A被连接到下游类似的扫描单元的“扫描输入”输入(116)，则测试值的级联将沿基本上仅通过第一扫描寄存器104而旁路第二扫描寄存器108级联测试值的扫描链路径156A进行。作为选择，如果扫描链路径输出124B被连接到下游类似的扫描单元的“扫描输入”输入(116)，则测试值的级联将沿通过第一和第二扫描寄存器104、108级联测试值的扫描链路径156B进行。如本领域的技术人员将理解的，扫描链路径156B在以所期望的测试值加载第一和第二扫描寄存器104、108时具有更大的灵活性。在将测试值级联到扫描链中期间，功能时钟被禁止，从而输入到第二扫描寄存器108的时钟信号132是同样输入到第一扫描寄存器104的低速测试时钟信号120。
尽管未示出，但应注意的是扫描单元100无需包括第一扫描寄存器104上游的第一MUX 102。当被提供时，MUX 102考虑通过“信号输入”输入144经由外部管脚(未示出)或者通过“扫描输入”输入116经由扫描链加载扫描单元100。本领域的技术人员将很容易理解如何修改图3的扫描单元100以排除MUX 102。
图4示意了本发明的另一个扫描单元200。扫描单元200通常适用于经由例如IC芯片10的输出管脚204(图1)的IC芯片的输出管脚以功能速度为另一个芯片(未示出)提供测试数据。这允许扫描单元200被用于利用扫描技术以完全功能速度验证片间电路(例如连接)的完整性。类似于图3的扫描单元100，图4的扫描单元200包括第一和第二扫描寄存器(触发器或锁存器)208、212以及MUX 216。然而，不是MUX 216具有对应于图3的“信号输入”输入144的“信号输入”输入，图4的MUX 216的其中一个输入是第一扫描寄存器208的输出220而另一输入是第二扫描寄存器212的输出224。扫描单元200的其它方面可能与图3的扫描单元100一致。即，第一扫描寄存器208可响应于“扫描输入”输入228和测试时钟信号232。依赖于扫描单元200在扫描链内的位置，“扫描输入”输入228可以被连接到测试访问端口(TAP)(未示出，但类似于图1的TAP 22)或者另一个类似的扫描单元的扫描链路径输出(例如，扫描链路径输出236A或236B中任一个)。测试时钟信号232可由以低于功能速度的速度振荡的适当测试时钟电路(未示出)生成。例如，如果讨论中的功能电路的功能速度在1GHz级别，则测试时钟信号232的速度可能在几十MHz级别。当然，如本领域的技术人员将很容易理解的，这些速度是简单的示意而决不是限制。
第二扫描寄存器212可响应于第一扫描寄存器208的输出220以及从或门244输出的时钟信号240，所述或门244具有测试时钟信号232作为其一个输入以及功能时钟信号248作为其另一输入。功能时钟信号248可以由以讨论中的功能块的功能速度振荡的适当功能时钟电路(未示出)生成。功能时钟电路的速度将典型地在1GHz或更高的级别。MUX 216可响应于测试信号252。例如，当测试信号252为低时，由此指示正常、或非测试模式，MUX 216将输出出现在第一扫描寄存器208的输出220上的信号。相应地，当测试信号252为高时，由此指示测试模式，MUX 216将输出出现在第二扫描寄存器212的输出224上的信号。当第二扫描寄存器212由功能时钟信号248给予时钟并且测试信号252为高时，指示测试模式，如果在扫描期间，不同于加载入第二扫描寄存器212和MUX 216的值被加载入第一扫描寄存器208，则具有跃变的测试数据信号254将由第二扫描寄存器输出。由于该至少一个翻转跃变，测试数据信号254可被认为是功能速度跃变延迟测试信号。
依赖于多个扫描单元200如何链接到一起以形成扫描链，例如图1的扫描链26，通常有两条扫描链路径256A-B来将测试值级联到扫描链内。如果扫描单元200的扫描链路径输出236A被连接到下游类似的扫描单元的“扫描输入”输入(228)，则测试值的级联将沿基本上仅通过第一扫描寄存器208而旁路第二扫描寄存器212级联测试值的扫描链路径256A进行。作为选择，如果扫描链路径输出236B被连接到下游类似的扫描单元的“扫描输入”输入(228)，则测试值的级联将沿通过第一和第二扫描寄存器208、212级联测试值的扫描链路径256B进行。如本领域的技术人员将理解的，扫描链路径256B在以所期望的测试值加载第一和第二扫描寄存器208、212时具有更大的灵活性。在将测试值级联到扫描链中期间，功能时钟被禁止，从而输入到第二扫描寄存器212内的时钟信号240是同样输入到第一扫描寄存器208内的低速测试时钟信号232。
尽管已经根据本发明的示例性实施例描述和说明了本发明，本领域的技术人员应理解的是可在其中或对其作前述和各种其它的修改、删节和添加而不偏离本发明的精神和范围。

Claims (20)

1.一种使得能够利用测试时钟信号和功能时钟信号进行电路的功能速度测试的扫描链，包括：
与所述电路电通信的至少一个扫描单元，所述至少一个扫描单元包括：
(a)响应于所述测试时钟信号、并且配置用于锁存作为所述测试时钟信号的函数的第一扫描测试值的第一扫描寄存器；和
(b)与所述第一扫描寄存器串联的第二扫描寄存器，所述第二扫描寄存器响应于所述测试时钟信号和所述功能时钟信号，并且配置用于(i)锁存作为所述测试时钟信号的函数的第二扫描测试值，以及(ii)响应于所述功能时钟信号翻转所述第二扫描测试值。
2.根据权利要求1的扫描链，其中所述第一扫描寄存器具有第一输出，所述第二扫描寄存器具有第二输出，并且所述至少一个扫描单元进一步包括在操作上配置用于在所述第一输出和所述第二输出之间进行选择的多路复用器，所述多路复用器具有电连接到所述电路的第三输出。
3.根据权利要求2的扫描链，其中所述至少一个扫描单元具有延伸通过所述第一扫描寄存器、旁路所述第二扫描寄存器的扫描链路径。
4.根据权利要求2的扫描链，其中所述至少一个扫描单元具有延伸通过所述第一扫描寄存器和所述第二扫描寄存器的每一个的扫描链路径。
5.根据权利要求1的扫描链，其中所述至少一个扫描单元具有旁路所述第一扫描寄存器和所述第二扫描寄存器的输入，并且所述第二寄存器具有第一输出，所述至少一个扫描单元进一步包括在操作上配置用于在所述输入和所述第一输出之间进行选择的多路复用器，所述多路复用器具有电连接到所述电路的第二输出。
6.根据权利要求1的扫描链，其中所述电路是功能电路，并且所述至少一个扫描单元将翻转所述第二扫描测试值得到的跃变延迟测试信号输出到所述电路。
7.根据权利要求1的扫描链，其中所述电路是片间连接电路并且所述至少一个扫描单元将翻转所述第二扫描测试值得到的跃变延迟测试信号输出到所述电路。
8.根据权利要求1的扫描链，其中所述至少一个扫描单元具有延伸通过所述第一扫描寄存器、旁路所述第二扫描寄存器的扫描链路径。
9.根据权利要求1的扫描链，其中所述至少一个扫描单元具有延伸通过所述第一扫描寄存器和所述第二扫描寄存器的每一个的扫描链路径。
10.根据权利要求1的扫描链，进一步包括多个附加扫描单元，每个附加扫描单元基本上与所述至少一个扫描单元相同，所述多个扫描单元和所述至少一个扫描单元形成边界扫描链的至少一部分。
11.一种集成电路芯片，包括：
包括以级联结构相互链接的多个扫描单元的扫描链，所述多个扫描单元中的每个响应于测试时钟信号和功能时钟信号，并且包括：
(a)响应于测试时钟信号、并且配置用于锁存作为所述测试时钟信号的函数的第一边界扫描值的第一扫描寄存器；和
(b)与所述第一扫描寄存器串联的第二扫描寄存器，所述第二扫描寄存器响应于所述测试时钟信号和所述功能时钟信号，并且配置用于(i)锁存作为所述测试时钟信号的函数的第二扫描值，以及(ii)响应于所述功能时钟信号翻转所述第二扫描值。
12.根据权利要求11的集成电路芯片，其中所述第一扫描寄存器具有第一输出，所述第二扫描寄存器具有第二输出，并且所述至少一个扫描单元进一步包括在操作上配置用于在所述第一输出和第二输出之间进行选择的多路复用器。
13.根据权利要求11的集成电路芯片，其中所述至少一个扫描单元具有旁路所述第一扫描寄存器和所述第二扫描寄存器的输入，并且所述第二扫描寄存器具有输出，所述至少一个扫描单元进一步包括在操作上配置用于在所述输入和所述输出之间进行选择的多路复用器。
14.根据权利要求11的集成电路芯片，其中所述至少一个扫描单元具有延伸通过所述第一扫描寄存器、旁路所述第二扫描寄存器的扫描链路径。
15.根据权利要求11的集成电路芯片，其中所述至少一个扫描单元具有延伸通过所述第一扫描寄存器和所述第二扫描寄存器的每一个的扫描链路径。
16.一种实现具有功能速度的高速测试电路的方法，包括：
(a)以比所述功能速度低的速度将测试值的测试组级联到包括多个扫描单元的扫描链中，所述测试组被选择用于执行所述电路的跃变延迟测试；以及
(b)在所述扫描链被加载以所述测试组之后，使所述多个扫描单元的每一个以所述功能速度将跃变延迟测试数据信号驱动到所述电路中，所述跃变延迟测试数据信号包含对应一个所述测试值的翻转功能。
17.根据权利要求16的方法，其中所述多个扫描单元的每一个包括第一扫描寄存器和第二扫描寄存器，每个寄存器包含所述测试值中的对应测试值，步骤(b)包括用功能时钟来对所述第二扫描寄存器给予时钟。
18.根据权利要求16的方法，其中所述多个扫描单元的每一个包括第一扫描寄存器和第二扫描寄存器，步骤(a)包括将所述测试组级联到所述扫描链中，从而级联绕过所述第二扫描寄存器，以便旁路所述第二扫描寄存器。
19.根据权利要求16的方法，其中所述多个扫描单元的每一个包括第一扫描寄存器和第二扫描寄存器，步骤(a)包括将所述测试组级联到所述扫描链中，从而级联通过所述第二扫描寄存器。
20.根据权利要求16的方法，其中所述多个扫描单元的每一个包括具有第一输出的第一扫描寄存器以及具有第二输出的第二扫描寄存器，步骤(b)包括在所述第一和第二输出之间进行选择。
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