JP6268461B2 - 半導体装置、物理量センサー、電子機器及び移動体 - Google Patents

Description

本発明は、半導体装置、物理量センサー、電子機器及び移動体に関する。

現在、様々なシステムや電子機器において、加速度を検出する加速度センサーや角速度を検出するジャイロセンサー等、種々の物理量を検出可能な物理量センサーが広く利用されている。近年、各種の物理量センサーが、自動車に搭載されるようになる等、極めて高い信頼性が要求されるようになってきている。高い信頼性を確保するためには、センサー素子の出力信号を処理する半導体装置（ＩＣ）の故障（不良）を、検査工程で１００％に近い確率で検出することが求められる。半導体装置（ＩＣ）に含まれるデジタル回路の配線故障（不良）を効率よく検出する手法としては、デジタル回路に含まれるフリップフロップをスキャン化し、ＡＴＰＧ（Auto Test Pattern Generation）ツールを用いて生成したテストパターンを、スキャン化されたフリップフロップ（スキャンチェーン）にシリアル入力した後、スキャンチェーンを解除してデジタル回路を通常動作させ、再度、スキャンチェーンを構成して通常動作でフリップフロップに取り込まれた信号を外部にシリアル出力し、期待値と比較することで故障の有無を判定するスキャンテストが広く知られている。スキャンテストでは９０％前後の故障検出率を達成することは容易だが、故障検出率を１００％にさらに近づけるためには工夫が必要となる。例えば、論理の変化が発生しているにもかかわらず検出できないすべてのノードに観測用のフリップフロップを挿入することで故障検出率を１００％に近づけることができる。しかしながら、この手法では、大量のフリップフロップの挿入により、大幅な回路規模の増加を招いてしまう。

これに対して、特許文献１では、テスト対象となる順序回路においてシフトレジスタを構成するためのフリップフロップに、スキャンテスト時に他の組み合わせ回路中の論理状態を取り込む手法が提案されている。この手法によれば、スキャンテスト時の観測用のフリップフロップとして、新たにフリップフロップを追加せずに、シフトレジスタを構成するためのフリップフロップを使用することで、回路規模の増大を抑えながら故障検出率を向上させることができる。

特開平１１−２７１４０１号公報

しかしながら、特許文献１の手法は、観測用のフリップフロップとして使用する対象がシフトレジスタを構成するフリップフロップに限られており、汎用性に欠けている。さらに、特許文献１の手法では、フリップフロップをスキャン回路シフトレジスタとして動作させるためのスキャン選択信号に加えて、テストに際して観測したい組合せ回路中の論理状態を取り込む、補足観測動作のためのスキャンモード信号を新たに設け、かつ、シフトレジスタを構成するフリップフロップとそれ以外のフリップフロップで、入力信号の選択論理をセレクターの制御信号を変える必要がある。そのため、スキャンテスト設計が複雑になり、設計ミスを誘発する原因となる。

本発明は、以上のような問題点に鑑みてなされたものであり、本発明のいくつかの態様によれば、汎用性が高くスキャンテスト設計が容易な手法を用いることにより、回路規模の増加を抑えながら故障検出率を向上させることを可能とする半導体装置、物理量センサ
ー、電子機器及び移動体を提供することができる。

本発明は前述の課題の少なくとも一部を解決するためになされたものであり、以下の態様または適用例として実現することが可能である。

［適用例１］
本適用例に係る半導体装置は、スキャンテストモードを有するデジタル回路を含み、前記デジタル回路は、前記スキャンテストモードの場合にスキャンチェーンの一部を構成する第１のフリップフロップと、前記第１のフリップフロップの入力側に設けられた第１のセレクターと、を有し、前記第１のセレクターは、前記スキャンテストモードでない場合は第１の信号を選択し、前記スキャンテストモードの場合は前記第１の信号と異なる第２の信号を選択可能である。

「スキャンチェーン」は、１つの入力端子から１つの出力端子に至る１つのスキャンチェーンであってもよいし、それぞれ別個の入力端子から別個の出力端子に至る複数のスキャンチェーンであってもよい。

「第１のフリップフロップの入力側に設けられた第１のセレクター」とは、第１のフリップフロップの入力端子の直前に設けられたセレクターであってもよいし、第１のフリップフロップの入力端子の前段に、論理回路を挟んで設けられたセレクターであってもよい。

「第２の信号を選択可能である」とは、第２の信号を常に選択する場合も、所定の条件が成立した場合のみ第２の信号を選択する場合も含む。

本適用例に係る半導体装置によれば、スキャンテストモードの時に、第１のセレクターが第２の信号を選択することにより、第２の信号（第２の信号が論理回路を伝搬した信号も含む）を第１のフリップフロップに保持することができる。そして、第１のフリップフロップは、スキャンチェーンの一部を構成するフリップフロップであるので、第１のフリップフロップの出力信号を外部から観測することができる。従って、外部から観測不可能又は観測困難な信号を第２の信号とし、あるいは、第１の信号が外部から設定不可能又は設定困難な信号である場合に外部から設定可能な信号を第２の信号とすることで、デジタル回路の故障検出率を向上させることができる。

また、本適用例に係る半導体装置によれば、通常動作モードで機能するフリップフロップを第１のフリップフロップとすることで、スキャンテストモード時の観測用に専用のフリップフロップを追加する必要がなく、フリップフロップよりもかなり回路面積の小さいセレクターを追加すればよいので、回路規模の増加を抑えることができる。

そして、この故障検出率を向上させる手法は、第１のフリップフロップとしてスキャンチェーンを構成する任意のフリップフロップを選択することができるため、汎用性が高く、また、第１のセレクターが複数ある場合にその制御信号を共通化できるのでテスト設計を容易化することができる。

［適用例２］
上記適用例に係る半導体装置において、前記デジタル回路は、前記スキャンテストモードの場合に前記スキャンチェーンの一部を構成する第２のフリップフロップを含み、前記第２の信号は、前記第２のフリップフロップの出力信号であり、前記第１のセレクターの出力から前記第１のフリップフロップの入力に至る信号経路に少なくとも１つの論理素子
が設けられていてもよい。

本適用例に係る半導体装置によれば、第２のフリップフロップは、スキャンチェーンの一部を構成するフリップフロップであるので、第２のフリップフロップに外部から任意の信号を設定することができる。従って、第１の信号が外部から設定不可能又は設定困難な信号であっても、第２のフリップフロップの出力信号を第２の信号とすることで、第１のセレクターの出力から第１のフリップフロップの入力に至る信号経路上の論理素子の故障検出を行うことができるので、デジタル回路の故障検出率を向上させることができる。

［適用例３］
上記適用例に係る半導体装置は、前記デジタル回路とのインターフェースを有するアナログ回路を含み、前記第２の信号は、前記デジタル回路から前記アナログ回路への出力信号であってもよい。

本適用例に係る半導体装置によれば、デジタル回路からアナログ回路への出力信号が外部から観測可能であるので、当該出力信号を生成する論理回路（組み合わせ回路）の故障を検出することができる。あるいは、アナログ回路への出力信号を生成するフリップフロップをスキャンテストモード時に設定用のフリップフロップとして有効利用することができる。従って、デジタル回路の故障検出率を向上させることができる。

［適用例４］
上記適用例に係る半導体装置において、前記第２の信号は、前記スキャンテストモードの場合に出力信号の論理レベルが固定される論理素子の入力信号であってもよい。

本適用例に係る半導体装置によれば、スキャンテストモードの時に論理レベルが固定される直前の信号を外部から観測可能であるので、当該論理レベルが固定される直前の信号を生成する論理回路（組み合わせ回路）の故障を検出することができる。従って、デジタル回路の故障検出率を向上させることができる。

［適用例５］
上記適用例に係る半導体装置は、前記デジタル回路とのインターフェースを有するアナログ回路を含み、前記第１の信号は、前記アナログ回路から前記デジタル回路への入力信号であってもよい。

本適用例に係る半導体装置によれば、アナログ回路からデジタル回路への入力信号が入力される論理回路（組み合わせ回路）の故障を検出することができる。あるいは、アナログ回路からデジタル回路への入力信号が直接入力されるフリップフロップをスキャンテストモード時に観測用のフリップフロップとして有効利用することができる。従って、デジタル回路の故障検出率を向上させることができる。

［適用例６］
上記適用例に係る半導体装置において、前記第１の信号は、前記スキャンテストモードの場合に論理レベルが固定される信号であってもよい。

本適用例に係る半導体装置によれば、スキャンテストモードの時に論理レベルが固定される信号の後段の回路への伝搬を第１のセレクターで止めて、第１の信号の代わりに第２の信号を入力することにより、当該後段の回路の故障を検出することができる。従って、デジタル回路の故障検出率を向上させることができる。

［適用例７］
上記適用例に係る半導体装置において、前記第１のセレクターは、前記スキャンテストモードの場合に常に前記第２の信号を選択するようにしてもよい。

本適用例に係る半導体装置によれば、スキャンテストモードの設定信号を第１のセレクターの制御信号とすることができるので、スキャンテスト設計を容易にすることができる。

［適用例８］
上記適用例に係る半導体装置において、前記デジタル回路は、前記スキャンテストモードの場合に前記スキャンチェーンの一部を構成する第３のフリップフロップを有し、前記第１のセレクターは、前記スキャンテストモードの場合に、前記第３のフリップフロップの出力信号に応じて、前記第１の信号又は前記第２の信号を選択するようにしてもよい。

第３のフリップフロップは、スキャンチェーンの一部を構成するフリップフロップであるので、第３のフリップフロップに外部から任意の信号を設定することができる。従って、スキャンテストモードの時に、第１のセレクターは、第２の信号だけでなく第１の信号も選択可能であるので、第２の信号を生成する論理回路（組み合わせ回路）の故障検出だけでなく、第１の信号を生成する論理回路（組み合わせ回路）の故障検出も可能である。従って、第１の信号を生成する論理回路（組み合わせ回路）が存在する場合でも、第１のセレクターを設けることによる故障検出率の低下を回避することができる。

［適用例９］
上記適用例に係る半導体装置において、前記第２の信号は、前記スキャンテストモードでない場合に機能しない多入力論理回路の出力信号であってもよい。

本適用例に係る半導体装置によれば、外部から観測不可能又は観測困難な信号が多数存在し、かつ、第１のフリップフロップに使用可能なフリップフロップの数が少ないような場合でも、外部から観測不可能又は観測困難な複数の信号を多入力論理回路に入力し、当該多入力論理回路の出力信号を第２の信号とすることで、当該複数の信号の各々の論理レベルの変化が多入力論理回路の出力に伝搬し、第１のフリップフロックを介して外部から観測可能になる。

多入力論理回路は、例えば、ＥＸＯＲ（Exclusive-OR：排他的論理和）回路であってもよい。ＥＸＯＲ回路は奇数個の入力信号が変化した時に出力信号が変化するため、入力信号が出力信号に伝搬しやすい。従って、外部から観測不可能又は観測困難な複数の信号をＥＸＯＲ回路に入力することでＡＮＤ回路やＯＲ回路等を用いた場合と比較して可観測性が向上し、テストパターンを短くできる可能性がある。

［適用例１０］
上記適用例に係る半導体装置において、前記多入力論理回路の入力信号の少なくとも一部は、前記デジタル回路から前記アナログ回路への出力信号、又は、前記スキャンテストモードの場合に出力信号の論理レベルが固定される論理素子の入力信号であってもよい。

［適用例１１］
本適用例に係る物理量センサーは、物理量を検出するセンサー素子と、前記センサー素子の検出信号に基づいて前記物理量に応じた信号を生成する、上記のいずれかの半導体装置と、を含む。

本適用例に係る物理量センサーは、例えば、加速度センサー、ジャイロセンサー（角速度センサー）、速度センサー等の慣性センサーであってもよいし、重力に基づいて傾斜角
を計測する傾斜計であってもよい。

［適用例１２］
本適用例に係る電子機器は、上記のいずれかの半導体装置を含む。

［適用例１３］
本適用例に係る移動体は、上記のいずれかの半導体装置を含む。

第１実施形態の半導体装置の構成例を示す図。 通常動作モード時の信号伝搬経路の説明図。 スキャンテストモード時にスキャンイネーブル信号がハイレベルの時の信号伝搬経路の説明図。 スキャンテストモード時にスキャンイネーブル信号がローレベルの時の信号伝搬経路の説明図。 スキャンテスト時のテストパターンの概要を示す図。 第２実施形態の半導体装置の構成例を示す図。 本実施形態の物理量センサーの機能ブロック図。 本実施形態の電子機器の機能ブロック図。 本実施形態の電子機器の外観の一例を示す図。 本実施形態の移動体の一例を示す図。

以下、本発明の好適な実施形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。

１．半導体装置
１−１．第１実施形態
［回路構成］
図１は、第１実施形態の半導体装置の構成例を示す図である。図１に示すように、第１実施形態の半導体装置１は、デジタル回路２とアナログ回路３を含んで構成されている。ただし、本実施形態の半導体装置１は、アナログ回路３を含んでいなくてもよい。

デジタル回路２には、入力端子Ｔ１１〜Ｔ１７と出力端子Ｔ２１〜Ｔ２４が設けられている。

入力端子Ｔ１１，Ｔ１２，Ｔ１３には、アナログ回路３が出力するデジタル信号（例えば、Ａ／Ｄ変換器の出力信号）が入力される。入力端子Ｔ１４，Ｔ１５，Ｔ１６，Ｔ１７は、半導体装置１の外部入力端子Ｔ１，Ｔ２，Ｔ３，Ｔ４とそれぞれ電気的に接続されており、入力端子Ｔ１４，Ｔ１５，Ｔ１６，Ｔ１７には、それぞれ外部入力端子Ｔ１，Ｔ２，Ｔ３，Ｔ４を介して半導体装置１の外部から入力されたデジタル信号が入力される。

出力端子Ｔ２１，Ｔ２２，Ｔ２３から出力されるデジタル信号は、例えば制御信号あるいは設定信号としてアナログ回路３に入力される。出力端子Ｔ２４は、半導体装置１の外部出力端子Ｔ５と電気的に接続されており、出力端子Ｔ２４から出力されるデジタル信号は、外部入力端子Ｔ５を介して半導体装置１の外部に出力される。

デジタル回路２は、フリップフロップ１０〜１８、セレクター２０〜２４、論理回路３０〜３７、ＡＮＤ素子４０，４１及びＯＲ素子４２を含む。

フリップフロップ（以下、「ＦＦ」という）１０〜１８は、データ入力端子（Ｄ端子）、クロック入力端子、スキャンデータ入力端子（ＳＤ端子）、スキャンイネーブル入力端子（ＳＥ端子）、リセット端子（Ｒ端子）及びデータ出力端子（Ｑ端子）を備えている。ただし、ＦＦ１０〜１８はこれ以外の端子、例えば反転データ出力端子（ＱＮ）等を備えていてもよい。

ＦＦ１０〜１８は、クロック端子に入力されるクロック信号ＣＫの立ち上がりエッジで、ＳＥ端子に入力されるスキャンイネーブル信号ＳＥがローレベルの時はＤ端子に入力される信号を保持してＱ端子から出力し、スキャンイネーブル信号ＳＥがハイレベルの時はＳＤ端子に入力される信号を保持してＱ端子から出力する。また、ＦＦ１０〜１８は、Ｒ端子に入力されるスキャンリセット信号ＳＲがハイレベルの時に非同期リセットがかかり、Ｑ端子から出力される信号がローレベルになる。

セレクター２０〜２４は、第１入力端子（０）、第２入力端子（１）、制御端子及び出力端子を備えており、制御端子から入力される制御信号がローレベルであれば第１入力端子から入力される信号を選択して出力端子から出力し、当該制御信号がハイレベルであれば第２入力端子から入力される信号を選択して出力端子から出力する。

デジタル回路２は、外部入力端子Ｔ２から入力端子Ｔ１５を介して入力されるスキャンテスト信号ＳＴがハイレベルの時はスキャンテストモードに設定され、スキャンテスト信号ＳＴがローレベルの時はスキャンテストモード以外のモード（通常動作モード等）に設定される。

［通常動作モード時の信号伝搬経路］
図２は、通常動作モード時の信号伝搬経路について説明するための図である。図２において、通常動作モード時の信号伝搬経路は太線で示されている。

図２に示すように、入力端子Ｔ１１を介してアナログ回路３からデジタル回路２に入力された信号は、セレクター２０を伝搬してＦＦ１０のＤ端子に入力され、クロック信号ＣＫの立ち上がりエッジでＦＦ１０に保持される。

ＦＦ１０の出力信号は、論理回路３０に入力され、１又は複数の論理素子を介して論理回路３０の出力に伝搬する。論理回路３０の出力信号は、ＦＦ１１のＤ端子に入力され、クロック信号ＣＫの立ち上がりエッジでＦＦ１１に保持される。

ＦＦ１１の出力信号は、論理回路３１に入力され、１又は複数の論理素子を介して論理回路３１の出力に伝搬する。論理回路３１の出力信号は、出力端子Ｔ２１を介してアナログ回路３に出力される。

入力端子Ｔ１２を介してアナログ回路３からデジタル回路２に入力された信号は、セレクター２１を伝搬して論理回路３２に入力される。論理回路３２に入力された信号は、１又は複数の論理素子を介して論理回路３２の出力に伝搬する。論理回路３２の出力信号は、ＦＦ１２のＤ端子に入力され、クロック信号ＣＫの立ち上がりエッジでＦＦ１２に保持される。

ＦＦ１２の出力信号は、論理回路３３に入力され、１又は複数の論理素子を介して論理回路３３の出力に伝搬する。論理回路３３の出力信号は、ＦＦ１３のＤ端子に入力され、クロック信号ＣＫの立ち上がりエッジでＦＦ１３に保持される。ＦＦ１３の出力信号は、出力端子Ｔ２２を介してアナログ回路３に出力される。

入力端子Ｔ１３を介してアナログ回路３からデジタル回路２に入力された信号は、セレクター２２を伝搬してＦＦ１４のＤ端子に入力され、クロック信号ＣＫの立ち上がりエッジでＦＦ１４に保持される。

ＦＦ１４の出力信号は、論理回路３４に入力され、１又は複数の論理素子を介して論理回路３４の出力に伝搬する。論理回路３４の出力信号は、ＯＲ素子４２及びセレクター２３を伝搬して論理回路３５に入力され、１又は複数の論理素子を介して論理回路３５の出力に伝搬する。論理回路３５の出力信号は、ＦＦ１５のＤ端子に入力され、クロック信号ＣＫの立ち上がりエッジでＦＦ１５に保持される。ＦＦ１５の出力信号は、出力端子Ｔ２３を介してアナログ回路３に出力される。

入力端子Ｔ１４を介して外部入力端子Ｔ１からデジタル回路２に入力された信号は、ＦＦ１６のＤ端子に入力され、クロック信号ＣＫの立ち上がりエッジでＦＦ１６に保持される。

ＦＦ１６の出力信号は、論理回路３６に入力され、１又は複数の論理素子を介して論理回路３６の出力に伝搬する。論理回路３６の出力信号は、ＦＦ１７のＤ端子に入力され、クロック信号ＣＫの立ち上がりエッジでＦＦ１７に保持される。

ＦＦ１７の出力信号は、論理回路３７に入力され、１又は複数の論理素子を介して論理回路３７の出力に伝搬する。スキャンテスト信号ＳＴがローレベルなのでＡＮＤ素子４１の出力信号がローレベルに固定されるため、論理回路３７の出力信号は、セレクター２４を伝搬してＦＦ１８のＤ端子に入力され、クロック信号ＣＫの立ち上がりエッジでＦＦ１８に保持される。ＦＦ１８の出力信号は、出力端子Ｔ２４を介して外部出力端子Ｔ５から外部に出力される。

［スキャンテストモード時の信号伝搬経路］
スキャンテストモード時（スキャンテスト信号ＳＴがハイレベルの時）は、入力端子Ｔ１６を介して外部入力端子Ｔ３からデジタル回路２に入力された信号は、ＡＮＤ素子４０を伝搬し、スキャンイネーブル信号ＳＥとしてＦＦ１０〜１８のＳＥ端子に入力される。また、外部入力端子Ｔ４から入力端子Ｔ１７を介して入力された信号は、スキャンリセット信号ＳＲそしてＦＦ１０〜１８のＲ端子に入力される。

図３は、スキャンテストモード時にスキャンイネーブル信号がハイレベルの時の信号伝搬経路について説明するための図である。図３において、スキャンテストモード時にスキャンイネーブル信号がハイレベルの時の信号伝搬経路は太線で示されている。

入力端子Ｔ１４を介して外部入力端子Ｔ１からデジタル回路２に入力された信号は、ＦＦ１６のＳＤ端子に入力され、クロック信号ＣＫの立ち上がりエッジでＦＦ１６に保持される。

ＦＦ１６の出力信号は、ＦＦ１７のＳＤ端子に入力され、クロック信号ＣＫの立ち上がりエッジでＦＦ１７に保持される。ＦＦ１７の出力信号は、ＦＦ１４のＳＤ端子に入力され、クロック信号ＣＫの立ち上がりエッジでＦＦ１４に保持される。ＦＦ１４の出力信号は、ＦＦ１０のＳＤ端子に入力され、クロック信号ＣＫの立ち上がりエッジでＦＦ１０に保持される。ＦＦ１０の出力信号は、ＦＦ１２のＳＤ端子に入力され、クロック信号ＣＫの立ち上がりエッジでＦＦ１２に保持される。ＦＦ１２の出力信号は、ＦＦ１１のＳＤ端子に入力され、クロック信号ＣＫの立ち上がりエッジでＦＦ１１に保持される。ＦＦ１１の出力信号は、ＦＦ１３のＳＤ端子に入力され、クロック信号ＣＫの立ち上がりエッジで
ＦＦ１３に保持される。ＦＦ１３の出力信号は、ＦＦ１５のＳＤ端子に入力され、クロック信号ＣＫの立ち上がりエッジでＦＦ１５に保持される。ＦＦ１５の出力信号は、ＦＦ１８のＳＤ端子に入力され、クロック信号ＣＫの立ち上がりエッジでＦＦ１８に保持される。ＦＦ１８の出力信号は、出力端子Ｔ２４を介して外部出力端子Ｔ５から外部に出力される。

従って、スキャンテストモードでスキャンイネーブル信号ＳＥがハイレベルの時は、外部入力端子Ｔ１から入力されたスキャンイン信号ＳＩＮが、クロック信号ＣＫの９回の立ち上がりエッジで、ＦＦ１６→ＦＦ１７→ＦＦ１４→ＦＦ１０→ＦＦ１２→ＦＦ１１→ＦＦ１３→ＦＦ１５→ＦＦ１８の順に伝搬する。また、クロック信号ＣＫの８回の立ち上がりエッジで、ＦＦ１８→ＦＦ１５→ＦＦ１３→ＦＦ１１→ＦＦ１２→ＦＦ１０→ＦＦ１４→ＦＦ１７→ＦＦ１６の各出力信号がこの順にスキャンアウト信号ＳＯＵＴとして外部出力端子Ｔ５から外部に出力される。すなわち、スキャンイネーブル信号ＳＥがハイレベルの時は、ＦＦ１０〜１８に対して外部入力端子Ｔ１からローレベル又はハイレベルをそれぞれ独立に設定可能であるとともに、この設定と同時に、ＦＦ１０〜１８が保持する信号を外部出力端子Ｔ５から観測可能なスキャンチェーンが構成される。

図４は、スキャンテストモード時にスキャンイネーブル信号がローレベルの時の信号伝搬経路について説明するための図である。図４において、スキャンテストモード時にスキャンイネーブル信号がローレベルの時の信号伝搬経路は太線で示されている。

図４に示すように、ＦＦ１０のＤ端子入力には、セレクター２０を介して論理回路３１の出力信号が伝搬し、クロック信号ＣＫの立ち上がりエッジでＦＦ１０に保持される。

論理回路３２の入力には、セレクター２１を介してＦＦ１３の出力信号が伝搬し、１又は複数の論理素子を介して論理回路３２の出力に伝搬する。

ＦＦ１４のＤ端子入力には、セレクター２２を介して論理回路３４の出力信号が伝搬し、クロック信号ＣＫの立ち上がりエッジでＦＦ１４に保持される。

論理回路３５の入力には、セレクター２３を介してＦＦ１２の出力信号が伝搬し、１又は複数の論理素子を介して論理回路３５の出力に伝搬する。

ＦＦ１７の出力信号は、ＡＮＤ素子４１を伝搬し、セレクター２４の制御端子に入力される。

ＦＦ１４のＤ端子入力には、セレクター２４を介して、ＡＮＤ素子４１の出力信号がローレベルの時は論理回路３７の出力信号が伝搬し、ＡＮＤ素子４１の出力信号がハイレベルの時は論理回路３６に含まれる所定ノードの信号が伝搬する。

なお、スキャンテスト信号ＳＴがハイレベルなので、論理回路３４の出力信号は、ＯＲ素子４２を伝搬することができず、ＯＲ素子４２の出力信号はハイレベルに固定される。

スキャンテストモード時にスキャンイネーブル信号がローレベルの時のその他の信号伝搬経路は、図２に示した通常動作モード時の信号伝搬経路と同じであるため、その説明を省略する。

図５は、スキャンテスト時のテストパターンの概要を示す図である。図５に示すように、本実施形態では、スキャンテストを実施する時は、スキャンテスト信号ＳＴを常にハイレベルに設定する。

まず、クロック信号ＣＫ及びスキャンイネーブル信号ＳＥをともにローレベルに設定し、スキャンリセット信号ＳＲとしてハイレベルのパルスを入力する。これにより、スキャンチェーンを構成するすべてのフリップフロップＦＦ１０〜ＦＦ１８にリセットがかかり、スキャンアウト信号がローレベルになる。

次に、スキャンイネーブル信号ＳＥをハイレベルに設定し、９クロック分のクロック信号ＣＫを入力する。スキャンイネーブル信号ＳＥがハイレベルなので、スキャンチェーンが構成され、この９クロック分のクロック信号ＣＫに同期して、ＦＦ１８，ＦＦ１５，ＦＦ１３，ＦＦ１１，ＦＦ１２，ＦＦ１０，ＦＦ１４，ＦＦ１７，ＦＦ１６がそれぞれ出力するローレベルの信号が、この順にスキャンアウト信号ＳＯＵＴとして外部出力される。また、この９クロック分のクロック信号ＣＫに同期させて、スキャンイン信号ＳＩＮとしてハイレベル又はローレベルの信号ａ１〜ａ９を順番に入力する。従って、この９クロック分のクロック信号ＣＫの入力が終わった時点で、ＦＦ１８，ＦＦ１５，ＦＦ１３，ＦＦ１１，ＦＦ１２，ＦＦ１０，ＦＦ１４，ＦＦ１７，ＦＦ１６には、それぞれ、信号ａ１〜ａ９が保持されている。

次に、スキャンイネーブル信号ＳＥをローレベルに設定した後、クロック信号ＣＫを入力する。スキャンイネーブル信号ＳＥがローレベルなので、スキャンチェーンが解除され、ＦＦ１５，ＦＦ１３，ＦＦ１１，ＦＦ１２，ＦＦ１０，ＦＦ１４，ＦＦ１７，ＦＦ１６の各出力信号ａ２〜ａ９は、論理回路３０〜３７のいずれかを伝搬し、クロック信号ＣＫの立ち上がりエッジで後段のフリップフロップに保持される。これにより、ＦＦ１８の出力信号ｂ１がスキャンアウト信号ＳＯＵＴとして外部出力される。また、このクロック信号ＣＫの立ち上がりエッジで、信号ａ１０がＦＦ１６に保持される。

次に、再び、スキャンイネーブル信号ＳＥをハイレベルに設定し、８クロック分のクロック信号ＣＫを入力する。スキャンイネーブル信号ＳＥがハイレベルなので、スキャンチェーンが構成され、この８クロック分のクロック信号ＣＫに同期して、ＦＦ１５，ＦＦ１３，ＦＦ１１，ＦＦ１２，ＦＦ１０，ＦＦ１４，ＦＦ１７，ＦＦ１６の各出力信号ｂ２〜ｂ９が、この順にスキャンアウト信号ＳＯＵＴとして外部出力される。また、この８クロック分のクロック信号ＣＫに同期させて、スキャンイン信号ＳＩＮとしてハイレベル又はローレベルの信号ａ１１〜ａ１８を順番に入力する。従って、この８クロック分のクロック信号ＣＫの入力が終わった時点で、ＦＦ１８，ＦＦ１５，ＦＦ１３，ＦＦ１１，ＦＦ１２，ＦＦ１０，ＦＦ１４，ＦＦ１７，ＦＦ１６には、それぞれ、信号ａ１０〜ａ１８が保持されている。

次に、再び、スキャンイネーブル信号ＳＥをローレベルに設定した後、クロック信号ＣＫを入力する。スキャンイネーブル信号ＳＥがローレベルなので、スキャンチェーンが解除され、ＦＦ１５，ＦＦ１３，ＦＦ１１，ＦＦ１２，ＦＦ１０，ＦＦ１４，ＦＦ１７，ＦＦ１６の各出力信号ａ１１〜ａ１８は、論理回路３０〜３７のいずれかを伝搬し、クロック信号ＣＫの立ち上がりエッジで後段のフリップフロップに保持される。これにより、ＦＦ１８の出力信号ｂ１０がスキャンアウト信号ＳＯＵＴとして外部出力される。また、このクロック信号ＣＫの立ち上がりエッジで、信号ａ１９がＦＦ１６に保持される。

以降は、スキャンイン信号ＳＩＮの入力パターンを変更しながら、スキャンイネーブル信号ＳＥをハイレベルに設定して８クロック分のクロック信号ＣＫを入力した後、スキャンイネーブル信号ＳＥをローレベルに設定して１クロックだけクロック信号ＣＫを入力するパターンを繰り返す。そして、スキャンアウト信号ＳＯＵＴのパターンを、スキャンイン信号ＳＩＮの入力パターンに対して得られるべき出力パターンの期待値と比較し、１ビットでも期待値と一致しなければ、デジタル回路２に故障があると判定することができる
。

なお、本実施形態では、外部入力端子Ｔ２から入力されるスキャンテスト信号ＳＴのレベルに応じて、デジタル回路２を通常動作モード又はスキャンテストモードに設定可能な構成にしているが、例えば、デジタル回路２に、モード設定レジスターと外部から当該モード設定レジスターに値を設定するためのインターフェース回路を設け、モード設定レジスターに所望の値を設定することで通常動作モード又はスキャンテストモードに設定可能な構成にしてもよい。

［故障検出率の向上原理の説明］
本実施形態では、デジタル回路２の故障検出率を向上させるために、セレクター２０〜２４を設け、スキャンテストモード時にセレクター２０〜２４を伝搬する信号経路が通常動作モード時と異なるようにしている。以下、セレクター２０〜２４を設けたことにより故障検出率が向上する理由について、それぞれ詳細に説明する。

［セレクター２０を設けた理由］
通常動作モードにおいて、論理回路３１の出力信号は、フロップに保持されずに出力端子２１を介してアナログ回路３に出力され、半導体装置１の外部出力端子から出力されることもない。従って、何らかの回路上の対策をせずにスキャンテストを行えば、論理回路３１の出力信号を外部からモニターすることができず、論理回路３１の一部又は全部のノードの故障を検出することができない。そこで、本実施形態では、スキャンテスト信号ＳＴがローレベルの時（スキャンテストモードでない時）は入力端子Ｔ１１から入力される信号（第１の信号の一例）を選択し、スキャンテスト信号ＳＴがハイレベルの時（スキャンテストモードの時）は論理回路３１の出力信号（第２の信号の一例）を選択するセレクター２０（第１のセレクターの一例）をＦＦ１０（第１のフリップフロップの一例）の前に設けている。すなわち、スキャンテストモードにおいて、スキャンイネーブル信号ＳＥがローレベルの時は、論理回路３１の出力信号がクロック信号ＣＫの立ち上がりエッジでＦＦ１０に保持されるようにしている。ＦＦ１０はスキャンチェーンの一部を構成するので、スキャンテストにより、論理回路３１の出力信号を外部からモニターすることができ、論理回路３１の故障検出率が向上する。

［セレクター２１を設けた理由］
スキャンテストモードでは、デジタル回路２の各ノードの故障検出を目的とするため、アナログ回路３の動作は停止される。従って、アナログ回路３から入力端子Ｔ１２を介してデジタル回路２に入力される信号はローレベル又はハイレベルに固定されるため、何らかの回路上の対策をせずにスキャンテストを行えば、論理回路３２の故障検出率が低下する。そこで、本実施形態では、スキャンテスト信号ＳＴがローレベルの時（スキャンテストモードでない時）は入力端子Ｔ１２から入力される信号（第１の信号の一例）を選択し、スキャンテスト信号ＳＴがハイレベルの時（スキャンテストモードの時）はＦＦ１３（第２のフリップフロップの一例）の出力信号（第２の信号の一例）を選択するセレクター２１（第１のセレクターの一例）を論理回路３２の前に設けている。すなわち、スキャンテストモードにおいて、スキャンイネーブル信号ＳＥがローレベルの時は、入力端子Ｔ１２から入力される信号に代えて、ＦＦ１３の出力信号が論理回路３２に入力され、論理回路３２の出力信号がクロック信号ＣＫの立ち上がりエッジでＦＦ１２（第１のフリップフロップの一例）に保持されるようにしている。ＦＦ１２及びＦＦ１３はスキャンチェーンの一部を構成するので、スキャンテストにより、論理回路３２の入力信号を任意に設定できるとともに、論理回路３２の出力信号を外部からモニターすることができ、論理回路３２の故障検出率が向上する。

［セレクター２２を設けた理由］
ＯＲ素子４２には論理回路３４の出力信号とスキャンテスト信号ＳＴが入力されており、スキャンテストモードの時（スキャンテスト信号ＳＴがハイレベルの時）は、ＯＲ素子４２の出力信号がハイレベルに固定されてしまう。従って、何らかの回路上の対策をせずにスキャンテストを行えば、論理回路３４の出力信号（論理レベルが可変）を外部からモニターすることができず、論理回路３４の故障検出率が低下する。そこで、本実施形態では、スキャンテスト信号ＳＴがローレベルの時（スキャンテストモードでない時）は入力端子Ｔ１３から入力される信号（第１の信号の一例）を選択し、スキャンテスト信号ＳＴがハイレベルの時（スキャンテストモードの時）は論理回路３４の出力信号（第２の信号の一例）を選択するセレクター２２（第１のセレクターの一例）をＦＦ１４（第１のフリップフロップの一例）の前に設けている。すなわち、スキャンテストモードにおいて、スキャンイネーブル信号ＳＥがローレベルの時は、入力端子Ｔ１２から入力される信号に代えて、論理回路３４の出力信号がクロック信号ＣＫの立ち上がりエッジでＦＦ１４に保持されるようにしている。ＦＦ１４はスキャンチェーンの一部を構成するので、スキャンテストにより、論理回路３４の出力信号を外部からモニターすることができ、論理回路３４の故障検出率が向上する。

［セレクター２３を設けた理由］
また、通常動作モードの時はスキャンテスト信号ＳＴがローレベルなので、論理回路３４の出力信号がＯＲ素子４２を伝搬して論理回路３５に入力されるが、スキャンテストモードの時（スキャンテスト信号ＳＴがハイレベルの時）は、ＯＲ素子４２により論理回路３５の入力信号がハイレベルに固定されてしまう。従って、何らかの回路上の対策をせずにスキャンテストを行えば、論理回路３５の故障検出率が低下する。そこで、本実施形態では、スキャンテスト信号ＳＴがローレベルの時（スキャンテストモードでない時）はＯＲ素子４２の出力信号（第１の信号の一例）を選択し、スキャンテスト信号ＳＴがハイレベルの時（スキャンテストモードの時）はＦＦ１２（第２のフリップフロップの一例）の出力信号（第２の信号の一例）を選択するセレクター２３（第１のセレクターの一例）を論理回路３５の前に設けている。すなわち、スキャンテストモードにおいて、スキャンイネーブル信号ＳＥがローレベルの時は、ＯＲ素子４２の出力信号に代えて、ＦＦ１２の出力信号が論理回路３５に入力され、論理回路３５の出力信号がクロック信号ＣＫの立ち上がりエッジでＦＦ１５（第１のフリップフロップの一例）に保持されるようにしている。ＦＦ１２及びＦＦ１５はスキャンチェーンの一部を構成するので、スキャンテストにより、論理回路３５の入力信号を任意に設定できるとともに、論理回路３５の出力信号を外部からモニターすることができ、論理回路３５の故障検出率が向上する。

［セレクター２４を設けた理由］
スキャンテストモード時に、論理回路３６の一部のノードがハイレベル又はローレベルに固定されてしまう場合、何らかの回路上の対策をせずにスキャンテストを行えば、当該ノードの前段の回路部分の故障検出率が低下する。そこで、本実施形態では、ＡＮＤ素子４１の出力信号がローレベルの時（スキャンテストモードでない時）は論理回路３７の出力信号（第１の信号の一例）を選択し、ＡＮＤ素子４１の出力信号がハイレベルの時（スキャンテストモードの時）は論理回路３６の論理レベルが固定されるノードの直前の、論理レベルが可変の所定ノードの信号（第２の信号の一例）を選択するセレクター２２（第１のセレクターの一例）をＦＦ１８（第１のフリップフロップの一例）の前に設けている。スキャンテスト信号ＳＴがローレベルの時（スキャンテストモードでない時）は、ＡＮＤ素子４１の出力信号がローレベルであり、スキャンテスト信号ＳＴがハイレベルの時（スキャンテストモードの時）は、ＡＮＤ素子４１の出力にＦＦ１７（第３のフリップフロップの一例）の出力信号が伝搬する。すなわち、スキャンテストモードにおいて、スキャンイネーブル信号ＳＥがローレベルの時は、ＦＦ１７の出力信号の論理レベルに応じて、論理回路３７の出力信号と論理回路３６の所定ノードの信号のいずれかがクロック信号ＣＫの立ち上がりエッジでＦＦ１８に保持されるようにしている。ＦＦ１７はスキャンチェ
ーンの一部を構成するので、ＦＦ１７の出力信号、すなわち、スキャンテストモードでのセレクター２４の制御信号は、外部入力端子Ｔ１からハイレベル又はローレベルに自由に設定することができる。さらに、ＦＦ１８はスキャンチェーンの一部を構成するので、スキャンテストにより、論理回路３７の出力信号と論理回路３６の所定ノードの信号のいずれも外部からモニターすることができ、論理回路３６及び論理回路３７の故障検出率が向上する。なお、仮に、セレクター２０〜２３と同様に、セレクター２４の制御信号をスキャンテスト信号ＳＴに固定すると、セレクター２４はスキャンテストモード時に常に論理回路３６の所定ノードの信号を選択することになり、論理回路３７の故障検出ができないことになってしまうが、ＡＮＤ素子４１を伝搬したＦＦ１７の出力信号をセレクター２４の制御信号とすることで、論理回路３７の故障検出も可能にしている。

以上に説明したように、第１実施形態の半導体装置によれば、スキャンテストモード時に、セレクター２０，２２，２４がそれぞれ外部から観測不可能又は観測困難な信号を選択し、それぞれ、スキャンチェーンの一部を構成するＦＦ１０，ＦＦ１４，ＦＦ１８に保持することができるので、デジタル回路２の故障検出率を向上させることができる。

また、第１実施形態の半導体装置によれば、スキャンテストモード時に、セレクター２１がスキャンチェーンの一部を構成するＦＦ１３の出力信号を選択し、論理回路３２の出力信号を、スキャンチェーンの一部を構成するＦＦ１２に保持することができるので、デジタル回路２の故障検出率を向上させることができる。

また、第１実施形態の半導体装置によれば、スキャンテストモード時に、セレクター２３が、ハイレベルに固定されるＯＲ素子４２の出力信号に代えて、スキャンチェーンの一部を構成するＦＦ１２の出力信号を選択するので、論理回路３５の故障検出が可能となり、デジタル回路２の故障検出率を向上させることができる。

このように、第１実施形態の半導体装置によれば、スキャンテストモード時の観測用に専用のフリップフロップを追加する必要がなく、フリップフロップよりもかなり回路面積の小さいセレクター２０〜２４を追加すればよいので、回路規模の増加を抑えることができる。

そして、この故障検出率を向上させる手法は、スキャンチェーンを構成する任意のフリップフロップの入力側にセレクターを設けることができるため、汎用性が高く、また、セレクターの制御信号を共通化できるのでテスト設計を容易化することができる。

１−２．第２実施形態
第１実施形態では、例えば、デジタル回路２からアナログ回路３への出力信号がアナログ回路３からデジタル回路２への入力信号よりも多い場合、スキャンテストモード時に、当該出力信号の各々を、通常動作モード時に当該入力信号がそれぞれ入力されるフリップフロップの入力側に設けられたセレクターに別個に入力することができない。そこで、第２実施形態では、スキャンテストモード時にモニターしたい複数の信号が入力される多入力論理回路を設け、当該多入力論理回路の出力信号がセレクターに入力される。この多入力論理回路は、スキャンテストモード用に設けられたものであり、スキャンテストモードでない時（通常動作モード時）は機能しない（通常動作モード時のデジタル回路２の動作に寄与しない）。この多入力論理回路の入力信号は、例えば、デジタル回路３からアナログ回路２への出力信号や、スキャンテストモード時に、入力信号の論理レベルが可変であり、かつ、出力信号の論理レベルが固定される論理素子の当該入力信号等である。

図６は、第２実施形態の半導体装置の構成例を示す図である。図６において、図１と同じ構成要素には、同じ符号を付している。図６に示すように、第２実施形態の半導体装置
１では、デジタル回路２において、フリップフロップ１３のデータ出力端子（Ｑ端子）と出力端子Ｔ２２の間に論理回路３８が設けられ、フリップフロップ１５のデータ出力端子（Ｑ端子）と出力端子Ｔ２３の間に論理回路３９が設けられている点が、第１実施形態（図１）と異なる。さらに、第２実施形態の半導体装置１では、デジタル回路２は、論理回路３１の出力信号（出力端子Ｔ２１からアナログ回路３へ出力される信号）、論理回路３８の出力信号（出力端子Ｔ２２からアナログ回路３へ出力される信号）及び論理回路３９の出力信号（出力端子Ｔ２３からアナログ回路３へ出力される信号）が入力される３入力のＥＸＯＲ素子４３（ＥＸＯＲ回路）（多入力論理回路の一例）を含む。このＥＸＯＲ素子４３の出力信号は、セレクター２０の第２入力端子に入力される。セレクター２０は、通常動作モード時は、入力端子Ｔ１１を介してアナログ回路３からデジタル回路２に入力された信号を選択し、スキャンテストモード時は、ＥＸＯＲ素子４３の出力信号を選択する。従って、ＥＸＯＲ素子４３は、通常動作モード時は機能せず、スキャンモード時のみ機能する。なお、図６のその他の構成は、図１と同じなので、その説明を省略する。

以上に説明した第２実施形態の半導体装置によれば、外部から観測不可能又は観測困難な、論理回路３１，３８，３９の各出力信号をＥＸＯＲ素子４３に入力し、ＥＸＯＲ素子４３の出力信号をセレクター２０に入力することで、論理回路３１，３８，３９の各出力信号を、ＦＦ１０を介して外部から観測可能になる。従って、デジタル回路２からアナログ回路３への出力信号の数が、アナログ回路３からデジタル回路２への入力信号よりも多い場合でも、デジタル回路２の故障検出率を効率よく向上させることができる。

また、第２実施形態の半導体装置によれば、論理回路３１，３８，３９の各出力信号を観測するために、３つのセレクターを別個に設けた場合と比較して回路面積を削減することができる。

さらに、第２実施形態の半導体装置によれば、ＥＸＯＲ素子４３は奇数個の入力信号が変化した時に出力信号が変化するため、入力信号が出力信号に伝搬しやすい。従って、ＡＮＤ回路やＯＲ回路等を用いた場合と比較して、論理回路３１，３８，３９の各出力信号の可観測性が向上し、テストパターンを短くできる可能性がある。

その他、第２実施形態の半導体装置は第１実施形態の半導体装置と同様の効果を奏する。

２．物理量センサー
図７は、本実施形態の物理量センサーの機能ブロック図の一例である。図７に示すように、本実施形態の物理量センサー１００は、集積回路（ＩＣ）１１０及びセンサー素子１２０を含む。

図７では、センサー素子１２０は、２本のＴ型の駆動振動腕とともにその間に１本の検出振動腕を有するいわゆるダブルＴ型の水晶振動片に２つの駆動電極と２つの検出電極が形成された、振動式の圧電型の角速度検出素子である。

センサー素子１２０の２本の駆動振動腕は、駆動信号として交流電圧信号が与えられると、逆圧電効果によって、互いの先端が接近と離間を繰り返す屈曲振動（励振振動）をする。この２本の駆動振動腕の屈曲振動の振幅が等しければ、２本の駆動振動腕は検出振動腕に対して常に線対称な関係で屈曲振動をするので、検出振動腕は振動を起こさない。

この状態で、センサー素子１２０の励振振動面に垂直な軸を回転軸とする角速度が加わると、２本の駆動振動腕は、屈曲振動の方向と回転軸の両方に垂直な方向にコリオリの力を得る。その結果、２本の駆動振動腕の屈曲振動の対称性が崩れ、検出振動腕は、バラン
スを保つように屈曲振動をする。このコリオリ力に伴う検出振動腕の屈曲振動と駆動振動腕の屈曲振動（励振振動）とは位相が９０°ずれている。そして、圧電効果によってこれらの屈曲振動に基づく逆位相（位相が１８０°異なる）の交流電荷が２つの検出電極に発生する。この交流電荷は、コリオリ力の大きさ（言い換えれば、センサー素子１２０に加わる角速度の大きさ）に応じて変化する。

なお、センサー素子１２０の振動片は、ダブルＴ型でなくてもよく、例えば、音叉型やくし歯型であってもよいし、三角柱、四角柱、円柱状等の形状の音片型であってもよい。また、センサー素子４の振動片の材料としては、水晶（ＳｉＯ_２）の代わりに、例えば、タンタル酸リチウム（ＬｉＴａＯ_３）、ニオブ酸リチウム（ＬｉＮｂＯ_３）等の圧電単結晶やジルコン酸チタン酸鉛（ＰＺＴ）等の圧電セラミックスなどの圧電性材料を用いてもよいし、シリコン半導体を用いてもよい。また、例えば、シリコン半導体の表面の一部に、駆動電極に挟まれた酸化亜鉛（ＺｎＯ）、窒化アルミニウム（ＡｌＮ）等の圧電薄膜を配置した構造であってもよい。

また、センサー素子１２０は、圧電型のセンサー素子に限らず、動電型、静電容量型、渦電流型、光学型、ひずみゲージ型等の振動式のセンサー素子であってもよい。あるいは、センサー素子１２０の方式は、振動式に限らず、例えば、光学式、回転式、流体式であってもよい。また、センサー素子１２０が検出する物理量は、角速度に限らず、角加速度、加速度、速度、力などであってもよい。

図７に示すように、本実施形態では、センサー素子１２０の２つの駆動電極は、それぞれ集積回路（ＩＣ）１１０のＤＳ端子とＤＧ端子に接続されている。また、センサー素子１２０の２つの検出電極は、それぞれ集積回路（ＩＣ）１１０のＳ１端子とＳ２端子に接続されている。

集積回路（ＩＣ）１１０は、駆動回路１１１、検出回路１１２、温度センサー１１３、電源電圧センサー１１４、基準電圧回路１１５、シリアルインターフェース回路１１６、不揮発性メモリー１１７、切替制御回路１１８、端子機能切替回路１１９を含んで構成されている。なお、本実施形態の集積回路（ＩＣ）１１０は、図７に示した要素の一部を省略又は変更し、あるいは他の要素を追加した構成としてもよい。

基準電圧回路１１５は、ＶＤＤ端子より供給される電源電圧から基準電位（アナロググランド電圧）などの定電圧や定電流を生成し、駆動回路１１１、検出回路１１２、温度センサー１１３に供給する。

駆動回路１１１は、センサー素子１２０を励振振動させるための駆動信号を生成し、ＤＳ端子を介してセンサー素子１２０の一方の駆動電極に供給する。また、駆動回路１１１は、センサー素子１２０の励振振動により他方の駆動電極に発生する駆動電流（水晶電流）がＤＧ端子を介して入力され、この駆動電流の振幅が一定に保持されるように駆動信号の振幅レベルをフィードバック制御する。また、駆動回路１１１は、駆動信号と位相が９０°ずれた信号を生成し、検出回路１１２に供給する。

検出回路１１２は、Ｓ１端子とＳ２端子を介して、センサー素子１２０の２つの検出電極の各々に発生する交流電荷（検出電流）がそれぞれ入力され、これらの交流電荷（検出電流）に含まれる角速度成分のみを検出し、角速度の大きさに応じた電圧レベルの信号（角速度信号）を生成する。本実施形態では、検出回路１１２はＳ１、Ｓ２端子より入力された検出電流を電圧に変換し、駆動回路１１１から供給される信号（駆動信号と位相が９０°ずれた信号）をサンプリングクロックとしてさらにＡ／Ｄ変換した後、デジタル処理により検出信号（角速度信号）を生成する。

温度センサー１１３は、電圧が温度変化に対してほぼ線形に変化する信号を生成し、この信号をＡ／Ｄ変換して出力する。温度センサー１１３は、例えば、バンドギャップリファレンス回路を利用して実現することができる。

電源電圧センサー１１４は、ＶＤＤ端子より供給される電源電圧値をＡ／Ｄ変換して出力する。

不揮発性メモリー１１７は、駆動回路１１１、検出回路１１２、温度センサー１１３に対する各種の調整データや補正データを保持している。不揮発性メモリー１１７は、例えば、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Silicon）型メモリーによって実現することができる。

検出回路１１２は、角速度信号の生成処理において、温度センサー１１３及び電源電圧センサー１１４からのデジタル出力信号と不揮発性メモリー１１７に記憶されている補正データを用いて、角速度信号の０点電源電圧補正、０点温度補正及び感度温度補正を行う。

検出回路１１２が生成した角速度信号（デジタル信号）は、シリアルインターフェース回路１１６に供給される。

端子機能切替回路１１９は、ＩＯ１，ＩＯ２，ＩＯ３，ＩＯ４の４端子の接続先を切り替える。例えば、端子機能切替回路１１９は切替制御回路１１８の制御のもと、駆動回路１１１、検出回路１１２、基準電圧回路１１５の出力信号や内部信号を選択し、ＩＯ１，ＩＯ２，ＩＯ３，ＩＯ４のいずれかから外部出力し、あるいは、ＩＯ１，ＩＯ２，ＩＯ３，ＩＯ４のいずれかから外部入力された信号を、駆動回路１１１、検出回路１１２、基準電圧回路１１５に供給することができる。

切替制御回路１１８は、シリアルインターフェース回路１１６から受け取った設定値に応じて、ＩＯ１，ＩＯ２，ＩＯ３，ＩＯ４の４端子の接続先の切り替えを制御する。

そして、例えば、検出回路１１２の一部、温度センサー１１３の一部、電源電圧センサー１１４の一部、シリアルインターフェース回路１１６、切替制御回路１１８、端子機能切替回路１１９の一部がデジタル回路であり、その他がアナログ回路である。

本実施形態では、ＳＣＡＮＴＥＳＴ端子から入力されるスキャンテスト信号がハイレベルの時にデジタル回路のスキャンテストモードに設定される。スキャンテストモード時は、例えば、ＳＣＬＫ端子からクロック信号が入力され、ＳＩ端子からスキャンイン信号が入力され、ＳＯ端子からスキャンアウト信号が出力される。

集積回路（ＩＣ）１１０として上述した本実施形態の半導体装置（ＩＣ）１を組み込むことにより、検査工程での故障検出率が向上し、より信頼性の高い物理量センサーを実現することができる。

上述した実施形態では、物理量として角速度を検出する物理用センサー１００を示したが、角速度に限らず、加速度、速度等の物理量を検出するためのセンサーであってもよい。そのような物理量センサーの検出回路は、アナログ回路として、センサー素子の検出電流から所望の物理量に応じた電圧レベルの信号（物理量信号）を生成する物理量信号生成回路と、生成された物理量信号をＡ／Ｄ変換するＡ／Ｄ変換器とを少なくとも含むことができる。更に、検出回路は、デジタル回路として、Ａ／Ｄ変換器により生成された物理量
信号のデジタル値に対するフィルタ処理や平均化処理等を行うデジタル処理回路を少なくとも含むことができる。

３．電子機器
図８は、本実施形態の電子機器の機能ブロック図である。また、図８は、本実施形態の電子機器の一例であるスマートフォンの外観の一例を示す図である。

本実施形態の電子機器３００は、物理量センサー３１０、ＣＰＵ（Central Processing
Unit）３２０、操作部３３０、ＲＯＭ（Read Only Memory）３４０、ＲＡＭ（Random Access Memory）３５０、通信部３６０、表示部３７０、音出力部３８０を含んで構成されている。なお、本実施形態の電子機器は、図８の構成要素（各部）の一部を省略又は変更し、あるいは他の構成要素を付加した構成としてもよい。

物理量センサー３１０は、物理量を検出し、検出した物理量に応じたレベルの信号（物理量信号）を出力する装置であり、例えば、加速度、角速度、速度等の物理量の少なくとも一部を検出する慣性センサーであってもよいし、傾斜角を計測する傾斜計であってもよい。物理量センサー３１０は、集積回路３１２を含んで構成されており、集積回路３１２として、上述の本実施形態の半導体装置（ＩＣ）１を適用することができる。また、物理量センサー３１０として、例えば、上述の本実施形態の物理量センサー１００を適用することができる。

ＣＰＵ３２０は、ＲＯＭ３４０等に記憶されているプログラムに従い、物理量センサー３１０が出力する物理量信号を用いて各種の計算処理や制御処理を行う。その他、ＣＰＵ３２０は、操作部３３０からの操作信号に応じた各種の処理、外部とデータ通信を行うために通信部３６０を制御する処理、表示部３７０に各種の情報を表示させるための表示信号を送信する処理、音出力部３８０に各種の音を出力させる処理等を行う。

操作部３３０は、操作キーやボタンスイッチ等により構成される入力装置であり、ユーザーによる操作に応じた操作信号をＣＰＵ３２０に出力する。

ＲＯＭ３４０は、ＣＰＵ３２０が各種の計算処理や制御処理を行うためのプログラムやデータ等を記憶している。

ＲＡＭ３５０は、ＣＰＵ３２０の作業領域として用いられ、ＲＯＭ３４０から読み出されたプログラムやデータ、操作部３３０から入力されたデータ、ＣＰＵ３２０が各種プログラムに従って実行した演算結果等を一時的に記憶する。

通信部３６０は、ＣＰＵ３２０と外部装置との間のデータ通信を成立させるための各種制御を行う。

表示部３７０は、ＬＣＤ（Liquid Crystal Display）、あるいは有機ＥＬディスプレイ等により構成される表示装置であり、ＣＰＵ３２０から入力される表示信号に基づいて各種の情報を表示する。表示部３７０には操作部３３０として機能するタッチパネルが設けられていてもよい。

音出力部３８０は、スピーカー等の音を出力する装置である。

集積回路３１２として上述した本実施形態の半導体装置（ＩＣ）１を組み込むことにより、より信頼性の高い電子機器を実現することができる。

このような電子機器３００としては種々の電子機器が考えられ、例えば、パーソナルコンピューター（例えば、モバイル型パーソナルコンピューター、ラップトップ型パーソナルコンピューター、ノート型パーソナルコンピューター、タブレット型パーソナルコンピューター）、携帯電話機などの移動体端末、ディジタルスチールカメラ、インクジェット式吐出装置（例えば、インクジェットプリンター）、ルーターやスイッチなどのストレージエリアネットワーク機器、ローカルエリアネットワーク機器、テレビ、ビデオカメラ、ビデオテープレコーダー、カーナビゲーション装置、ページャー、電子手帳（通信機能付も含む）、電子辞書、電卓、電子ゲーム機器、ゲーム用コントローラー、ワードプロセッサー、ワークステーション、テレビ電話、防犯用テレビモニター、電子双眼鏡、ＰＯＳ端末、医療機器（例えば、電子体温計、血圧計、血糖計、心電図計測装置、超音波診断装置、電子内視鏡）、魚群探知機、各種測定機器、計器類（例えば、車両、航空機、船舶の計器類）、フライトシミュレーター、ヘッドマウントディスプレイ、モーショントレース、モーショントラッキング、モーションコントローラー、ＰＤＲ（歩行者位置方位計測）等が挙げられる。

４．移動体
図１０は、本実施形態の移動体の一例を示す図（上面図）である。図１０に示す移動体４００は、物理量センサー４１０，４２０，４３０、コントローラー４４０，４５０，４６０、バッテリー４７０を含んで構成されている。なお、本実施形態の移動体は、図１０の構成要素（各部）の一部を省略又は変更してもよいし、他の構成要素を付加した構成としてもよい。

物理量センサー４１０，４２０，４３０、コントローラー４４０，４５０，４６０は、バッテリー４７０から供給される電源電圧で動作する。

物理量センサー４１０，４２０，４３０は、物理量を検出し、検出した物理量に応じたレベルの信号（物理量信号）を出力する装置であり、それぞれ、例えば、角速度センサー、加速度センサー、速度センサー、傾斜計等である。

コントローラー４４０，４５０，４６０は、それぞれ、物理量センサー４１０，４２０，４３０が出力する物理量信号の一部又は全部を用いて、姿勢制御システム、横転防止システム、ブレーキシステム等の各種の制御を行う。

例えば、物理量センサー４１０，４２０，４３０やコントローラー４４０，４５０，４６０等に含まれる集積回路として、上述の本実施形態の半導体装置（ＩＣ）１を適用し、あるいは、物理量センサー４１０，４２０，４３０として、上述の本実施形態の物理量センサー１００を適用することができ、これにより高い信頼性を確保することができる。

このような移動体４００としては種々の移動体が考えられ、例えば、自動車（電気自動車も含む）、ジェット機やヘリコプター等の航空機、船舶、ロケット、人工衛星等が挙げられる。

なお、本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。

例えば、上述した各実施形態では、ＦＦ１０〜ＦＦ１８は、すべて、外部入力端子Ｔ１から外部出力端子Ｔ５に至る１つのスキャンチェーンに含まれているが、それぞれ別個の外部入力端子から別個の外部出力端子に至る複数のスキャンチェーンのいずれかに含まれていてもよい。

上述した各実施形態は一例であって、これらに限定されるわけではない。例えば、各実施形態を適宜組み合わせることも可能である。

本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。

１ 半導体装置（ＩＣ）、２ デジタル回路、３ アナログ回路、１０〜１８ フリップフロップ、２０〜２４ セレクター、３０〜３９ 論理回路、４０，４１ ＡＮＤ素子、４２ ＯＲ素子、４３ ＥＯＲ素子、１００ 物理量センサー、１１０ 集積回路（ＩＣ）、１１１ 駆動回路、１１２ 検出回路、１１３ 温度センサー、１１４ 電源電圧センサー、１１５ 基準電圧回路、１１６ シリアルインターフェース回路、１１７ 不揮発性メモリー、１１８ 切替制御回路、１１９ 端子機能切替回路、１２０ センサー素子、３００ 電子機器、３１０ 物理量検出装置、３１２ 集積回路、３２０ ＣＰＵ、３３０ 操作部、３４０ ＲＯＭ、３５０ ＲＡＭ、３６０ 通信部、３７０ 表示部、４００ 移動体、４１０，４２０，４３０ 物理量センサー、４４０，４５０，４６０ コントローラー、４７０ バッテリー

Claims (9)

1. スキャンテストモードを有するデジタル回路と、
   前記デジタル回路とのインターフェースを有するアナログ回路と、を含み、
   前記デジタル回路は、
   前記スキャンテストモードの場合にスキャンチェーンの一部を構成する第１のフリップフロップと、
   前記スキャンテストモードの場合に前記スキャンチェーンの一部を構成する第３のフリップフロップと、
   前記第１のフリップフロップの入力側に設けられた第１のセレクターと、を有し、
   前記第１のセレクターは、
   前記スキャンテストモードでない場合は第１の信号を選択し、前記スキャンテストモードの場合は、前記第３のフリップフロップの出力信号に応じて、前記第１の信号又は前記第１の信号と異なる第２の信号を選択し、
   前記第１の信号は、
   前記アナログ回路から前記デジタル回路への入力信号であり、
   前記第２の信号は、
   前記デジタル回路から前記アナログ回路への出力信号である、半導体装置。
2. 請求項１において、
   前記デジタル回路は、
   前記スキャンテストモードの場合に前記スキャンチェーンの一部を構成する第２のフリップフロップを含み、
   前記第２の信号は、
   前記第２のフリップフロップの出力信号であり、
   前記第１のセレクターの出力から前記第１のフリップフロップの入力に至る信号経路に少なくとも１つの論理素子が設けられている、半導体装置。
3. 請求項１又は２において、
   前記第２の信号は、
   前記スキャンテストモードの場合に出力信号の論理レベルが固定される論理素子の入力信号である、半導体装置。
4. 請求項１乃至３のいずれか一項において、
   前記第１の信号は、
   前記スキャンテストモードの場合に論理レベルが固定される信号である、半導体装置。
5. 請求項１乃至４のいずれか一項において、
   前記第２の信号は、
   前記スキャンテストモードでない場合に機能しない多入力論理回路の出力信号である、半導体装置。
6. 請求項５において、
   前記多入力論理回路の入力信号の少なくとも一部は、
   前記デジタル回路から前記アナログ回路への出力信号、又は、前記スキャンテストモードの場合に出力信号の論理レベルが固定される論理素子の入力信号である、半導体装置。
7. 物理量を検出するセンサー素子と、
   前記センサー素子の検出信号に基づいて前記物理量に応じた信号を生成する、請求項１乃至６のいずれか一項に記載の半導体装置と、を含む、物理量センサー。
8. 請求項１乃至６のいずれか一項に記載の半導体装置を含む、電子機器。
9. 請求項１乃至６のいずれか一項に記載の半導体装置を含む、移動体。

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