KR102374114B1 - 집적 회로 및 집적 회로를 포함하는 전자 장치 - Google Patents

집적 회로 및 집적 회로를 포함하는 전자 장치 Download PDF

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Abstract

집적 회로 및 집적 회로를 포함하는 전자 장치가 개시된다. 일 실시예에 따른 전자 장치는 스캔 인에이블 신호(scan enable signal)에 응답하여, 스캔 입력(scan input) 및 제1 논리 값 중 하나를 출력하는 스캔 입력 처리부; 반전 데이터 입력을 상기 스캔 인에이블 신호에 응답하여, 상기 스캔 입력 처리부의 출력 및 데이터 입력(data input) 중 하나를 선택하는 선택부; 및 상기 선택부의 출력을 래치(latch)하는 플립-플랍(flip-flop)을 구비하는 스캔 소자(scan element)를 포함한다.

Description

집적 회로 및 집적 회로를 포함하는 전자 장치 {Integrated Circuit and Electronic Apparatus Including Integrated Circuit}
본 개시는 집적 회로 및 집적 회로를 포함하는 전자 장치에 관한 것으로, 레이아웃(layout) 면적의 증가를 최소화하거나 신뢰성 있는 동작을 수행할 수 있는 집적 회로 및 집적 회로를 포함하는 전자 장치에 관한 것이다.
집적 회로(Integrated Chip)의 스캔 패스(scan path)의 홀드(hold) 시간을 확보하는 것이 중요시 되고 있다. 또한, 집적 회로 또는 집적 회로를 포함하는 전자 장치가 소형화됨에 따라 집적 회로의 레이아웃 면적의 증가는 지양되고 있다.
레이아웃 면적의 증가를 최소화하면서도 신뢰성 있는 동작을 수행할 수 있는 집적 회로 및 집적 회로를 포함하는 전자 장치가 제공된다.
일 실시예에 따른 전자 장치는 스캔 인에이블 신호(scan enable signal)에 응답하여, 스캔 입력(scan input) 및 제1 논리 값 중 하나를 출력하는 스캔 입력 처리부; 반전 데이터 입력을 상기 스캔 인에이블 신호에 응답하여, 상기 스캔 입력 처리부의 출력 및 데이터 입력(data input) 중 하나를 선택하는 선택부; 및 상기 선택부의 출력을 래치(latch)하는 플립-플랍(flip-flop)을 구비하는 스캔 소자(scan element)를 포함한다.
일 실시예에 따른 집적 회로는, 스캔 인에이블 신호 및 반전 스캔 입력을 입력으로 하는 NAND 게이트(NAND gate); 상기 NAND 게이트의 출력, 상기 스캔 인에이블 신호 및 데이터 입력을 입력으로 하는 OAI 게이트(OR AND Invert gate); 및 상기 OAI 게이트의 출력을 래치(latch)하는 플립-플롭(flip-flop)을 구비하는 스캔 소자(scan element)를 포함한다.
일 실시예에 따른 집적 회로 및 집적 회로를 포함하는 전자 장치에 의하면, 스캔 활성화 신호(scan enable signal)를 반전시키지 아니하고도 노멀 데이터(normal data)와 스캔 입력(scan input) 중 하나를 선택하는 선택기의 기능을 수행함으로써, 레이아웃 면적을 최소화할 수 있다.
일 실시예에 따른 집적 회로 및 집적 회로를 포함하는 전자 장치에 의하면, NAND 게이트(NAND gate) 등을 포함하여 스캔 입력(scan input)의 지연함으로써, 홀드 바이올레이션(hold violation) 문제를 해결할 수 있어, 신뢰성 있는 동작을 수행할 수 있는 장점이 있다.
도 1 및 도 2는 각각, 일 실시예에 따른 집적 회로를 나타내는 도면이다.
도 3 내지 도 7은 각각, 일 실시예에 따른 스캔 소자를 나타내는 도면이다.
도 8은 다른 실시예에 따른 집적 회로를 나타내는 도면이다.
도 9 및 도 10은 각각, 다른 실시예에 따른 스캔 소자를 나타내는 도면이다.
도 11은 일 실시예에 따른 모바일 장치(mobile apparatus)를 나타내는 도면이다.
도 12는 일 실시예에 따른 컴퓨팅 시스템(computing system)을 나타내는 도면이다.
본 명세서에 제시되는 본 발명의 사상에 따른 실시예들은 본 기술 분야에서 통상의 지식을 가진 자에게 본 발명의 사상을 더욱 완전하게 설명하기 위하여 제공되는 것이다. 본 명세서에 제시되는 실시예들은 여러 다른 형태로 변형될 수 있으며, 본 발명의 범위가 본 명세서에 제시되는 실시예들로 한정되지 않는다. 본 발명의 범위는 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
첨부된 도면들을 설명하면서 유사한 구성요소에 대해 유사한 참조 부호를 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확한 이해를 돕기 위하여 실제보다 확대하거나 축소하여 도시될 수 있다.
본 명세서에서 사용된 용어는 오로지 특정한 실시예를 설명하기 위해 사용된 것이며, 본 발명을 한정하려는 의도로 사용된 것이 아니다. 단수의 표현은 문맥상 명백히 다른 경우를 제외하고는 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 나열된 특징들의 존재를 특정하는 것이지, 하나 이상의 다른 특징들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 본 명세서에서, 용어 "및/또는"은 열거된 특징들 중 어느 하나 및 하나 이상의 모든 조합들을 포함하기 위해 사용된다. 본 명세서에서, "제1", "제2" 등의 용어가 다양한 특징들을 설명하기 위하여 하나의 특징을 다른 특징과 구별하기 위한 의도로만 사용되며, 이러한 특징들은 이들 용어에 의해 한정되지 않는다. 아래의 설명에서 제1 특징이 제2 특징과 연결, 결합 또는 접속된다고 기재되는 경우, 이는 제1 특징과 제2 특징 사이에 제3 특징이 개재될 수 있다는 것을 배제하지 않는다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 실시예를 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1 및 도 2는 각각, 일 실시예에 따른 집적 회로를 나타내는 도면이다. 도 1 및 도 2를 참조하면, 전자 장치(100)는 스캔 소자(120)를 다수로 포함한다. 스캔 소자(120)는 서로, 직렬적으로 연결되어 스캔 체인(SCH)을 형성할 수 있다. 스캔 소자(120)의 사이에는 노멀 동작(normal operation)에서 사용되는 데이터 입력(DT)을 처리하는 조합 로직(combinational logic, 140)이 위치한다. 이하에서는 설명의 편의를 위해, 노멀 동작이 수행되는 모드(mode)를 노멀 모드(normal mode)로 지칭하고, 스캔 동작(scan operation)이 수행되는 모드를 스캔 모드(scan mode)로 지칭한다.
스캔 소자(120)는, 시리얼 스캔 시프트(serial scan shift)의 동작을 통해, 데이터 입력(DT), 또는 테스트 패턴(tast pattern)인 스캔 입력(scan input, SI)을 반전한 반전 스캔 입력(SIN)을 수신하고 저장하며 출력한다. 이때, 스캔 소자(120)에 대한 셋업(setup) 시간 및 홀드(hold) 시간이 확보되어야 한다. 셋업 시간 및 홀드 시간은 스캔 소자(120)로 수신되는 클럭(CLK)을 기준으로 설정된다. 셋업 시간은 클럭(CLK)의 전이가 일어나기 전, 스캔 입력(SI) 또는 반전 스캔 입력(SIN)이 일정하게 유지되어야 하는 시간이다. 홀드 시간은 클럭(CLK)이 논리 하이(H)로 전이된 후, 반전 스캔 입력(SIN) 또는 반전 스캔 입력(SIN)이 일정하게 유지되어야 하는 시간이다. 셋업 시간 및 홀드 시간의 확보는 데이터 입력(DT)에 대하여도 마찬가지로 요구된다.
스캔 소자(120)는 각각, 스캔 입력 처리부(122), 선택부(126) 및 플립-플롭(128)을 포함한다. 스캔 입력 처리부(122)는 반전 스캔 입력(SIN)을 수신한다. 스캔 입력 처리부(122)는 스캔 인에이블 신호(SE)에 응답하여, 반전 스캔 입력(SIN)을 반전하여 스캔 입력(SI)으로 출력하거나, 제1 논리 값을 출력할 수 있다. 도 1은 제1 논리 값이 논리 하이(H)인 예를 도시한다. 선택부(126)는 스캔 인에이블 신호(SE)에 응답하여, 스캔 입력 처리부(122)의 출력 및 데이터 입력(DT) 중 하나를 선택한다. 선택부(126)는 스캔 입력 처리부(122)의 출력을 선택하는 경우, 반전 스캔 입력(SIN) 또는 스캔 입력(SI)을 출력할 수 있다. 또는 선택부(126)는 데이터 입력(DT)을 선택하는 경우, 반전 데이터 입력(DTN) 또는 데이터 입력(DT)을 출력할 수 있다.
스캔 인에이블 신호(SE)는 스캔 모드에서 논리 하이(H)로 인가될 수 있다. 반전 스캔 입력(SIN)의 논리 레벨은 스캔 입력(SI)의 논리 레벨과 상반되고, 반전 데이터 입력(DTN)의 논리 레벨은 데이터 입력(DT)의 논리 레벨과 상반된다.
플립-플롭(128)은 선택부(126)의 출력을 래치(latch)한다. 예를 들어, 플립-플롭(128)은 클럭(CLK)의 일 주기 동안 선택부(126)의 출력을 저장한다. 예를 들어, 플립-플롭(128)은 클럭(CLK)의 일 주기 동안 저장된 반전 스캔 입력(SIN)을 클럭(CLK)의 다음 주기에서 스캔 체인(SCH)의 다음 단의 스캔 소자로 전달한다. 예를 들어, 플립-플롭(128)은 클럭(CLK)의 일 주기 동안 저장된 반전 데이터 입력(DTN)을 클럭(CLK)의 다음 주기에서 조합 회로(140)로 전달한다.
조합 회로(140)는 반전 데이터 입력(DTN)에 응답하여, 조합 회로(140)에 기억되어 있는 정보를 데이터 입력(DT)으로 출력한다. 조합 회로(140)로부터 출력되어 스캔 체인(SCH)의 다음 단으로 입력되는 데이터 입력(DT)은, 조합 회로(140)로 입력되는 반전 데이터 입력(DTN)과 무관할 수 있다.
도 3은 일 실시예에 따른 스캔 소자를 나타내는 도면이다. 도 1 및 도 3을 참조하면, 스캔 소자(320)의 스캔 입력 처리부(122)는 NAND 게이트로 구현될 수 있다. 스캔 입력 처리부(122)의 NAND 게이트로 반전 스캔 입력(SIN) 및 스캔 인에이블 신호(SE)가 입력된다. 선택부(126)는 OAI 게이트(OR AND Invert gate, OAI)로 구현될 수 있다. OAI 게이트(OAI)는 2-레벨 복합 로직으로 OR 게이트와 NAND 게이트가 결합되어 구현될 수 있다. OAI 게이트(OAI)로 스캔 인에이블 신호(SE)와 데이터 입력(DT), 그리고 스캔 입력 처리부(122)의 출력이 입력된다.
스캔 인에이블 신호(SE)가 논리 로우(L)로 입력되는 경우, 즉 노멀 모드인 경우, 스캔 입력 처리부(122)의 NAND 게이트는 반전 스캔 입력(SIN)의 값과 무관하게, 논리 하이(H)를 출력하게 된다. 이 경우, OAI 게이트(OAI)는 데이터 입력(DT)을 반전시켜 출력한다. 반전 데이터 입력(DTN)은 플립-플롭(128)으로 입력된다. 도 3은 플립-플롭(128)이 D 플립-플롭으로 구현되는 예를 도시한다. 클럭(CLK)의 임의의 펄스에서 플립-플롭(128)의 D 단자로 입력된 반전 데이터 입력(DTN)은, 클럭(CLK)의 다음 펄스에서 단자 Q를 통해 출력된다. 클럭(CLK)은 플립-플롭(128)의 단자 C를 통해 인가된다. 상기의 동작을 통해, 스캔 소자(320)는, 노멀 모드에서 반전 데이터 입력(DTN)을 스캔 소자(320)에 연결된 조합 회로(140, 도 2)로 전달한다.
스캔 인에이블 신호(SE)가 논리 하이(H)로 입력되는 경우, 즉 스캔 모드인 경우, 스캔 입력 처리부(122)의 NAND 게이트는 반전 스캔 입력(SIN)을 반전 시켜 스캔 입력(SI)으로 출력한다. 스캔 인에이블 신호(SE)가 논리 하이(H)이므로, OAI 게이트(OAI)는 스캔 입력(SI)을 반전시킨 반전 스캔 입력(SIN)을 출력한다. 따라서, 반전 스캔 입력(SIN)이 플립-플롭(128)으로 입력된다. 클럭(CLK)의 임의의 펄스에서 플립-플롭(128)의 D 단자로 입력된 반전 스캔 입력(SIN)은, 클럭(CLK)의 다음 펄스에서 단자 Q로부터 출력된다. 상기의 동작을 통해, 스캔 소자(320)는, 스캔 모드에서 반전 스캔 입력(SIN)을 다음 단의 스캔 소자로 전달한다.
도 4는 스캔 소자의 다른 예를 나타내는 도면이다. 도 4를 참조하면, 스캔 소자(420)는 도 3과 마찬가지로, 스캔 입력 처리부(122)는 NAND 게이트로 구현될 수 있다. 스캔 입력 처리부(122)의 NAND 게이트로 반전 스캔 입력(SIN) 및 스캔 인에이블 신호(SE)가 입력된다. 선택부(126)는 OAI 게이트(OAI)로 구현될 수 있다. 또한, 플립-플롭(128)은 D 플립-플롭으로 구현될 수 있다.
도 4의 OAI 게이트(OAI)는 제1 내지 제3 피모스 트랜지스터(PMOS transistor, PT1~PT3), 및 제1 내지 제3 엔모스 트랜지스터(NMOS transistor, NT1~NT3)를 포함할 수 있다. 제1 피모스 트랜지스터(PT1)는 일 단이 전원 전압(VDD)과 연결되고 타 단이 제2 노드(ND2)와 연결된다. 제2 피모스 트랜지스터(PT2)는 일 단이 전원 전압(VDD)과 연결되고 타 단이 제1 노드(ND1)와 연결된다. 제3 피모스 트랜지스터(PT3)는 제1 노드(ND1) 및 제2 노드(ND2) 사이에 연결된다. 제1 엔모스 트랜지스터(NT1) 및 제2 엔모스 트랜지스터(NT2)는 제2 노드(ND2) 및 제3 노드(ND3) 사이에서 서로 병렬로 연결된다. 제3 엔모스 트랜지스터(NT3)는 일 단이 제3 노드(ND3)와 연결되고 타 단이 접지 단자와 연결된다.
제1 피모스 트랜지스터(PT1) 및 제3 엔모스 트랜지스터(NT3)는 스캔 입력 처리부(122)의 출력에 의해 게이팅(gating) 된다. 제2 피모스 트랜지스터(PT2) 및 제1 엔모스 트랜지스터(NT1)는 스캔 인에이블 신호(SE)에 의해 게이팅 된다. 제3 피모스 트랜지스터(PT3) 및 제2 엔모스 트랜지스터(NT2)는 데이터 입력(DT)에 의해 게이팅 된다.
스캔 인에이블 신호(SE)가 논리 로우(L)로 입력되는 경우, 즉 노멀 모드인 경우, 스캔 입력 처리부(122)의 NAND 게이트는 반전 스캔 입력(SIN)과 무관하게, 논리 하이(H)를 출력한다. 그리고, 스캔 인에이블 신호(SE)에 의해 게이팅 되는, 제2 피모스 트랜지스터(PT2)는 턴-온(turn-on) 되고 제1 엔모스 트랜지스터(NT1)는 턴-오프(turn-off) 된다. 또한, 스캔 입력 처리부(122)의 출력에 의해 게이팅 되는, 제1 피모스 트랜지스터(PT1)는 턴-오프 되고 제3 엔모스 트랜지스터(NT3)는 턴-온 된다. 따라서, 데이터 입력(DT)이 논리 하이(H)이면, 제3 피모스 트랜지스터(PT3)가 턴-오프 되고 제2 엔모스 트랜지스터(NT2)가 턴-온 되어, 제2 노드(ND2)에 논리 로우(L)의 전압이 인가된다. 반면, 데이터 입력(DT)이 논리 로우(L)이면, 제3 피모스 트랜지스터(PT3)가 턴-온 되고 제2 엔모스 트랜지스터(NT2)가 턴-오프 되어, 제2 노드(ND2)에 논리 하이(H)의 전압이 인가된다. 따라서, 노멀 모드에서, 반전 데이터 입력(DTN)이 플립-플롭(128)의 단자 D로 인가되고, 플립-플롭(128)의 단자 Q를 통해 출력된다.
스캔 인에이블 신호(SE)가 논리 하이(H)로 입력되는 경우, 즉 스캔 모드인 경우, 스캔 인에이블 신호(SE)에 의해 게이팅 되는, 제2 피모스 트랜지스터(PT2)는 턴-오프 되고 제1 엔모스 트랜지스터(NT1)는 턴-온 된다. 또한, 스캔 입력 처리부(122)는 스캔 모드에서 반전 스캔 입력(SIN)의 반전, 즉 스캔 입력(SI)을 출력한다. 스캔 모드에서 스캔 입력(SI)이 논리 하이(H)인 경우, 제1 피모스 트랜지스터(PT1)는 턴-오프 되고 제3 엔모스 트랜지스터(NT3)는 턴-온 된다. 따라서, 데이터 입력(DT)에 의해 게이팅 되는 제3 피모스 트랜지스터(PT3) 및 제2 엔모스 트랜지스터(NT2)의 온-오프와 무관하게, 제2 노드(ND2)에 논리 로우(L)의 전압이 인가된다.
반면, 스캔 모드에서 스캔 입력(SI)이 논리 로우(L)인 경우, 제1 피모스 트랜지스터(PT1)는 턴-온 되고 제3 엔모스 트랜지스터(NT3)는 턴-오프 된다. 따라서, 데이터 입력(DT)에 의해 게이팅 되는 제3 피모스 트랜지스터(PT3) 및 제2 엔모스 트랜지스터(NT2)의 온-오프와 무관하게, 제2 노드(ND2)에 논리 하이(H)의 전압이 인가된다. 따라서, 스캔 모드에서, 반전 스캔 입력(SIN)이 플립-플롭(128)의 단자 D로 인가되고, 플립-플롭(128)의 단자 Q를 통해 출력된다.
제2 노드(ND2)와 연결되는 플립-플롭(128)의 단자 D로, 반전 스캔 입력(SIN) 또는 반전 데이터 입력(DTN)이 전달된다. OAI 게이트(OAI)는 도 4와 다르게 구현될 수도 있다. 예를 들어, 도 4와 달리, 제2 피모스 트랜지스터(PT2) 및 제1 엔모스 트랜지스터(NT1)가 데이터 입력(DT)에 의해 게이팅되고, 제3 피모스 트랜지스터(PT3)와 제2 엔모스 트랜지스터(NT2)가 스캔 인에이블 신호(SE)에 의해 게이팅될 수 있다. 그 밖의 도 4의 스캔 소자(420)의 동작은 도 3에 대해 설명한 바와 동일하므로 더 자세한 설명은 생략한다.
도 5는 다른 실시예에 따른 스캔 소자를 나타내는 도면이다. 도 1 및 도 5를 참조하면, 도 5의 스캔 소자(520)는 도 1의 스캔 소자(120)와 마찬가지로, 스캔 입력 처리부(122), 선택부(126) 및 플립-플롭(128)을 포함할 수 있다. 스캔 소자(520)의 선택부(126)은 플립-플랍(128)과 함께, 클럭(CLK)에 동기되어 동작할 수 있다.
도 6은 다른 실시예에 따른 스캔 소자를 나타내는 도면이다. 도 6을 참조하면, 스캔 소자(620)는 도 5와 마찬가지로, 스캔 입력 처리부(122)는 NAND 게이트로 구현될 수 있다. 스캔 입력 처리부(122)의 NAND 게이트로 반전 스캔 입력(SIN) 및 스캔 인에이블 신호(SE)가 입력된다. 선택부(126)는 OAI 게이트(OAI)로 구현될 수 있다.
도 6의 OAI 게이트(OAI)는 제1 내지 제3 피모스 트랜지스터(PT1~PT3), 및 제1 내지 제3 엔모스 트랜지스터(NT1~NT3)를 포함할 수 있다. 제1 피모스 트랜지스터(PT1)는 일 단이 전원 전압(VDD)과 연결되고 타 단이 제2 노드(ND2)와 연결된다. 제2 피모스 트랜지스터(PT2)는 일 단이 전원 전압(VDD)과 연결되고 타 단이 제1 노드(ND1)와 연결된다. 제3 피모스 트랜지스터(PT3)는 제1 노드(ND1) 및 제2 노드(ND2) 사이에 연결된다. 제1 엔모스 트랜지스터(NT1) 및 제2 엔모스 트랜지스터(NT2)는 제3 노드(ND3) 및 제4 노드(ND4) 사이에서 서로 병렬로 연결된다. 제3 엔모스 트랜지스터(NT3)는 일 단이 제3 노드(ND3)와 연결되고 타 단이 접지 단자와 연결된다.
제1 피모스 트랜지스터(PT1) 및 제3 엔모스 트랜지스터(NT3)는 스캔 입력 처리부(122)의 출력에 의해 게이팅 된다. 제2 피모스 트랜지스터(PT2) 및 제1 엔모스 트랜지스터(NT1)는 스캔 인에이블 신호(SE)에 의해 게이팅 된다. 제3 피모스 트랜지스터(PT3) 및 제2 엔모스 트랜지스터(NT2)는 데이터 입력(DT)에 의해 게이팅 된다.
제2 노드(ND2) 및 제4 노드(ND4) 사이에 직렬로 연결되는 제4 피모스 트랜지스터(PT4) 및 제4 엔모스 트랜지스터(NT4)가 더 포함될 수 있다. 제4 피모스 트랜지스터(PT4)는 제2 노드(ND2) 및 제5 노드(ND5) 사이에 연결된다. 제4 엔모스 트랜지스터(NT4)는 제4 노드(ND4)와 제5 노드(ND5) 사이에 연결된다. 제4 피모스 트랜지스터(PT4) 및 제4 엔모스 트랜지스터(NT4)는 각각, 반전 클럭(CLKN) 및 클럭(CLK)에 의해 게이팅 된다.
스캔 인에이블 신호(SE)가 논리 로우(L)로 입력되는 경우, 즉 노멀 모드인 경우, 클럭(CLK)의 임의의 펄스에서, 스캔 입력 처리부(122)의 NAND 게이트는 반전 스캔 입력(SIN)의 값과 무관하게, 논리 하이(H)를 출력한다. 그리고, 스캔 인에이블 신호(SE)에 의해 게이팅 되는, 제2 피모스 트랜지스터(PT2)는 턴-온 되고 제1 엔모스 트랜지스터(NT1)는 턴-오프 된다. 또한, 스캔 입력 처리부(122)의 출력에 의해 게이팅 되는, 제1 피모스 트랜지스터(PT1)는 턴-오프 되고 제3 엔모스 트랜지스터(NT3)는 턴-온 된다.
데이터 입력(DT)이 논리 하이(H)이면, 제3 피모스 트랜지스터(PT3)가 턴-오프 되고 제2 엔모스 트랜지스터(NT2)가 턴-온 되어, 제5 노드(ND5)에 논리 로우(L)의 전압이 인가된다. 반면, 데이터 입력(DT)이 논리 로우(L)이면, 제3 피모스 트랜지스터(PT3)가 턴-온 되고 제2 엔모스 트랜지스터(NT2)가 턴-오프 되어, 제5 노드(ND5)에 논리 하이(H)의 전압이 인가된다.
클럭(CLK)이 논리 하이(H)인 경우, 제4 피모스 트랜지스터(PT4) 및 제4 엔모스 트랜지스터(NT4)가 턴-온 되어, 제5 노드(ND5)의 전압이 슬래이브 래치(SL)로 인가된다. 그리고, 노멀 모드에서, 반전 데이터 입력(DTN)이 스캔 소자(620)로부터 출력된다.
스캔 인에이블 신호(SE)가 논리 하이(H)로 입력되는 경우, 즉 스캔 모드인 경우, 스캔 인에이블 신호(SE)에 의해 게이팅 되는, 제2 피모스 트랜지스터(PT2)는 턴-오프 되고 제1 엔모스 트랜지스터(NT1)는 턴-온 된다. 또한, 스캔 입력 처리부(122)는 스캔 모드에서 반전 스캔 입력(SIN)의 반전, 즉 스캔 입력(SI)을 출력한다. 스캔 모드에서 스캔 입력(SI)이 논리 하이(H)인 경우, OAI 게이트(OAI)의 제1 피모스 트랜지스터(PT1)는 턴-오프 되고 제3 엔모스 트랜지스터(NT3)는 턴-온 된다. 따라서, 데이터 입력(DT)에 의해 게이팅 되는 제3 피모스 트랜지스터(PT3) 및 제2 엔모스 트랜지스터(NT2)의 온-오프와 무관하게, 제5 노드(ND5)에 논리 로우(L)의 전압이 인가된다. 반면, 스캔 모드에서 스캔 입력(SI)이 논리 로우(L)인 경우, 제1 피모스 트랜지스터(PT1)는 턴-온 되고 제3 엔모스 트랜지스터(NT3)는 턴-오프 된다. 따라서, 데이터 입력(DT)에 의해 게이팅 되는 제3 피모스 트랜지스터(PT3) 및 제2 엔모스 트랜지스터(NT2)의 온-오프와 무관하게, 제5 노드(ND5)에 논리 하이(H)의 전압이 인가된다.
클럭(CLK)이 논리 하이(H)인 경우, 제4 피모스 트랜지스터(PT4) 및 제4 엔모스 트랜지스터(NT4)가 턴-온 되어, 제5 노드(ND5)의 전압이 슬래이브 래치(SL)로 인가된다. 즉, 스캔 모드에서, 반전 스캔 입력(SIN)이 스캔 소자(620)으로부터 출력된다.
OAI 게이트(OAI)가 도 6과 같이 구비되는 경우, 도 5의 플립-플랍(128)은 슬레이브 래치(slave latch, SL)로 구현될 수 있다. OAI 게이트(OAI)는 도 6과 다르게 구현될 수도 있다. 이상에서는 선택부(126)가 OAI 게이트(OAI)로 구현되는 예에 한하여 기술되었다. 그러나, 이에 한정되는 것은 아니다. 이에 대하여 설명한다.
도 7은 다른 실시예에 따른 스캔 소자를 나타내는 도면이다. 도 1 및 도 7을 참조하면, 스캔 소자(720)의 스캔 입력 처리부(122)는 NAND 게이트로 구현될 수 있다. 스캔 입력 처리부(122)의 NAND 게이트로 반전 스캔 입력(SIN) 및 스캔 인에이블 신호(SE)가 입력된다. 선택부(126)는 OA 게이트(OR AND gate, OA)로 구현될 수 있다. OA 게이트(OA)는 2-레벨 복합 로직으로 OR 게이트와 AND 게이트가 결합되어 구현될 수 있다. OA 게이트(OA)로 스캔 인에이블 신호(SE)와 데이터 입력(DT), 그리고 스캔 입력 처리부(122)의 출력이 입력된다.
도 7의 스캔 소자(720)의 동작은 도 3 등의 스캔 소자(120)의 동작과 유사하다. 다만, 노멀 모드에서, 도 3 등의 OAI 게이트(OAI)와 달리, OA 게이트(OA)는 데이터 입력(DT)을 반전 시키지 아니하고 플립-플롭(128)으로 인가한다. 플립-플롭(128)의 단자 D로 입력된 데이터 입력(DT)은 단자 QN를 통해 반전되어 반전 데이터 입력(DTN)으로 스캔 소자(720)로부터 출력된다. 또한, 스캔 모드에서, 도 3 등의 OAI 게이트(OAI)와 달리, OA 게이트(OA)는 반전 스캔 입력(SIN)이 아닌, 스캔 입력(SI)을 플립-플롭(128)으로 인가한다. 플립-플롭(128)의 단자 D로 입력된 스캔 입력(SI)은 단자 QN를 통해 반전되어, 반전 스캔 입력(SIN)으로 스캔 소자(720)로부터 출력된다. 플립-플롭(128)의 단자 QN는 단자 D로 인가된 입력을 반전하여 출력하는 반전 출력 단자이다.
이렇듯, 일 실시예에 따른 전자 장치(100)는 NAND 게이트로 구현될 수 있는 스캔 입력 처리부(120 등)을 포함하여, 스캔 입력(SI) 또는 반전 스캔 입력(SIN)을 홀드 시간 동안 충분히 유지하고, 스캔 인에이블 신호를 반전 시키기 위한 반전 소자를 스캔 소자 내부에 포함하지 아니함으로써, 스캔 입력(SI) 등을 홀드 시간 동안 홀딩하면서도 최적의 레이아웃 면적으로 구현될 수 있다. 이상의 도 1 등의 스캔 소자(120)는 스캔 인에이블 신호(SE)가 입력되는 경우를 중심으로 설명되었다. 그러나, 이에 한정되는 것은 아니다. 이에 대하여 설명한다.
도 8은 다른 실시예에 따른 집적 회로를 나타내는 도면이다. 도 8을 참조하면, 집적 회로(800)에 포함된 스캔 소자(820)는 스캔 입력 처리부(822), 선택부(826) 및 플립-플롭(828)을 포함한다. 스캔 입력 처리부(122)는 반전 스캔 입력(SIN)을 수신한다. 스캔 입력 처리부(122)는 반전 스캔 인에이블 신호(SEN)에 응답하여, 반전 스캔 입력(SIN)을 반전하여 스캔 입력(SI)으로 출력하거나, 데이터 입력(DT)을 반전 데이터 입력(DTN)으로 출력하거나 제1 논리 값을 출력할 수 있다. 도 8은 제1 논리 값이 논리 로우(L)인 예를 도시한다. 선택부(126)는 반전 스캔 인에이블 신호(SEN)에 응답하여, 스캔 입력 처리부(122)의 출력 및 데이터 입력(DT) 중 하나를 선택한다. 선택부(126)는 스캔 입력 처리부(122)의 출력을 선택하는 경우, 반전 스캔 입력(SIN) 또는 스캔 입력(SI)을 출력할 수 있다. 또는 선택부(126)는 데이터 입력(DT)을 선택하는 경우, 반전 데이터 입력(DTN) 또는 데이터 입력(DT)을 출력할 수 있다. 반전 스캔 인에이블 신호(SEN)는 도 1 등의 스캔 인에이블 신호(SE)와 논리 레벨을 달리하는 신호이다. 따라서, 반전 스캔 인에이블 신호(SEN)는 스캔 모드에서 논리 로우(L)로 인가될 수 있다.
플립-플롭(828)은 선택부(826)로부터 출력을, 클럭(CLK)의 일 주기 동안 저장한다. 예를 들어, 클럭(CLK)의 일 주기 동안 플립-플롭(828)에 저장된 반전 스캔 입력(SIN)은 클럭(CLK)의 다음 주기에서 도 2의 스캔 체인(SCH)의 다음 단의 스캔 소자로 전달된다. 또는 클럭(CLK)의 일 주기 동안 플립-플롭(828)에 저장된 데이터 입력(DT)은 클럭(CLK)의 다음 주기에서 조합 회로(140, 도 2)로 전달된다.
도 8에서는 반전 스캔 인에이블 신호(SEN)가 스캔 소자(820)로 입력되는 것을 예시하였으나, 이에 한정되는 것은 아니다. 도 1과 같이 스캔 인에이블 신호(SE)가 입력된 후, 스캔 소자(820)의 내부에 구비되는 인버터(미도시)에 의해 스캔 인에이블 신호(SE)가 반전될 수도 있다.
도 9은 도 8의 스캔 소자의 일 예를 나타내는 도면이다. 도 8 및 도 9를 참조하면, 스캔 소자(920)의 스캔 입력 처리부(822)는 NOR 게이트로 구현될 수 있다. 스캔 입력 처리부(822)의 NOR 게이트로 반전 스캔 입력(SIN) 및 반전 스캔 인에이블 신호(SEN)가 입력된다. 선택부(826)는 AOI 게이트(AND OR Invert gate, AOI)로 구현될 수 있다. AOI 게이트(AOI)는 2-레벨 복합 로직으로 AND 게이트와 OR 인버터(NOR 게이트)가 결합되어 구현된다. AOI 게이트(AOI)로 반전 스캔 인에이블 신호(SEN)와 데이터 입력(DT), 그리고 스캔 입력 처리부(822)의 출력이 입력된다.
반전 스캔 인에이블 신호(SEN)가 논리 하이(H)로 입력되는 경우, 즉 노멀 모드인 경우, 스캔 입력 처리부(822)의 NOR 게이트는 반전 스캔 입력(SIN)의 값과 무관하게, 논리 로우(L)를 출력하게 된다. AOI 게이트(AOI)는 데이터 입력(DT)을 반전시킨 반전 데이터 입력(DTN)을 플립-플롭(828)으로 인가한다. 플립-플롭(828)은 도 3과 마찬가지로 D 플립-플롭으로 구현될 수 있다. 플립-플롭(828)의 D 단자로 입력된 반전 데이터 입력(DTN)은, 클럭(CLK)의 다음 펄스에서 단자 Q로부터 출력된다. 클럭(CLK)은 플립-플롭(828)의 단자 C를 통해 인가된다. 상기의 동작을 통해, 스캔 소자(920)는, 노멀 모드에서 반전 데이터 입력(DTN)을 스캔 소자(920)에 연결된 조합 회로(140, 도 2)로 전달한다.
반전 스캔 인에이블 신호(SEN)가 논리 로우(L)로 입력되는 경우, 즉 스캔 모드인 경우, 스캔 입력 처리부(822)의 NOR 게이트는 반전 스캔 입력(SIN)을 반전 시킨, 스캔 입력(SI)을 출력한다. 반전 스캔 인에이블 신호(SEN)가 논리 로우(L)이므로, AOI 게이트(AOI)는 반전 스캔 입력(SIN)을 출력한다. 즉, 반전 스캔 입력(SIN)이 플립-플롭(828)으로 입력된다. 클럭(CLK)의 임의의 펄스에서 플립-플롭(828)의 D 단자로 입력된 반전된 반전 스캔 입력(SIN)은, 클럭(CLK)의 다음 펄스에서 단자 Q로부터 출력된다. 상기의 동작을 통해, 스캔 소자(920)는, 스캔 모드에서 반전 스캔 입력(SIN)을 다음 단의 스캔 소자로 전달한다.
도 10은 도 8의 스캔 소자의 다른 예를 나타내는 도면이다. 도 8 및 도 10을 참조하면, 스캔 소자(1020)의 스캔 입력 처리부(822)는 NOR 게이트로 구현될 수 있다. 스캔 입력 처리부(822)의 NOR 게이트로 반전 스캔 입력(SIN) 및 반전 스캔 인에이블 신호(SEN)가 입력된다. 선택부(826)는 AO 게이트(AND OR gate, AO)로 구현될 수 있다. AO 게이트(AO)는 2-레벨 복합 로직으로 AND 게이트와 OR 게이트가 결합되어 구현된다. AO 게이트(AO)로 반전 스캔 인에이블 신호(SEN)와 데이터 입력(DT), 그리고 스캔 입력 처리부(822)의 출력이 입력된다.
반전 스캔 인에이블 신호(SEN)가 논리 하이(H)로 입력되는 경우, 즉 노멀 모드인 경우, 스캔 입력 처리부(822)의 NOR 게이트는 반전 스캔 입력(SIN)의 값과 무관하게, 논리 로우(L)를 출력하게 된다. AO 게이트(AO)는 데이터 입력(DT)을 플립-플롭(828)으로 인가한다. 플립-플롭(828)은 도 3과 마찬가지로 D 플립-플롭으로 구현될 수 있다. 플립-플롭(828)의 D 단자로 입력된 반전 데이터 입력(DTN)은, 클럭(CLK)의 다음 펄스에서 단자 QN를 통해 반전되어, 데이터 입력(DT)으로 출력된다. 클럭(CLK)은 플립-플롭(828)의 단자 C를 통해 인가된다. 상기의 동작을 통해, 스캔 소자(1020)는, 노멀 모드에서 반전 데이터 입력(DTN)을 스캔 소자(1020)에 연결된 조합 회로(140, 도 2)로 전달한다.
반전 스캔 인에이블 신호(SEN)가 논리 로우(L)로 입력되는 경우, 즉 스캔 모드인 경우, 스캔 입력 처리부(822)의 NOR 게이트는 반전 스캔 입력(SIN)을 반전 시킨, 스캔 입력(SI)을 출력한다. 반전 스캔 인에이블 신호(SEN)가 논리 로우(L)이므로, AO 게이트(AO)는 스캔 입력(SI)을 출력한다. 즉, 스캔 입력(SI)이 플립-플롭(828)으로 입력된다. 클럭(CLK)의 임의의 펄스에서 플립-플롭(828)의 D 단자로 입력된 스캔 입력(SI)은, 클럭(CLK)의 다음 펄스에서 단자 QN로부터 반전되어 출력된다. 상기의 동작을 통해, 스캔 소자(820)는, 스캔 모드에서 반전 스캔 입력(SIN)을 다음 단의 스캔 소자로 전달한다.
도 11은 일 실시예에 따른 모바일 장치(mobile apparatus)를 나타내는 도면이다. 도 11을 참조하면, 모바일 장치(1100)는 시스템 온 칩으로 구현되는 어플리케이션 프로세서(1110), 커뮤니케이션 프로세서(1120), 카메라(1130), 디스플레이(1140), 커뮤니케이션 RF(communication Radio Frequency, 1850) 및 메모리들(1160, 1170)을 포함할 수 있다. 모바일 장치(1100)에서 어플리케이션 프로세서(1110)에 의해 어플리케이션(application)이 실행될 수 있다. 예를 들어, 카메라(1130)를 통해 영상이 촬영되면, 어플리케이션 프로세서(1110)는 촬영된 영상을 제2 메모리(1170)에 저장하고, 디스플레이(1140)에 디스플레이 할 수 있다.
도 12는 일 실시예에 따른 컴퓨팅 시스템(computing system)을 나타내는 도면이다. 도 12을 참조하면, 모바일 기기(mobile device), 데스크탑 컴퓨터(desktop computer) 또는 서버(server)와 같은 컴퓨팅 시스템(1200)에서 시스템 온 칩(1210), 메모리 장치(1220), 입출력 장치(1230) 및 디스플레이 장치(1240)을 더 포함할 수 있으며, 이들 구성요소들은 각각 버스(1250)에 전기적으로 연결될 수 있다. 도 12의 시스템 온 칩(1210)은 전술된 도 2의 시스템 온 칩(200) 등일 수 있다.
어플리케이션 프로세서(1310)는 전술된 도 1의 전자 장치(100) 등일 수 있다. 촬영된 영상은 커뮤니케이션 프로세서(1320)의 제어에 따라 커뮤니케이션 RF(1350)을 통해 외부로 전송될 수 있다. 이때, 커뮤니케이션 프로세서(1320)는 영상을 전송하기 위해 임시적으로 영상을 제1 메모리(1360)에 저장할 수 있다. 커뮤니케이션 프로세서(1320)는 그 밖에, 통화, 데이터 송수신을 위한 통신을 제어할 수 있다.
도 1의 전자 장치(100) 등은 도 12 및 도 13의 전자 장치 이외에 다양한 전자 장치에 포함될 수 있다. 예를 들어, 도 1의 전자 장치(100) 등은 웨어러블 장치(wearable apparatus) 또는 가전 등에 포함될 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이었으나, 이는 단지 본 개시를 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 본 개시에 의한 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 집적 회로
120: 스캔 소자
122: 스캔 입력 처리부
126: 선택부
128: 플립-플롭
SE: 스캔 인에이블 신호
SEN: 반전 스캔 인에이블 신호
SI: 스캔 입력
SIN: 반전 스캔 입력
DT: 데이터 입력
DTN: 반전 데이터 입력
H: 논리 하이
L: 논리 로우

Claims (22)

  1. 스캔 인에이블 신호(scan enable signal)를 입력받고, 상기 스캔 인에이블 신호의 논리 레벨에 기초하여 스캔 입력(scan input) 및 제1 논리 값 중 하나를 단일 라인(single line)으로 출력하는 스캔 입력 처리부;
    상기 스캔 인에이블 신호를 입력받고, 상기 스캔 인에이블 신호의 논리 레벨에 기초하여 상기 스캔 입력 처리부의 출력 및 데이터 입력(data input) 중 하나를 선택하는 선택부; 및
    상기 선택부의 출력을 래치(latch)하는 플립-플랍(flip-flop)을 구비하는 스캔 소자(scan element)를 포함하고,
    상기 선택부는
    상기 스캔 입력 처리부의 출력, 상기 스캔 인에이블 신호 및 상기 데이터 입력을 입력으로 하는 OAI 게이트(OR AND Invert gate)를 포함하는 전자 장치.
  2. 제1항에 있어서, 상기 스캔 입력 처리부는,
    상기 스캔 인에이블 신호 및 반전 스캔 입력을 입력으로 하는 NAND 게이트(NAND gate)를 포함하는 전자 장치.
  3. 제2항에 있어서,
    상기 OAI 게이트는,
    상기 NAND 게이트의 출력, 상기 스캔 인에이블 신호 및 상기 데이터 입력을 입력으로 하는 전자 장치.
  4. 제3항에 있어서,
    노멀 모드(normal mode)에서,
    상기 NAND 게이트는 논리 하이(high)의 상기 제1 논리 값을 출력하고,
    상기 OAI 게이트는 반전 데이터 입력을 출력하는 전자 장치.
  5. 제3항에 있어서,
    스캔 모드(scan mode)에서,
    상기 NAND 게이트는 상기 스캔 입력을 출력하고,
    상기 OAI 게이트는 상기 반전 스캔 입력을 출력하는 전자 장치.
  6. 제3항에 있어서, 상기 OAI 게이트는,
    일 단이 전원 전압과 연결되고, 상기 NAND 게이트의 출력에 의해 게이팅(gating) 되는 제1 피모스 트랜지스터(PMOS transistor);
    일 단이 상기 전원 전압에 연결되고, 타 단이 제1 노드(node)에 연결되며, 상기 스캔 인에이블 신호에 의해 게이팅 되는 제2 피모스 트랜지스터;
    일 단이 상기 제1 노드에 연결되고, 타 단이 제2 노드에서 상기 제1 피모스 트랜지스터의 타 단과 연결되며, 상기 데이터 입력에 의해 게이팅 되는 제3 피모스 트랜지스터;
    일 단이 상기 제2 노드에 연결되고, 타 단이 제3 노드에서 연결되며, 상기 스캔 인에이블 신호에 의해 게이팅 되는 제1 엔모스 트랜지스터(NMOS transistor);
    일 단이 상기 제2 노드에 연결되고, 타 단이 상기 제3 노드에서 연결되며, 상기 데이터 입력에 의해 게이팅 되는 제2 엔모스 트랜지스터; 및
    일 단이 상기 제3 노드에 연결되고, 타 단이 접지 단자에서 연결되며, 상기 NAND 게이트의 출력에 의해 게이팅 되는 제3 엔모스 트랜지스터를 포함하는 전자 장치.
  7. 제1항에 있어서,
    상기 플립-플랍은 D 플립-플랍으로 구현되는 전자 장치.
  8. 제1항에 있어서,
    상기 선택부는, 상기 플립-플랍과 함께, 클럭 신호에 동기되는 전자 장치.
  9. 삭제
  10. 삭제
  11. 반전 스캔 인에이블 신호(inverted scan enable signal)를 입력받고, 상기 반전 스캔 인에이블 신호의 논리 레벨에 기초하여 스캔 입력(scan input) 및 제1 논리값 중 하나를 단일 라인(single line)으로 출력하는 스캔 입력 처리부;
    상기 반전 스캔 인에이블 신호를 입력받고, 상기 반전 스캔 인에이블 신호의 논리 레벨에 기초하여 상기 스캔 입력 처리부의 출력 및 반전 데이터 입력(inverted data input) 중 하나를 선택하는 선택부; 및
    상기 선택부의 출력을 래치(latch)하는 플립-플랍(flip-flop)을 구비하는 스캔 소자(scan element)를 포함하고,
    상기 선택부는,
    상기 스캔 입력 처리부의 출력, 상기 반전 스캔 인에이블 신호 및 상기 데이터 입력을 입력으로 하는 AOI 게이트(AND OR Invert gate)를 포함하는 전자 장치.
  12. 제3항에 있어서,
    상기 OAI 게이트는 상기 플립-플랍과 함께, 클럭 신호에 동기되고,
    상기 OAI 게이트 및 상기 플립-플랍은 각각
    일 단이 전원 전압과 연결되고, 상기 NAND 게이트의 출력에 의해 게이팅(gating) 되는 제1 피모스 트랜지스터(PMOS transistor);
    일 단이 상기 전원 전압에 연결되고, 타 단이 제1 노드(node)에 연결되며, 상기 스캔 인에이블 신호에 의해 게이팅 되는 제2 피모스 트랜지스터;
    일 단이 상기 제1 노드에 연결되고, 타 단이 제2 노드에서 상기 제1 피모스 트랜지스터의 타 단과 연결되며, 상기 데이터 입력에 의해 게이팅 되는 제3 피모스 트랜지스터;
    일 단이 상기 제2 노드에 연결되고, 타 단이 제5 노드에 연결되며, 클럭 신호에 의해 게이팅 되는 제4 피모스 트랜지스터;
    일 단이 제3 노드에 연결되고, 타 단이 제4 노드에 연결되며, 상기 스캔 인에이블 신호에 의해 게이팅 되는 제1 엔모스 트랜지스터(NMOS transistor);
    일 단이 상기 제3 노드에 연결되고, 타 단이 접지 단자에서 연결되며, 상기 NAND 게이트의 출력에 의해 게이팅 되는 제2 엔모스 트랜지스터; 및
    일 단이 상기 제4 노드에 연결되고, 타 단이 제5 노드에 연결되며, 반전 클럭 신호에 의해 게이팅 되는 제4 엔모스 트랜지스터를 포함하는 전자 장치.
  13. 제11항에 있어서,
    상기 스캔 입력 처리부는,
    상기 반전 스캔 인에이블 신호 및 반전 스캔 입력을 입력으로 하는 NOR 게이트(NOR gate)를 포함하는 전자 장치.
  14. 제13항에 있어서,
    상기 AOI 게이트는,
    NOR 게이트의 출력, 상기 반전 스캔 인에이블 신호 및 상기 데이터 입력을 입력으로 하는 전자 장치.
  15. 제14항에 있어서,
    노멀 모드(normal mode)에서,
    상기 NOR 게이트는 논리 로우(low)의 상기 제1 논리 값을 출력하고,
    상기 AOI 게이트는 상기 반전 데이터 입력을 출력하고,
    스캔 모드(scan mode)에서,
    상기 NOR 게이트는 상기 스캔 입력을 출력하고,
    상기 AOI 게이트는 상기 반전 스캔 입력을 출력하는 전자 장치.
  16. 제2항에 있어서,
    상기 스캔 입력 처리부는,
    상기 반전 스캔 입력을 반전하여 상기 스캔 입력으로 출력하는 전자 장치.
  17. 제4항에 있어서,
    상기 OAI 게이트는,
    상기 데이터 입력을 반전하여 상기 반전 데이터 입력을 출력하는 전자 장치.
  18. 스캔 인에이블 신호(scan enable signal)를 입력받고, 상기 스캔 인에이블 신호가 스캔 모드(scan mode)이면 스캔 입력(scan input)을, 상기 스캔 인에이블 신호가 상기 스캔 모드와 다른 노멀 모드(normal mode)이면 논리 값을 단일 라인(single line)으로 출력하는 스캔 입력 처리부;
    상기 스캔 인에이블 신호를 입력받고, 상기 스캔 인에이블 신호가 상기 스캔 모드이면 상기 스캔 입력을 출력하고, 상기 스캔 인에이블 신호가 상기 노멀 모드이면 상기 논리 값에 기초한 데이터를 출력하는 선택부; 및
    상기 선택부의 출력을 래치(latch)하는 플립-플랍(flip-flop)을 구비하는 스캔 소자(scan element)를 포함하고,
    상기 선택부는,
    상기 스캔 입력 처리부의 출력, 상기 스캔 인에이블 신호 및 상기 데이터 입력을 입력으로 하는 OI 게이트(OR AND gate)를 포함하는 전자 장치.
  19. 제18항에 있어서,
    상기 스캔 입력 처리부는,
    상기 스캔 인에이블 신호 및 반전 스캔 입력을 입력받는 NAND 게이트(NAND gate)를 포함하는 전자 장치.
  20. 제19항에 있어서,
    상기 OA 게이트는,
    상기 NAND 게이트의 출력, 상기 스캔 인에이블 신호 및 데이터 입력을 입력으로 하는 전자 장치.
  21. 제18항에 있어서,
    상기 스캔 입력 처리부는,
    반전 스캔 인에이블 신호 및 반전 스캔 입력을 입력으로 하는 NOR 게이트(NOR gate)를 포함하고,
    상기 선택부는,
    상기 NOR 게이트의 출력, 상기 반전 스캔 인에이블 신호 및 데이터 입력을 입력으로 하는 AO 게이트(AND OR gate)를 포함하는 전자 장치.
  22. 제6항에 있어서,
    상기 제2 노드의 전압이 상기 플립-플랍에 인가되는, 전자 장치.
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