KR100498501B1 - 내부 클럭 신호의 특성 검증을 위한 바이패스 회로를가지는 반도체 메모리 장치 - Google Patents

내부 클럭 신호의 특성 검증을 위한 바이패스 회로를가지는 반도체 메모리 장치 Download PDF

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Abstract

내부 클럭 신호의 특성 검증을 위한 바이패스 회로를 가지는 반도체 메모리 장치가 개시된다. 본 발명에 따른 내부 클럭 신호의 특성 검증을 위한 바이패스 회로를 구비하는 반도체 메모리 장치는, 데이터 출력 회로, 데이터 입력 회로, 제1 바이패스 회로, 및 제2 바이패스 회로를 구비하는 것을 특징으로 한다. 데이터 출력 회로는 내부 회로로부터 출력되는 출력 데이터를 출력 클럭 신호에 동기하여 입출력 패드에 출력한다. 데이터 입력 회로는 입출력 패드를 통하여 외부로부터 수신된 입력 데이터를 입력 클럭 신호에 동기하여 내부 회로에 출력한다. 제1 바이패스 회로는 제1 제어 신호에 응답하여 출력 클럭 신호를 입출력 패드로 바이패스 한다. 제2 바이패스 회로는 제2 제어 신호에 응답하여 입력 클럭 신호를 입출력 패드로 바이패스 한다. 제1 바이패스 회로와 제2 바이패스 회로 중 어느 하나가 동작할 때, 데이터 출력 회로 및 데이터 입력 회로가 동작을 정지한다. 본 발명에 따른 내부 클럭 신호의 특성 검증을 위한 바이패스 회로를 구비하는 반도체 메모리 장치는, 패키지된 상태에서 용이하게 내부 클럭 신호의 특성을 검증할 수 있는 장점이 있다.

Description

내부 클럭 신호의 특성 검증을 위한 바이패스 회로를 가지는 반도체 메모리 장치{A semiconductor memory device with bypass circuit for evaluating character of internal clock signal}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히, 내부 클럭 신호의 특성 검증을 위한 바이패스 회로를 가지는 반도체 메모리 장치에 관한 것이다.
일반적으로, 반도체 메모리 장치와 메모리 컨트롤러간의 데이터 전송과 같이 클럭 주파수와 동기하여 데이터를 전송하는 I/O 인터페이스 방식에서는 버스의 부하가 커지고 전송 주파수가 빨라짐에 따라 클럭과 데이터가 정확한 시간적 동기를 이루는 것이 매우 중요하다.
즉, 데이터가 클럭의 에지 혹은 센터에 정확히 위치되도록 하기 위해, 데이터를 전송하는 각 구성요소의 클럭은 데이터가 버스에 실리는데 걸리는 시간으로 역보상되어야 한다. 따라서, 반도체 메모리 장치에서는 외부 클럭을 수신하여 각 구성요소에 대한 내부 클럭을 발생하는 내부클럭 발생회로가 사용된다. 이러한 내부클럭 발생회로를 사용하는 종래기술에 따른 반도체 메모리 장치의 일예가 미국특허 제6,509,763호에 기재되어 있다.
도 1은 종래기술에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 1을 참고하면, 반도체 메모리 장치(10)는 클럭 입력 버퍼(11), 내부 클럭 발생회로(12), 내부 회로(13), 데이터 출력회로(14), 데이터 입력회로(18), 커맨드 입력회로(25)를 구비한다. 상기 클럭 입력 버퍼(11)는 외부 클럭 신호(EXCLK)를 수신하여 출력한다. 상기 내부 클럭 발생회로(12)는 상기 클럭 입력 버퍼(11)로부터 출력되는 상기 외부 클럭 신호(EXCLK)를 수신하고 복수의 내부 클럭 신호들(ICLOCK, TCLOCK, RCLOCK, CCLOCK)을 발생한다. 상기 내부회로(13)는 DRAM 코어회로(미도시)와 주변회로들(미도시)을 포함하고, 상기 내부 클럭 발생회로(12)로부터 출력되는 상기 내부 클럭 신호(ICLK)를 수신한다.
상기 데이터 출력회로(14)는 상기 내부 회로(13)로부터 출력되는 출력 데이터 신호들(ODATA_ODD, ODATA_EVEN)을 수신하고, 상기 내부 클럭 신호(TCLOCK)에 동기하여 출력 데이터 신호(ODATA)를 입출력 패드(21)를 통하여 외부로 출력한다. 상기 데이터 출력회로(14)는 제1 위상 스플리터(phase splitter)(15), 먹스 회로(16), 및 데이터 출력 버퍼(17)를 포함한다. 상기 제1 위상 스플리터(15)는 상기 내부 클럭 신호(TCLOCK)를 수신하고, 상보 출력 클럭 신호들(TCLK, TCLKB)을 출력한다. 상기 먹스 회로(16)는 상기 상보 출력 클럭 신호들(TLCK, TCLKB)에 동기하여 상기 출력 데이터 신호들(ODATA_ODD, ODATA_EVEN)을 교번적으로 출력한다. 그 결과, 상기 먹스 회로(16)는 상기 출력 데이터 신호들(ODATA_ODD, ODATA_EVEN)이 교번적으로 배치되는 출력 데이터 신호(ODATA)를 출력한다. 상기 데이터 출력 버퍼(17)는 상기 출력 데이터 신호(ODATA)를 상기 입출력 패드(21)에 출력한다.
상기 데이터 입력회로(18)는 제2 위상 스플리터(19)와 데이터 입력 버퍼(20)를 포함한다. 상기 제2 위상 스플리터(19)는 상기 내부 클럭 발생회로(12)로부터 출력되는 상기 내부 클럭 신호(RCLOCK)를 수신하고, 상보 입력 클럭 신호들(RCLK, RCLKB)을 출력한다. 상기 데이터 입력 버퍼(20)는 상기 입출력 패드(21)를 통하여 입력 데이터 신호(IDATA)를 수신한다. 상기 데이터 입력 버퍼(20)는 수신된 상기 입력 데이터 신호(IDATA)를 상기 상보 입력 클럭 신호들(RCLK, RCLKB)에 동기하여 입력 데이터 신호들(IDATA_EVEN, IDATA_ODD)로 출력한다. 상기 입력 데이터 신호들(IDATA_EVEN, IDATA_ODD)은 상기 내부 회로(13)에 전달된다.
상기 커맨드 입력회로(23)는 제3 위상 스플리터(24)와 입력 버퍼(25)를 포함한다. 상기 제3 위상 스플리터(24)는 상기 내부 클럭 발생회로(12)로부터 출력되는 상기 내부 클럭 신호(CCLOCK)를 수신하고, 상보 커맨드 클럭 신호들(CCLK, CCLKB)을 출력한다. 상기 입력 버퍼(25)는 입력 패드(22)를 통하여 커맨드 신호(CMD)를 수신하고, 상기 상보 커맨드 클럭 신호들(CCLK, CCLKB)에 동기하여 상기 커맨드 신호(CMD)를 상기 내부 회로(13)에 출력한다. 도 1에서 더미 출력 버퍼(26)는 상기 입력 버퍼(25)와 동일한 캐패시턴스 값을 가지며, 실질적으로 동작하지 않는 더미 회로이다.
상기와 같이, 반도체 메모리 장치(10)의 데이터 입출력 회로들(14, 19)과 커맨드 신호를 수신하는 입력 회로(23)는 상기 내부 클럭 신호들(TCLOCK, RCLOCK, CCLOCK)에 동기하여 입출력 동작이 수행된다.
한편, 입출력 데이터의 정확한 동기화를 위해서는 상기 내부 클럭 신호들(TCLOCK, RCLOCK, CCLOCK)의 특성 검증이 중요하다. 그 이유는, 상기 내부 클럭 신호들(TCLOCK, RCLOCK, CCLOCK)의 파형, 지터(jitter) 성분, 듀티(duty) 등과 같은 특성들의 변화가 입출력 신호들에 큰 영향을 주기 때문이다. 그러나, 상기와 같은 종래의 반도체 메모리 장치가 패키지된 상태에서 상기 내부 클럭 신호들(TCLOCK, RCLOCK, CCLOCK)의 특성 검증은 불가능하다. 따라서, 반도체 메모리 장치가 패키지된 상태에서 내부 클럭 신호들의 특성을 검증할 수 있는 방안이 요구된다.
본 발명이 이루고자하는 기술적 과제는, 반도체 메모리 장치가 패키지된 상태에서 내부 클럭 신호의 특성을 검증할 수 있는 바이패스 회로를 구비하는 반도체 메모리 장치를 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일실시예에 따른 내부 클럭 신호의 특성 검증을 위한 바이패스 회로를 구비하는 반도체 메모리 장치는, 데이터 출력 회로, 데이터 입력 회로, 제1 바이패스 회로, 및 제2 바이패스 회로를 구비하는 것을 특징으로 한다. 데이터 출력 회로는 내부 회로로부터 출력되는 출력 데이터를 출력 클럭 신호에 동기하여 입출력 패드에 출력한다. 데이터 입력 회로는 입출력 패드를 통하여 외부로부터 수신된 입력 데이터를 입력 클럭 신호에 동기하여 내부 회로에 출력한다. 제1 바이패스 회로는 제1 제어 신호에 응답하여 출력 클럭 신호를 입출력 패드로 바이패스 한다. 제2 바이패스 회로는 제2 제어 신호에 응답하여 입력 클럭 신호를 입출력 패드로 바이패스 한다. 제1 바이패스 회로와 제2 바이패스 회로 중 어느 하나가 동작할 때, 데이터 출력 회로 및 데이터 입력 회로가 동작을 정지한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 일실시예에 따른 내부 클럭 신호의 특성 검증을 위한 바이패스 회로를 구비하는 반도체 메모리 장치는, 데이터 출력 회로, 데이터 입력 회로, 클럭 출력 버퍼, 제1 바이패스 회로, 및 제2 바이패스 회로를 구비하는 것을 특징으로 한다. 데이터 출력 회로는 내부 회로로부터 출력되는 출력 데이터를 출력 클럭 신호에 동기하여 입출력 패드에 출력한다. 데이터 입력 회로는 입출력 패드를 통하여 외부로부터 수신된 입력 데이터를 입력 클럭 신호에 동기하여 내부 회로에 출력한다. 클럭 출력 버퍼는 데이터 출력 회로 및 데이터 입력 회로와 함께 입출력 패드에 연결된다. 제1 바이패스 회로는 제1 제어 신호에 응답하여 출력 클럭 신호를 클럭 출력 버퍼로 바이패스 한다. 제2 바이패스 회로는 제2 제어 신호에 응답하여 입력 클럭 신호를 클럭 출력 버퍼로 바이패스 한다. 클럭 출력 버퍼는 제1 바이패스 회로로부터 출력되는 출력 클럭 신호와 제2 바이패스 회로로부터 출력되는 입력 클럭 신호 중 어느 하나를 입출력 패드에 출력한다. 제1 바이패스 회로와 제2 바이패스 회로 중 어느 하나가 동작할 때, 데이터 출력 회로 및 데이터 입력 회로가 동작을 정지한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 일실시예에 따른 내부 클럭 신호의 특성 검증을 위한 바이패스 회로를 구비하는 반도체 메모리 장치는, 데이터 출력 회로, 데이터 입력 회로, 출력 버퍼, 제1 바이패스 회로, 및 제2 바이패스 회로를 구비하는 것을 특징으로 한다. 데이터 출력 회로는 내부 회로로부터 출력되는 출력 데이터를 출력 클럭 신호에 동기하여 출력한다. 데이터 입력 회로는 입출력 패드를 통하여 외부로부터 수신된 입력 데이터를 입력 클럭 신호에 동기하여 내부 회로에 출력한다. 출력 버퍼는 데이터 출력 회로로부터 출력되는 출력 데이터를 입출력 패드에 출력한다. 제1 바이패스 회로는 제1 제어 신호에 응답하여 출력 클럭 신호를 출력 버퍼로 바이패스 한다. 제2 바이패스 회로는 제2 제어 신호에 응답하여 입력 클럭 신호를 출력 버퍼로 바이패스 한다. 제1 바이패스 회로와 제2 바이패스 회로 중 어느 하나가 동작할 때, 데이터 출력 회로 및 데이터 입력 회로가 동작을 정지하고, 출력 버퍼가 제1 바이패스 회로로부터 출력되는 출력 클럭 신호와 제2 바이패스 회로로부터 출력되는 입력 클럭 신호 중 어느 하나를 입출력 패드에 출력한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 일실시예에 따른 내부 클럭 신호의 특성 검증을 위한 바이패스 회로를 구비하는 반도체 메모리 장치는, 입력 회로와 바이패스 회로를 구비한다. 입력 회로는 입력 패드를 통하여 외부로부터 수신된 입력 신호를 내부 클럭 신호에 동기하여 내부 회로에 출력한다. 바이패스 회로는 제1 제어 신호에 응답하여 내부 클럭 신호를 입력 패드로 바이패스 한다. 바이패스 회로가 동작할 때, 입력 회로가 동작을 정지한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 일실시예에 따른 내부 클럭 신호의 특성 검증을 위한 바이패스 회로를 구비하는 반도체 메모리 장치는, 입력 회로, 클럭 출력 버퍼, 및 바이패스 회로를 구비하는 것을 특징으로 한다. 입력 회로는 입력 패드를 통하여 외부로부터 수신된 입력 신호를 내부 클럭 신호에 동기하여 내부 회로에 출력한다. 클럭 출력 버퍼는 입력 회로와 함께 입력 패드에 연결된다. 바이패스 회로는 제1 제어 신호에 응답하여 내부 클럭 신호를 클럭 출력 버퍼로 바이패스 한다. 바이패스 회로가 동작할 때, 입력 회로가 동작을 정지하고, 클럭 출력 버퍼가 바이패스 회로로부터 출력되는 입력 클럭 신호를 입력 패드에 출력한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 일실시예에 따른 내부 클럭 신호의 특성 검증을 위한 바이패스 회로를 구비하는 반도체 메모리 장치는, 입력 회로, 더미 출력 버퍼, 및 바이패스 회로를 구비하는 것을 특징으로 한다. 입력 회로는 입력 패드를 통하여 외부로부터 수신된 입력 신호를 내부 클럭 신호에 동기하여 내부 회로에 출력한다. 더미 출력 버퍼는 입력 회로와 함께 입출력 패드에 연결된다. 바이패스 회로는 제1 제어 신호에 응답하여 내부 클럭 신호를 더미 출력 버퍼로 바이패스 한다. 바이패스 회로가 동작할 때, 입력 회로가 동작을 정지하고, 더미 출력 버퍼가 바이패스 회로로부터 출력되는 내부 클럭 신호를 입력 패드로 출력한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 일실시예에 따른 내부 클럭 신호의 특성 검증을 위한 바이패스 회로를 구비하는 반도체 메모리 장치는, 데이터 출력 회로와 바이패스 회로를 구비하는 것을 특징으로 한다. 데이터 출력 회로는 내부 회로로부터 출력되는 출력 데이터를 출력 클럭 신호에 동기하여 출력 패드에 출력한다. 바이패스 회로는 제1 제어 신호에 응답하여 출력 클럭 신호를 출력 패드로 바이패스 한다. 바이패스 회로가 동작할 때, 데이터 출력 회로가 동작을 정지한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 일실시예에 따른 내부 클럭 신호의 특성 검증을 위한 바이패스 회로를 구비하는 반도체 메모리 장치는, 데이터 출력 회로, 클럭 출력 버퍼, 및 바이패스 회로를 구비하는 것을 특징으로 한다. 데이터 출력 회로는 내부 회로로부터 출력되는 출력 데이터를 출력 클럭 신호에 동기하여 출력 패드에 출력한다. 클럭 출력 버퍼는 데이터 출력 회로와 함께 출력 패드에 연결된다. 바이패스 회로는 제1 제어 신호에 응답하여 출력 클럭 신호를 클럭 출력 버퍼로 바이패스 한다. 바이패스 회로가 동작할 때, 데이터 출력 회로가 동작을 정지한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 일실시예에 따른 내부 클럭 신호의 특성 검증을 위한 바이패스 회로를 구비하는 반도체 메모리 장치는, 데이터 출력 회로, 출력 버퍼, 및 바이패스 회로를 구비하는 것을 특징으로 한다. 데이터 출력 회로는 내부 회로로부터 출력되는 출력 데이터를 출력 클럭 신호에 동기하여 출력한다. 출력 버퍼는 데이터 출력 회로로부터 출력되는 출력 데이터를 출력 패드에 출력한다. 바이패스 회로는 제1 제어 신호에 응답하여 출력 클럭 신호를 출력 버퍼로 바이패스 한다. 바이패스 회로가 동작할 때, 데이터 출력 회로가 동작을 정지하고, 출력 버퍼가 바이패스 회로로부터 출력되는 출력 클럭 신호를 출력 패드에 출력한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 제1 실시예에 따른 내부 클럭 신호의 특성 검증을 위한 바이패스 회로를 가지는 반도체 메모리 장치를 나타내는 도면이다.
도 2를 참고하면, 반도체 메모리 장치(100)는 클럭 입력 버퍼(110), 내부 클럭 발생회로(120), 내부 회로(130), 및 제어회로(140)를 구비한다. 또, 상기 반도체 메모리 장치(100)는 데이터 출력 회로(150), 데이터 출력 버퍼(160), 데이터 입력 회로(170), 제1 바이패스 회로(190), 및 제2 바이패스 회로(200)를 더 구비한다.
상기 클럭 입력 버퍼(110)는 외부 클럭 신호(EXCLK)를 수신하고, 수신된 상기 외부 클럭 신호(EXCLK)를 상기 내부 클럭 발생회로(120)에 출력한다. 상기 내부 클럭 발생회로(120)는 상기 외부 클럭 신호(EXCLK)를 수신하고 클럭 신호(ICLOCK), 출력 클럭 신호(TCLOCK), 입력 클럭 신호(RCLOCK)를 출력한다. 상기 내부 회로(130)는 DRAM 코어회로(미도시)와 주변회로들(미도시)을 포함하고, 상기 내부 클럭 발생회로(120)로부터 출력되는 상기 클럭 신호(ICLK)를 수신한다.
상기 제어회로(140)는 외부로부터 어드레스 신호(ADD)와 제어 데이터 신호(CDATA)를 수신하고, 복수의 제어 신호들(TEST, ET1, ET2, ER1, ER2)을 발생한다. 상기 제어회로(140)는 디코더(141)와 모드 레지스터(142)를 포함한다. 상기 디코더(141)는 상기 어드레스 신호(ADD)와 상기 제어 데이터 신호(CDATA)를 수신하고, 디코딩하여 MRS 코드(Mode Register Set Code)(MRS)를 생성한다. 상기 모드 레지스터(142)는 상기 MRS 코드(MRS)에 의해 프로그래밍 되어, 상기 복수의 제어 신호들(TEST, ET1, ET2, ER1, ER2)을 출력한다.
도 2에서, 상기 제어회로(140)는 상기 디코더(141)와 상기 모드 레지스터(142)에 의해 구현되었으나. 상기 복수의 제어 신호들(TEST, ET1, ET2, ER1, ER2)을 발생할 수 있는 한 다양하게 변경될 수 있다.
또한, 도 2에서 상기 제어회로(140)가 상기 제어신호(TEST)를 발생하는 것으로 도시되어 있지만, 상기 제어회로(140)가 상기 제어신호들(ET1, ET2, ER1, ER2)만을 발생하고, 상기 제어신호(TEST)가 상기 제어신호들(ET1, ET2, ER1, ER2) 중 인에이블되는 제어신호로 대체될 수 있다.
상기 데이터 출력 회로(150)는 상기 내부 회로(130)로부터 출력되는 출력 데이터 신호들(ODATA_ODD, ODATA_EVEN)을 수신하고, 상기 출력 클럭 신호(TCLOCK)에 동기하여 출력 데이터 신호(ODATA)를 출력한다. 상기 데이터 출력 회로(150)는 제1 위상 스플리터(151)와 먹스 회로(152)를 포함한다. 상기 제1 위상 스플리터(151)는 상기 내부 클럭 발생회로(120)로부터 출력되는 상기 출력 클럭 신호(TCLOCK)를 수신하고, 상보 출력 클럭 신호들(TCLK, TCLKB)을 출력한다. 상기 먹스 회로(152)는 상기 상보 출력 클럭 신호들(TCLK, TCLKB)에 동기하여 상기 출력 데이터 신호들(ODATA_ODD, ODATA_EVEN)을 교번적으로 출력한다. 그 결과, 상기 먹스 회로(152)는 상기 출력 데이터 신호들(ODATA_ODD, ODATA_EVEN)이 교번적으로 배치되는 상기 출력 데이터 신호(ODATA)를 출력한다. 또, 상기 먹스 회로(152)는 상기 제어신호(TEST)에 응답하여 상기 출력 데이터 신호(ODATA)의 출력 동작을 정지한다. 상기 데이터 출력 버퍼(160)는 상기 먹스 회로(152)로부터 출력되는 상기 출력 데이터 신호(ODATA)를 수신하여 입출력 패드(180)에 출력한다.
상기 데이터 입력회로(170)는 제2 위상 스플리터(171)와 데이터 입력 버퍼(172)를 포함한다. 상기 제2 위상 스플리터(171)는 상기 내부 클럭 발생회로(120)로부터 출력되는 상기 입력 클럭 신호(RCLOCK)를 수신하고, 상보 입력 클럭 신호들(RCLK, RCLKB)을 출력한다. 상기 데이터 입력 버퍼(172)는 상기 입출력 패드(180)를 통하여 입력 데이터 신호(IDATA)를 수신한다. 상기 데이터 입력 버퍼(172)는 수신된 상기 입력 데이터 신호(IDATA)를 상기 상보 입력 클럭 신호들(RCLK, RCLKB)에 동기하여 입력 데이터 신호들(IDATA_EVEN, IDATA_ODD)로 출력한다. 또, 상기 데이터 입력 버퍼(172)는 상기 제어신호(TEST)에 응답하여 입력 데이터 신호들(IDATA_EVEN, IDATA_ODD)의 출력 동작을 정지한다. 상기 입력 데이터 신호들(IDATA_EVEN, IDATA_ODD)은 상기 내부 회로(130)에 전달된다.
상기 제1 바이패스 회로(190)는 상기 제어 신호들(ET1, ET2)에 응답하여, 상기 출력 클럭 신호(TCLOCK) 또는 상기 상보 출력 클럭 신호(TCLK)를 상기 데이터 출력 버퍼(160)로 바이패스 한다.
상기 제1 바이패스 회로(190)는 제1 출력 클럭 바이패스 회로(191)와 제2 출력 클럭 바이패스 회로(192)를 포함한다. 상기 제1 출력 클럭 바이패스 회로(191)는 인버터(91)와 전송 게이트(92)를 포함하고, 상기 제2 출력 클럭 바이패스 회로(192) 역시 인버터(93)와 전송 게이트(94)를 포함한다. 상기 인버터(91)는 상기 제어신호(ET1)를 반전시켜 상기 전송 게이트(92)의 PMOS 트랜지스터의 게이트에 출력한다. 상기 전송 게이트(92)의 NMOS 트랜지스터의 게이트에는 상기 제어신호(ET1)가 입력된다. 상기 인버터(93)는 상기 제어신호(ET2)를 반전시켜 상기 전송 게이트(94)의 PMOS 트랜지스터의 게이트에 출력한다. 상기 전송 게이트(94)의 NMOS 트랜지스터의 게이트에는 상기 제어신호(ET2)가 입력된다. 상기 전송 게이트들(92, 94)의 출력단에는 상기 데이터 출력 버퍼(160)가 연결된다.
상기 전송 게이트들(92, 94)은 각각 상기 제어신호들(ET1, ET2)에 의해 턴 온 또는 턴 오프 제어된다. 이를 좀 더 상세히 설명하면, 상기 제어신호(ET1)가 인에이블될 때 상기 전송 게이트(92)가 턴 온되어 상기 출력 클럭 신호(TCLOCK)를 상기 데이터 출력 버퍼(160)에 출력한다. 또, 상기 제어신호(ET2)가 인에이블될 때 상기 전송 게이트(94)가 턴 온되어 상기 상보 출력 클럭 신호(TCLK)를 상기 데이터 출력 버퍼(160)에 출력한다.
또, 상기 제2 바이패스 회로(200)는 상기 제어 신호들(ER1, ER2)에 응답하여, 상기 입력 클럭 신호(RCLOCK) 또는 상기 상보 출력 클럭 신호(RCLK)를 상기 데이터 출력 버퍼(160)로 바이패스 한다.
상기 제2 바이패스 회로(200)는 제1 입력 클럭 바이패스 회로(210)와 제2 입력 클럭 바이패스 회로(220)를 포함한다. 상기 제1 입력 클럭 바이패스 회로(210)는 인버터(211)와 전송 게이트(212)를 포함하고, 상기 제2 입력 클럭 바이패스 회로(220) 역시 인버터(221)와 전송 게이트(222)를 포함한다. 상기 인버터(211)는 상기 제어신호(ER1)를 반전시켜 상기 전송 게이트(212)의 PMOS 트랜지스터의 게이트에 출력한다. 상기 전송 게이트(212)의 NMOS 트랜지스터의 게이트에는 상기 제어신호(ER1)가 입력된다. 상기 인버터(221)는 상기 제어신호(ER2)를 반전시켜 상기 전송 게이트(222)의 PMOS 트랜지스터의 게이트에 출력한다. 상기 전송 게이트(222)의 NMOS 트랜지스터의 게이트에는 상기 제어신호(ER2)가 입력된다. 상기 전송 게이트들(212, 222)의 출력단에는 상기 데이터 출력 버퍼(160)가 연결된다.
상기 전송 게이트들(212, 222)은 각각 상기 제어신호들(ER1, ER2)에 의해 턴 온 또는 턴 오프 제어된다. 이를 좀 더 상세히 설명하면, 상기 제어신호(ER1)가 인에이블될 때 상기 전송 게이트(212)가 턴 온되어 상기 입력 클럭 신호(RCLOCK)를 상기 데이터 출력 버퍼(160)에 출력한다. 또, 상기 제어신호(ER2)가 인에이블될 때 상기 전송 게이트(222)가 턴 온되어 상기 상보 입력 클럭 신호(RCLK)를 상기 데이터 출력 버퍼(160)에 출력한다.
여기에서, 상기 제1 및 상기 제2 출력 클럭 바이패스 회로들(191, 192)과 상기 제1 및 상기 제2 입력 클럭 바이패스 회로들(210, 220) 중 어느 하나가 동작할 때, 상기 제어신호(TEST)가 인에이블된다. 상기 제어신호(TEST)에 응답하여 상기 먹스 회로(152)와 상기 데이터 입력 버퍼(172)는 동작을 정지한다.
상기와 같이 구성된 반도체 메모리 장치(100)의 동작을 도 2를 참고하여 설명하면 다음과 같다.
먼저, 특정 내부 클럭 신호를 검증하기 위한 어드레스 신호(ADD)와 제어 데이터 신호(CDATA)가 수신되면, 제어회로(140)의 디코더(141)가 이들 수신된 신호들을 디코딩하여 MRS 코드(MRS)를 발생한다. 상기 제어회로(140)의 모드 레지스터(142)는 상기 MRS 코드(MRS)에 의해 프로그래밍 되어, 제어신호들(ET1, ET2, ER1, ER2) 중 어느 하나를 인에이블시키고, 동시에 제어신호(TEST)를 인에이블시킨다.
도 2에서는 설명의 편의상 상기 모드 레지스터(142)가 제어신호들(TEST, ET1)을 인에이블시키는 것을 예를 들어 설명한다. 상기 제어신호(TEST)가 인에이블되면, 먹스 회로(152)와 데이터 입력 버퍼(172)가 동작을 정지한다.
또, 상기 제어신호(ET1)가 인에이블되면 제1 출력 클럭 바이패스 회로(191)의 전송 게이트(92)가 턴 온된다. 그 결과, 상기 제1 출력 클럭 바이패스 회로(191)는 내부 클럭 발생회로(120)로부터 출력되는 출력 클럭 신호(TCLOCK)를 데이터 출력 버퍼(160)로 바이패스한다. 상기 데이터 출력 버퍼(160)는 상기 출력 클럭 신호(TCLOCK)를 입출력 패드(180) 및 입출력 핀(미도시)을 통하여 반도체 칩의 외부로 출력한다. 결국, 유저는 오실로스코프(osciloscope)와 같은 장비를 이용하여 상기 입출력 핀으로 출력되는 출력 클럭 신호(TCLOCK)의 특성을 간단하게 검증할 수 있다.
제2 출력 클럭 바이패스 회로(192), 제1 입력 클럭 바이패스 회로(210), 제2 입력 클럭 바이패스 회로(220) 역시 상기 제1 출력 클럭 바이패스 회로(191)와 유사하게 제어신호들(ET2, ER1, ER2)에 의해 동작이 제어된다. 즉, 상기 제어신호들(ET1, ET2, ER1, ER2) 중 어느 하나가 인에이블되면, 상기 클럭 신호들(TCLOCK, TCLK, RCLOCK, RCLK) 중 어느 하나가 상기 데이터 출력 버퍼(160)를 통하여 상기 입출력 패드(180)에 출력된다. 여기에서, 상기 제어회로(140)에 입력되는 상기 어드레스 신호(ADD)와 상기 제어 데이터 신호(CDATA)에 따라 상기 제어신호들(ET1, ET2, ER1, ER2) 중 어느 하나가 인에이블된다.
도 3은 본 발명의 제2 실시예에 따른 내부 클럭 신호의 특성 검증을 위한 바이패스 회로를 가지는 반도체 메모리 장치를 나타내는 도면이다.
도 3을 참고하면, 반도체 메모리 장치(300)는 클럭 입력 버퍼(310), 내부 클럭 발생회로(320), 내부 회로(330), 및 제어회로(340)를 구비한다. 또, 상기 반도체 메모리 장치(300)는 데이터 출력 회로(350), 데이터 입력 회로(360), 제1 바이패스 회로(380), 제2 바이패스 회로(390), 및 클럭 출력 버퍼(400)를 더 구비한다.
도 3에 도시된 반도체 메모리 장치(300)의 구성은 도 2에 도시된 반도체 메모리 장치(200)의 구성과 비교할 때, 두 가지 차이점을 제외하고 모두 동일하다.
따라서, 상기 반도체 메모리 장치(300)에서 상기 반도체 메모리 장치(200)와 동일한 부분에 대한 구체적인 설명은 생략하고, 상기 두 가지 차이점만을 설명하기로 한다.
상기 두 가지 차이점은 상기 데이터 출력 회로(350)가 제1 위상 스플리터(351), 먹스 회로(352), 및 데이터 출력 버퍼(353)를 포함한다는 것과, 상기 클럭 출력 버퍼(400)가 추가된 것이다.
상기 클럭 출력 버퍼(400)의 입력단에는 상기 제1 바이패스 회로(380)의 제1 및 제2 출력 클럭 바이패스 회로들(381, 382)의 출력단들이 연결된다. 또, 상기 클럭 출력 버퍼(400)의 입력단에는 상기 제2 바이패스 회로(390)의 제1 및 제2 입력 클럭 바이패스 회로들(391, 392)의 출력단들이 연결된다.
상기 데이터 출력 버퍼(353)는 상기 먹스 회로(352)가 동작할 때 출력 데이터 신호(ODATA)를 입출력 패드(370)를 통하여 입출력 핀(미도시)으로 출력한다.
또, 상기 클럭 출력 버퍼(400)는 상기 제1 출력 클럭 바이패스 회로(381), 상기 제2 출력 클럭 바이패스 회로(382), 상기 제1 입력 클럭 바이패스 회로(391), 및 상기 제2 입력 클럭 바이패스 회로(392) 중 어느 하나로부터 출력되는 클럭 신호를 상기 입출력 패드(370)를 통하여 상기 입출력 핀으로 출력한다.
여기에서, 상기 클럭 출력 버퍼(400)는 CMOS 인버터로 구현될 수 있고, 상기 입출력 패드(370)로 출력되는 내부 클럭 신호의 레벨을 소정의 전압 레벨로 유지시킨다. 따라서, 상기 반도체 메모리 장치(300)에서 클럭 신호들(TCLOCK, TCLK, RCLOCK, RCLK)이 상기 클럭 출력 버퍼(400)를 통하여 출력되면, 상기 클럭 신호들(TCLOCK, TCLK, RCLOCK, RCLK)의 전압 레벨이 변화되는 것을 방지할 수 있다. 반면에, 상기 반도체 메모리 장치(200)에서는 바이패스 회로들(191, 192, 210, 220)로부터 출력되는 클럭 신호들(TCLOCK, TCLK, RCLOCK, RCLK)이 데이터 출력 버퍼(160)를 통하여 출력되므로, 그 전압 레벨이 변화될 수 있다.
도 4는 본 발명의 제3 실시예에 따른 내부 클럭 신호의 특성 검증을 위한 바이패스 회로를 가지는 반도체 메모리 장치를 나타내는 도면이다.
도 4를 참고하면, 반도체 메모리 장치(500)는 클럭 입력 버퍼(510), 내부 클럭 발생회로(520), 내부 회로(530), 및 제어회로(540)를 구비한다. 또, 상기 반도체 메모리 장치(500)는 데이터 출력 회로(550), 데이터 입력 회로(560), 제1 바이패스 회로(580), 및 제2 바이패스 회로(590)를 더 구비한다.
도 4에 도시된 반도체 메모리 장치(500)의 구성은 도 3에 도시된 반도체 메모리 장치(300)의 구성과 비교할 때, 한 가지 차이점을 제외하고 모두 동일하다.
따라서, 상기 반도체 메모리 장치(500)에서 상기 반도체 메모리 장치(300)와 동일한 부분에 대한 구체적인 설명은 생략하고, 상기 차이점만을 설명하기로 한다.
상기 차이점은 상기 제1 바이패스 회로(580)의 제1 및 제2 출력 클럭 바이패스 회로들(581, 582)과, 상기 제2 바이패스 회로(590)의 제1 및 제2 입력 클럭 바이패스 회로들(591, 592)의 출력단들이 입출력 패드(570)에 직접 연결된 것이다. 따라서, 상기 바이패스 회로들(581, 582, 591, 592) 중 어느 하나로부터 출력되는 클럭 신호가 상기 입출력 패드(570)를 통하여 입출력 핀(미도시)으로 출력된다.
상기 반도체 메모리 장치(500)에서 클럭 신호들(TCLOCK, TCLK, RCLOCK, RCLK)이 어떠한 출력 버퍼도 거치지 않고 바로 상기 입출력 패드(570)에 출력되므로, 출력 버퍼에 의해 상기 내부 클럭 신호들(TCLOCK, TCLK, RCLOCK, RCLK)에 노이즈가 추가되는 것을 방지할 수 있다. 그 결과, 실질적인 클럭 신호에 가까운 특성 검증이 가능해진다.
반면에, 상기 반도체 메모리 장치(300)에서는 바이패스 회로들(381, 382, 391, 392)로부터 출력되는 상기 클럭 신호들(TCLOCK, TCLK, RCLOCK, RCLK)이 클럭 출력 버퍼(400)를 통하여 상기 입출력 패드(570)에 출력되므로, 상기 클럭 신호들(TCLOCK, TCLK, RCLOCK, RCLK)에 노이즈가 추가될 수 있다.
도 2 내지 도 4에서는 상기 반도체 메모리 장치들(100, 300, 500)의 데이터 입력 회로와 데이터 출력 회로가 단일의 입출력 패드에 연결된 경우를 예를 들어 설명하였으나, 상기 데이터 입력 회로가 입력 패드에 연결되고 상기 데이터 출력 회로가 출력 패드에 연결될 수도 있다. 이 경우, 상기 입력 패드에는 입력 핀이 연결되고, 상기 출력 패드에는 출력 핀이 연결된다.
한편, 반도체 메모리 장치의 모든 데이터 입출력 회로에 내부 클럭 신호의 특성 검증을 위한 바이패스 회로들이 각각 배치되면, 데이터 입출력 회로의 위치나 전원의 배치에 따라 변화되는 내부 클럭 신호의 특성을 관측할 수 있다.
상기한 것과 같이, 본 발명의 제1 내지 제3 실시예에 따른 반도체 메모리 장치에 의하면, 내부 클럭 신호가 바이패스 회로를 통하여 입출력 핀으로 바이패스되므로, 패키지된 상태에서 용이하게 내부 클럭 신호의 특성을 검증할 수 있다.
또한, 본 발명의 제1 내지 제3 실시예에 따른 반도체 메모리 장치에 의하면, 데이터 출력 회로 또는 데이터 입력 회로에 의한 영향을 배제한 상태에서 내부 클럭 신호의 특성을 검증할 수 있다.
도 5는 본 발명의 제4 실시예에 따른 내부 클럭 신호의 특성 검증을 위한 바이패스 회로를 가지는 반도체 메모리 장치를 나타내는 도면이다.
도 5를 참고하면, 반도체 메모리 장치(600)는 클럭 입력 버퍼(610), 내부 클럭 발생회로(620), 내부 회로(630), 제어 회로(640), 커맨드 입력 회로(650), 및 바이패스 회로(680)를 구비한다.
상기 클럭 입력 버퍼(610)는 외부 클럭 신호(EXCLK)를 수신하고, 수신된 상기 외부 클럭 신호(EXCLK)를 상기 내부 클럭 발생회로(620)에 출력한다. 상기 내부 클럭 발생회로(620)는 상기 외부 클럭 신호(EXCLK)를 수신하고 클럭 신호(ICLOCK)와 커맨드 클럭 신호(CCLOCK)를 출력한다. 상기 내부 회로(630)는 DRAM 코어회로(미도시)와 주변회로들(미도시)을 포함하고, 상기 내부 클럭 발생회로(620)로부터 출력되는 상기 클럭 신호(ICLK)를 수신한다.
상기 제어회로(640)는 외부로부터 어드레스 신호(ADD)와 제어 데이터 신호(CDATA)를 수신하고, 복수의 제어 신호들(TEST, ER1, ER2)을 발생한다. 상기 제어회로(640)는 디코더(641)와 모드 레지스터(642)를 포함한다. 상기 디코더(641)는 상기 어드레스 신호(ADD)와 상기 제어 데이터 신호(CDATA)를 수신하고, 디코딩하여 MRS 코드(MRS)를 생성한다. 상기 모드 레지스터(642)는 상기 MRS 코드(MRS)에 의해 프로그래밍 되어, 상기 복수의 제어 신호들(TEST, ER1, ER2)을 출력한다.
도 5에서, 상기 제어회로(640)는 상기 디코더(641)와 상기 모드 레지스터(642)에 의해 구현되었으나. 상기 복수의 제어 신호들(TEST, ER1, ER2)을 발생할 수 있는 한 다양하게 변경될 수 있다.
또한, 도 5에서 상기 제어회로(640)가 상기 제어신호(TEST)를 발생하는 것으로 도시되어 있지만, 상기 제어회로(640)가 상기 제어신호들(ER1, ER2)만을 발생하고, 상기 제어신호(TEST)가 상기 제어신호들(ER1, ER2) 중 인에이블되는 제어신호로 대체될 수 있다.
상기 커맨드 입력 회로(650)는 위상 스플리터(651)와 입력 버퍼(652)를 포함한다. 상기 위상 스플리터(651)는 상기 내부 클럭 발생회로(620)로부터 출력되는 상기 커맨드 클럭 신호(CCLOCK)를 수신하고, 상보 커맨드 클럭 신호들(CCLK, CCLKB)을 출력한다. 상기 입력 버퍼(652)는 입력 패드(670)를 통하여 커맨드 신호(CMD)를 수신한다. 상기 입력 버퍼(652)는 수신된 상기 커맨드 신호(CMD)를 상기 상보 커맨드 클럭 신호들(CCLK, CCLKB)에 동기하여 상기 내부 회로(630)에 출력한다. 또, 상기 입력 버퍼(652)는 상기 제어신호(TEST)에 응답하여 동작을 정지한다. 도 5에서 더미 출력 버퍼(660)는 상기 입력 버퍼(652)와 동일한 캐패시턴스 값을 가지며, 실질적으로 동작하지 않는 더미 회로이다.
상기 바이패스 회로(680)는 상기 제어 신호들(ER1, ER2)에 응답하여, 상기 커맨드 클럭 신호(CCLOCK) 또는 상기 상보 커맨드 클럭 신호(CCLK)를 상기 더미 출력 버퍼(660)로 바이패스한다.
상기 바이패스 회로(680)는 제1 커맨드 클럭 바이패스 회로(681)와 제2 커맨드 클럭 바이패스 회로(682)를 포함한다. 상기 제1 커맨드 클럭 바이패스 회로(681)는 인버터(41)와 전송 게이트(42)를 포함하고, 상기 제2 커맨드 클럭 바이패스 회로(682) 역시 인버터(43)와 전송 게이트(44)를 포함한다. 상기 인버터(41)는 상기 제어신호(ER1)를 반전시켜 상기 전송 게이트(42)의 PMOS 트랜지스터의 게이트에 출력한다. 상기 전송 게이트(42)의 NMOS 트랜지스터의 게이트에는 상기 제어신호(ER1)가 입력된다. 상기 인버터(43)는 상기 제어신호(ER2)를 반전시켜 상기 전송 게이트(44)의 PMOS 트랜지스터의 게이트에 출력한다. 상기 전송 게이트(44)의 NMOS 트랜지스터의 게이트에는 상기 제어신호(ER2)가 입력된다. 상기 전송 게이트들(42, 44)의 출력단에는 상기 더미 출력 버퍼(660)가 연결된다.
상기 전송 게이트들(42, 44)은 각각 상기 제어신호들(ER1, ER2)에 의해 턴 온 또는 턴 오프 제어된다. 이를 좀 더 상세히 설명하면, 상기 제어신호(ER1)가 인에이블될 때 상기 전송 게이트(42)가 턴 온되어 상기 커맨드 클럭 신호(CCLOCK)를 상기 더미 출력 버퍼(660)에 출력한다. 또, 상기 제어신호(ER2)가 인에이블될 때 상기 전송 게이트(44)가 턴 온되어 상기 상보 커맨드 클럭 신호(CCLK)를 상기 더미 출력 버퍼(660)에 출력한다. 상기 더미 출력 버퍼(660)는 상기 제1 커맨드 클럭 바이패스 회로(681)와 상기 제2 커맨드 클럭 바이패스 회로(682) 중 어느 하나로부터 출력되는 상기 커맨드 클럭 신호(CCLOCK) 또는 상기 상보 커맨드 클럭 신호(CCLK)를 상기 입력 패드(670)에 출력한다.
여기에서, 상기 제1 커맨드 클럭 바이패스 회로(681)와 상기 제2 커맨드 클럭 바이패스 회로(682) 중 어느 하나가 동작할 때, 상기 제어신호(TEST)가 인에이블된다. 상기 제어신호(TEST)에 응답하여 상기 입력 버퍼(652)는 동작을 정지한다.
상기와 같이 구성된 반도체 메모리 장치(600)의 동작을 도 5를 참고하여 설명하면 다음과 같다.
먼저, 특정 내부 클럭 신호를 검증하기 위한 어드레스 신호(ADD)와 제어 데이터 신호(CDATA)가 수신되면, 제어회로(640)의 디코더(641)가 이들 수신된 신호들을 디코딩하여 MRS 코드(MRS)를 생성한다. 상기 제어회로(640)의 모드 레지스터(642)는 상기 MRS 코드(MRS)에 의해 프로그래밍 되어, 제어신호들(ER1, ER2) 중 어느 하나를 인에이블시키고, 동시에 제어신호(TEST)를 인에이블시킨다.
도 5에서는 설명의 편의상 상기 모드 레지스터(642)가 제어신호들(TEST, ER1)을 인에이블시키는 것을 예를 들어 설명한다. 상기 제어신호(TEST)가 인에이블되면, 입력 버퍼(652)가 동작을 정지한다.
또, 상기 제어신호(ER1)가 인에이블되면 제1 커맨드 클럭 바이패스 회로(681)의 전송 게이트(42)가 턴 온된다. 그 결과, 상기 제1 커맨드 클럭 바이패스 회로(681)는 내부 클럭 발생회로(620)로부터 출력되는 커맨드 클럭 신호(CCLOCK)를 더미 출력 버퍼(660)로 바이패스한다. 상기 더미 출력 버퍼(660)는 상기 커맨드 클럭 신호(CCLOCK)를 입력 패드(670) 및 입력 핀(미도시)을 통하여 반도체 칩의 외부로 출력한다. 유저는 오실로스코프와 같은 장비를 이용하여 상기 입력 핀으로 출력되는 커맨드 클럭 신호(CCLOCK)의 특성을 간단하게 검증할 수 있다.
제2 커맨드 클럭 바이패스 회로(682) 역시 상기 제1 커맨드 클럭 바이패스 회로(681)와 유사하게 상기 제어신호(ER2)에 의해 동작이 제어된다. 즉, 상기 제어신호들(ER1, ER2) 중 어느 하나가 인에이블되면, 상기 클럭 신호들(CCLOCK, CCLK) 중 어느 하나가 상기 더미 출력 버퍼(660)를 통하여 상기 입력 패드(670)에 출력된다. 여기에서, 상기 제어회로(640)에 입력되는 상기 어드레스 신호(ADD)와 상기 제어 데이터 신호(CDATA)에 따라 상기 제어신호들(ER1, ER2) 중 어느 하나가 인에이블된다.
도 6은 본 발명의 제5 실시예에 따른 내부 클럭 신호의 특성 검증을 위한 바이패스 회로를 가지는 반도체 메모리 장치를 나타내는 도면이다.
도 6을 참고하면, 반도체 메모리 장치(700)는 클럭 입력 버퍼(710), 내부 클럭 발생회로(720), 내부 회로(730), 제어 회로(740), 커맨드 입력 회로(750), 바이패스 회로(780), 및 클럭 출력 버퍼(790)를 구비한다.
도 6에 도시된 반도체 메모리 장치(700)의 구성은 도 5에 도시된 반도체 메모리 장치(600)의 구성과 비교할 때, 한 가지 차이점을 제외하고 모두 동일하다.
따라서, 상기 반도체 메모리 장치(700)에서 상기 반도체 메모리 장치(600)와 동일한 부분에 대한 구체적인 설명은 생략하고, 상기 차이점만을 설명하기로 한다. 상기 차이점은 상기 클럭 출력 버퍼(790)가 추가된 것이다.
상기 클럭 출력 버퍼(790)의 입력단에는 상기 바이패스 회로(780)의 제1 및 제2 커맨드 클럭 바이패스 회로들(781, 782)의 출력단들이 연결된다. 상기 클럭 출력 버퍼(790)는 상기 제1 커맨드 클럭 바이패스 회로(781)로부터 출력되는 커맨드 클럭 신호(CCLOCK)와 상기 제2 커맨드 클럭 바이패스 회로(782)로부터 출력되는 상보 커맨드 클럭 신호(CCLK) 중 하나를 입력 패드(770)를 통하여 입력 핀(미도시)으로 출력한다.
여기에서, 상기 클럭 출력 버퍼(790)는 CMOS 인버터로 구현될 수 있고, 상기 입력 패드(770)로 출력되는 내부 클럭 신호의 레벨을 소정의 전압 레벨로 유지시킨다. 따라서, 상기 반도체 메모리 장치(700)에서 클럭 신호들(CCLOCK, CCLK)이 상기 클럭 출력 버퍼(790)를 통하여 출력되면, 상기 클럭 신호들(CCLOCK, CCLK)의 전압 레벨이 변화되는 것을 방지할 수 있다. 반면에, 상기 반도체 메모리 장치(600)에서는 바이패스 회로들(681, 682)로부터 출력되는 상기 클럭 신호들(CCLOCK, CCLK)이 더미 출력 버퍼(660)를 통하여 출력되므로, 그 전압 레벨이 변화될 수 있다.
도 7은 본 발명의 제6 실시예에 따른 내부 클럭 신호의 특성 검증을 위한 바이패스 회로를 가지는 반도체 메모리 장치를 나타내는 도면이다.
도 7을 참고하면, 반도체 메모리 장치(800)는 클럭 입력 버퍼(810), 내부 클럭 발생회로(820), 내부 회로(830), 제어 회로(840), 커맨드 입력 회로(850), 바이패스 회로(880)를 구비한다.
도 7에 도시된 반도체 메모리 장치(800)의 구성은 도 6에 도시된 반도체 메모리 장치(700)의 구성과 비교할 때, 한 가지 차이점을 제외하고 모두 동일하다.
따라서, 상기 반도체 메모리 장치(800)에서 상기 반도체 메모리 장치(700)와 동일한 부분에 대한 구체적인 설명은 생략하고, 상기 차이점만을 설명하기로 한다.
상기 차이점은 상기 바이패스 회로(880)의 제1 커맨드 클럭 바이패스 회로(881)와 제2 커맨드 클럭 바이패스 회로(882)의 출력단들이 입력 패드(870)에 직접 연결된 것이다. 따라서, 상기 제1 커맨드 클럭 바이패스 회로(881)로부터 출력되는 커맨드 클럭 신호(CCLOCK)와 상기 제2 커맨드 클럭 바이패스 회로(882)로부터 출력되는 상보 커맨드 클럭 신호(CCLK) 중 어느 하나가 상기 입력 패드(870)를 통하여 입력 핀(미도시)으로 출력된다.
상기 반도체 메모리 장치(800)에서 상기 클럭 신호들(CCLOCK, CCLK)이 어떠한 출력 버퍼도 거치지 않고 바로 상기 입력 패드(870)에 출력되므로, 출력 버퍼에 의해 상기 클럭 신호들(CCLOCK, CCLK)에 노이즈가 추가되는 것을 방지할 수 있다. 그 결과, 실질적인 클럭 신호에 가까운 특성 검증이 가능해진다.
반면에, 상기 반도체 메모리 장치(700)에서는 바이패스 회로들(781, 782)로부터 출력되는 상기 클럭 신호들(CCLOCK, CCLK)이 클럭 출력 버퍼(790)를 통하여 출력되므로, 상기 클럭 신호들(CCLOCK, CCLK)에 노이즈가 추가될 수 있다.
도 5 내지 도 7에서는 커맨드 입력 회로를 포함하는 반도체 메모리 장치들(100, 300, 500)을 예를 들어 설명하였으나, 어드레스 신호를 수신하는 입력 회로와 같이 입력 기능만을 가지는 회로를 포함하는 반도체 메모리 장치에도 적용될 수 있다.
상기한 것과 같이, 본 발명의 제4 내지 제6 실시예에 따른 반도체 메모리 장치에 의하면, 내부 클럭 신호가 바이패스 회로를 통하여 입력 핀으로 바이패스되므로, 패키지된 상태에서 용이하게 내부 클럭 신호의 특성을 검증할 수 있다.
또한, 본 발명의 제4 내지 제6 실시예에 따른 반도체 메모리 장치에 의하면, 입력 회로에 의한 영향을 배제한 상태에서 내부 클럭 신호의 특성을 검증할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상기한 것과 같이, 본 발명의 내부 클럭 신호의 특성 검증을 위한 바이패스 회로를 가지는 반도체 메모리 장치에 의하면, 패키지된 상태에서 용이하게 내부 클럭 신호의 특성을 검증할 수 있다.
또한, 본 발명의 내부 클럭 신호의 특성 검증을 위한 바이패스 회로를 가지는 반도체 메모리 장치에 의하면, 출력 회로 또는 입력 회로에 의한 영향을 배제한 상태에서 내부 클럭 신호의 특성을 검증할 수 있다.
도 1은 종래기술에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 2는 본 발명의 제1 실시예에 따른 내부 클럭 신호의 특성 검증을 위한 바이패스 회로를 가지는 반도체 메모리 장치를 나타내는 도면이다.
도 3은 본 발명의 제2 실시예에 따른 내부 클럭 신호의 특성 검증을 위한 바이패스 회로를 가지는 반도체 메모리 장치를 나타내는 도면이다.
도 4는 본 발명의 제3 실시예에 따른 내부 클럭 신호의 특성 검증을 위한 바이패스 회로를 가지는 반도체 메모리 장치를 나타내는 도면이다.
도 5는 본 발명의 제4 실시예에 따른 내부 클럭 신호의 특성 검증을 위한 바이패스 회로를 가지는 반도체 메모리 장치를 나타내는 도면이다.
도 6은 본 발명의 제5 실시예에 따른 내부 클럭 신호의 특성 검증을 위한 바이패스 회로를 가지는 반도체 메모리 장치를 나타내는 도면이다.
도 7은 본 발명의 제6 실시예에 따른 내부 클럭 신호의 특성 검증을 위한 바이패스 회로를 가지는 반도체 메모리 장치를 나타내는 도면이다.

Claims (41)

  1. 내부 회로로부터 출력되는 출력 데이터를 출력 클럭 신호에 동기하여 입출력 패드에 출력하는 데이터 출력 회로;
    상기 입출력 패드를 통하여 외부로부터 수신된 입력 데이터를 입력 클럭 신호에 동기하여 상기 내부 회로에 출력하는 데이터 입력 회로;
    제1 제어 신호에 응답하여 상기 출력 클럭 신호를 상기 입출력 패드로 바이패스하는 제1 바이패스 회로; 및
    제2 제어 신호에 응답하여 상기 입력 클럭 신호를 상기 입출력 패드로 바이패스하는 제2 바이패스 회로를 구비하고,
    상기 제1 바이패스 회로와 상기 제2 바이패스 회로 중 어느 하나가 동작할 때, 상기 데이터 출력 회로 및 상기 데이터 입력 회로가 동작을 정지하는 것을 특징으로 하는 내부 클럭 신호의 특성 검증을 위한 바이패스 회로를 가지는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 데이터 출력 회로는,
    상기 출력 클럭 신호를 수신하고 상보 출력 클럭 신호를 출력하는 제1 위상 스플리터;
    상기 내부 회로로부터 출력되는 상기 출력 데이터를 상기 상보 출력 클럭 신호에 동기하여 출력하고, 제3 제어신호에 응답하여 동작을 정지하는 먹스회로; 및
    상기 먹스회로로부터 출력되는 상기 출력 데이터를 상기 입출력 패드에 출력하는 출력 버퍼를 포함하고,
    상기 제1 바이패스 회로는,
    상기 제1 제어신호 중 제1 인에이블 신호에 응답하여 상기 출력 클럭 신호를 상기 입출력 패드로 바이패스하는 제1 출력 클럭 바이패스 회로; 및
    상기 제1 제어신호 중 제2 인에이블 신호에 응답하여 상기 상보 출력 클럭 신호를 상기 입출력 패드로 바이패스하는 제2 출력 클럭 바이패스 회로를 포함하는 것을 특징으로 하는 내부 클럭 신호의 특성 검증을 위한 바이패스 회로를 가지는 반도체 메모리 장치.
  3. 제2항에 있어서,
    상기 데이터 입력 회로는,
    상기 입력 클럭 신호를 수신하고 상보 입력 클럭 신호를 출력하는 제2 위상 스플리터; 및
    상기 입출력 패드를 통하여 입력 데이터를 수신하고, 상기 상보 입력 클럭 신호에 동기하여 수신된 상기 입력 데이터를 상기 내부 회로에 출력하고, 상기 제3 제어신호에 응답하여 동작을 정지하는 입력 버퍼를 포함하고,
    상기 제2 바이패스 회로는,
    상기 제2 제어신호 중 제3 인에이블 신호에 응답하여 상기 입력 클럭 신호를 상기 입출력 패드로 바이패스하는 제1 입력 클럭 바이패스 회로; 및
    상기 제2 제어신호 중 제4 인에이블 신호에 응답하여 상기 상보 입력 클럭 신호를 상기 입출력 패드로 바이패스하는 제2 입력 클럭 바이패스 회로를 포함하는 것을 특징으로 하는 내부 클럭 신호의 특성 검증을 위한 바이패스 회로를 가지는 반도체 메모리 장치.
  4. 제3항에 있어서,
    외부로부터 입력되는 소정의 어드레스 신호 및 제어 데이터 신호에 응답하여 상기 제1 내지 상기 제3 제어신호들을 발생하는 제어회로를 더 포함하는 것을 특징으로 하는 내부 클럭 신호의 특성 검증을 위한 바이패스 회로를 가지는 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 제어회로는,
    상기 어드레스 신호 및 상기 제어 데이터 신호를 조합하여 MRS 코드를 생성하는 디코더; 및
    상기 MRS 코드에 응답하여 상기 제1 내지 상기 제3 제어신호들을 발생하는 모드 레지스터를 포함하는 것을 특징으로 하는 내부 클럭 신호의 특성 검증을 위한 바이패스 회로를 가지는 반도체 메모리 장치.
  6. 제3항에 있어서,
    외부로부터 입력되는 소정의 어드레스 신호 및 제어 데이터 신호에 응답하여 상기 제1 내지 상기 제4 인에이블 신호들을 발생하는 제어회로를 더 포함하고,
    상기 제3 제어신호는 상기 제1 내지 상기 제4 인에이블 신호들 중 인에이블되는 어느 하나의 신호인 것을 특징으로 하는 내부 클럭 신호의 특성 검증을 위한 바이패스 회로를 가지는 반도체 메모리 장치.
  7. 제6항에 있어서, 상기 제어회로는,
    상기 어드레스 신호 및 상기 제어 데이터 신호를 조합하여 MRS 코드를 생성하는 디코더; 및
    상기 MRS 코드에 따라 상기 제1 내지 상기 제4 인에이블 신호들을 발생하는 모드 레지스터를 포함하는 것을 특징으로 하는 내부 클럭 신호의 특성 검증을 위한 바이패스 회로를 가지는 반도체 메모리 장치.
  8. 내부 회로로부터 출력되는 출력 데이터를 출력 클럭 신호에 동기하여 입출력 패드에 출력하는 데이터 출력 회로;
    상기 입출력 패드를 통하여 외부로부터 수신된 입력 데이터를 입력 클럭 신호에 동기하여 상기 내부 회로에 출력하는 데이터 입력 회로;
    상기 데이터 출력 회로 및 상기 데이터 입력 회로와 함께 상기 입출력 패드에 연결되는 클럭 출력 버퍼;
    제1 제어 신호에 응답하여 상기 출력 클럭 신호를 상기 클럭 출력 버퍼로 바이패스하는 제1 바이패스 회로; 및
    제2 제어 신호에 응답하여 상기 입력 클럭 신호를 상기 클럭 출력 버퍼로 바이패스하는 제2 바이패스 회로를 구비하고,
    상기 클럭 출력 버퍼는 상기 제1 바이패스 회로로부터 출력되는 상기 출력 클럭 신호와 상기 제2 바이패스 회로로부터 출력되는 상기 입력 클럭 신호 중 어느 하나를 상기 입출력 패드에 출력하고,
    상기 제1 바이패스 회로와 상기 제2 바이패스 회로 중 어느 하나가 동작할 때, 상기 데이터 출력 회로 및 상기 데이터 입력 회로가 동작을 정지하는 것을 특징으로 하는 내부 클럭 신호의 특성 검증을 위한 바이패스 회로를 가지는 반도체 메모리 장치.
  9. 제8항에 있어서,
    상기 데이터 출력 회로는,
    상기 출력 클럭 신호를 수신하고 상보 출력 클럭 신호를 출력하는 제1 위상 스플리터;
    상기 내부 회로로부터 출력되는 상기 출력 데이터를 상기 상보 출력 클럭 신호에 동기하여 출력하고, 제3 제어신호에 응답하여 동작을 정지하는 먹스회로; 및
    상기 먹스회로로부터 출력되는 출력 데이터를 상기 입출력 패드에 출력하는 출력 버퍼를 포함하고,
    상기 제1 바이패스 회로는,
    상기 제1 제어신호 중 제1 인에이블 신호에 응답하여 상기 출력 클럭 신호를 상기 클럭 출력 버퍼로 바이패스하는 제1 출력 클럭 바이패스 회로; 및
    상기 제1 제어신호 중 제2 인에이블 신호에 응답하여 상기 상보 출력 클럭 신호를 상기 클럭 출력 버퍼로 바이패스하는 제2 출력 클럭 바이패스 회로를 포함하는 것을 특징으로 하는 내부 클럭 신호의 특성 검증을 위한 바이패스 회로를 가지는 반도체 메모리 장치.
  10. 제9항에 있어서,
    상기 데이터 입력 회로는,
    상기 입력 클럭 신호를 수신하고 상보 입력 클럭 신호를 출력하는 제2 위상 스플리터; 및
    상기 입출력 패드를 통하여 입력 데이터를 수신하고, 상기 상보 입력 클럭 신호에 동기하여 수신된 상기 입력 데이터를 상기 내부 회로에 출력하고, 상기 제3 제어신호에 응답하여 동작을 정지하는 입력 버퍼를 포함하고,
    상기 제2 바이패스 회로는,
    상기 제2 제어신호 중 제3 인에이블 신호에 응답하여 상기 입력 클럭 신호를 상기 클럭 출력 버퍼로 바이패스하는 제1 입력 클럭 바이패스 회로; 및
    상기 제2 제어신호 중 제4 인에이블 신호에 응답하여 상기 상보 입력 클럭 신호를 상기 클럭 출력 버퍼로 바이패스하는 제2 입력 클럭 바이패스 회로를 포함하는 것을 특징으로 하는 내부 클럭 신호의 특성 검증을 위한 바이패스 회로를 가지는 반도체 메모리 장치.
  11. 제10항에 있어서,
    외부로부터 입력되는 소정의 어드레스 신호 및 제어 데이터 신호에 응답하여 상기 제1 내지 상기 제3 제어신호들을 발생하는 제어회로를 더 포함하는 것을 특징으로 하는 내부 클럭 신호의 특성 검증을 위한 바이패스 회로를 가지는 반도체 메모리 장치.
  12. 제10항에 있어서,
    외부로부터 입력되는 소정의 어드레스 신호 및 제어 데이터 신호에 응답하여 상기 제1 내지 상기 제4 인에이블 신호들을 발생하는 제어회로를 더 포함하고,
    상기 제3 제어신호는 상기 제1 내지 상기 제4 인에이블 신호들 중 인에이블되는 어느 하나의 신호인 것을 특징으로 하는 내부 클럭 신호의 특성 검증을 위한 바이패스 회로를 가지는 반도체 메모리 장치.
  13. 내부 회로로부터 출력되는 출력 데이터를 출력 클럭 신호에 동기하여 출력하는 데이터 출력 회로;
    입출력 패드를 통하여 외부로부터 수신된 입력 데이터를 입력 클럭 신호에 동기하여 상기 내부 회로에 출력하는 데이터 입력 회로;
    상기 데이터 출력 회로로부터 출력되는 상기 출력 데이터를 상기 입출력 패드에 출력하는 출력 버퍼;
    제1 제어 신호에 응답하여 상기 출력 클럭 신호를 상기 출력 버퍼로 바이패스하는 제1 바이패스 회로; 및
    제2 제어 신호에 응답하여 상기 입력 클럭 신호를 상기 출력 버퍼로 바이패스하는 제2 바이패스 회로를 구비하고,
    상기 제1 바이패스 회로와 상기 제2 바이패스 회로 중 어느 하나가 동작할 때, 상기 데이터 출력 회로 및 상기 데이터 입력 회로가 동작을 정지하고, 상기 출력 버퍼가 상기 제1 바이패스 회로로부터 출력되는 상기 출력 클럭 신호와 상기 제2 바이패스 회로로부터 출력되는 상기 입력 클럭 신호 중 어느 하나를 상기 입출력 패드에 출력하는 것을 특징으로 하는 내부 클럭 신호의 특성 검증을 위한 바이패스 회로를 가지는 반도체 메모리 장치.
  14. 제13항에 있어서,
    상기 데이터 출력 회로는,
    상기 출력 클럭 신호를 수신하고 상보 출력 클럭 신호를 출력하는 제1 위상 스플리터; 및
    상기 내부 회로로부터 출력되는 상기 출력 데이터를 상기 상보 출력 클럭 신호에 동기하여 상기 출력 버퍼에 출력하고, 제3 제어신호에 응답하여 동작을 정지하는 먹스회로를 포함하고,
    상기 제1 바이패스 회로는,
    상기 제1 제어신호 중 제1 인에이블 신호에 응답하여 상기 출력 클럭 신호를 상기 출력 버퍼로 바이패스하는 제1 출력 클럭 바이패스 회로; 및
    상기 제1 제어신호 중 제2 인에이블 신호에 응답하여 상기 상보 출력 클럭 신호를 상기 출력 버퍼로 바이패스하는 제2 출력 클럭 바이패스 회로를 포함하는 것을 특징으로 하는 내부 클럭 신호의 특성 검증을 위한 바이패스 회로를 가지는 반도체 메모리 장치.
  15. 제14항에 있어서,
    상기 데이터 입력 회로는,
    상기 입력 클럭 신호를 수신하고 상보 입력 클럭 신호를 출력하는 제2 위상 스플리터; 및
    상기 입출력 패드를 통하여 입력 데이터를 수신하고, 상기 상보 입력 클럭 신호에 동기하여 수신된 상기 입력 데이터를 상기 내부회로에 출력하고, 상기 제3 제어신호에 응답하여 동작을 정지하는 입력 버퍼를 포함하고,
    상기 제2 바이패스 회로는,
    상기 제2 제어신호 중 제3 인에이블 신호에 응답하여 상기 입력 클럭 신호를 상기 출력 버퍼로 바이패스하는 제1 입력 클럭 바이패스 회로; 및
    상기 제2 제어신호 중 제4 인에이블 신호에 응답하여 상기 상보 입력 클럭 신호를 상기 출력 버퍼로 바이패스하는 제2 입력 클럭 바이패스 회로를 포함하는 것을 특징으로 하는 내부 클럭 신호의 특성 검증을 위한 바이패스 회로를 가지는 반도체 메모리 장치.
  16. 제15항에 있어서,
    외부로부터 입력되는 소정의 어드레스 신호 및 제어 데이터 신호에 응답하여 상기 제1 내지 상기 제3 제어신호들을 발생하는 제어회로를 더 포함하는 것을 특징으로 하는 내부 클럭 신호의 특성 검증을 위한 바이패스 회로를 가지는 반도체 메모리 장치.
  17. 제15항에 있어서,
    외부로부터 입력되는 소정의 어드레스 신호 및 제어 데이터 신호에 응답하여 상기 제1 내지 상기 제4 인에이블 신호들을 발생하는 제어회로를 더 포함하고,
    상기 제3 제어신호는 상기 제1 내지 상기 제4 인에이블 신호들 중 인에이블되는 어느 하나의 신호인 것을 특징으로 하는 내부 클럭 신호의 특성 검증을 위한 바이패스 회로를 가지는 반도체 메모리 장치.
  18. 입력 패드를 통하여 외부로부터 수신된 입력 신호를 내부 클럭 신호에 동기하여 내부 회로에 출력하는 입력 회로; 및
    제1 제어 신호에 응답하여 상기 내부 클럭 신호를 상기 입력 패드로 바이패스하는 바이패스 회로를 구비하고,
    상기 바이패스 회로가 동작할 때, 상기 입력 회로가 동작을 정지하는 것을 특징으로 하는 내부 클럭 신호의 특성 검증을 위한 바이패스 회로를 가지는 반도체 메모리 장치.
  19. 제18항에 있어서,
    상기 입력 회로는,
    상기 내부 클럭 신호를 수신하고 상보 내부 클럭 신호를 출력하는 위상 스플리터; 및
    상기 입력 패드를 통하여 상기 입력 신호를 수신하고, 상기 상보 내부 클럭 신호에 동기하여 수신된 상기 입력 신호를 상기 내부회로에 출력하고, 제2 제어신호에 응답하여 동작을 정지하는 입력 버퍼를 포함하고,
    상기 바이패스 회로는,
    상기 제1 제어신호 중 제1 인에이블 신호에 응답하여 상기 내부 클럭 신호를 상기 입력 패드로 바이패스하는 제1 내부 클럭 바이패스 회로; 및
    상기 제1 제어신호 중 제2 인에이블 신호에 응답하여 상기 상보 내부 클럭 신호를 상기 입력 패드로 바이패스하는 제2 내부 클럭 바이패스 회로를 포함하는 것을 특징으로 하는 내부 클럭 신호의 특성 검증을 위한 바이패스 회로를 가지는 반도체 메모리 장치.
  20. 제19항에 있어서,
    외부로부터 입력되는 소정의 어드레스 신호 및 제어 데이터 신호에 응답하여 상기 제1 및 상기 제2 제어신호들을 발생하는 제어회로를 더 포함하는 것을 특징으로 하는 내부 클럭 신호의 특성 검증을 위한 바이패스 회로를 가지는 반도체 메모리 장치.
  21. 제19항에 있어서,
    외부로부터 입력되는 소정의 어드레스 신호 및 제어 데이터 신호에 응답하여 상기 제1 및 상기 제2 인에이블 신호들을 발생하는 제어회로를 더 포함하고,
    상기 제2 제어신호는 상기 제1 인에이블 신호와 상기 제2 인에이블 신호 중 인에이블되는 어느 하나의 신호인 것을 특징으로 하는 내부 클럭 신호의 특성 검증을 위한 바이패스 회로를 가지는 반도체 메모리 장치.
  22. 입력 패드를 통하여 외부로부터 수신된 입력 신호를 내부 클럭 신호에 동기하여 내부 회로에 출력하는 입력 회로;
    상기 입력 회로와 함께 상기 입력 패드에 연결되는 클럭 출력 버퍼; 및
    제1 제어 신호에 응답하여 상기 내부 클럭 신호를 상기 클럭 출력 버퍼로 바이패스하는 바이패스 회로를 구비하고,
    상기 바이패스 회로가 동작할 때, 상기 입력 회로가 동작을 정지하고, 상기 클럭 출력 버퍼가 상기 바이패스 회로로부터 출력되는 상기 내부 클럭 신호를 상기 입력 패드에 출력하는 것을 특징으로 하는 내부 클럭 신호의 특성 검증을 위한 바이패스 회로를 가지는 반도체 메모리 장치.
  23. 제22항에 있어서,
    상기 입력 회로는,
    상기 내부 클럭 신호를 수신하고 상보 내부 클럭 신호를 출력하는 위상 스플리터; 및
    상기 입력 패드를 통하여 상기 입력 신호를 수신하고, 상기 상보 내부 클럭 신호에 동기하여 수신된 상기 입력 신호를 상기 내부회로에 출력하고, 제2 제어신호에 응답하여 동작을 정지하는 입력 버퍼를 포함하고,
    상기 바이패스 회로는,
    상기 제1 제어신호 중 제1 인에이블 신호에 응답하여 상기 내부 클럭 신호를 상기 클럭 출력 버퍼로 바이패스하는 제1 입력 클럭 바이패스 회로; 및
    상기 제1 제어신호 중 제2 인에이블 신호에 응답하여 상기 상보 내부 클럭 신호를 상기 클럭 출력 버퍼로 바이패스하는 제2 입력 클럭 바이패스 회로를 포함하는 것을 특징으로 하는 내부 클럭 신호의 특성 검증을 위한 바이패스 회로를 가지는 반도체 메모리 장치.
  24. 제23항에 있어서,
    외부로부터 입력되는 소정의 어드레스 신호 및 제어 데이터 신호에 응답하여 상기 제1 및 상기 제2 제어신호들을 발생하는 제어회로를 더 포함하는 것을 특징으로 하는 내부 클럭 신호의 특성 검증을 위한 바이패스 회로를 가지는 반도체 메모리 장치.
  25. 제23항에 있어서,
    외부로부터 입력되는 소정의 어드레스 신호 및 제어 데이터 신호에 응답하여 상기 제1 및 상기 제2 인에이블 신호들을 발생하는 제어회로를 더 포함하고,
    상기 제2 제어신호는 상기 제1 인에이블 신호와 상기 제2 인에이블 신호 중 인에이블되는 어느 하나의 신호인 것을 특징으로 하는 내부 클럭 신호의 특성 검증을 위한 바이패스 회로를 가지는 반도체 메모리 장치.
  26. 입력 패드를 통하여 외부로부터 수신된 입력 신호를 내부 클럭 신호에 동기하여 내부 회로에 출력하는 입력 회로;
    상기 입력 회로와 함께 상기 입출력 패드에 연결되는 더미 출력 버퍼; 및
    제1 제어 신호에 응답하여 상기 내부 클럭 신호를 상기 더미 출력 버퍼로 바이패스하는 바이패스 회로를 구비하고,
    상기 바이패스 회로가 동작할 때, 상기 입력 회로가 동작을 정지하고, 상기 더미 출력 버퍼가 상기 바이패스 회로로부터 출력되는 상기 내부 클럭 신호를 상기 입력 패드로 출력하는 것을 특징으로 하는 내부 클럭 신호의 특성 검증을 위한 바이패스 회로를 가지는 반도체 메모리 장치.
  27. 제26항에 있어서,
    상기 입력 회로는,
    상기 내부 클럭 신호를 수신하고 상보 내부 클럭 신호를 출력하는 위상 스플리터; 및
    상기 입력 패드를 통하여 상기 입력 신호를 수신하고, 상기 상보 내부 클럭 신호에 동기하여 수신된 상기 입력 신호를 상기 내부 회로에 출력하고, 제2 제어신호에 응답하여 동작을 정지하는 입력 버퍼를 포함하고,
    상기 바이패스 회로는,
    상기 제1 제어신호 중 제1 인에이블 신호에 응답하여 상기 내부 클럭 신호를 상기 클럭 출력 버퍼로 바이패스하는 제1 입력 클럭 바이패스 회로; 및
    상기 제1 제어신호 중 제2 인에이블 신호에 응답하여 상기 상보 내부 클럭 신호를 상기 클럭 출력 버퍼로 바이패스하는 제2 입력 클럭 바이패스 회로를 포함하는 것을 특징으로 하는 내부 클럭 신호의 특성 검증을 위한 바이패스 회로를 가지는 반도체 메모리 장치.
  28. 제27항에 있어서,
    외부로부터 입력되는 소정의 어드레스 신호 및 제어 데이터 신호에 응답하여 상기 제1 및 상기 제2 제어신호들을 발생하는 제어회로를 더 포함하는 것을 특징으로 하는 내부 클럭 신호의 특성 검증을 위한 바이패스 회로를 가지는 반도체 메모리 장치.
  29. 제27항에 있어서,
    외부로부터 입력되는 소정의 어드레스 신호 및 제어 데이터 신호에 응답하여 상기 제1 및 상기 제2 인에이블 신호들을 발생하는 제어회로를 더 포함하고,
    상기 제2 제어신호는 상기 제1 인에이블 신호와 상기 제2 인에이블 신호 중 인에이블되는 어느 하나의 신호인 것을 특징으로 하는 내부 클럭 신호의 특성 검증을 위한 바이패스 회로를 가지는 반도체 메모리 장치.
  30. 내부 회로로부터 출력되는 출력 데이터를 출력 클럭 신호에 동기하여 출력 패드에 출력하는 데이터 출력 회로; 및
    제1 제어 신호에 응답하여 상기 출력 클럭 신호를 상기 출력 패드로 바이패스하는 바이패스 회로를 구비하고,
    상기 바이패스 회로가 동작할 때, 상기 데이터 출력 회로가 동작을 정지하는 것을 특징으로 하는 내부 클럭 신호의 특성 검증을 위한 바이패스 회로를 가지는 반도체 메모리 장치.
  31. 제30항에 있어서,
    상기 데이터 출력 회로는,
    상기 출력 클럭 신호를 수신하고 상보 출력 클럭 신호를 출력하는 위상 스플리터;
    상기 내부 회로로부터 출력되는 상기 출력 데이터를 상기 상보 출력 클럭 신호에 동기하여 출력하고, 제2 제어신호에 응답하여 동작을 정지하는 먹스회로; 및
    상기 먹스회로로부터 출력되는 상기 출력 데이터를 상기 출력 패드에 출력하는 출력 버퍼를 포함하고,
    상기 바이패스 회로는,
    상기 제1 제어신호 중 제1 인에이블 신호에 응답하여 상기 출력 클럭 신호를 상기 출력 패드로 바이패스하는 제1 출력 클럭 바이패스 회로; 및
    상기 제1 제어신호 중 제2 인에이블 신호에 응답하여 상기 상보 출력 클럭 신호를 상기 출력 패드로 바이패스하는 제2 출력 클럭 바이패스 회로를 포함하는 것을 특징으로 하는 내부 클럭 신호의 특성 검증을 위한 바이패스 회로를 가지는 반도체 메모리 장치.
  32. 제31항에 있어서,
    외부로부터 입력되는 소정의 어드레스 신호 및 제어 데이터 신호에 응답하여 상기 제1 및 상기 제2 제어신호들을 발생하는 제어회로를 더 포함하는 것을 특징으로 하는 내부 클럭 신호의 특성 검증을 위한 바이패스 회로를 가지는 반도체 메모리 장치.
  33. 제31항에 있어서,
    외부로부터 입력되는 소정의 어드레스 신호 및 제어 데이터 신호에 응답하여 상기 제1 및 상기 제2 인에이블 신호들을 발생하는 제어회로를 더 포함하고,
    상기 제2 제어신호는 상기 제1 및 상기 제2 인에이블 신호들 중 인에이블되는 어느 하나의 신호인 것을 특징으로 하는 내부 클럭 신호의 특성 검증을 위한 바이패스 회로를 가지는 반도체 메모리 장치.
  34. 내부 회로로부터 출력되는 출력 데이터를 출력 클럭 신호에 동기하여 출력 패드에 출력하는 데이터 출력 회로;
    상기 데이터 출력 회로와 함께 상기 출력 패드에 연결되는 클럭 출력 버퍼; 및
    제1 제어 신호에 응답하여 상기 출력 클럭 신호를 상기 클럭 출력 버퍼로 바이패스하는 바이패스 회로를 구비하고,
    상기 바이패스 회로가 동작할 때, 상기 데이터 출력 회로가 동작을 정지하는 것을 특징으로 하는 내부 클럭 신호의 특성 검증을 위한 바이패스 회로를 가지는 반도체 메모리 장치.
  35. 제34항에 있어서,
    상기 데이터 출력 회로는,
    상기 출력 클럭 신호를 수신하고 상보 출력 클럭 신호를 출력하는 위상 스플리터;
    상기 내부 회로로부터 출력되는 상기 출력 데이터를 상기 상보 출력 클럭 신호에 동기하여 출력하고, 제2 제어신호에 응답하여 동작을 정지하는 먹스회로; 및
    상기 먹스회로로부터 출력되는 상기 출력 데이터를 상기 출력 패드에 출력하는 출력 버퍼를 포함하고,
    상기 바이패스 회로는,
    상기 제1 제어신호 중 제1 인에이블 신호에 응답하여 상기 출력 클럭 신호를 상기 클럭 출력 버퍼로 바이패스하는 제1 출력 클럭 바이패스 회로; 및
    상기 제1 제어신호 중 제2 인에이블 신호에 응답하여 상기 상보 출력 클럭 신호를 상기 클럭 출력 버퍼로 바이패스하는 제2 출력 클럭 바이패스 회로를 포함하는 것을 특징으로 하는 내부 클럭 신호의 특성 검증을 위한 바이패스 회로를 가지는 반도체 메모리 장치.
  36. 제35항에 있어서,
    외부로부터 입력되는 소정의 어드레스 신호 및 제어 데이터 신호에 응답하여 상기 제1 및 상기 제2 제어신호들을 발생하는 제어회로를 더 포함하는 것을 특징으로 하는 내부 클럭 신호의 특성 검증을 위한 바이패스 회로를 가지는 반도체 메모리 장치.
  37. 제35항에 있어서,
    외부로부터 입력되는 소정의 어드레스 신호 및 제어 데이터 신호에 응답하여 상기 제1 및 상기 제2 인에이블 신호들을 발생하는 제어회로를 더 포함하고,
    상기 제2 제어신호는 상기 제1 및 상기 제2 인에이블 신호들 중 인에이블되는 어느 하나의 신호인 것을 특징으로 하는 내부 클럭 신호의 특성 검증을 위한 바이패스 회로를 가지는 반도체 메모리 장치.
  38. 내부 회로로부터 출력되는 출력 데이터를 출력 클럭 신호에 동기하여 출력하는 데이터 출력 회로;
    상기 데이터 출력 회로로부터 출력되는 상기 출력 데이터를 출력 패드에 출력하는 출력 버퍼; 및
    제1 제어 신호에 응답하여 상기 출력 클럭 신호를 상기 출력 버퍼로 바이패스하는 바이패스 회로를 구비하고,
    상기 바이패스 회로가 동작할 때, 상기 데이터 출력 회로가 동작을 정지하고, 상기 출력 버퍼가 상기 바이패스 회로로부터 출력되는 상기 출력 클럭 신호를 상기 출력 패드에 출력하는 것을 특징으로 하는 내부 클럭 신호의 특성 검증을 위한 바이패스 회로를 가지는 반도체 메모리 장치.
  39. 제38항에 있어서,
    상기 데이터 출력 회로는,
    상기 출력 클럭 신호를 수신하고 상보 출력 클럭 신호를 출력하는 위상 스플리터; 및
    상기 내부 회로로부터 출력되는 상기 출력 데이터를 상기 상보 출력 클럭 신호에 동기하여 상기 출력 버퍼에 출력하고, 제2 제어신호에 응답하여 동작을 정지하는 먹스회로를 포함하고,
    상기 바이패스 회로는,
    상기 제1 제어신호 중 제1 인에이블 신호에 응답하여 상기 출력 클럭 신호를 상기 출력 버퍼로 바이패스하는 제1 출력 클럭 바이패스 회로; 및
    상기 제1 제어신호 중 제2 인에이블 신호에 응답하여 상기 상보 출력 클럭 신호를 상기 출력 버퍼로 바이패스하는 제2 출력 클럭 바이패스 회로를 포함하는 것을 특징으로 하는 내부 클럭 신호의 특성 검증을 위한 바이패스 회로를 가지는 반도체 메모리 장치.
  40. 제39항에 있어서,
    외부로부터 입력되는 소정의 어드레스 신호 및 제어 데이터 신호에 응답하여 상기 제1 및 상기 제2 제어신호들을 발생하는 제어회로를 더 포함하는 것을 특징으로 하는 내부 클럭 신호의 특성 검증을 위한 바이패스 회로를 가지는 반도체 메모리 장치.
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