KR100594204B1 - 공동 패드를 구비한 반도체장치의 입력회로 - Google Patents

공동 패드를 구비한 반도체장치의 입력회로 Download PDF

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Abstract

공동 패드를 구비한 반도체 장치의 입력 회로가 개시된다. 반도체 장치의 테스트 단계에서만 사용되는 패드 수를 줄이기 위하여, 테스트 모드에서는 테스트 신호가 전송되는 테스트 신호 입력선 및 동작 모드에서는 동작 신호가 전송되는 동작 신호 입력선에 공통으로 연결되는 공동 패드가 제시된다. 테스트 및 동작 단계에서 공동 패드를 테스트 버퍼 또는 동작 버퍼로 각각 연결하기 위하여, 공동 패드를 통하여 인가된 테스트 신호는 테스트 버퍼로, 동작 신호는 동작 버퍼로 소정의 제어 신호에 의해 선택적으로 전송하는 전송부가 제공된다. 본 발명에 의한 공동 패드에 의하여, 테스트에만 필요한 테스트 전용 패드가 별도로 구비될 필요 없어진다. 따라서, 레이아웃(layout) 면적이 감소하는 효과가 생긴다.

Description

공동 패드를 구비한 반도체 장치의 입력 회로{Semiconductor input circuit comprising common pads}
도 1은 종래 기술에 의한 반도체 장치의 입력 회로를 도시하는 도면이다.
도 2은 본 발명의 일 실시예에 의한 반도체 장치의 입력 회로를 도시하는 도면이다.
도 3는 본 발명의 다른 실시예에 의한 반도체 장치의 입력 회로를 도시하는 도면이다.
본 발명은 반도체 장치에 관한 것이며, 특히 공동 패드를 구비하는 반도체 장치의 입력 회로에 관한 것이다.
통상적으로, 반도체 장치의 테스트 작업은 공정 생산(FAB OUT), 웨이퍼 테스트(WAFER TEST), 조립(ASSEMBLY), 패키징 테스트(PKG TEST), 신뢰성 테스트의 단계로 구성된다. 물론 반도체 장치의 테스트 작업은 각 제조사에 따라 그 종류 및 시기가 다양할 수 있다.
특히, 웨이퍼 테스트 단계에서는 궁극적으로 다수개의 셀을 한꺼번에 테스트 하는 다중 병렬 테스트(Multi Parallel Test)가 수행되는 것이 바람직하다. 그 이유는 다수의 셀이 한꺼번에 테스트되면, 단위 시간 당 테스트 되는 셀이 많아져 생산성이 향상되기 때문이다.
반도체 장치를 테스트하는 장치에는, 반도체 장치의 패드에 신호를 인가하는 드라이버(Driver)가 있다. 또한, 출력 신호를 기준 신호와 비교하는 비교기(Comparator)도 테스트 장치 중의 하나이다. 그런데, 이러한 드라이버 및 비교기는 한정된 수의 채널(Channel)을 가진다. 채널이란 한꺼번에 테스트 될 수 있는 패드의 수를 의미한다. 따라서, 드라이버 및 비교기에서 제공하는 채널이 많을 수록, 한꺼번에 더 많은 수의 반도체 장치가 테스트될 수 있게 된다.
그러나, 많은 수의 채널을 제공하는 드라이버 및 비교기 등의 테스트 장치는 고가(高價)이기 때문에, 전체적인 반도체 장치의 테스트 단계의 효율이 제한되는 요인이 된다.
도 1은 종래 기술에 의한 반도체 장치의 입력 회로를 도시하는 도면이다. 도시된 바와 같이, 반도체 장치의 테스트를 수행하기 위하여, 테스트에만 필요한 패드들(101, 103)이 별도로 구비된다. 이 경우, 테스트에 사용되지 않는 동작 패드들(102, 104)은 하이(high) 또는 로우(low)로 고정된 상태로 테스트된다. 따라서, 드라이버 및 비교기 등의 테스트 장비의 한정된 채널을 효율적으로 사용할 수 없다. 그 결과, 테스트 단계의 효율이 감소한다. 뿐만 아니라, 테스트에만 사용되는 패드들이 큰 면적을 차지하기 때문에, 레이 아웃(layout) 면적이 증가하는 문제점이 발생한다.
본 발명의 목적은, 반도체 장치의 패드의 수를 감소시킴으로써, 레이아웃 면적을 감소시키고, 테스트 단계의 효율을 높이는 것이다.
상기와 같은 목적을 달성하기 위한 본 발명의 일면은, 테스트에만 사용되는 패드를 반도체 장치가 동작하는 데 사용되는 동작 패드들에 머지(merge)시키는 반도체 장치의 입력 회로에 관한 것이다.
본 발명에 따른 반도체 장치의 입력 회로는, 테스트 신호 입력선 및 동작 신호 입력선이 공동으로 연결되는 공동 패드; 반도체 장치가 테스트 모드에서 동작할 때 상기 공동 패드로 수신된 테스트 신호가 전송되는 테스트 신호 입력선; 반도체 장치가 동작 모드에서 동작할 때 상기 공동 패드로 수신된 동작 신호가 전송되는 동작 신호 입력선을 구비한다. 또한, 상기 공동 패드를 소정의 제어 신호에 의하여, 상기 테스트 신호 입력선 또는 상기 동작 신호 입력선에 전기적으로 연결하는 전송부; 및 상기 제어 신호를 하이 또는 로우 스테이트(state)로 고정하는 제어부를 구비한다.
상기 제어부는, 전원 신호를 상기 제어 신호로 전송하는 절단 가능한 퓨즈; 및 상기 퓨즈가 절단될 때, 상기 전원 신호에 의하여 게이팅되어 상기 제어신호를 소정의 값으로 고정하는 제 1 모스 트랜지스터를 구비한다.
본 발명에 따른 반도체 장치의 입력 회로에 의하면, 반도체 장치의 테스트 단계에만 사용되는 별도의 테스트 패드가 필요 없이, 반도체 장치의 동작에 사용되 는 동작 패드만으로 테스트 공정이 수행될 수 있다. 뿐만 아니라, 테스트 패드가 차지하는 면적이 감소하는 만큼 반도체 장치의 레이아웃 면적이 감소하고, 테스트 단계의 효율성을 향상시킬 수 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써 본 발명을 자세히 설명한다. 각 도면에 대하여, 동일한 참조 부호는 동일한 부재임을 나타낸다.
설명의 편의를 위하여, 반도체 장치의 테스트 모드에서만 사용되는 패드를 테스트 패드라 하고 실제 반도체 장치의 동작 모드에서 사용되는 패드를 동작 패드라 한다. 또한, 테스트 신호가 인가되는 버퍼를 테스트 버퍼라 하고, 동작 신호가 인가되는 버퍼를 동작 버퍼라 한다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치의 입력 회로를 도시하는 도면이다.
본 발명에 따른 반도체 장치의 입력 회로에서는, 테스트 버퍼(206) 및 동작 버퍼(205)가 공동 패드(201)를 공유한다. 또한 테스트 모드 및 동작 모드 각각에 따라서, 테스트 버퍼(206) 및 동작 버퍼(205)를 공동 패드(201)에 선택적으로 연결하는 선택부(210)가 구비된다.
각각의 구성요소를 더욱 자세히 설명하기 위해, 반도체 장치가 디램(DRAM)이 라고 가정한다.
디램은, 패키지 밖의 핀들에 연결되는 동작 패드들 외에, 테스트 단계에서만 사용되는 테스트 패드들을 별도로 구비한다. 구체적으로는, 칩 셀렉트 패드(CS) 및 데이터 요청 패드(DQ) 등은 반도체 장치의 동작 모드에서 사용되는 동작 패드들이다. 반면에, 셀 커패시터에 걸리는 전압을 테스트하는 패드(VP) 및 비트 라인(Bit Line)과 비트 라인 바(Bit Line Bar)의 등화(equalize)를 검사하는 패드(VBL)등은 테스트 단계에서만 사용되는 테스트 패드들이다. 물론, 상기 패드들의 명칭 및 동작은 제조사에 따라 어느 정도 다를 수 있다. 본 명세서에서는 설명의 편의를 위하여, 상기 패드들 중 동작 패드인 CS 패드 및 테스트 패드인 VP 패드들을 머지(merge)하는 입력 회로에 대하여만 설명된다.
본 발명의 입력 회로에 의하면, 동작 패드인 CS 패드 및 테스트 패드인 VP 패드는 별도로 구비되지 않는다. 반면에, 상기 패드들의 버퍼들(205, 206) 각각의 입력선들(LIN1, LIN2)이 공동 패드(201)에 연결된다. 그러면, 테스트 모드에서는, 공동 패드(201)는 테스트 패드인 VP 패드의 테스트 버퍼(206)에 연결된다. 반면에, 동작 모드에서는, 상기 공동 패드(201)는 동작 패드인 CS 패드의 동작 버퍼(205)에 연결된다.
반도체 장치의 모드에 따라서, 동작 버퍼 및 테스트 버퍼 중 어느 버퍼가 공동 패드에 연결되는가 하는 것은 전송부(212) 및 제어부(213)로 구성된 선택부(210)에 의해서 결정된다.
전송부(212)는 공동 패드(201)에 의해서 수신된 신호를, 제어부(213)에서 발 생된 제어 신호(CTR)에 따라, 테스트 버퍼(206)의 입력선(LIN2) 또는 동작 버퍼(205)의 입력선(LIN1)으로 각각 전송하는 두 개의 전송 게이트(TG2, TG1)를 구비한다. 또한 전송부(213)는 전원 전압(VCC)이 인가되는 절단 가능한 퓨즈(F1) 및, 상기 퓨즈(F1)가 절단되었을 때 상기 전원 전압(VCC)에 의하여 게이팅되어 상기 제어 신호(CTR)를 소정의 값으로 고정하는 제 1 엔모스 트랜지스터(MN1)를 구비한다. 상기 트랜지스터(MN1)는 큰 저항 성분을 갖는다.
반도체 장치의 테스트 모드에서, 제어 신호(CTR)는 전원 전압(VCC)으로 유지된다. 그러면, 제 1 전송 게이트(TG1)는 턴 오프(turn off)되고, 제 2 전송 게이트(TG2)는 턴 온(turn on)된다. 따라서, 공동 패드(201)를 통해 수신된 테스트 신호는 제 2 전송 게이트(TG2)를 통해 테스트 버퍼(206)의 입력선(LIN2)으로 전송된다. 이 경우, 제 2 엔모스 트랜지스터(MN2)는 동작 버퍼(205)의 입력선(LIN1)이 플로팅되지 않도록 접지 전압으로 유지시킨다.
퓨즈(F1)가 절단되지 않았을 경우, 제 1 엔모스 트랜지스터(MN1)는 전원 전압(VCC)에 의해 게이팅되어 턴 온된다. 따라서, 드레인 전압이 접지 전압으로 떨어지지 않도록 하기 위하여, 상기 제 1 엔모스 트랜지스터(MN1)는 저항이 큰 트랜지스터인 것이 바람직하다. 상기 트랜지스터(MN1)는 롱-채널(long-channel) 트랜지스터일 수 있다.
반도체 장치가 테스트된 후에는, 퓨즈(F1)가 절단된다. 퓨즈(F1)가 절단되었다는 것은, 반도체 장치가 테스트 모드를 벗어나 동작 모드에서 동작한다는 것을 의미한다.
동작 모드에서는, 전원 전압(VCC)이 그대로 제어 신호(CTR)로서 전송부(212)에 인가되지 못한다. 반면에, 제어 신호(CTR)는 전원 전압(VCC)에 의하여 게이팅되는 제 1 엔모스 트랜지스터(MN1)에 의하여 접지 전압(VSS)으로 유지된다. 따라서, 제 1 전송 게이트(TG1)가 턴온되고, 제 2 전송 게이트(TG2)는 턴 오프된다. 그 결과, 공동 패드(201)를 통해 수신된 동작 신호는 제 1 전송 게이트(TG1)를 통해 동작 버퍼(205)의 입력선(LIN1)으로 전송된다. 이 경우, 제 2 엔모스 트랜지스터(MN2)는 꺼지므로 동작 버퍼의 입력선(LIN1)의 전압 레벨에 영향을 주지 않는다.
전술된 CS 패드 및 VP 패드를 머지하는 입력 회로에서와 같이, DQ 패드 및 VBL 패드 역시 머지(merge) 될 수 있다. 그 이유는 VBL 패드는 테스트 모드에서만 사용되고 동작 모드에서는 사용되지 않기 때문이다. 따라서, 본 발명에 따른 입력 회로를 구비하면, 테스트 패드를 별도로 구비할 필요가 없다.
도 3은 본 발명의 다른 실시예에 따른 반도체 장치의 입력 회로를 도시하는 도면이다.
도 3에 도시된 바와 같이, 선택부(310)의 구성은 도 2의 선택부(210)의 구성과 거의 유사하다. 다만, 제어부(313)가 반도체 장치 내부의 모드 레지스터 셋(Mode Register Set) 신호를 인가받아, 상기 MRS 신호를 전송부(312)로 전송한다는 것이 다를 뿐이다. 이 경우, 제 3 엔모스 트랜지스터(MN3)는 동작 버퍼(305)의 입력선(LIN1)이 플로팅되지 않도록 접지 전압으로 유지시킨다. 따라서, 본 명세서에서는 설명의 간략화를 위하여 자세한 설명이 생략된다.
바람직하게는, 본 발명의 실시예에 의한 반도체 장치의 입력 회로는, 특허 출원 번호 제 1998-24409호 "테스트용 직류 패드를 공유하는 반도체 장치"에 개시된 입력 회로와 함께 이용될 수 있다. 상기 출원 번호 제 1998-24409호는 본 명세서에 참조되어 통합된다. 상기 출원 번호 제 1998-24409호는, 테스트 패드를 다수의 메모리 장치가 공유하거나, 메모리 장치와 로직회로가 공유하는 입력 회로를 개시한다. 따라서, 본 발명의 입력 회로와 상기 출원 번호 제 1998-24409호가 개시하는 입력 회로가 함께 사용되면, 테스트 패드의 개수가 더 감소될 수 있다. 따라서, 반도체 장치의 칩 사이즈가 더욱 감소된다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다.
예를 들면, 본 명세서에서는 디램 메모리 반도체 장치의 테스트 패드 및 동작 패드에 대해서만 기술되었으나, 본 발명은 테스트를 행하는 어떠한 형태의 반도체 장치의 패드 수를 줄이는 데도 사용 될 수 있다. 뿐만 아니라, 본 발명의 실시예에서는 테스트 모드 및 동작 모드에서 동작하는 반도체 장치에 대해서만 설명되었지만, 본 발명의 기술 범위는 이에 한정하는 것이 아니며, 제 1 모드 및 제 2 모드 두 개의 동작 모드를 가지는 어떤 반도체 장치에도 적용 가능하다.
더 나아가서, 본 발명의 실시예에서는 각각 하나 씩의 테스트 패드 및 동작 패드들이 하나의 공동 패드를 공유하는 방법만이 제시되었으나, 선택부의 간단한 변형을 통하여, 3 개 이상의 패드들도 하나의 공동 패드를 공유할 수 있다. 더 나 아가서는, 본 발명의 실시예에 도시된 테스트 버퍼 및 동작 버퍼는 반드시 구비되어야 하는 것은 아니다. 반면에, 본 발명의 입력 회로는, 공동 패드로부터 입력되는 테스트 신호 및 동작 신호가 각각 인가되는 테스트 신호 입력선 및 동작 신호 입력선만 구비하면 족하다.
따라서, 본 발명의 진정한 기술적 보호 범위는 본 명세서에서 설명된 실시예에 의해 정해지는 것이 아니라, 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명에 의한 반도체 장치의 입력 회로에 의하여, 반도체 장치의 패드의 수가 감소됨으로써, 레이아웃 면적이 감소되고, 테스트 단계의 효율이 향상된다.

Claims (3)

  1. 반도체 장치의 입력 회로에 있어서,
    공동 패드;
    소정의 제어 신호에 응답하여 제 1 입력선 및 제 2 입력선 중에서 어느 하나로, 상기 공동 패드에 의하여 수신되는 신호를 전송하는 전송부; 및
    상기 제어 신호를 발생하는 제어부를 구비하며,
    상기 제어부는, 전원 신호를 상기 제어 신호로 전송하는 절단 가능한 퓨즈 및 제1 및 제2 모스 트랜지스터들을 포함하며, 상기 퓨즈가 절단되면,
    상기 제 1 모스 트랜지스터는 상기 전원 신호에 의하여 게이팅되어 상기 제어 신호를 소정의 제1 논리값으로 유지시키고,
    상기 제2 모스 트랜지스터는 턴오프되는 것을 특징으로 하는 반도체 장치의 입력 회로.
  2. 제 1항에 있어서, 상기 퓨즈가 절단되지 않을 때,
    상기 제2 트랜지스터는 상기 전원 신호에 의하여 게이팅되어 상기 제1 입력선 및 상기 제2 입력선 중 다른 하나를 상기 제1 논리값으로 유지시키는 것을 특징으로 하는 반도체 장치의 입력 회로.
  3. 제 1항에 있어서, 상기 제어부는,
    반도체 장치의 모드 레지스터 셋(mode register set) 신호를 소정의 제어 신호로 하는 것을 특징으로 하는 반도체 장치의 입력 회로.
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