KR102070203B1 - 반도체 메모리 장치 - Google Patents

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Abstract

외부 리셋 신호 및 외부 제어 신호를 입력 받아 전달하는 리셋용 패드, 버퍼 제어 신호에 따라 상기 외부 리셋 신호를 버퍼링하여 내부 리셋 신호로서 출력하는 제 1 입력 버퍼, 상기 버퍼 제어 신호에 따라 상기 외부 제어 신호를 버퍼링하여 내부 제어 신호로서 출력하는 제 2 입력 버퍼, 및 외부 명령에 응답하여 상기 버퍼 제어 신호를 생성하는 입력 버퍼 제어부를 포함한다.

Description

반도체 메모리 장치{Semiconductor Memory Apparatus}
본 발명은 반도체 집적 회로에 관한 것으로, 보다 구체적으로는 반도체 메모리 장치에 관한 것이다.
일반적으로 반도체 메모리 장치는 외부로부터 명령, 어드레스, 데이터등을 입력 받아, 입력된 데이터를 저장하고, 저장된 데이터를 출력한다.
반도체 메모리 장치는 외부로부터 명령, 어드레스, 데이터등을 입력 받기 위하여 반도체 메모리 장치 내부와 외부를 연결하기 위한 패드(pad)들을 포함한다.
반도체 메모리 장치가 한번에 더 많은 데이터들을 저장하고, 더 많은 가지 수의 동작을 실행하기 위해서는 반도체 메모리 장치가 포함하는 패드의 개수가 많아져야 하지만, 하나의 반도체 메모리 장치가 포함할 수 있는 패드의 개수는 한정적이다.
반도체 메모리 장치는 외부로부터 리셋 신호를 입력 받아 초기화 동작을 수행할 수 있도록 구성된다.
반도체 메모리 장치는 도 1에 도시된 바와 같이, 리셋용 패드(10), 입력 버퍼(20), 및 리셋 제어부(30)를 포함한다.
상기 리셋용 패드(10)는 반도체 메모리 장치 외부로부터 외부 리셋 신호(RESET_ext)를 입력 받는다.
상기 입력 버퍼(20)는 CML(current mode logic) 레벨의 외부 리셋 신호(RESET_ext)를 입력 받아 버퍼링하여 CMOS(complementary metal oxide semiconductor) 레벨의 내부 리셋 신호(RESET_int)를 생성한다.
상기 리셋 제어부(30)는 상기 내부 리셋 신호(RESET_int)에 응답하여 내부 회로(미도시)들을 초기화시키도록 구성된다.
반도체 메모리 장치의 리셋 동작은 반도체 메모리 장치의 초기화 및 복구 상태를 보장함으로써 시스템 안정성을 향상시키는 장점이 있는 반면, 반도체 메모리 장치의 파워 업(power-up) 초기 및 반도체 메모리 장치 초기화가 필요한 경우등 아주 제한적인 경우에만 실시됨으로, 정상적인 동작에 있어서 리셋용 패드(10)는 사용하지 않는 패드로 남게 된다.
그러므로, 반도체 메모리 장치가 한번에 더 많은 데이터들을 저장하거나, 더 많은 가지 수의 동작을 실행하기 위해서는 한정적인 개수의 패드들을 더욱 효율적으로 사용할 수 있는 반도체 메모리 장치의 개발이 시급하다.
본 발명은 리셋용 패드를 반도체 메모리 장치의 리셋 동작 이외에 동작에서도 이용할 수 있는 반도체 메모리 장치를 제공한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 외부 리셋 신호 및 외부 제어 신호를 입력 받아 전달하는 리셋용 패드, 버퍼 제어 신호에 따라 상기 외부 리셋 신호를 버퍼링하여 내부 리셋 신호로서 출력하는 제 1 입력 버퍼, 상기 버퍼 제어 신호에 따라 상기 외부 제어 신호를 버퍼링하여 내부 제어 신호로서 출력하는 제 2 입력 버퍼, 및 외부 명령에 응답하여 상기 버퍼 제어 신호를 생성하는 입력 버퍼 제어부를 포함한다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치는 외부 리셋 신호 및 외부 추가 어드레스를 입력 받아 전달하는 리셋용 패드, 버퍼 제어 신호에 따라 상기 외부 리셋 신호를 버퍼링하여 내부 리셋 신호로서 출력하는 제 1 입력 버퍼, 상기 버퍼 제어 신호에 따라 상기 외부 추가 어드레스를 버퍼랑하여 내부 추가 어드레스로서 출력하는 제 2 입력 버퍼, 어드레스용 패드에서 전달되는 외부 어드레스를 버퍼랑하여 내부 어드레스로서 출력하는 제 3 입력 버퍼, 상기 내부 어드레스를 래치하여 래치 어드레스로서 출력하는 제 1 어드레스 래치부, 상기 내부 추가 어드레스를 래치하여 추가 래치 어드레스로서 출력하는 제 2 어드레스 래치부, 및 외부 명령에 응답하여 상기 버퍼 제어 신호를 생성하는 입력 버퍼 제어부를 포함한다.
본 발명의 또 다른 실시예에 따른 반도체 메모리 장치는 외부 리셋 신호 및 외부 제어 신호를 입력 받아 전달하는 리셋용 패드, 상기 외부 리셋 신호가 입력되면 입력된 상기 외부 리셋 신호를 버퍼링하여 제 1 내부 리셋 신호로서 출력하고, 상기 외부 제어 신호가 입력되면 입력된 상기 외부 제어 신호를 버퍼링하여 제 1 내부 제어 신호로서 출력하는 입력 버퍼, 선택 신호에 응답하여 상기 제 1 내부 리셋 신호를 제 2 내부 리셋 신호로서 출력하거나, 상기 제 1 내부 제어 신호를 제 2 내부 제어 신호로서 출력하는 출력 선택부, 상기 제 2 내부 리셋 신호에 응답하여 내부 회로들을 리셋시키는 리셋 제어부, 상기 제 2 내부 제어 신호에 응답하여 상기 내부 회로들을 제어하는 내부 회로 제어부, 및 상기 외부 명령에 응답하여 상기 선택 신호를 생성하는 모드 레지스터 셋을 포함한다.
본 발명에 따른 반도체 메모리 장치는 리셋용 패드를 리셋 동작 이외에 다른 동작에서도 사용할 수 있도록 구성함으로써, 개수가 한정적인 패드를 보다 효율적으로 이용할 수 있어, 고용량 및 고속 반도체 메모리 장치의 구현에 용이하게 이용할 수 있다.
도 1은 일반적인 반도체 메모리 장치의 구성도,
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 구성도,
도 3은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 구성도,
도 4는 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 구성도,
도 5는 도 4의 출력 선택부의 구성도이다.
본 발명의 실시예에 따른 반도체 메모리 장치는 도 2에 도시된 바와 같이, 리셋용 패드(100), 입력 버퍼 제어부(200), 신호 반전부(300), 제 1 및 제 2 입력 버퍼(400, 500), 리셋 제어부(600), 및 내부 회로 제어부(700)를 포함한다.
상기 리셋용 패드(100)는 외부 리셋 신호(RESET_ext), 및 외부 제어 신호(CTRL_ext)를 입력 받아 전달한다.
상기 입력 버퍼 제어부(200)는 외부 명령(Command_ext)에 응답하여 버퍼 제어 신호(BF_sel)를 생성한다. 예를 들어, 상기 입력 버퍼 제어부(200)는 상기 외부 명령(Command_ext)에 응답하여 상기 버퍼 제어 신호(BF_sel)를 인에이블 또는 디스에이블시키는 모드 레지스터 셋(mode register set)을 포함한다.
상기 신호 반전부(300)는 상기 버퍼 제어 신호(BF_sel)를 반전시켜 출력한다. 상기 신호 반전부(300)는 인버터(IV11)를 포함하며, 상기 인버터(IV11)는 상기 버퍼 제어 신호(BF_sel)를 반전시켜 반전 버퍼 제어 신호(BF_selb)로서 출력한다.
상기 제 1 입력 버퍼(400)는 상기 버퍼 제어 신호(BF_sel)에 따라 상기 외부 리셋 신호(RESET_ext)를 버퍼링하여 내부 리셋 신호(RESET_int)로서 출력한다. 예를 들어, 상기 제 1 입력 버퍼(400)는 상기 버퍼 제어 신호(BF_sel)가 인에이블되면 활성화되며, 활성화된 상기 제 1 입력 버퍼(400)는 상기 외부 리셋 신호(RESET_ext)를 버퍼링하여 상기 내부 리셋 신호(RESET_int)로서 출력한다. 한편, 상기 제 1 입력 버퍼(400)는 상기 버퍼 제어 신호(BF_sel)가 디스에이블되면 비활성화된다.
상기 제 2 입력 버퍼(500)는 상기 버퍼 제어 신호(BF_sel)에 따라 상기 외부 제어 신호(CTRL_ext)를 버퍼링하여 내부 제어 신호(CTRL_int)로서 출력한다. 예를 들어, 상기 제 2 입력 버퍼(500)는 상기 버퍼 제어 신호(BF_sel)가 디스에이블되면 즉, 상기 반전 버퍼 제어 신호(BF_selb)가 인에이블되면 활성화되며, 활성화된 상기 제 2 입력 버퍼(500)는 상기 외부 제어 신호(CTRL_ext)를 버퍼링하여 상기 내부 제어 신호(CTRL_int)로서 출력한다. 한편, 상기 제 2 입력 버퍼(500)는 상기 버퍼 제어 신호(BF_sel)가 인에이블되면 즉, 상기 반전 버퍼 제어 신호(BF_selb)가 디스에이블되면 비활성화된다.
상기 리셋 제어부(600)는 상기 내부 리셋 신호(RESET_int)에 응답하여 내부 회로들(미도시)의 리셋 동작을 제어하는 리셋 신호(RESET_signal)를 생성한다.
상기 내부 회로 제어부(700)는 상기 내부 제어 신호(CTRL_int)에 응답하여 상기 내부 회로들(미도시)을 제어하는 제어 신호(CTRL_signal)를 생성한다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 메모리 장치는 다음과 같이 동작한다.
입력 버퍼 제어부(200)는 외부 명령(Command_ext)에 응답하여 버퍼 제어 신호(BF_sel)를 인에이블시키거나 디스에이블시킨다.
제 1 입력 버퍼(400)는 상기 버퍼 제어 신호(BF_sel)가 인에이블되면 활성화되며, 상기 제 2 입력 버퍼(500)는 상기 버퍼 제어 신호(BF_sel)가 인에이블되면 비활성화된다. 이때, 리셋용 패드(100)는 외부 리셋 신호(RESET_ext)를 입력 받아 활성화된 상기 제 1 입력 버퍼(400)에 전달한다.
또한 상기 제 1 입력 버퍼(400)는 상기 버퍼 제어 신호(BF_sel)가 디스에이블되면 비활성화되며, 상기 제 2 입력 버퍼(500)는 상기 버퍼 제어 신호(BF_sel)가 디스에이블되면 활성화된다. 이때, 상기 리셋용 패드(100)는 외부 제어 신호(CTRL_ext)를 입력 받아 상기 제 2 입력 버퍼(500)에 전달한다.
상기 입력 버퍼 제어부(200)는 상기 외부 명령(Command_ext)에 따라 상기 버퍼 제어 신호(BF_sel)를 인에이블 또는 디스에이블시킨다. 이렇게 생성되는 상기 버퍼 제어 신호(BF_sel)에 응답하여 상기 제 1 입력 버퍼(400)가 활성화되면 상기 제 2 입력 버퍼(500)가 비활성화되거나 상기 제 1 입력 버퍼(400)가 비활성화되면 상기 제 2 입력 버퍼(500)가 활성화된다.
상기 외부 명령(Command_ext)에 따라 상기 외부 리셋 신호(RESET_ext)를 버퍼링하는 상기 제 1 입력 버퍼(400)를 활성화시키나 상기 외부 제어 신호(CTRL_ext)를 버퍼링하는 상기 제 2 입력 버퍼(500)를 활성화시킨다.
따라서, 본 발명의 실시예에 따른 반도체 메모리 장치는 한 개의 리셋용 패드(100)를 통해 서로 다른 타이밍에 입력되는 두 가지의 신호(외부 리셋 신호(RESET_ext), 외부 제어 신호(CTRL_ext))를 입력 받아 각각 다른 용도(내부 회로들의 리셋 동작 및 내부 회로들의 제어 동작)로 이용 가능하다.
다시 설명하면, 반도체 메모리 장치의 리셋 동작은 반도체 메모리 장치에 처음으로 전원전압이 인가되는 경우, 및 반도체 메모리 장치를 컨트롤하는 컨트롤러에서 반도체 메모리 장치의 리셋 동작이 필요하다고 판단되는 경우이다. 이 두 가지의 경우를 제외하면 외부 리셋 신호(RESET_ext)가 리셋용 패드(100)를 통해 입력되는 동작을 발생하지 않는다. 그러므로, 반도체 메모리 장치에 리셋 동작이 수행되지 않을 경우 리셋용 패드(100)를 통해 내부 회로들을 제어할 수 있는 외부 제어 신호(CTRL_ext)를 입력 받을 수 있다. 특히 본 발명의 실시예에 따른 반도체 메모리 장치는 컨트롤러에서 반도체 메모리 장치에 리셋 동작을 수행하게 하는 경우를 제외하고 리셋용 패드(100)를 다른 내부 회로들의 제어동작에 필요한 외부 제어 신호를 입력 받는 용도로 이용 가능하도록 구성된다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치는 도 3에 도시된 바와 같이, 리셋용 패드(100-1), 어드레스용 패드(200-1), 입력 버퍼 제어부(300-1), 신호 반전부(400-1), 제 1 내지 제 3 입력 버퍼(500-1, 600-1, 700-1), 리셋 제어부(800-1), 제 1 및 제 2 어드레스 래치부(900-1, 1000-1)를 포함한다.
상기 리셋용 패드(100-1)는 외부 리셋 신호(RESET_ext), 및 외부 추가 어드레스(ADDRESS_addext)를 입력 받아 전달한다.
상기 어드레용 패드(200-1)는 외부 어드레스(ADDRESS_ext)를 입력 받아 전달한다.
상기 입력 버퍼 제어부(300-1)는 외부 명령(Command_ext)에 응답하여 버퍼 제어 신호(BF_sel)를 생성한다. 예를 들어, 상기 입력 버퍼 제어부(300-1)는 상기 외부 명령(Command_ext)에 응답하여 상기 버퍼 제어 신호(BF_sel)를 인에이블 또는 디스에이블시키는 모드 레지스터 셋(mode register set)을 포함한다.
상기 신호 반전부(400-1)는 상기 버퍼 제어 신호(BF_sel)를 반전시켜 반전 버퍼 제어 신호(BF_selb)로서 출력한다. 상기 신호 반전부(400-1)는 인버터(IV21)를 포함하며, 상기 인버터(IV21)는 상기 버퍼 제어 신호(BF_sel)를 반전시켜 상기 반전 버퍼 제어 신호(BF_selb)로서 출력한다.
상기 제 1 입력 버퍼(500-1)는 상기 버퍼 제어 신호(BF_sel)에 따라 상기 외부 리셋 신호(RESET_ext)를 버퍼링하여 내부 리셋 신호(RESET_int)로서 출력한다. 예를 들어, 상기 제 1 입력 버퍼(500-1)_는 상기 버퍼 제어 신호(BF_sel)가 인에이블되면, 즉 상기 반전 버퍼 제어 신호(BF_selb)가 디스에이블되면 활성화되며, 활성화된 상기 제 1 입력 버퍼(500-1)는 상기 외부 리셋 신호(RESET_ext)를 버퍼링하여 상기 내부 리셋 신호(RESET_int)로서 출력한다.
상기 제 2 입력 버퍼(600-1)는 상기 버퍼 제어 신호(BF_sel)에 따라 상기 외부 추가 어드레스(ADDRESS_addext)를 버퍼링하여 내부 추가 어드레스(ADDRESS_addint)로서 출력한다. 예를 들어, 상기 제 2 입력 버퍼(600-1)는 상기 버퍼 제어 신호(BF_sel)가 디스에이블되면 활성화되며, 활성화된 상기 제 2 입력 버퍼(600-1)는 상기 외부 추가 어드레스(ADDRESS_addext)를 버퍼링하여 상기 내부 추가 어드레스(ADDRESS_addint)로서 출력한다. 이때, 상기 제 2 입력 버퍼(600-1)는 상기 제 1 입력 버퍼(500-1)보다 응답 속도가 빠르다. 왜냐하면, 상기 외부 리셋 신호(RESET_ext)는 상기 외부 어드레스(ADDRESS_ext)보다 신호의 유효 폭이 길다. 따라서, 상기 외부 리셋 신호(RESET_ext)를 버퍼링하는 상기 제 1 입력 버퍼(500-1)보다 상기 외부 어드레스(ADDRESS_ext)와 상기 외부 추가 어드레스(ADDRESS_addext)를 버퍼링해야하는 상기 제 2 및 제 2 입력 버퍼(600-1, 700-1)의 응답속도가 빨라야 한다.
상기 제 3 입력 버퍼(700-1)는 상기 외부 어드레스(ADDRESS_ext)를 버퍼링하여 내부 어드레스(ADDRESS_int)로서 출력한다.
상기 리셋 제어부(800-1)는 상기 내부 리셋 신호(RESET_int)에 응답하여 내부 회로들(미도시)의 리셋 동작을 제어하는 리셋 신호(RESET_signal)를 생성한다.
상기 제 1 어드레스 래치부(900-1)는 상기 내부 추가 어드레스(ADDRESS_addint)를 래치하여 추가 래치 어드레스(ADDRESS_addlatch)로서 출력한다.
상기 제 2 어드레스 래치부(1000-1)는 상기 내부 어드레스(ADDRESS_int)를 래치하여 래치 어드레스(ADDRESS_latch)로서 출력한다.
이와 같이 구성된 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 동작을 설명하면 다음과 같다.
반도체 메모리 장치에 전원전압이 최초로 인가된다. 이때, 반도체 메모리 장치는 파워 업 동작, 및 리셋 동작을 수행하여 반도체 메모리 장치를 초기화시킨다.
컨트롤러(미도시)에서 출력된 외부 명령(Command_ext)에 응답하여 입력 버퍼 제어부(300-1)는 버퍼 제어 신호(BF_sel)를 인에이블시킨다.
상기 버퍼 제어 신호(BF_sel)가 인에이블되면 제 1 입력 버퍼(500-1)는 리셋용 패드(100-1)로부터 전달되는 외부 리셋 신호(RESET_ext)를 버퍼링하여 내부 리셋 신호(RESET_ext)로서 출력한다. 이때, 제 2 입력 버퍼(600-1)는 비활성화된다.
상기 내부 리셋 신호(RESET_int)가 인에이블되면 리셋 제어부(800-1)는 내부 회로들(미도시)을 초기화시키기 위한 리셋 신호(RESET_signal)를 생성한다.
반도체 메모리 장치의 파워 업 동작 및 리셋 동작이 완료되면 컨트롤러(미도시)에서 출력된 상기 외부 명령(Command_ext)에 응답하여 상기 입력 버퍼 제어부(300-1)는 상기 버퍼 제어 신호(BF_sel)를 디스에이블시킨다.
상기 버퍼 제어 신호(BF_sel)가 디스에이블되면 상기 제 1 입력 버퍼(500-1)는 더 이상 상기 내부 리셋 신호(RESET_int)를 생성하지 않는다. 한편, 상기 버퍼 제어 신호(BF_sel)가 디스에이블되면 상기 제 2 입력 버퍼(600-1)가 활성화된다.
활성화된 상기 제 2 입력 버퍼(600-1)는 상기 리셋용 패드(100-1)에서 입력되는 외부 추가 어드레스(ADDRESS_addext)를 버퍼링하여 내부 추가 어드레스(ADDRESS_addint)로서 출력한다.
또한 제 3 입력 버퍼(700-1)는 어드레스용 패드(200-1)로부터 입력되는 외부 어드레스(ADDRESS_ext)를 버퍼링하여 내부 어드레스(ADDRESS_int)로서 출력한다.
제 1 어드레스 래치부(900-1)는 상기 제 2 입력 버퍼(600-1)로부터 입력되는 상기 내부 추가 어드레스(ADDRESS_addint)를 래치하여 추가 래치 어드레스(ADDRESS_addlatch)로서 출력한다.
제 2 어드레스 래치부(1000-1)는 상기 제 3 입력 버퍼(700-1)로부터 입력되는 상기 내부 어드레스(ADDRESS_int)를 래치하여 래치 어드레스(ADDRESS_latch)로서 출력한다.
이와 같이, 본 발명의 다른 실시예에 따른 반도체 메모리 장치는 리셋용 패드(100-1)가 이용되지 않는 구간동안 리셋용 패드(100-1)를 이용하여 추가 어드레스를 입력받을 수 있다. 예를 들어, 30개의 어드레스를 5개의 어드레스 패드로부터 입력 받는 반도체 메모리 장치는 6회에 걸쳐서 어드레스를 입력 받아야 하지만, 본 발명에 따른 반도체 메모리 장치는 총 6개의 어드레스 패드를 이용할 수 있어 총 5회에 걸쳐 어드레스를 입력 받을 수 있다. 따라서 본 발명의 다른 실시예에 따른 반도체 메모리 장치는 고속화, 대용량화되는 반도체 메모리 장치에 유용하게 이용될 수 있다.
한편, 반도체 메모리 장치가 정상 동작 중 리셋 동작이 필요하다고 판단되면 컨트롤러는 외부 명령(Command_ext)를 입력 버퍼 제어부(300-1)에 입력시킨다. 상기 입력 버퍼 제어부(300-1)는 외부 명령(Command_ext)에 응답하여 상기 버퍼 제어 신호(BF_sel)를 다시 인에이블시킨다. 상기 버퍼 제어 신호(BF_sel)가 인에이블되면 상기 제 2 입력 버퍼(600-1)는 비활성화되고 상기 제 1 입력 버퍼(500-1)는 활성화된다.
활성화된 상기 제 1 입력 버퍼(500-1)는 다시 상기 외부 리셋 신호(RESET_ext)를 버퍼링하고 상기 내부 리셋 신호(RESET_int)를 출력한다. 상기 내부 리셋 신호(RESET_int)가 상기 리셋 제어부(800-1)에 입력되어 내부 회로들이 초기화된다.
이처럼 본 발명의 다른 실시예에 따른 반도체 메모리 장치는 리셋용 패드를 이용하여 리셋 동작이 이루어지지 않을 경우 리셋용 패드를 추가 어드레스를 입력 받는 패드로서 이용할 수 있다.
본 발명의 또 다른 실시예에 따른 반도체 메모리 장치는 도 4에 도시된 바와 같이, 리셋용 패드(100-2), 입력 버퍼(200-2), 모드 레지스터 셋(300-2), 출력 선택부(400-2), 리셋 제어부(500-2), 및 내부 회로 제어부(600-2)를 포함한다.
상기 리셋용 패드(100-2)는 외부 리셋 신호(RESET_ext) 및 외부 제어 신호(CTRL_ext)를 입력 받아 전달한다.
상기 입력 버퍼(200-2)는 상기 리셋용 패드(100-2)에서 상기 외부 리셋 신호(RESET_ext)가 입력되면 입력된 상기 외부 리셋 신호(RESET_ext)를 버퍼링하여 제 1 내부 리셋 신호(RESET_int1)로서 출력한다. 또한 상기 입력 버퍼(200-2)는 상기 리셋용 패드(100-2)에서 상기 외부 제어 신호(CTRL_ext)가 입력되면 입력된 상기 외부 제어 신호(CTRL_ext)를 버퍼링하여 제 1 내부 제어 신호(CTRL_int1)로서 출력한다.
상기 모드 레지스터 셋(300-2)는 외부 명령(Command_ext)에 응답하여 선택 신호(SEL)를 생성한다. 예를 들어, 상기 모드 레지스터 셋(300-2)는 상기 외부 명령(Command_ext)에 응답하여 상기 선택 신호(SEL)를 인에이블 또는 디스에이블시킨다.
상기 출력 선택부(400-2)는 상기 선택 신호(SEL)에 응답하여 상기 제 1 내부 리셋 신호(RESET_int1)를 제 2 내부 리셋 신호(RESET_int2)로서 출력하거나 상기 제 1 내부 제어 신호(CTRL_int1)를 제 2 내부 제어 신호(CTRL_int2)로서 출력한다. 예를 들어, 상기 출력 선택부(400-2)는 상기 선택 신호(SEL)가 인에이블되면 상기 제 1 내부 리셋 신호(RESET_int1)를 상기 제 2 내부 리셋 신호(RESET_int2)로서 출력하고, 상기 제 2 내부 제어 신호(CTRL_int2)를 디스에이블시킨다. 또한 상기 출력 선택부(400-2)는 상기 선택 신호(SEL)가 디스에이블되면 상기 제 1 내부 제어 신호(CTRL_int1)를 상기 제 2 내부 제어 신호(CTRL_int2)로서 출력하고 상기 제 2 내부 리셋 신호(RESET_int2)를 디스에이블시킨다.
상기 리셋 제어부(500-2)는 상기 제 2 내부 리셋 신호(RESET_int2)에 응답하여 내부 회로들(미도시)을 초기화시키기 위한 리셋 신호(RESET_signal)를 생성한다.
상기 내부 회로 제어부(600-2)는 상기 제 2 내부 제어 신호(CTRL_int2)에 응답하여 내부 회로들(미도시)을 제어하기 위한 제어 신호(CTRL_signal)를 생성한다.
상기 출력 선택부(400-2)는 도 5에 도시된 바와 같이, 제 1 및 제 2 출력 선택부(410-2, 420-2), 및 제 1 및 제 2 인버터(IV31, IV32)를 포함한다.
상기 제 1 인버터(IV31)는 상기 제 1 내부 리셋 신호(RESET_int1) 또는 상기 제 1 내부 제어 신호(CTRL_int1)를 입력 받는다.
상기 제 2 인버터(IV32)는 상기 선택 신호(SEL)를 입력 받는다.
상기 제 1 출력 선택부(410-2)는 상기 선택 신호(SEL)가 인에이블되면 상기 제 1 내부 리셋 신호(RESET_int1)를 상기 제 2 내부 리셋 신호(RESET_int2)로서 출력한다. 또한 상기 제 1 출력 선택부(410-2)는 상기 선택 신호(SEL)가 디스에이블되면 상기 제 2 내부 리셋 신호(RESET_int2)를 디스에이블시킨다.
상기 제 2 출력 선택부(420-2)는 상기 선택 신호(SEL)가 디스에이블되면 상기 제 1 내부 제어 신호(CTRL_int1)를 상기 제 2 내부 제어 신호(CTRL_int2)로서 출력한다. 또한 상기 제 2 출력 선택부(420-2)는 상기 선택 신호(SEL))가 인에이블되면 상기 제 2 내부 제어 신호(CTRL_int2)를 디스에이블시킨다.
상기 제 1 출력 선택부(410-2)는 제 1 패스 게이트(PG31), 제 1 트랜지스터(P31), 및 제 3 인버터(IV33)를 포함한다. 상기 제 1 패스 게이트(PG31)는 상기 제 1 인버터(IV31)의 출력 신호를 입력 받고 제 1 제어단에 상기 제 2 인버터(IV32)의 출력 신호를 입력 받으며 제 2 제어단에 상기 선택 신호(SEL)를 입력 받는다. 상기 제 1 트랜지스터(P31)는 게이트에 상기 제 2 인버터(IV32)의 출력 신호를 입력 받고 소오스에 외부 전압(VDD)이 인가되며 드레인에 상기 제 1 패스 게이트(PG31)의 출력단이 연결된다. 상기 제 3 인버터(IV33)는 입력단에 상기 제 1 패스 게이트(PG31)의 출력단이 연결되며 출력단에서 상기 제 2 내부 리셋 신호(RESET_int2)를 출력한다.
상기 제 2 출력 선택부(420-2)는 제 2 패스 게이트(PG32), 제 2 트랜지스터(PG32), 및 제 4 인버터(IV34)를 포함한다. 상기 제 2 패스 게이트(PG32)는 상기 제 1 인버터(IV31)의 출력 신호를 입력 받고 제 1 제어단에 상기 선택 신호(SEL)를 입력 받으며 제 2 제어단에 상기 제 2 인버터(IV32)의 출력 신호를 입력 받는다. 상기 제 2 트랜지스터(P32)는 게이트에 상기 선택 신호(SEL)를 입력받고 소오스에 외부 전압(VDD)을 인가 받으며 드레인에 상기 제 2 패스 게이트(PG32)의 출력단이 연결된다. 상기 제 4 인버터(IV34)는 입력단에 상기 제 2 패스 게이트(PG32)의 출력단이 연결되며 출력단에서 상기 제 2 내부 제어 신호(CTRL_int2)를 출력한다.
이와 같이 구성된 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치는 다음과 같이 동작한다.
반도체 메모리 장치에 전원전압 즉 외부 전압이 최초로 인가되면 반도체 메모리 장치는 파워 업 동작과 리셋 동작을 수행하여 반도체 메모리 장치를 초기화시킨다.
이때, 컨트롤러(미도시)에서 출력된 외부 명령(Command_ext)에 응답하여 모드 레지스터 셋(300-2)는 선택 신호(SEL)를 인에이블시킨다.
상기 선택 신호(SEL)가 인에이블되면 출력 선택부(400-2)는 리셋용 패드(100-2), 및 입력 버퍼(200-2)를 통해 외부 리셋 신호(RESET_ext)가 버퍼링된 제 1 내부 리셋 신호(RESET_int1)를 제 2 내부 리셋 신호(RESET_int2)로서 출력한다. 또한 상기 출력 선택부(400-2)는 제 2 내부 제어 신호(CTRL_int2)를 디스에이블시킨다.
상기 제 2 내부 리셋 신호(RESET_int2)에 응답하여 리셋 제어부(500-2)는 내부 회로들(미도시)를 초기화시키기 위한 리셋 신호(RESET_signal)를 생성한다.
반도체 메모리 장치의 파워 업 동작 및 리셋 동작이 완료되면 컨트롤러는 상기 선택 신호(SEL)를 디스에이블시키기 위한 외부 명령(Command_ext)을 출력한다. 상기 외부 명령(Command_ext)을 입력 받은 상기 모드 레지스터 셋(300-2)는 상기 선택 신호(SEL)를 디스에이블시킨다.
디스에이블된 상기 선택 신호(SEL)를 입력 받은 상기 출력 선택부(400-2)는 상기 리셋용 패드(100-2), 상기 입력 버퍼(200-2)를 통해 외부 제어 신호(CTRL_ext)가 버퍼링된 제 1 내부 제어 신호(CTRL_int1)를 상기 제 2 내부 제어 신호(CTRL_int2)로서 출력한다. 또한 상기 출력 선택부(400-2)는 상기 제 2 리셋 신호(RESET_int2)를 디스에이블시킨다.
상기 제 2 내부 제어 신호(CTRL_int2)에 응답하여 내부 회로 제어부(600-2)는 내부 회로들을 제어하기 위한 제어 신호(CTRL_signal)를 생성한다.
한편, 반도체 메모리 장치에 외부 전압이 최초로 인가되어 수행되었던 파워 업 동작 및 리셋 동작 이후, 반도체 메모리 장치에 리셋 동작이 필요하면 컨트롤러는 상기 선택 신호(SEL)를 인에이블시키기 위한 외부 명령(Command_ext)을 출력할 수 있다. 이러한 외부 명령(Command_ext)이 상기 모드 레지스터 셋(300-2)에 입력되면 컨트롤러에서 출력된 외부 리셋 신호(RESET_ext)는 버퍼링되어 제 1 내부 리셋 신호(RESET_int1)가 되고, 상기 제 1 내부 리셋 신호(RESET_int1)는 다시 제 2 리셋 신호(RESET_int2)로서 내부 리셋 제어부(500-2)에 입력되면 반도체 메모리 장치는 다시 초기화 동작을 수행한다.
이와 같이, 본 발명에 따른 또 다른 실시예에 따른 반도체 메모리 장치는 한 개의 리셋용 패드(100-2)를 통해 서로 다른 타이밍에 입력되는 두 가지의 신호(외부 리셋 신호(RESET_ext), 외부 제어 신호(CTRL_ext))를 입력 받아 각각 다른 용도(내부 회로들의 리셋 동작 및 내부 회로들의 제어 동작)로 이용 가능하다.
다시 설명하면, 반도체 메모리 장치의 리셋 동작은 반도체 메모리 장치에 처음으로 전원전압이 인가되는 경우, 및 반도체 메모리 장치를 컨트롤하는 컨트롤러에서 반도체 메모리 장치의 리셋 동작이 필요하다고 판단되는 경우이다. 이 두 가지의 경우를 제외하면 외부 리셋 신호(RESET_ext)가 리셋용 패드(100)를 통해 입력되는 동작을 발생하지 않는다. 그러므로, 반도체 메모리 장치에 리셋 동작이 수행되지 않을 경우 리셋용 패드(100)를 통해 내부 회로들을 제어할 수 있는 외부 제어 신호(CTRL_ext)를 입력 받을 수 있다. 특히 본 발명의 실시예에 따른 반도체 메모리 장치는 컨트롤러에서 반도체 메모리 장치에 리셋 동작을 수행하게 하는 경우를 제외하고 리셋용 패드(100)를 다른 내부 회로들의 제어동작에 필요한 외부 제어 신호를 입력 받는 용도로 이용 가능하도록 구성된다.
또한 테스트시 리셋용 패드를 테스트 신호를 입력하는 패드로서 이용가능하므로, 테스트 시간 및 테스트 비용을 줄일 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (11)

  1. 외부 리셋 신호 및 외부 제어 신호를 입력 받아 전달하는 리셋용 패드;
    초기화 요청시 발생되는 리셋 명령에 응답하여 버퍼 제어 신호를 생성하는 입력 버퍼 제어부;
    상기 버퍼 제어 신호가 인에이블될 때, 상기 외부 리셋 신호를 버퍼링하여 내부 리셋 신호로서 출력하는 제 1 입력 버퍼; 및
    상기 버퍼 제어 신호가 디스에이블될 때, 상기 외부 제어 신호를 버퍼링하여 내부 제어 신호로서 출력하는 제 2 입력 버퍼를 포함하며,
    상기 버퍼 제어 신호에 따라, 상기 제 1 입력 버퍼 및 상기 제 2 입력 버퍼는 선택적으로 동작되는 반도체 메모리 장치.
  2. 삭제
  3. 삭제
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 입력 버퍼 제어부는
    상기 리셋 명령에 응답하여 상기 버퍼 제어 신호를 인에이블 또는 디스에이블시키는 모드 레지스터 셋(mode register set)인 것을 특징으로 하는 반도체 메모리 장치.
  5. 외부 리셋 신호 및 외부 추가 어드레스를 입력 받아 전달하는 리셋용 패드;
    버퍼 제어 신호에 따라 상기 외부 리셋 신호를 버퍼링하여 내부 리셋 신호로서 출력하는 제 1 입력 버퍼;
    상기 버퍼 제어 신호에 따라 상기 외부 추가 어드레스를 버퍼링하여 내부 추가 어드레스로서 출력하는 제 2 입력 버퍼;
    어드레스용 패드에서 전달되는 외부 어드레스를 버퍼링하여 내부 어드레스로서 출력하는 제 3 입력 버퍼;
    상기 내부 어드레스를 래치하여 래치 어드레스로서 출력하는 제 1 어드레스 래치부;
    상기 내부 추가 어드레스를 래치하여 추가 래치 어드레스로서 출력하는 제 2 어드레스 래치부; 및
    초기화 요청에 의해 발생되는 리셋 명령에 응답하여 상기 버퍼 제어 신호를 생성하는 입력 버퍼 제어부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5 항에 있어서,
    상기 제 1 입력 버퍼는 상기 버퍼 제어 신호가 인에이블되면 활성화되며, 활성화된 상기 제 1 입력 버퍼는 상기 외부 리셋 신호를 버퍼링하여 상기 내부 리셋 신호로서 출력하고,
    상기 제 1 입력 버퍼는 상기 버퍼 제어 신호가 디스에이블되면 비활성화되는 것을 특징으로 하는 반도체 메모리 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    상기 제 2 입력 버퍼는 상기 버퍼 제어 신호가 디스에이블되면 활성화되며, 활성화된 상기 제 2 입력 버퍼는 상기 외부 추가 어드레스를 버퍼링하여 상기 내부 추가 어드레스로서 출력하고,
    상기 제 2 입력 버퍼는 상기 버퍼 제어 신호가 인에이블되면 비활성화되는 것을 특징으로 하는 반도체 메모리 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서,
    상기 제 2 입력 버퍼는 상기 제 1 입력 버퍼보다 응답 속도가 빠른 것을 특징으로 하는 반도체 메모리 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5 항에 있어서,
    상기 입력 버퍼 제어부는
    상기 리셋 명령에 응답하여 상기 버퍼 제어 신호를 인에이블 또는 디스에이블시키는 모드 레지스터 셋(mode register set)인 것을 특징으로 하는 반도체 메모리 장치.
  10. 삭제
  11. 삭제
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