KR100329734B1

KR100329734B1 - 어드레스입력및데이터입력용으로동일단자를겸용하는반도체메모리장치

Info

Publication number: KR100329734B1
Application number: KR1019980011816A
Authority: KR
Inventors: 최진혁
Original assignee: 박종섭; 주식회사 하이닉스반도체
Priority date: 1998-04-03
Filing date: 1998-04-03
Publication date: 2002-06-20
Also published as: GB2336924A; TW439259B; GB2336924B; GB9907720D0; JP4369553B2; KR19990079289A; US6272053B1; JPH11328971A

Abstract

본 발명은 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory) 등의 반도체 메모리 장치에 관한 것으로, 특히 어드레스 입력 및 데이터 입력용으로 동일 단자를 겸용하는 반도체 메모리 장치에 관한 것이며, 반도체 메모리 장치에서 사용되는 핀의 수를 줄여 패키지 크기를 감소시킬 수 있는 반도체 메모리 장치를 제공하는데 그 목적이 있다. 본 발명은 어드레스 입력 및 데이터 입력용으로 공통의 단자를 사용하여 반도체 메모리 장치에서 사용되는 단자의 수를 줄인다. 일반적으로 데이터 입/출력용으로 공통의 단자를 겸용하므로 결국 본 발명을 적용하면 어드레스 입력 및 데이터 입/출력용으로 공통의 단자를 사용할 수 있게 된다. 이를 위하여 다중 입/출력 단자에 인가된 신호가 데이터인지 어드레스인지를 구분하기 위한 제어 신호를 추가하여, 읽기 동작시에 동일한 단자로 어드레스가 입력되어 일정 시간 뒤에 같은 단자에서 데이터가 출력되도록 하며, 쓰기 동작시에는 어드레스가 먼저 입력되어 디코딩이 이루어지고 그 동안에 다시 데이터를 입력하여 선택된 메모리 셀에 쓰기 동작이 이루어지도록 한다.

Description

어드레스 입력 및 데이터 입력용으로 동일 단자를 겸용하는 반도체 메모리 장치{A semiconductor memory device sharing the same terminals for address input and data input}

본 발명은 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory) 등의 반도체 메모리 장치에 관한 것으로, 특히 어드레스 입력 및 데이터 입력용으로 동일 단자를 겸용하는 반도체 메모리 장치에 관한 것이다.

SRAM(Static Random Access Memory)의 주된 용도 중 하나는 이동 전화기 등의 휴대용 이동통신 장비의 메모리 디바이스로서 사용되는 것이다. SRAM과 관련된 최근의 주된 이슈(issue)는 전력 소비의 감소와 패키지 크기의 감소이다. 이동통신 장비는 주로 배터리(battery)를 전원으로 사용하기 때문에 저전력 소비 특성이 요구되며, 휴대용 기기의 소형화를 위하여 보다 더 작은 크기의 패키지가 요구되고 있다.

현재 SRAM의 소비 전력 감소를 위하여 동작 전압을 낮추는 방향으로의 연구·개발이 진행중이며, 패키지 크기의 감소를 위하여 CSP(Chip Scale Package)와 같은 새로운 패키징 기술의 개발이 진행 중에 있다.

첨부된 도면 도 1은 종래의 CSP 방식의 패키지 중 1M, 2M, 4M SRAM의 단자 배열의 일례를 개략적으로 나타낸 것이다.

도시된 종래의 CSP 방식의 SRAM 패키지는 입/출력 핀을 대신하는 총 48(6×8)개의 볼(ball)이 배치되어 있으며, 볼과 볼 사이의 간격은 약 0.75㎛이다. 그러나, 이러한 종래의 CSP 방식의 패키지는 SRAM의 대용량화에 따라 핀(볼)의 수가 증가하면 패키지의 크기가 커질 수밖에 없다. 즉, CSP 방식은 패키징을 위해서 적어도 볼 격자(grid) 영역보다는 칩이 일정 크기 이상 커야하기 때문에, 제품의 생산 단가를 낮추기 위하여 칩을 소형화하는데 어려움이 있다.

볼 사이의 간격을 줄이면 이러한 문제점을 해결할 수 있지만, 볼 사이의 간격을 줄이는 것은 현실적으로 매우 어려운 실정이다. 왜냐하면 이러한 칩을 사용하는 휴대용 장비의 PCB(Printed Circuit Board)에서 좁은 배선을 구현하는데 한계가있기 때문에 48개의 볼에 모두 배선을 연결하기 위해서 일정한 간격(가령 0.75㎛) 이상의 볼 간격이 요구되기 때문이다. 또한, 현재의 48볼 CSP는 1M/2M/4M SRAM까지의 규격으로만 사용할 수 있을 뿐 그 이상의 고집적 SRAM에서는 볼의 수가 모자라 조만간 8M SRAM이 보편화되면 새로운 규격을 설정해야하는 과제를 안고 있다.

첨부된 도면 도 2a는 종래기술에 따른 SRAM의 데이터 입/출력단 및 어드레스 입력단의 블록 구성을 도시한 것이며, 도 2b는 도 2a에 도시된 회로의 읽기 사이클 및 쓰기 사이클에서의 신호 타이밍을 도시한 것이다. 우선, 데이터 입/출력단의 경우, 쓰기 동작시에는 쓰기 인에이블 신호 /WE에 제어 받아 데이터 입/출력 패드 I/O PAD로부터 입력 버퍼(20)를 통해 데이터를 선택된 메모리 셀에 입력하며, 읽기 동작시에는 쓰기 인에이블 신호 /WE 및 출력 인에이블 신호 /OE에 제어 받아 선택된 메모리 셀로부터 출력 버퍼(22)를 통해 데이터 입/출력 패드 I/O PAD로 출력한다. 다음으로, 어드레스 입력단의 경우, 어드레스 입력 패드 ADD-PAD로부터 입력 버퍼(24)를 통해 쓰기/읽기 동작시 선택되는 메모리 셀의 어드레스를 입력한다. 미설명 도면 부호 'ADD'는 어드레스 신호, '/CS'는 칩 선택(chip select) 신호, 'DATA'는 데이터 신호를 각각 나타낸 것이다.

첨부된 도면 도 2c는 도 2a에 도시된 데이터 입/출력단 및 어드레스 입력단의 회로 구성을 도시한 것으로, 출력 데이터와 제어 신호 /WE 및 /OE를 입력으로 하는 제어부와 및 CMOS 인버터로 구성된 데이터 출력 버퍼(20)와, 논리합(OR) 게이트로 구성된 데이터 입력 버퍼(22) 및 어드레스 입력 버퍼(24)를 구현한 것이다. 이때, 데이터 입력 버퍼(22)는 쓰기 인에이블 신호 /WE에 제어 받는다.

그러나, 이러한 입/출력단 회로를 가지는 종래의 SRAM은 전술한 바와 같이 데이터 핀과 어드레스 핀을 각각 따로 구비하여 사용하기 때문에 핀의 수가 많아 패키지 크기의 감소에 한계가 있었다.

또한, 이상의 설명에서는 SRAM을 일례로 들어 설명하였으나, 전술한 문제점은 비단 SRAM뿐만 아니라 DRAM을 비롯한 다른 제반 반도체 메모리 장치에서도 유발되는 공통적인 문제점이다.

본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 사용되는 핀의 수를 현저하게 줄여 패키지 크기를 감소시킬 수 있는 반도체 메모리 장치를 제공하는데 그 목적이 있다.

도 1은 종래의 CSP 방식의 패키지 중 1M, 2M, 4M SRAM의 단자 배열을 개략적으로 나타낸 평면도.

도 2a는 종래기술에 따른 SRAM의 데이터 입/출력단 및 어드레스 입력단의 블록 구성도.

도 2b는 도 2a에 도시된 회로의 읽기 사이클 및 쓰기 사이클에서의 신호 타이밍도.

도 2c는 도 2a에 도시된 데이터 입/출력단 및 어드레스 입력단의 회로 구성도.

도 3a는 본 발명에 따른 SRAM의 다중 입/출력단의 블록 구성 예시도.

도 3b는 도 3a에 도시된 회로를 채용한 SRAM의 읽기 사이클 및 쓰기 사이클에서의 신호 타이밍도.

도 3c는 본 발명의 일 실시예에 따라 구현된 도 3a에 도시된 회로의 상세 회로도.

도 4는 본 발명에 이용되는 내부 펄스 PAEA 및 PAED를 발생시키기 위한 펄스 발생 회로의 예시도.

도 5는 본 발명에 따른 CSP 방식의 SRAM 패키지의 단자 배열을 개략적으로 나타낸 예시도.

* 도면의 주요 부분에 대한 부호의 설명

30 : 출력 버퍼32 : 입력 버퍼

34 : 어드레스 입력단36 : 데이터 입력단

M-PAD : 다중 입/출력 패드/OE : 출력 인에이블 신호

/WE : 쓰기 인에이블 신호/AE : 어드레스 인에이블 신호

100 : 패드 영역50 : 데이터/어드레스 입/출력 단자

52 : 제어 단자 54 : 전원(VDD, GND) 단자

상기의 기술적 과제를 달성하기 위한 본 발명은, 반도체 메모리 장치에 있어서, 데이터 신호와 어드레스 신호의 입력용으로 겸용되는 적어도 하나의 다중 신호 입력단과, 상기 다중 신호 입력단에 인가된 신호가 데이터 신호인지 어드레스 신호인지를 구분하여 제어하는 제어 수단을 구비한다.

또한, 본 발명은 반도체 메모리 장치에 있어서, 데이터 신호와 어드레스 신호의 입력용으로 겸용되는 적어도 하나의 다중 신호 입력단; 데이터 출력 인에이블 신호의 입력단; 쓰기 인에이블 신호의 입력단; 상기 다중 신호 입력단에 인가된 신호가 데이터 신호인지 어드레스 신호인지를 구분하기 위한 어드레스 인에이블 신호의 입력단; 상기 쓰기 인에이블 신호 및 상기 어드레스 인에이블 신호에 제어 받아 상기 데이터 신호를 입력하는 데이터 입력 수단; 및 상기 쓰기 인에이블 신호 및 상기 어드레스 인에이블 신호에 제어 받아 상기 어드레스 신호를 입력하는 어드레스 입력 수단을 구비한다.

또한, 본 발명은 반도체 메모리 장치에 있어서, 데이터 신호와 어드레스 신호의 입력용으로 겸용되는 적어도 하나의 다중 신호 입력단; 데이터 출력 인에이블 신호의 입력단; 쓰기 인에이블 신호의 입력단; 및 상기 다중 신호 입력단에 인가된 신호가 데이터 신호인지 어드레스 신호인지를 구분하기 위한 어드레스 인에이블 신호의 입력단을 구비하여, (가) 상기 어드레스 인에이블 신호가 액티브 상태일 경우, 상기 다중 신호 입력단에 인가된 신호를 어드레스 신호로 인식하고 어드레스 입력을 수행하며, (나) 상기 어드레스 인에이블 신호가 액티브 상태가 아닐 경우, 쓰기 인에이블 신호에 응답하여 데이터 쓰기를 수행한다.

본 발명은 어드레스 입력 및 데이터 입력용으로 공통의 단자를 사용하여 반도체 메모리 장치에서 사용되는 단자의 수를 줄인다. 일반적으로 데이터 입/출력용으로 공통의 단자를 겸용하므로 결국 본 발명을 적용하면 어드레스 입력 및 데이터 입/출력용으로 공통의 단자를 사용할 수 있게 된다. 이를 위하여 다중 입/출력 단자에 인가된 신호가 데이터인지 어드레스인지를 구분하기 위한 제어 신호를 추가하여, 읽기 동작시에 동일한 단자로 어드레스가 입력되어 일정 시간 뒤에 같은 단자에서 데이터가 출력되도록 하며, 쓰기 동작시에는 어드레스가 먼저 입력되어 디코딩이 이루어지고 그 동안에 다시 데이터를 입력하여 선택된 메모리 셀에 쓰기 동작이 이루어지도록 한다.

이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개한다.

첨부된 도면 도 3a는 본 발명에 따른 SRAM의 다중 입/출력단의 블록 구성을 도시한 것이다. 도시된 회로에서는 데이터 입/출력과 어드레스 입력이 다중 입/출력 패드 M-PAD 하나를 통해서 이루어진다. 즉, 공통의 핀을 통해 데이터 신호 및 어드레스 신호가 입/출력되는데, 데이터 신호와 어드레스 신호를 구별하기 위하여 본 회로에서는 추가적인 제어 신호인 어드레스 인에이블(address enable) 신호 /AE를 도입하였다. 어드레스 인에이블 신호 /AE는 제어기(controller)에서 만들어진 외부 신호로서, 어드레스 인에이블 신호 /AE가 논리 레벨 '로우'일 때 다중 입/출력 패드 M-PAD를 통해 입력되는 신호는 어드레스 신호이며, 어드레스 인에이블 신호 /AE가 논리 레벨 '하이'일 경우, 쓰기 인에이블 신호 /WE와 출력 인에이블 신호 /OE의 상태에 따라 다중 입/출력 패드 M-PAD로 데이터가 입/출력된다. 미설명 도면 부호 '30'은 출력 버퍼, '32'는 입력 버퍼, '34' 및 '36'은 데이터 입력단 및 어드레스 입력단을 각각 나타낸 것이다.

첨부된 도면 도 3b는 도 3a에 도시된 회로를 채용한 SRAM의 읽기 사이클 및 쓰기 사이클에서의 신호 타이밍을 도시한 것으로, 이하 이를 통해 그 동작을 보다 자세히 살펴보기로 한다. 우선, 앞에서 정의되지 않은 신호를 정의한다. 'ADD'는어드레스 신호를 나타낸 것이며, 'DATA'는 데이터 신호를 나타내는 것으로 'D-OUT'는 데이터 출력 구간을 'D-IN'은 데이터 입력 구간을 각각 나타내고 있다. 또, '/CS'는 칩 선택 신호를 나타낸 것이다. 그리고, 'PAEA'는 어드레스 인에이블 신호 /AE가 논리 레벨 '하이'에서 '로우'로 천이할 때 발생되는 일정 길이를 가진 내부 펄스이며, 'PAED'는 어드레스 인에이블 신호 /AE가 논리 레벨 '로우'에서 '하이'로 천이할 때 발생되는 일정 길이를 가진 내부 펄스로서, 첨부된 도면 도 4에 이들 내부 펄스 PAEA 및 PAED를 발생시키기 위한 펄스 발생 회로를 예시하였다. 도시된 바와 같이 내부 펄스 PAEA는 인버터 Inv40을 통해 반전된 어드레스 인에이블 신호 /AE의 반전 신호와 인버터 Inv41을 통해 다시 반전되어 제1 지연기(41)를 통해 일정 시간 지연된 신호를 부정논리곱 게이트 NAND41을 사용하여 부정논리곱(NANDing)하여 발생시키며, 내부 펄스 PAED는 어드레스 인에이블 신호 /AE와 인버터 Inv42를 통해 반전되어 제2 지연기(42)를 통해 일정 시간 지연된 신호를 부정논리곱 게이트 NAND42를 사용하여 낸딩하여 발생시킨다.

다시 도 3a 및 도 3b를 참조하여, 어드레스 인에이블 신호 /AE가 논리 레벨 '하이'에서 '로우'로 천이할 때 내부 펄스 PAEA가 발생하여 다중 입/출력 패드 M-PAD, 입력 버퍼(32) 및 어드레스 입력단(34)을 통해 신호를 읽어 들여 이를 어드레스 입력으로서 인식하고, 특정 메모리 셀을 선택한다. 그리고, 어드레스 인에이블 신호 /AE가 논리 레벨 '로우'에서 '하이'로 천이할 때 발생한 내부 펄스 PAED는 쓰기 인에이블 신호 /WE와 결합하여, 만일 쓰기 인에이블 신호 /WE가 논리 레벨 '하이'이고 출력 인에이블 신호 /OE가 논리 레벨 '로우'이면, 읽기 사이클로 인식하여출력 버퍼(30) 및 다중 입/출력 패드 M-PAD를 통해 선택된 메모리 셀의 데이터를 출력시킨다. 만일 쓰기 인에이블 신호 /WE가 논리 레벨 '로우'이면 출력 인에이블 신호 /OE의 상태에 관계없이 쓰기 사이클로 인식하여 다중 입/출력 패드 M-PAD, 입력 버퍼(32) 및 데이터 입력단(36)을 통해 선택된 메모리 셀에 데이터를 입력시킨다. 다시 말해, 내부 펄스 PAED가 발생할 때, 쓰기 인에이블 신호 /WE가 논리 레벨 '하이'이면 그 신호는 데이터로 인식된다.

첨부된 도면 도 3c는 본 발명의 일 실시예에 따라 구현된 도 3a에 도시된 회로의 상세 회로도로서, 출력 버퍼(30)를 통한 데이터 출력 패스는 쓰기 인에이블 신호 /WE, 출력 인에이블 신호 /OE, 어드레스 인에이블 신호 /AE로부터 발생된 내부 펄스 PAED에 제어 받으며, 입력 버퍼(32)를 통한 데이터 입력 패스는 쓰기 인에이블 신호 /WE, 칩 선택 신호 /CS, 어드레스 인에이블 신호 /AE로부터 발생된 내부 펄스 PAED에 제어 받으며, 입력 버퍼(32)를 통한 어드레스 입력 패스는 어드레스 인에이블 신호 /AE로부터 발생된 내부 펄스 PAEA 및 칩 선택 신호 /CS에 제어 받는다. 그리고, 입력 버퍼(32)는 제어부(37)와 그로부터 제어 받는 논리합(OR) 게이트(38)로 이루어지며, 제어부(37)에서 발생된 데이터 입력 data1 및 /data1과 어드레스 입력 add1 및 /add1이 각각 패스 게이트(33, 35)에 입력된다. 또한, 내부 펄스 PAEA 및 PAED에 의해 아주 짧은 시간 동안 어드레스 및 데이터가 입력되므로 신호의 유지를 위하여 어드레스 및 데이터 출력단에 래치(latch)(39, 40)를 삽입하였다.

전술한 바와 같은 본 발명을 SRAM의 CSP 방식의 패키지에 적용할 경우, 첨부된 도면 도 5에 도시된 바와 같이 16M SRAM까지는 30개의 볼만으로도 패키징할 수 있게 된다. 즉, 1M SRAM의 경우 다중 입/출력 단자 16개, 제어 단자 6개, 전원 단자 4개 등 총 26개의 볼이 필요하며, 4M/8M/16M일 경우에는 각각 28/29/30개의 볼이 필요하다. 그러므로, 도 1에 도시된 바와 같은 48볼(6×8) CSP 방식을 사용하는 경우에 비해 패키지의 크기를 현저히 감소시킬 수 있다. 또한, 볼 격자 어레이(array)에 있어서도 설계 마진을 확보할 수 있다. 즉, 도 1에 도시된 종래의 48볼(6×8) CSP는 칩의 패드를 마주 보는 두 변에 배치하는 것으로 설계할 경우 볼과 볼 사이에 3개의 배선이 지나가지 않으면 연결이 불가능하였다(만일 볼과 볼 사이에 2개의 배선이 지나간다면, 볼의 수 8개 + (볼 간격의 수 7개 × 볼 사이의 배선수 2개)로 44개의 볼에만 연결이 가능). 그러나, 본 발명을 적용하면, 볼과 볼 사이에 2개의 배선이 지나가도록 그리고 칩의 마주보는 두 변에 패드가 존재하도록 설계할 경우에도 모든 볼의 연결이 가능해진다. 실제로 본 발명을 적용하여 16M SRAM의 CSP를 구현하는 경우, 30(5×6)개의 볼을 도 5에 도시된 바와 같이 배치할 수 있다. 우선, 도면 부호 '100'은 패드 영역, '50'은 데이터 및 어드레스 입/출력 단자, '52'는 제어 단자, '54'는 전원(VDD, GND) 단자를 각각 나타낸 것이다. 여기서, ×16(16 비트) 제품의 경우, 앞서 언급된 제어 신호 /OE, /WE, /CS, /AE 외에 데이터 및 어드레스의 상위 8비트 인에이블 신호 /UB 및 하위 8비트 인에이블 신호 /LB가 추가되며, 1M/2M/4M/8M SRAM에서는 20개의 데이터/어드레스 입/출력 단자 중에서 각각 4/3/2/1개의 볼을 사용하지 않는다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

예컨대, 전술한 실시예에서는 SRAM을 일례로 들어 설명하였으나, 본 발명은 DRAM을 비롯한 다른 제반 반도체 메모리 장치에도 적용될 수 있다.

또한, 전술한 실시예에서는 데이터 입/출력을 공통 단자를 통해 겸용하는 경우를 전제하여 설명하였으나, 본 발명은 데이터 입/출력을 위한 각각 별도의 단자를 구비하는 반도체 메모리 장치에도 적용될 수 있다.

전술한 본 발명은 반도체 메모리 장치의 데이터 및 어드레스 입/출력 핀을 공유하여 핀의 수를 현저히 감소시키는 효과가 있으며, 이로 인하여 패키지의 크기를 줄일 수 있어 휴대용 장비 특히, 이동통신 장비의 크기를 줄이는 효과가 있다.

Claims

반도체 메모리 장치에 있어서,

데이터 신호와 어드레스 신호의 입력용으로 겸용되는 적어도 하나의 다중 신호 입력단과,

상기 다중 신호 입력단에 인가된 신호가 데이터 신호인지 어드레스 신호인지를 구분하여 제어하는 제어 수단

을 구비하는 반도체 메모리 장치.
제1항에 있어서,

상기 다중 신호 입력단은 상기 데이터 신호의 출력용으로 겸용되는 것을 특징으로 하는 반도체 메모리 장치.
제2항에 있어서,

상기 제어 수단은 상기 데이터 신호가 입력 신호인지 출력 신호인지를 구분하는 읽기/쓰기 제어부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
반도체 메모리 장치에 있어서,

데이터 신호와 어드레스 신호의 입력용으로 겸용되는 적어도 하나의 다중 신호 입력단;

데이터 출력 인에이블 신호의 입력단;

쓰기 인에이블 신호의 입력단;

상기 다중 신호 입력단에 인가된 신호가 데이터 신호인지 어드레스 신호인지를 구분하기 위한 어드레스 인에이블 신호의 입력단;

상기 쓰기 인에이블 신호 및 상기 어드레스 인에이블 신호에 제어 받아 상기 데이터 신호를 입력하는 데이터 입력 수단; 및

상기 쓰기 인에이블 신호 및 상기 어드레스 인에이블 신호에 제어 받아 상기 어드레스 신호를 입력하는 어드레스 입력 수단

을 구비하는 반도체 메모리 장치.
제4항에 있어서,

상기 다중 신호 입력단은 상기 데이터 신호의 출력용으로 겸용되는 것을 특징으로 하는 반도체 메모리 장치.
제5항에 있어서,

상기 데이터 출력 인에이블 신호, 상기 쓰기 인에이블 신호 및 상기 어드레스 인에이블 신호에 제어 받아 상기 데이터 신호를 출력하는 데이터 출력 수단을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제6항에 있어서,

상기 데이터 출력 수단은 상기 데이터 출력 인에이블 신호, 상기 쓰기 인에이블 신호 및 상기 어드레스 인에이블 신호에 제어 받아 상기 데이터 신호를 메모리 셀 영역으로부터 상기 다중 신호 입력단으로 출력하는 출력 버퍼를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제4항 또는 제6항에 있어서,

상기 데이터 입력 수단은,

상기 쓰기 인에이블 신호 및 상기 어드레스 인에이블 신호에 제어 받아 상기 다중 신호 입력단으로부터 상기 데이터 신호를 입력받는 입력 버퍼와,

상기 어드레스 인에이블 신호에 제어 받아 상기 입력 버퍼로부터 출력된 상기 데이터 신호를 메모리 셀 영역에 전달하는 데이터 입력부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제4항 또는 제6항에 있어서,

상기 어드레스 입력 수단은,

상기 쓰기 인에이블 신호 및 상기 어드레스 인에이블 신호에 제어 받아 상기 다중 신호 입력단으로부터 상기 어드레스 신호를 입력받는 입력 버퍼와,

상기 어드레스 인에이블 신호에 제어 받아 상기 입력 버퍼로부터 출력된 상기 어드레스 신호를 메모리 셀 영역에 전달하는 어드레스 입력부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제8항에 있어서,

상기 데이터 입력부는,

상기 쓰기 인에이블 신호 및 상기 어드레스 인에이블 신호에 제어 받아 상기 입력 버퍼로부터 출력된 상기 데이터 신호를 선택적으로 통과시키는 패스 게이트와,

상기 패스 게이트로부터 출력된 상기 데이터 신호를 일정 시간 래치하는 래치 수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제9항에 있어서,

상기 어드레스 입력부는,

상기 쓰기 인에이블 신호 및 상기 어드레스 인에이블 신호에 제어 받아 상기 입력 버퍼로부터 출력된 상기 어드레스 신호를 선택적으로 통과시키는 패스 게이트와,

상기 패스 게이트로부터 출력된 상기 어드레스 신호를 일정 시간 래치하는 래치 수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제4항 또는 제6항에 있어서,

상기 어드레스 인에이블 신호에 의한 상기 데이터 출력 수단, 상기 데이터 입력 수단, 상기 어드레스 입력 수단 각각의 제어를 위하여 상기 어드레스 인에이블 신호를 입력으로 하는 소정의 펄스 발생 수단을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제12항에 있어서,

상기 펄스 발생 수단은,

상기 어드레스 인에이블 신호의 하강 에지에서 발생하는 제1 내부 펄스와,

상기 어드레스 인에이블 신호의 상승 에지에서 발생하는 제2 내부 펄스를 출력하는 것을 특징으로하는 반도체 메모리 장치.
제12항에 있어서,

상기 펄스 발생 수단은,

상기 어드레스 인에이블 신호를 입력받는 제1 반전 수단;

상기 제1 반전 수단의 출력을 입력받는 제2 반전 수단;

상기 제2 반전 수단의 출력을 일정 시간 지연시키는 제1 지연 수단;

상기 제1 반전 수단 및 상기 제1 지연 수단의 출력을 입력받아 상기 어드레스 인에이블 신호의 제1 상태 천이시 발생하는 제1 펄스를 출력하는 부정논리곱 수단;

상기 어드레스 인에이블 신호를 입력받는 제3 반전 수단;

상기 제3 반전 수단의 출력을 일정 시간 지연시키는 제2 지연 수단; 및

상기 어드레스 인에이블 신호 및 상기 제2 지연 수단의 출력을 입력받아 상기 어드레스 인에이블 신호의 제2 상태 천이시 발생하는 제2 펄스를 출력하는 부정논리곱 수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
반도체 메모리 장치에 있어서,

데이터 신호와 어드레스 신호의 입력용으로 겸용되는 적어도 하나의 다중 신호 입력단;

데이터 출력 인에이블 신호의 입력단;

쓰기 인에이블 신호의 입력단; 및

상기 다중 신호 입력단에 인가된 신호가 데이터 신호인지 어드레스 신호인지를 구분하기 위한 어드레스 인에이블 신호의 입력단을 구비하여,

(가) 상기 어드레스 인에이블 신호가 액티브 상태일 경우,

상기 다중 신호 입력단에 인가된 신호를 어드레스 신호로 인식하고 어드레스 입력을 수행하며,

(나) 상기 어드레스 인에이블 신호가 액티브 상태가 아닐 경우,

쓰기 인에이블 신호에 응답하여 데이터 쓰기를 수행하는 반도체 메모리 장치.
제15항에 있어서,

상기 다중 신호 입력단은 상기 데이터 신호의 출력용으로 겸용되는 것을 특징으로 하는 반도체 메모리 장치.
제16항에 있어서,

상기 어드레스 인에이블 신호가 액티브 상태가 아닐 경우,

상기 쓰기 인에이블 신호가 액티브 상태가 아니며 상기 데이터 출력 인에이블 신호가 액티브 상태이면 데이터 읽기를 수행하는 것을 특징으로 하는 반도체 메모리 장치.