KR100551072B1 - 멀티-칩 패키지에서 입출력패드의 효율적인 멀티플렉싱이가능한 반도체 메모리 장치 - Google Patents

Abstract

본 발명은 어드레스와 데이터의 입출력패드를 효율적으로 멀티플렉싱할 수 있어, 종래의 구조를 그대로 사용하면서도 단일 칩으로 패키지될 수도 있고, 멀티-칩으로 패키지될 수 있는 반도체 메모리 장치를 제공하기 위한 것으로, 이를 위해 본 발명은 메모리 코어영역; 어드레스를 입력받아 전달하기 위한 다수의 어드레스 입력패드; 상기 다수의 어드레스 입력패드를 통해 입력되는 어드레스를 제1 어드레스로 전달하기 위한 제1 어드레스 버퍼부; 데이터를 입출력시키거나 또는 어드레스/데이터를 멀티플렉싱하면서 입출력시키기 위한 다수의 멀티입출력패드; 상기 다수의 멀티 입출력패드로부터 데이터를 전달받아 상기 메모리 코어영역으로 전달하거나, 어드레스를 전달받아 출력하기 위한 데이터 입출력버퍼부; 상기 데이터 입출력버퍼부로부터 전달되는 어드레스를 제2 어드레스로 전달하기 위한 제2 어드레스 버퍼부; 상기 제1 어드레스와 상기 제2 어드레스를 이용하여, 데이터 억세스용 어드레스를 조합하여 상기 메모리 코어영역으로 출력하는 어드레스 멀티플렉서부; 및 상기 제1 어드레스가 데이터 억세스용 어드레스로 되거나, 상기 제1 어드레스 및 상기 제2 어드레스가 상기 데이터 억세스용 어드레스로 조합되도록 상기 어드레스 멀티플렉서부를 제어하는 경로제어부를 구비하는 반도체 메모리 장치를 제공한다.

반도체, 메모리, 데이터 입출력버퍼, 어드레스 입력버퍼, 모드레지스터.

Description

멀티-칩 패키지에서 입출력패드의 효율적인 멀티플렉싱이 가능한 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE WITH EFFICIENT MULTIPLEXING OF I/O PIN IN MULTI-CHIP PACKAGE}

도1은 종래기술에 의한 반도체 메모리 장치의 입출력패드를 나타내는 블럭구성도.

도2는 전술한 멀티-칩 패키지를 한 반도체 장치의 단면을 보여주는 도면이다.

도3은 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치를 나타내는 블럭구성도.

* 도면의 주요부분에 대한 부호의 설명

A0 ~ An : 어드레스 입력패드

D0/A0 ~ Dm/Am : 멀티 입출력패드

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 멀티-칩 패키지에 구비되는 메모리 장치의 입출력 패드을 멀티플렉싱할 수 있는 기술에 관한 것이다.

일반적으로, 반도체 패키지는 반도체의 원료가 되는 웨이퍼를 얇게 가공하여, 그 일면에 반도체 각종 회로와 본딩 패드를 형성한다. 이후에 일정 크기로 잘라내어 다이(die)를 제작한 후, 제작된 다이를 리드프레임이 구비된 플라스틱 케이스안에 고정시킨다.

이어서 다이에 구비된 본딩 패드와 리드프레임을 골드와이어(gold wire)를 이용하여 전기적으로 연결시킨다. 이어서 플라스틱 게이트에 에폭시(epoxy)로 채워서 몰딩(molding)작업을 하여 반도체 칩 패키지를 완성한다. 이와 같이 이전에는 하나의 패키지 안에 하나의 반도체 장치가 구비되는 것이 일반적이었다.

그러나, 기술이 발달하면서 하나의 패키지에 보다 많은 반도체 집적회로를 구비하는 것이 필요하게 되어, 다수개의 반도체 다이를 평면상으로 적층 배치하여 패키징하는 멀티-칩 패키지(Multi-Chip Package, MCP)에 관한 기술이 제안되었다.

멀티-칩 패키지된 반도체 장치는 하나의 패키지 안에 다수의 반도체 장치를 구비할 수 있어, 적용되는 시스템의 크기를 크게 줄일 수 있다.

도1은 종래기술에 의한 반도체 메모리 장치의 입출력 패드을 나타내는 블럭구성도이다.

도1을 참조하여 살펴보면, 종래기술에 의한 반도체 메모리 장치는 어드레스를 입력받는 N개의 어드레스용 입력패드(A0 ~ An)와, 데이터를 입출력시키기 위한 M개의 데이터용 입출력패드(D0 ~ Dm)와, 어드레스용 입력패드(A0~An)를 통해 입력되는 어드레스를 버퍼링하여 출력하는 어드레스버퍼부(10)와, 데이터용 입출력패드(D0 ~ Dm)를 통해 입출력되는 데이터를 버퍼링하여 전달하기 위한 데이터입출력버퍼부(20)와, 다수의 단위셀을 구비하여 어드레스버퍼부(10)에서 출력되는 어드레스(A0 ~ An)에 대응하여, 데이터 입출력버퍼부(20)로 에서 전달되는 데이터를 저장하거나, 저장된 데이터를 데이터 입출력버퍼부(20)으로 전달하는 메모리 코어영역(30)을 구비한다.

도1에 도시된 메모리 장치는 통상적인 메모리 장치를 나타내는 것으로, 메모리코어영역에 구비되는 단위셀의 갯수에 따라 입력되는 어드레스의 수가 정해지고, 그에 따라서 구비되는 데이터 입출력패드의 갯수가 정해진다. 예를 들어 메모리 코어영역(30)에 구비되는 단위셀의 갯수가 2^N이면, 입력되는 어드레스의 수는 N개가 되고, N개의 어드레스 입력패드가 구비되는 것이다.

한편, 한번의 데이터 억세스시에 입출력되는 데이터의 수에 따라 사용되는 구비되는 입출력 데이터패드의 수가 정해진다. 예를 들어 한번의 어드레스 입력에 의한 데이터억세스시에 출력되는 데이터의 수가 M개라면 구비되는 데이터입출력패드의 수는 M개가 되는 것이다.

도2는 전술한 멀티-칩 패키지를 한 반도체 장치의 단면을 보여주는 도면이다.

도2를 참조하여 살펴보면, 멀티칩-패키지는 제1 다이(40)를 장착하고, 그 상 부에 스페이서 접착제(spacer adhesive, 50)를 사용하여 제2 다이(60)을 제1 다이(14) 위에 부착한 후, 제1 다이(40)에 구비된 본딩 패드(미도시)와 리드프레임(45)을 전기적으로 연결하고, 제2 다이(60)에 구비된 본딩패드(미도시)와 리드프레임(65)를 전기적으로 연결하고, 이후 에폭시(70)로 밀봉된다. 도2에서 80 은 멀티-칩 패키지(20)의 외부연결단자로 사용되는 솔더볼(solder ball)을 각각 가리킨다. 도2에서 리드프레임과 본딩패드를 연결하는 골드와이어의 표시는 생략하였다.

도2에 도시된 바와 같이 멀티칩-패키지는 종래에 단일-칩 패키지에 비해 같은 부피로 다양한 기능을 하는 반도체 장치를 집적시킬 수 있다. 멀티칩-패키지를 이용하면, 메모리 장치와 시스템 IC 칩을 하나의 패키지 안에 집적시킬 수 있어 효율적으로 고성능 시스템을 구현할 수 있다.

그러나, 도2에 구비되는 반도체 장치를 멀티칩-패키지에 적용시키려면, 설계시 입출력핀을 멀티-칩 패키지에 맞게 설계되어야 한다. 입출력핀의 위치가 달라지면 내부적으로 배치되는 각종 회로의 배치가 달라지기 때문에 처음부터 설계를 다시해야 한다.

따라서 종래에는 단일-칩 패키지에 적용할 수 있는 메모리 장치와 멀티-칩 패키지에 적용할 수 있는 메모리 장치를 따로 개발함으로서 많은 어려움이 있었다.

본 발명은 상기의 문제점을 해결하기 위해 제안된 것으로, 어드레스와 데이 터의 입출력패드를 효율적으로 멀티플렉싱할 수 있어, 종래의 구조를 그대로 사용하면서도 단일 칩으로 패키지될 수도 있고, 멀티-칩으로 패키지될 수 있는 반도체 메모리 장치를 제공함을 목적으로 한다.

본 발명은 상기 과제를 해결하기 위해 메모리 코어영역; 어드레스를 입력받아 전달하기 위한 다수의 어드레스 입력패드; 상기 다수의 어드레스 입력패드를 통해 입력되는 어드레스를 제1 어드레스로 전달하기 위한 제1 어드레스 버퍼부; 데이터를 입출력시키거나 또는 어드레스/데이터를 멀티플렉싱하면서 입출력시키기 위한 다수의 멀티입출력패드; 상기 다수의 멀티 입출력패드로부터 데이터를 전달받아 상기 메모리 코어영역으로 전달하거나, 어드레스를 전달받아 출력하기 위한 데이터 입출력버퍼부; 상기 데이터 입출력버퍼부로부터 전달되는 어드레스를 제2 어드레스로 전달하기 위한 제2 어드레스 버퍼부; 상기 제1 어드레스와 상기 제2 어드레스를 이용하여, 데이터 억세스용 어드레스를 조합하여 상기 메모리 코어영역으로 출력하는 어드레스 멀티플렉서부; 및 상기 제1 어드레스가 데이터 억세스용 어드레스로 되거나, 상기 제1 어드레스 및 상기 제2 어드레스가 상기 데이터 억세스용 어드레스로 조합되도록 상기 어드레스 멀티플렉서부를 제어하는 경로제어부를 구비하는 반도체 메모리 장치를 제공한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시 할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도3은 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치를 나타내는 블럭구성도이다.

도3을 참조하여 살펴보면, 본 실시예에 따른 반도체 메모리 장치는 메모리 코어영역(600)과, 어드레스를 입력받아 전달하기 위한 다수의 어드레스 입력패드(PA0~PAn)와, 다수의 어드레스 입력패드(PA0~PAn)를 통해 입력되는 어드레스를 제1 어드레스(A<m+1:n>, Ast<0:m>)로 전달하기 위한 제1 어드레스 버퍼부(100)와, 데이터를 입출력하거나 또는 어드레스/데이터를 멀티플렉싱하면서 입출력시키기 위한 다수의 멀티 입출력패드(D0/A0 ~ Dm/Am)와, 다수의 멀티 입출력패드(D0/A0 ~ Dm/Am)로부터 데이터를 전달받아 메모리 코어영역(600)으로 전달하거나, 어드레스를 전달받아 출력하기 위한 데이터 입출력버퍼부(300)와, 데이터 입출력버퍼부(300)로부터 전달되는 어드레스를 제2 어드레스(And<0:m>)로 전달하기 위한 제2 어드레스 버퍼부(200)와, 입력되는 제1 어드레스(A<m+1:n>, Ast<0:m>)와 제2 어드레스(And<0:m>)를 이용하여, 데이터 억세스용 어드레스(A0~An)를 조합하여 메모리 코어영역(600)으로 출력하는 어드레스 멀티플렉서부(700)와, 제1 어드레스(A<m+1:n>, Ast<0:m>)가 데이터 억세스용 어드레스(A0~An)로 되거나, 제1 어드레스(A<m+1:n>, Ast<0:m>) 및 제2 어드레스(And<0:m>)가 데이터 억세스용 어드레스(A0~An)로 조합되도록 어드레스 멀티플렉서부(700)를 제어하는 경로제어부(400)를 구비한다.

멀티플렉서부(700)는 제1 어드레스(A<m+1:n>, Ast<0:m>)중 일부 어드레스신호(Ast<0:m>)와, 제2 어드레스(And<0:m>)중 하나를 선택하기 위한 멀티플렉서(710)와, 멀티플렉서(710)에 의해 선택된 신호와 제1 어드레스(A<m+1:n>, Ast<0:m>)중 나머지 어드레스신호(A<m+1:n>)를 조합하여 출력하기 위한 신호조합부(710)를 구비한다.

경로제어부(400)는 멀티 입출력패드(D0/A0 ~ Dm/Am)로 입력되는 데이터는 데이터입출력버퍼부를 통해 메모리 코어영역(600)으로 전달되고, 멀티 입출력패드(D0/A0 ~ Dm/Am)로 입력되는 어드레스는 제2 어드레스 버퍼부(200)를 통해 어드레스 멀티플렉서부(700)의 제2 어드레스(And<0:m>)로 입력되도록 데이터 입출력버퍼부(300)와 제2 어드레스 버퍼부(400)를 제어한다.

또한 본 실시예에 따른 반도체 메모리 장치는 메모리 장치가 적용되는 패키지가 멀티칩 패키지 또는 단일칩 패키지인지에 따라서, 제1 어드레스(A<m+1:n>, Ast<0:m>)가 데이터 억세스용 어드레스(A0~An)로 되거나, 제1 어드레스(A<m+1:n>, Ast<0:m>) 및 제2 어드레스(And<0:m>)가 데이터 억세스용 어드레스(A0~An)로 조합되도록, 외부의 제어신호(cnt)를 입력받아 경로제어부(400)를 제어하기 위한 모드레지스터(500)를 더 구비한다.

또한, 본 실시예에 따르는 메모리 장치는 제2 어드레스버퍼부(200)는 데이터 입출력버퍼부(300)와 최대한 가까운 곳에 배치되는 것을 특징으로 한다.

경로제어부(400)는 제2 어드레스(And<0:m>)와 제1 어드레스(A<m+1:n>, Ast<0:m>)가 어드레스 멀티플렉서부(700)로 입력되는 타이밍 차이에 대응하여 어드 레스 멀티플렉서부(700)가 동작할 수 있도록 어드레스 멀티플렉서부(700)를 제어한다.

이하에서는 도3을 참조하여 본 실시예에 따른 반도체 메모리 장치의 동작에 대해 살펴본다.

먼저 본 실시예에 따른 메모리 장치는 어드레스만을 입력받아 제1 어드레스 버퍼부(100)으로 전달하는 N개의 어드레스 입력패드(PA0~PAn)와, 어드레스 또는 데이터를 입력받아 전달하게 되는 멀티 입출력패드(D0/A0 ~ Dm/Am)를 구비하고 있다.

멀티 입출력패드(D0/A0 ~ Dm/Am)가 데이터 입출력용으로만 사용되면 외부에서 입력되는 데이터를 메모리코어영역(600)으로 전달하거나 메모리코어영역(600)에서 전달되는 데이터를 외부로 출력하게 된다.

멀티 입출력패드(D0/A0 ~ Dm/Am)가 멀티플렉싱용으로 사용되면 외부에서 어드레스가 입력될 때에는 데이터 입출력버퍼부(300)를 통해 제2 어드레스 버퍼부(200)로 전달되고, 외부에서 데이터가 전달될 때에는 데이터 입출력버퍼(300)를 통해 메모리코어영역(600)으로 전달된다.

계속해서 살펴보면, 본 실시예에 의한 반도체 메모리 장치가 단일칩에 패키지되는 경우에는 N개의 어드레스 입력패드(PA0~PAn)를 통해 입력되는 어드레스가 제1 어드레스 버퍼부(100)를 통해 제1 어드레스(A<m+1:n>, Ast<0:n>)로 멀티플렉서부(700)로 입력된다. 멀티플렉서부(700)에서는 제1 어드레스(A<m+1:n>, Ast<0:n>)를 데이터 억세스용 어드레스(A0~An)로 출력한다. 데이터 억세스용 어드레스(A0~An)에 대응하는 데이터가 메모리 코어영역에서 억세스된다.

이 때 제2 어드레스 버퍼부(200)는 디스에이블 상태가 되며, 멀티 입출력패드(D0/A0 ~ Dm/Am) 및 데이터 입출력버퍼부(300)는 데이터의 입출력에만 사용되며, 이를 제어하는 것이 데이터를 경로제어부(400)이다. 이 때의 어드레스 경로는 본 발명에 의해 추가로 구비되는 멀티플렉서부(700)를 통과하는 것을 제외하고는 종래의 통상적인 메모리 장치의 어드레스 경로와 같게 된다.

한편, 본 실시예에 따른 반도체 메모리 장치가 멀티칩에 패키지되는 경우에는 어드레스 입출력핀 위치가 변하게 되어 모든 어드레스를 어드레스 입력패드(PA0~ PAn)로 입력받지 못하게 된다.

이를 경우 본 실시예의 반도체 메모리 장치는 일부의 어드레스는 어드레스 입력패드(PA0~PAn)으로 입력받고, 나머지 어드레스는 멀티 입출력패드(D0/A0 ~ Dm/Am)를 통해 입력받게 된다. 이 경우 멀티 입출력 패드(D0/A0 ~ Dm/Am)는 어드레스 신호와 데이터신호를 멀티플렉싱하여 입력받게 된다.

도3에 도시된 바와 같이, N개의 어드레스중에서 M개는 멀티 입출력 패드(D0/A0 ~ Dm/Am)를 통해 입력받고, 나머지 M+1 ~ N개는 어드레스 입력패드(PA0~ PAn)로 입력받게 되는 것이다.

한편, 제2 어드레스 버퍼부(200)의 위치는 최대한 데이터 입출력버퍼부(300)이 배치되는 곳에서 가장 가깝게 배치되는데, 이는 데이터 입출력버퍼부(300)로 전달되는 어드레스를 최대한 빠르게 전달받기 위해서이다. 이는 데이터 입출력버퍼부(300)가 어드레스를 전달해주고 나서 바로 데이터를 입력받아 메모리 코어영역으 로 전달해야 하기 때문에 동작상의 마진이 부족할 수 있기 때문이다.

따라서 어드레스 멀티플렉서부(700)로 입력되는 제1 어드레스(A<m+1:n>, Ast<0:n>)와 제2 어드레스(And<0:m>)가 입력되는 타이밍에 차이가 있게 된다. 이를 해결하기 위해서 경로제어부(400)에서는 어드레스 멀티플렉서부(700)가 제1 어드레스(A<m+1:n>, Ast<0:n>)와 제2 어드레스(And<0:m>)가 모두 입력될 때에 어드레스 멀티플렉싱을 할 수 있도록 제어하게 된다.

이상에서 살펴본 바와 같이, 본 발명에 의해 제2 어드레스 버퍼부(300)와 멀티플렉서부(700)만을 추가로 구비하여, 종래에 사용하는 메모리 코어부분은 그대로 사용하면서도, 단일칩 패키지과 멀티칩 패키지 모두에 적용할 수 반도체 메모리 장치를 제공할 수 있게 되었다.

즉, 반도체 메모리 장치가 나중에 어떤 형태의 패키지에 적용되는 것에 상관없이 한번의 설계 및 제조공정으로 반도체 메모리를 제조할 수 있는 것이다. 따라서 반도체 메모리 장치의 개발시간을 줄일 수 있게 되었다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

본 발명에 의해서 하나의 메모리 장치를 단일-칩 패키지에도 적용시킬 수 있 고, 멀티-칩 패키지에도 적용할 수 있어, 어떤 패키지에 적용되는 지에 상관없이 하나의 반도체 메모리 제품만을 설계하여 제조하면 되기 때문에, 메모리 장치의 개발기간을 단축시킬 수 있다.

Claims (5)

1. 메모리 코어영역(600);

   어드레스를 입력받아 전달하기 위한 다수의 어드레스 입력패드(PA0~PAn);

   상기 다수의 어드레스 입력패드를 통해 입력되는 어드레스를 제1 어드레스로 전달하기 위한 제1 어드레스 버퍼부(100);

   데이터를 입출력시키거나 또는 어드레스/데이터를 멀티플렉싱하면서 입출력시키기 위한 다수의 멀티입출력패드(D0/A0 ~ Dm/Am);

   상기 다수의 멀티 입출력패드로부터 데이터를 전달받아 상기 메모리 코어영역으로 전달하거나, 어드레스를 전달받아 출력하기 위한 데이터 입출력버퍼부(300);

   상기 데이터 입출력버퍼부로부터 전달되는 어드레스를 제2 어드레스로 전달하기 위한 제2 어드레스 버퍼부(200);

   상기 제1 어드레스와 상기 제2 어드레스를 이용하여, 데이터 억세스용 어드레스를 조합하여 상기 메모리 코어영역으로 출력하는 어드레스 멀티플렉서부(700); 및

   상기 제1 어드레스가 데이터 억세스용 어드레스로 되거나, 상기 제1 어드레스 및 상기 제2 어드레스가 상기 데이터 억세스용 어드레스로 조합되도록 상기 어드레스 멀티플렉서부를 제어하는 경로제어부(400)를 구비하는 반도체 메모리 장치.
2. 제 1 항에 있어서,

   상기 경로제어부는

   상기 멀티 입출력패드로 입력되는 데이터는 메모리 코어영역으로 전달되고, 상기 멀티 입출력패드로 입력되는 어드레스는 상기 제2 어드레스 버퍼부를 통해 상기 어드레스 멀티플렉서부의 제2 어드레스로 입력되도록 상기 데이터 입출력버퍼부와 제2 어드레스 버퍼부를 제어하는 것를 특징으로 하는 반도체 메모리 장치.
3. 제 2 항에 있어서,

   상기 메모리 장치가 적용되는 패키지가 멀티칩 패키지 또는 단일칩 패키지인지에 따라서, 상기 제1 어드레스가 데이터 억세스용 어드레스로 되거나, 상기 제1 어드레스 및 상기 제2 어드레스가 상기 데이터 억세스용 어드레스로 조합되도록, 외부의 제어신호를 입력받아 상기 경로제어부를 제어하기 위한 모드레지스터를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
4. 제 1 항에 있어서,

   상기 제2 어드레스버퍼부는 상기 데이터 입출력버퍼부와 최대한 가까운 곳에 배치되는 것을 특징으로 하는 반도체 메모리 장치.
5. 제 4 항에 있어서,

   상기 경로제어부는

   상기 제2 어드레스와 상기 제1 어드레스가 상기 어드레스 멀티플렉서부로 입력되는 타이밍 차이에 대응하여 상기 어드레스 멀티플렉서부가 동작할 수 있도록 상기 어드레스 멀티플렉서부를 제어하는 것을 특징으로 하는 반도체 메모리 장치.

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