KR20030090533A - 반도체 회로 장치 - Google Patents

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KR20030090533A
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Abstract

직사각형 형상의 반도체 메모리 칩(1)의 4분할 영역 각각에 데이터 패드 영역(95a-95d)을 배치하고, 단어 구성에 따라 4분할 영역 각각에 있어 선택적으로 데이터 패드를 이용한다. 싱글칩 패키지 및 멀티칩 패키지에 실장할 수 있는 반도체 메모리 칩을 실현한다.

Description

반도체 회로 장치{SEMICONDUCTOR CIRCUIT DEVICE ADAPTABLE TO PLURALITY OF TYPES OF PACKAGES}
본 발명은 반도체 회로 장치에 관한 것으로, 특히, 복수 종류의 패키지에 실장되는 반도체 회로 장치에 관한 것이다. 보다 특정적으로는, 본 발명은 동일 칩 구성으로 복수 종류의 패키지에 실장할 수 있는 반도체 기억 장치의 구성에 관한 것이다. 보다 특정적으로는, 본 발명은 동일 칩 구성으로 싱글칩 패키지 및 멀티칩 패키지에 실장할 수 있는 반도체 기억 장치에 관한 것이다.
반도체 칩 상에 형성된 반도체 회로는 최종 제품으로서 출시되기 전에 패키지에 실장된다. 이 패키지의 핀 단자에 의해 보드 상의 배선과의 전기적 접속을 하고, 또는 패키지에 의해 반도체 칩을 외부 오염원 및 외부로부터의 기계적 응력 및 전자기 등의 외적 불량 요인으로부터 보호한다.
이 패키지로서는, 적용되는 보드 시스템의 구성에 따라 여러가지의 패키지가 존재한다. 최근에는, 보드의 양면에 실장하기 위해 표면 실장 장치(SMD)라고 불리는 패키지가 널리 이용되고 있다.
도 72는 종래의 SMD 중 하나인 TSOP(씬 스몰 아웃라인 패키지 : thin small outline package)의 외관을 개략적으로 나타내는 도면이다. 도 72에 있어서는, TSOP는 몰드 수지 MRJ에 의해 내부의 반도체 칩을 봉지한다. 이 몰드 수지 MRJ는 직사각형 형상을 갖고 있고, 그 양변을 따라 단자 PT가 배치된다. 도 72에 있어서는, 한 쪽 변을 따라 배치된 리드 단자를 대표적으로 나타낸다.
리드 단자 PT는, 통상, 걸윙(gull-wing)(L 리드) 형상을 갖고 있고, 보드 상에서 이 리드 단자 PT가 납땜된다. 이 리드 단자 PT는 보드에 형성된 스루홀에 삽입되지 않기 때문에, 보드 양면에 이 TSOP를 배치할 수 있다.
TSOP는 두께가 1㎜ 정도로 극히 얇고, 또한, 리드 단자 PT의 형상은 걸윙 형상이며, 핀 단자의 형상이 J 리드형의 SOJ(스몰 아웃라인 J 리드 : small outline with J leads)형에 비해 가공이 용이하여 리드의 피치를 작게 할 수 있다.
이와 같은 얇은 패키지를 이용하여, 그 직사각형 형상의 패키지의 장변을 따라서만 리드 단자 PT가 배치되는 패키지로서는, 이 밖에, 종형 표면 실장 장치인 SVP(surface vertical package) 및 두께 0.5㎜의 박형 USOP(ultra small outline package)가 있고, 반도체 기억 장치의 패키지로서 널리 이용되고 있다.
휴대기기 등의 용도에 있어서는 고밀도 실장이 요구된다. 이와 같은 용도에 있어서는, TSOP와 같은 하나의 칩이 하나의 패키지 내에 배치되는 SCP(single chip package) 대신에, 복수의 칩이 하나의 패키지 내에 배치되는 MCP(multi chip package)가 이용된다. 이 MCP에는 복수의 칩이 인터포저(기판) 상에 평면적으로 탑재되는 MCM(multi chip module) 타입과, 인터포저 상에 복수의 반도체 칩을 적층하는 스택 타입이 있다.
도 73은 종래의 스택 타입 MCP의 구성을 개략적으로 나타내는 도면이다. 도 73에 있어서, 스택 타입(스택형) MCP에서는, 인터포저 IPS 상에 반도체 칩 CH3-CH1이 적층된다. 반도체 칩 CH1, CH2 사이에는 지지 절연체 ISD1이 배치되고, 반도체 칩 CH2, CH3 사이에는 지지 절연체 ISD2가 배치된다. 인터포저 IPS와 반도체 칩 CH3의 사이에 지지 절연체 ISD3이 배치된다.
이 지지 절연체 ISD3에는 스루홀이 형성되어 있고, 솔더볼(solder ball) SLS를 거쳐서 반도체 칩 CH3에 형성되는 패드가 인터포저 IPS 상에 형성되는 패드 PD에 접속된다.
반도체 칩 CH1은 패드에 형성되는 솔더볼(마이크로범프) SLS가 본딩 와이어 BW1a, BW1b를 거쳐서, 이 인터포저 IPS 상에 형성되는 패드 PD에 전기적으로 접속된다.
반도체 칩 CH2에 있어서도, 패드에 형성되는 솔더볼 SLS는 본딩 와이어 BW2a, BW2b를 거쳐서, 인터포저 IPS 상의 도시하지 않는 패드에 전기적으로 접속된다. 이 인터포저 IPS는 내부에 배선이 형성되어 있고, 그 표면에 형성되는 패드 PD가 이면에 형성되는 범프볼 BPS에 접속된다. 지지 절연체 ISD에서 내부 배선이 형성되어 있어도 무방하다.
이들 반도체 칩 CH1-CH3 및 패드 PD는 몰드 수지 MRJ에 의해 봉지된다.
이 도 73에 도시하는 바와 같이, 스택형 MCP에서는 복수의 반도체 칩 CH1-CH3이 적층되어 실장되어 있어, 작은 점유 면적으로 복수의 칩을 실장할 수 있다.
도 74는 이 MCP의 이면을 개략적으로 나타내는 도면이다. MCP 이면에서는 범프볼 BPS가 어레이 형상으로 배치된다. 이 범프볼 BPS가 실장 보드에 형성되는 솔더볼에 접속된다. 따라서, 이 MCP에서는 리드 단자는 이용되지 않고, 범프볼 BPS에 의해 반도체 칩 CH1-CH3과 외부 장치의 전기적 접속이 취해진다. 몰드 수지 MRJ의 이면에 범프볼 BPS를 어레이 형상으로 배치함으로써, 수많은 범프볼을 배치할 수 있어 입출력하는 신호/데이터의 수를 많게 할 수 있다. 이와 같은 범프볼을 어레이 형상으로 배치하는 패키지는 BGP(볼 그리드 패키지)라고 불린다. 따라서, MCP도 BGP의 일종이다.
반도체 회로 장치의 하나로서 반도체 기억 장치를 생각한다. 반도체 기억 장치에 있어서는, 동일 칩 구성으로 다른 단어 구성(입출력 데이터 비트수)에 대응하기 위해서, 마스크 배선 또는 본딩 와이어의 접속에 의한 본딩 패드 전위의 설정 등에 의해 단어 구성을 전환하여, 복수 종류의 단어 구성에 대응하는 것을 실행하고 있다. 내부 회로 구성은 동일하고, 사용되는 데이터 입출력 회로의 수가 다를 뿐이며, 복수 종류의 단어 구성에 대하여 1종류의 칩 구성으로 대응할 수 있어 제조/설계 효율을 개선할 수 있다.
그러나, 패키지가 다른 경우, 패드의 배치가 다르고, 이와 같은 패키지에 따라 반도체 칩의 내부 회로 레이아웃을 개별적으로 최적화해야 한다. 종래는, 예컨대, SCP의 BGP(볼 그리드 패키지) 및 TSOP에 대해서는 따로따로 패드 배치를 최적화하고 있다.
특히, 반도체 기억 장치에 있어서는, 논리 회로와 동일 반도체 칩 상에 집적화되는 혼재 DRAM(Dynamic Random Access Memory)과 달리 입출력 데이터 비트수가 적어(32 비트), 실장 패키지로서 TSOP가 일반적으로 이용된다. 이와 같은 TSOP에 대해서는, 종래, 반도체 기억 장치에 있어서는 일반적으로 LOC(lead on chip) 구조가 이용되고 있고, 칩 중앙부에 패드가 배치되어 칩 면적을 저감할 수 있다.
BGP에서는 이와 같은 LOC 구조를 취하지 않고, 와이어 본딩, TAB(tape automated bonding) 및 플립 칩의 본딩 등에 의해 칩 패드와 패키지 단자(범프볼)의 전기적 접속이 취해진다.
따라서, 이와 같은 TSOP 패키지에 최적화된 패드 배치를 갖는 반도체 메모리 칩을 BGP에 적용할 수가 없다.
또한, 처리 용도에 있어서는, 메모리에 대하여 요구되는 기억 용량이 다르다. 예컨대, 단순한 처리를 실행하는 경우에는 128M 비트의 메모리 칩 1개가 요구되고, 또한, 예컨대, 휴대기기 등에 있어서 화상 데이터/음성 데이터를 처리하기 위해서 256M 비트의 기억 용량이 요구되는 경우가 발생한다.
기존의 128M 비트의 메모리 칩을 이용하여 256M 비트의 메모리를 실현하기 위해서는, 단순히 128M 비트의 메모리를 2개 이용하면 좋다. 이 경우, TSOP를 2개 이용하여 요구되는 기억 용량을 채우는 경우, 메모리 상의 점유 면적이 커져 휴대기기의 소형화에 대한 큰 장해로 된다.
그래서, TSOP에 대한 메모리 칩과 동일 구성의 메모리 칩을 MCP에 적용하여 256M 비트의 메모리를 실현하는 것이 생각된다. 그러나, MCP는 BGP가며, 이 TSOP에 적합한 메모리 칩을 MCP에 적용할 수는 없다.
또한, 128M 비트 메모리에 대하여 요구되는 사양과 256M 비트 메모리에 대하여 요구되는 사양이 다른 경우가 있다. 예컨대, 256M 비트 메모리에 있어서 단어 구성이 16 비트의 경우, 리프레시 주기는 8K 주기이다. 한편, 128M 비트 메모리에 있어서 단어 구성이 16 비트의 경우, 리프레시 주기는 4K 주기이다. 따라서, 이 경우, 128M 비트 메모리를 그대로 2개 이용하여 256M 비트 메모리를 실현할 수가 없다.
본 발명의 목적은 동일 칩 구성으로 싱글칩 패키지 및 멀티칩 패키지에 적용할 수 있는 반도체 회로 장치를 제공하는 것이다.
본 발명의 다른 목적은 싱글칩 패키지에 실장되는 메모리 칩을 2개 이용하여 멀티칩 패키지를 형성할 수 있는 칩 레이아웃을 갖는 반도체 기억 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 복수 종류의 패키지에 실장할 수 있는 반도체 기억 장치의 내부 데이터 버스 구조를 제공하는 것이다.
본 발명의 또 다른 목적은 여러가지의 내부 데이터 버스 구조에 있어서도 정확히 단어 구성에 관계없이 메모리 셀을 시험할 수 있는 반도체 기억 장치를 제공하는 것이다.
도 1은 본 발명에 따른 반도체 회로 장치의 멀티칩 패키지 실장 시의 구성을 개략적으로 나타내는 도면,
도 2는 본 발명에 따른 반도체 회로 장치의 주요부의 구성을 개략적으로 나타내는 도면,
도 3은 도 2에 나타내는 메모리 어레이의 구성을 개략적으로 나타내는 도면,
도 4는 도 2에 나타내는 리프레시 제어 회로 및 행계 제어 회로의 구성을 개략적으로 나타내는 도면,
도 5는 도 5에 나타내는 뱅크 제어 회로 및 도 2에 나타내는 행계 회로의 구성을 개략적으로 나타내는 도면,
도 6은 도 4에 나타내는 리프레시 영역 지정 회로 구성의 일례를 나타내는 도면,
도 7(a)는 8K 리프레시 주기 시의 리프레시 뱅크를 나타내고, 도 7(b)는 4K 리프레시 주기 시의 리프레시 뱅크를 나타내는 도면,
도 8은 도 2에 나타내는 리프레시 주기 설정 회로 구성의 일례를 나타내는도면,
도 9는 도 2에 나타내는 리프레시 주기 설정 회로의 다른 구성을 나타내는 도면,
도 10은 도 4에 나타내는 리프레시 타이머 구성의 일례를 나타내는 도면,
도 11은 도 10에 나타내는 바이어스 설정 회로 구성의 일례를 나타내는 도면,
도 12는 도 10에 나타내는 링 발진 회로 구성의 일례를 나타내는 도면,
도 13은 도 4에 나타내는 리프레시 타이머의 다른 구성을 개략적으로 나타내는 도면,
도 14는 도 13에 나타내는 카운터 구성의 일례를 나타내는 도면,
도 15(a)는 128M 비트 메모리의 외부 로우 어드레스의 구성을 나타내고, 도 15(b)는 256M 비트 메모리의 외부 로우 어드레스의 구성을 나타내는 도면,
도 16은 본 발명의 실시예 2에 따른 반도체 회로 장치의 메모리 어레이의 어드레스 할당을 나타내는 도면,
도 17은 도 16에 나타내는 메모리 어레이의 글로벌 데이터선의 배치를 개략적으로 나타내는 도면,
도 18은 본 발명의 실시예 2에서의 데이터선 선택부의 구성을 개념적으로 나타내는 도면,
도 19는 본 발명의 실시예 2에서의 데이터선 선택 신호 발생부의 구성을 개략적으로 나타내는 도면,
도 20은 본 발명의 실시예 2에서의 기록/판독 제어부의 구성을 개략적으로 나타내는 도면,
도 21은 본 발명의 실시예 2에서의 내부 기록/판독부의 구성을 개략적으로 나타내는 도면,
도 22는 본 발명의 실시예 3에 따른 반도체 회로 장치의 패드 배치를 개략적으로 나타내는 도면,
도 23은 도 22에 나타내는 DQ 패드 그룹과 DQ 패드의 배치를 개략적으로 나타내는 도면,
도 24는 본 발명의 실시예 3의 멀티칩 패키지 실장 시의 칩 배치의 일례를 나타내는 도면,
도 25는 본 발명의 실시예 3에 따른 멀티칩 패키지 실장 시의 칩 배치의 다른 배치를 개략적으로 나타내는 도면,
도 26(a) 내지 도 26(d)는 본 발명의 실시예 4에 따른 반도체 회로 장치의 사용 데이터 패드의 배치를 개략적으로 나타내는 도면,
도 27은 본 발명의 실시예 4에 따른 데이터 패드의 배치를 개략적으로 나타내는 도면,
도 28은 본 발명의 실시예 4에 따른 반도체 회로 장치의 패드의 배치를 구체적으로 나타내는 도면,
도 29는 본 발명의 실시예 5에 따른 반도체 회로 장치의 ×32 비트 구성 시의 축퇴 테스트를 실행하는 부분의 구성을 개략적으로 나타내는 도면,
도 30은 ×16 비트 구성 시의 축퇴 테스트를 실행하는 부분의 구성을 개략적으로 나타내는 도면,
도 31은 본 발명의 실시예 5에 따른 반도체 회로 장치의 ×8 비트 구성 시의 축퇴 동작을 실행하는 부분의 구성을 개략적으로 나타내는 도면,
도 32는 본 발명의 실시예 5에 따른 반도체 회로 장치의 데이터 패드 및 축퇴 결과 출력 패드의 배치의 일례를 나타내는 도면,
도 33은 본 발명의 실시예 6에 따른 반도체 회로 장치의 내부 데이터 버스의 배치를 개략적으로 나타내는 도면,
도 34는 도 33에 나타내는 내부 데이터 버스의 배치를 보다 구체적으로 나타내는 도면,
도 35는 본 발명의 실시예 6에 따른 반도체 회로 장치의 메모리 서브블록과 내부 데이터 버스의 접속을 개략적으로 나타내는 도면,
도 36은 본 발명의 실시예 6에 따른 반도체 회로 장치의 ×16 비트 구성 시의 내부 데이터 버스와 메모리 블록의 접속을 개략적으로 나타내는 도면,
도 37은 본 발명의 실시예 6에 따른 반도체 회로 장치의 ×8 비트 구성 시의 메모리 서브블록과 내부 데이터 버스의 접속을 개략적으로 나타내는 도면,
도 38은 본 발명의 실시예 6의 변경예의 메모리 어레이의 데이터 비트의 할당을 개략적으로 나타내는 도면,
도 39는 본 발명의 실시예 6의 변경예에 따른 반도체 회로 장치의 내부 데이터 기록/판독부의 구성을 개략적으로 나타내는 도면,
도 40은 도 39에 나타내는 멀티플렉서의 구성의 일례를 나타내는 도면,
도 41은 본 발명의 실시예 6의 변경예의 ×32 비트 구성 시의 내부 데이터 버스와 글로벌 데이터선의 접속을 개략적으로 나타내는 도면,
도 42는 본 발명의 실시예 6의 변경예의 ×16 비트 구성 시의 내부 데이터 버스와 글로벌 데이터선의 접속을 개략적으로 나타내는 도면,
도 43은 본 발명의 실시예 6의 변경예의 ×8 비트 구성 시의 글로벌 데이터선과 내부 데이터선의 접속을 개략적으로 나타내는 도면,
도 44는 본 발명의 실시예 7에 따른 내부 데이터 버스의 구성을 개략적으로 나타내는 도면,
도 45는 본 발명의 실시예 7에 따른 반도체 회로 장치의 데이터 패드의 배치를 개략적으로 나타내는 도면,
도 46은 본 발명의 실시예 7에 따른 반도체 회로 장치의 멀티칩 패키지 실장 시의 구성을 개략적으로 나타내는 도면,
도 47은 본 발명의 실시예 7에서의 데이터 패드의 배치를 구체적으로 나타내는 도면,
도 48은 본 발명의 실시예 7의 변경예를 개략적으로 나타내는 도면,
도 49는 도 48에 나타내는 데이터선 전환 회로 구성의 일례를 나타내는 도면,
도 50은 본 발명의 실시예 7에 따른 반도체 회로 장치의 싱글칩 패키지 실장 시의 본딩의 형태의 일례를 나타내는 도면,
도 51은 본 발명의 실시예 8에 따른 반도체 회로 장치의 주요부의 구성을 개략적으로 나타내는 도면,
도 52는 도 51에 나타내는 글로벌 데이터선 선택용 멀티플렉서의 구성의 일례를 나타내는 도면,
도 53은 도 51에 나타내는 ×8 비트 구성용 멀티플렉서의 구성의 일례를 나타내는 도면,
도 54는 도 51에 나타내는 ×16 비트 구성용 멀티플렉서의 구성의 일례를 나타내는 도면,
도 55는 본 발명의 실시예 8에 따른 반도체 회로 장치의 데이터 패드와 선택 메모리 셀의 대응을 개략적으로 나타내는 도면,
도 56은 본 발명의 실시예 8의 변경예의 구성을 개략적으로 나타내는 도면,
도 57은 본 발명의 실시예 9의 반도체 회로 장치의 주요부의 구성을 개략적으로 나타내는 도면,
도 58은 도 57에 나타내는 내부 기록/판독 회로의 구성을 보다 구체적으로 나타내는 도면,
도 59는 도 58에 나타내는 기록 드라이버의 구성의 일례를 나타내는 도면,
도 60은 도 58에 나타내는 프리앰프의 구성의 일례를 나타내는 도면,
도 61은 도 58에 나타내는 압축기의 구성의 일례를 나타내는 도면,
도 62는 본 발명의 실시예 9에 따른 반도체 회로 장치의 데이터 입출력부의 구성의 일례를 나타내는 도면,
도 63은 본 발명의 실시예 10에 따른 반도체 회로 장치의 주요부의 구성을 개략적으로 나타내는 도면,
도 64는 도 63에 나타내는 구성에서의 내부 데이터 버스와 전송 데이터의 관계를 구체적으로 나타내는 도면,
도 65는 본 발명의 실시예 10의 변경예의 반도체 회로 장치의 주요부의 구성을 개략적으로 나타내는 도면,
도 66은 도 65에 나타내는 구성의 내부 데이터 버스선과 멀티비트 테스트 전송 데이터의 관계를 구체적으로 나타내는 도면,
도 67은 본 발명의 실시예 10에서의 내부 데이터선과 멀티비트 테스트 시의 전송 데이터의 대응을 구체적으로 나타내는 도면,
도 68은 본 발명의 실시예 11에 따른 반도체 회로 장치의 주요부의 구성을 개략적으로 나타내는 도면,
도 69는 본 발명의 실시예 11에서의 테스트 데이터와 메모리 셀 기록 데이터의 대응을 개략적으로 나타내는 도면,
도 70은 본 발명의 실시예 11에서의 테스트 데이터와 메모리 셀 기록 데이터의 대응 관계를 개략적으로 나타내는 도면,
도 71은 본 발명의 실시예 11에서의 통상 동작 모드 시의 기록 데이터와 외부 데이터의 대응 관계를 개략적으로 나타내는 도면,
도 72는 종래의 싱글칩 패키지의 구성을 개략적으로 나타내는 도면,
도 73은 종래의 멀티칩 패키지 실장 시의 칩 배치를 개략적으로 나타내는 도면,
도 74는 도 73에 나타내는 멀티칩 패키지의 데이터 단자의 배치를 개략적으로 나타내는 도면.
도면의 주요 부분에 대한 부호의 설명
1, 1a, 1b : 반도체 메모리 칩2 : 멀티칩 패키지
11 : 리프레시 주기 설정 회로12 : 리프레시 제어 회로
13 : 행계 제어 회로14 : 행계 회로
10 : 메모리 어레이31 : 리프레시 타이머
32 : 리프레시 실행 제어 회로33 : 리프레시 어드레스 카운터
34 : 리프레시 영역 지정 회로31a : 링 발진 회로
31b : 카운터31c : 바이어스 설정 회로
31b : 링 발진 회로31e : 카운터
70 : 내부 기록/판독 회로CMB0-CMB3 : 열 블록
UB : 상측 메모리 블록LB : 하측 메모리 블록
RB0-RB7 : 행 블록70p : 프리앰프
70w : 기록 드라이버95a-95d : DQ 패드 그룹 영역
96 : DQM 패드CHA, CHB : 반도체 메모리 칩
BDQM0-BDQM3 : DQ 마스크 단자
MCPDQ0-23 : 멀티칩 패키지 데이터 단자
110a-110b : 프리앰프 회로112a-112d : 압축 회로
DQP0-DQP31 : 데이터 패드113a-113d : 멀티플렉서
114a-114d : 압축 회로115a-115d : 멀티플렉서
116a-116d : 압축 회로50a-50d : 메모리 어레이
PW0-PW7 : 프리앰프/기록 드라이버
130a-130d, 131a-131d, 132a, 132e : 멀티플렉서
SW0-SW7 : 스위치 회로
150a-150d : 데이터 버스 전환 회로
165a-165b : 데이터 단자 그룹RDR0-RDR7 : 판독 드라이버
200a-200d, 202a, 202b, 204a-204d : 멀티플렉서
OBF0-OBF7 : 출력 버퍼220 : 프리앰프 회로
222 : 접속 회로250 : 신장 회로
260 : 압축 회로265 : 입출력 회로
312a, 312b : 입력 버퍼314a, 314b : 출력 버퍼
35a, 350b, 366 : 압축기
본 발명의 제 1 관점에 따른 반도체 회로 장치는, 데이터를 기억하는 메모리 셀을 포함하고, 반도체 칩 상에 형성되는 내부 회로와, 내부 회로의 외부 영역의 칩 주변에 배치되는 복수의 패드를 포함한다. 이들 복수의 패드는 칩의 적어도 4분할 영역의 외주부에 분산되어 배치되고, 내부 회로의 입출력하는 데이터의 단어 구성에 따라 각 분할 영역에서 선택적으로 사용되는 복수의 데이터 패드를 포함한다.
본 발명의 제 2 관점에 따른 반도체 회로 장치는, 복수의 메모리 셀과, 테스트 동작 모드 시 복수의 메모리 셀의 소정수의 메모리 셀에 대하여 동시에 기록하는 데이터를 전송하는 테스트 기록 데이터선과, 테스트 동작 모드 시 테스트 기록데이터선의 데이터를 소정수의 메모리 셀에 대하여 동시에 기록하는 기록 회로와, 소정수의 메모리 셀의 데이터를 축퇴하여 테스트 기록 데이터선과 다른 테스트 판독 데이터선에 출력하는 축퇴 회로를 포함한다. 테스트 기록 데이터선 및 테스트 판독 데이터선은 통상 동작 모드 시, 기록 데이터 및 판독 데이터 양자를 전송한다.
본 발명의 제 3 관점에 따른 반도체 회로 장치는, 각각이 기억 데이터의 리프레시가 필요한 복수의 메모리 셀과, 복수의 메모리 셀의 기억 데이터를 설정된 리프레시 주기로 리프레시하기 위한 리프레시 회로와, 수납되는 실장 패키지에 따라, 리프레시 주기를 고정적으로 설정하기 위한 리프레시 주기 설정 회로를 포함한다.
본 발명의 제 4 관점에 따른 반도체 회로 장치는, 칩 4분할 영역 각각에 배치되고, 각각이 데이터를 입출력하는 복수의 입출력 회로와, 이들 4분할 영역 각각에 대응하여 배치되고, 활성화 시, 각각이 대응하는 영역의 입출력 회로의 데이터의 기록 및 판독에 마스크를 거는 복수의 마스크 신호를 입력하는 마스크 패드를 포함한다.
본 발명의 제 5 관점에 따른 반도체 회로 장치는, 복수의 메모리 셀을 갖는 메모리 어레이와, 각각이 메모리 어레이의 선택 메모리 셀과 데이터의 송수신을 실행하는 복수의 글로벌 데이터선과, 각 글로벌 데이터선에 대응하여 배치되어, 각각이 활성화 시 대응하는 글로벌 데이터선의 데이터를 증폭하여 출력하는 복수의 프리앰프 회로와, 소정수의 비트폭을 갖고, 복수의 프리앰프 회로의 출력 신호를 전송하는 내부 데이터 버스와, 내부 데이터 버스의 버스선과 동일한 수의 패드를 갖고, 내부 데이터 버스의 버스선에 대응하여 배치되는 복수의 패드와, 내부 데이터 버스의 버스선과 복수의 패드의 결합을 적어도 단어 구성 정보에 따라 설정하는 패드 접속 회로를 포함한다.
반도체 칩의 4분할 영역 외주부에 분산되어 데이터 패드를 배치함으로써, 멀티칩 패키지 실장 시에 있어서도, 용이하게, 멀티칩 패키지의 볼 그리드 어레이에 대응하여 데이터 패드를 배치할 수 있어, 싱글칩 패키지 및 멀티칩 패키지에 대하여 동일 구성의 반도체 칩을 이용할 수 있다.
또한, 멀티비트 테스트 시에 있어서, 1 비트 테스트 기록 데이터 전송 버스선과, 멀티비트 테스트 판독 결과를 전송하는 데이터선과는 따로따로 함으로써, 버스에 접속되는 테스트 데이터의 기록 회로/판독 회로의 수를 분산시킬 수 있어, 버스의 부하를 저감할 수 있고, 통상 동작 모드 시에 있어서, 고속으로 데이터를 전송할 수 있다(단어 구성에 따라 각각 전용의 기록/판독 데이터 버스를 동일 데이터 버스선에 접속할 필요가 없어지기 때문).
또한, 실장 패키지에 따라 리프레시 주기를 변경함으로써, 실장 패키지의 메모리의 기억 용량에 따라 알맞은 주기로 리프레시를 실행할 수 있어 확실하게 기억 데이터를 유지할 수 있다.
또한, 칩 4분할 영역 각각에 대응하여 배치되는 메모리 회로에 대하여, 각각 데이터 입출력 마스크 신호를 부여함으로써, 각 4분할 영역 개개에 있어서 데이터 입출력에 마스크를 걸 수 있어, 데이터 입출력 마스크 패드와 데이터 단자의 접속이 용이해지고, 멀티칩 패키지 실장 시의 패드와 단자의 데이터 배선의 레이아웃이 간략화된다.
또한, 내부 데이터 버스선과 패드의 접속을 적어도 단어 구성 정보에 따라 설정함으로써, 단어 구성에 관계없이 내부의 프리앰프 등의 판독 회로의 구성은 동일하게 할 수 있어, 내부 데이터 판독부의 레이아웃을 간략화할 수 있다.
본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조로 하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.
(실시예 1)
도 1은 본 발명의 실시예 1에 따른 반도체 회로 장치의 구성을 개략적으로 나타내는 도면이다. 도 1에 있어서, 싱글칩 패키지용 반도체 칩(1)을 이용하여 멀티칩 패키지(MCP)에 실장되는 반도체 기억 장치(2)를 실현한다. 반도체 메모리 칩(1)은 128M 비트의 기억 용량을 갖고, 그 단어 구성은 ×16 비트이다.
반도체 메모리 칩(1a, 1b)은 마찬가지로, 기억 용량은 각각 128M 비트이며, 단어 구성은 ×16 비트이다. 이들 반도체 메모리 칩(1a, 1b)을 동시에 동작시킨다. 따라서, 이 반도체 기억 장치(2)는 256M 비트의 기억 용량을 갖고, 단어 구성은 ×32 비트이다.
한편, 반도체 메모리 칩(1a, 1b)을 ×8 비트 구성으로 하여, 이들 반도체 칩(1a, 1b)을 동시에 동작시킨 경우, 단어 구성은 ×16 비트 구성으로 된다. 반도체 메모리 칩(1a, 1b) 중 한 쪽을 동작시키는 경우, 로우 어드레스 신호의 최상위비트에 의해 칩을 선택해야 해서, 로우 어드레스 신호의 할당이 128M 비트 구성의 반도체 메모리 칩의 그것과 다르다. 따라서, 동일 칩 구성의 반도체 메모리 칩을 2개 이용하여 256M 비트의 반도체 기억 장치를 실현할 수가 없게 된다. 그 때문에, 동일 구성의 반도체 메모리 칩을 이용하여 기억 용량을 증대시키는 경우, 이들 반도체 메모리 칩(1a, 1b)을 동시에 동작시킨다.
또한, 이 반도체 기억 장치(2)의 리프레시를 실행하는 경우, 반도체 메모리 칩(1a, 1b)에서 동시에 리프레시를 병행하여 실행해야 한다. 이 경우, 리프레시 시의 소비 전류가 증대한다. 특히, 파워다운 모드 등의 데이터를 유지하는 것이 요구될 때에 설정되는 셀프리프레시 모드 시에 있어서는 저소비 전류가 요구되기 때문에, 그 저소비 전력 사양을 만족시킬 수 없게 된다.
또한, 일반적으로, 128M 비트 반도체 기억 장치에 있어서는, 리프레시 주기는 4K 리프레시 주기와 사양에 의해 설정되어 있다. 한편, 256M 비트 메모리에 있어서는, 단어 구성이 ×16 비트일 때에는 통상, 리프레시 주기는 사양에 의해 8K 리프레시 주기가 설정된다. 따라서, ×8 비트의 128M 비트 메모리 칩을 2개 이용하여, ×16 비트의 256M 비트 메모리를 실현할 수가 없다.
여기서, 4K 리프레시 주기는 전체 메모리 셀을 1회 리프레시하는 데 4K회 리프레시를 하는 것이 요구되고, 8K 리프레시 주기에 있어서는, 8K회 리프레시를 실행함으로써 전체 메모리 셀의 리프레시를 1회 실행할 수 있다. 따라서, 8K 리프레시 주기에 있어서는, 리프레시행의 수가 8K개로 되고, 4K 리프레시 주기에 있어서는 리프레시행의 수는 4K개로 된다. 1회의 리프레시 동작 시에 있어서, 1개의 리프레시행이 선택되어 리프레시가 실행된다. 리프레시행은 리프레시 어드레스에 의해 지정되고, 메모리 셀이 접속하는 워드선과 동일한 경우와 다른 경우가 있다.
본 실시예 1에 있어서는, 반도체 메모리 칩(1)에 있어서, 리프레시 주기를, 실장되는 패키지 및 단어 구성에 따라 4K 리프레시 주기 및 8K 리프레시 주기의 사이에서 전환할 수 있도록, 하나의 반도체 메모리 칩에 있어서 4K 리프레시 주기와 8K 리프레시 주기를 선택적으로 실행할 수 있게 한다.
도 2는 도 1에 나타내는 반도체 메모리 칩(1)(1a, 1b)에 형성되는 반도체 회로 장치(이하, 간단히 반도체 메모리라고 부름)의 주요부 구성을 개략적으로 나타내는 도면이다.
도 2에 있어서, 반도체 메모리는 행렬 형상으로 배치되는 복수의 메모리 셀 MC를 갖는 메모리 어레이(10)를 포함한다. 이 메모리 어레이(10)에 있어서는, 메모리 셀 MC의 행에 대응하여 워드선 WL이 배치되고, 메모리 셀 MC의 열에 대응하여 비트선쌍 BLP가 배치된다. 메모리 셀 MC는 일반적으로, 1 트랜지스터/1 캐패시터형의 DRAM(Dynamic Random Access Memory) 셀로 구성된다. 따라서, 정보가 전하의 형태로 캐패시터에 저장되기 때문에, 소정의 주기로 주기적으로 기억 데이터를 재기록하는 리프레시가 필요하게 된다.
반도체 메모리는 이 반도체 메모리 칩(1)이 실장되는 패키지의 종류 및 단어 구성에 따라 리프레시 주기를 설정하는 리프레시 주기 설정 회로(11)와, 리프레시 주기 설정 회로(11)로부터의 리프레시 주기 지정 신호 REF8K에 따라 설정된 주기로 리프레시 실행에 필요한 제어 신호를 생성하는 리프레시 제어 회로(12)와, 리프레시 제어 회로(12)로부터의 리프레시 제어 신호에 따라 메모리 셀 어레이(10)의 행 선택에 관련되는 동작을 실행하기 위해서 필요로 되는 제어 신호를 생성하는 행계 제어 회로(13)와, 행계 제어 회로(13)로부터의 행계 제어 신호에 따라 메모리 어레이(10)의 행 선택에 관련되는 동작을 실행하는 행계 회로(14)를 더 포함한다.
이 행계 회로(14)는, 워드선 WL을 선택 상태로 구동하는 워드선 선택/구동 회로, 선택 워드선에 접속되는 메모리 셀 MC의 기억 데이터를 검지하고, 증폭하며 또한 재기록하는 센스 앰프, 비트선쌍 BLP의 각 비트선을 대기 시 소정 전압 레벨로 설정하는 비트선 프리차지/이퀄라이즈 회로를 포함한다.
비트선쌍 BLP는 서로 상보인 데이터를, 메모리 셀 선택 시 전달하는 비트선 BL, ZBL을 포함한다. 메모리 셀 MC는 이 상보 비트선 BL, ZBL 중 한 쪽과 워드선 WL의 교차부에 대응하여 배치된다.
도 2에 나타내는 구성에 있어서는, 리프레시 주기 설정 회로(11)가, 이 반도체 메모리 칩(1)이 싱글칩 패키지에 실장될 때에는 4K 리프레시 주기를 설정하고, 한편, 멀티칩 패키지 실장 시에 있어서는 ×16 비트 구성 시(반도체 칩 단체(單體)에서는 ×8 비트 구성)에 8K 리프레시 주기를 설정한다. 리프레시 제어 회로(12)는 이 리프레시 주기 지정 신호 REF8K에 따라 설정된 주기로 리프레시 요구를 발행하여, 리프레시 어드레스를 갱신하고, 리프레시 활성화 신호를 생성하여 행계 제어 회로(13)에 부여한다.
행계 제어 회로(13)는, 리프레시 제어 회로(12)로부터의 리프레시 활성화 신호에 따라 소정의 순차로 리프레시 어드레스가 지정하는 행에 대응하는 워드선을선택 상태로 구동하기 위해서, 각종 행계 제어 신호를 생성한다. 행계 회로(14)가 이 행계 제어 회로(13)로부터의 제어 신호에 따라, 리프레시 어드레스 신호에 따라 대응하는 워드선의 선택, 센스 동작 및 리스토어 동작(재기록 동작)을 소정의 순차로 실행한다.
따라서, 리프레시 제어 회로(12)에 있어서, 리프레시 동작을 활성화하는 간격은 8K 리프레시 주기 시에 있어서는, 4K 리프레시 주기 시의 1/2배로 설정된다. 따라서, 멀티칩 패키지 실장 시에 있어서, 리프레시행의 수를 배증(倍增)시키는 것에 의해 반도체 메모리 칩(1a, 1b) 동시에 리프레시를 실행해도, 각 메모리 셀의 리프레시 간격은, 예컨대, 64㎳와 동일해져서 동일 칩 구성을 이용하여, 확실하게 리프레시를 실행하여 기억 데이터를 유지할 수 있다.
또한, 리프레시행이 배증되기 때문에, 1회의 리프레시 시에 동작하는 센스 앰프의 수를 반감할 수 있어, 리프레시 동작 시의 하나의 반도체 메모리 칩에서의 소비 전류를 저감할 수 있고, 256M 비트 구성 시에 있어서, 리프레시 시의 소비 전류가 증대하는 것을 방지할 수 있다.
도 3은 도 2에 나타내는 메모리 셀 어레이(10)의 구성을 개략적으로 나타내는 도면이다. 도 3에 도시하는 바와 같이, 메모리 셀 어레이(10)는 4개의 뱅크 A-D로 분할된다. 이들 뱅크 A-D는 뱅크 어드레스 BA<1:0>에 의해 지정된다. 도 3에 있어서는, 일례로서, 뱅크 어드레스 BA<1:0>으로서 각각 (0, 0), (0, 1), (1, 0) 및 (1, 1)이 뱅크 A-D 각각에 할당되는 경우를 나타낸다.
도 4는 도 2에 나타내는 리프레시 제어 회로(12) 및 행계 제어 회로(13)의구성을 보다 구체적으로 나타내는 도면이다. 도 4에 있어서, 이 반도체 메모리는 외부로부터의 동작 모드를 지정하는 커맨드 CMD를 디코딩하여 내부 동작 지시 신호를 생성하는 커맨드 디코더(20)를 포함한다. 이 커맨드 디코더(20)는 도시하지 않는 클럭 신호의 예컨대, 상승 에지에서 외부로부터 인가되는 커맨드 CMD를 취입하여 디코딩해서, 이 커맨드가 지정하는 동작 모드를 특정하는 동작 모드 지시 신호를 생성한다. 도 4에 있어서는, 커맨드 디코더(20)로부터의, 메모리 어레이의 선택 상태로의 구동을 지시하는 어레이 활성화 지시 신호 ACT, 선택 어레이의 비활성화를 지시하는 프리차지 지시 신호 PRE와, 셀프리프레시 실행을 지시하는 셀프리프레시 엔트리 신호 SRFEN과, 셀프리프레시 모드의 완료를 지시하는 셀프리프레시 엑시트 신호 SRFEX를 대표적으로 나타낸다.
리프레시 제어 회로(12)는, 활성화 시, 소정의 주기로 리프레시 요구 RFREQ를 발행하는 리프레시 타이머(31)와, 커맨드 디코더(20)로부터의 셀프리프레시 엔트리 신호 SRFEN과 셀프리프레시 엑시트 신호 SRFEX에 따라 리프레시 타이머(31)를 기동하고, 또한 리프레시 타이머(31)로부터의 리프레시 요구 RFREQ에 따라 리프레시 활성화 신호 RFACT 및 리프레시 완료 지시 신호 RAPRE를 생성하는 리프레시 실행 제어 회로(32)와, 리프레시 실행 제어 회로(32)의 제어 하에, 리프레시 어드레스 QAD를 생성하는 리프레시 어드레스 카운터(33)와, 리프레시 어드레스 카운터(33)로부터의 리프레시 어드레스 비트 QAD<12>와 리프레시 주기 지정 신호 REF8K에 따라 리프레시 영역(리프레시 뱅크)을 지정하는 리프레시 영역 지정 회로(34)를 포함한다.
리프레시 실행 제어 회로(32)는, 셀프리프레시 엔트리 신호 SRFEN이 활성화되면 리프레시 타이머(31)를 기동하고, 셀프리프레시 엑시트 신호 SRFEX가 활성화되면 리프레시 타이머(31)를 비활성화하고, 또한 리프레시 동작을 완료시킨다. 이 리프레시 실행 제어 회로(32)는, 리프레시 요구 RFREQ가 발행되면 리프레시 활성화 신호 RFACT를 활성화하고, 소정의 시간(리프레시 시의 리스토어에 필요로 되는 시간)이 완료하면, 리프레시 종료 지시 신호 RFPRE를 활성화한다.
리프레시 어드레스 카운터(33)는 리프레시 실행마다 그 카운트값이 증분 또는 감분된다. 일례로서, 리프레시 어드레스 카운터(33)는 13 비트의 리프레시 어드레스 비트 QAD<12:0>을 생성한다. 도 4에 있어서는, 리프레시 어드레스 카운터(33)로부터의 최상위 리프레시 어드레스 비트 QAD<12>를 대표적으로 나타낸다.
리프레시 영역 지정 회로(34)는, 리프레시 주기 지정 신호 REF8K가 활성 상태일 때에는, 리프레시 어드레스 비트 QAD<12>에 따라 리프레시 영역(리프레시 뱅크)을 지정한다. 리프레시 주기 지정 신호 REF8K가 L 레벨일 때에는, 리프레시 영역 지정 회로(34)는 이 리프레시 어드레스 비트 QAD<12>에 관계없이 모든 뱅크에 대하여 동시에 리프레시 동작을 능동화한다. 이 리프레시 주기 지정 신호 REF8K는 마스크 배선 또는 모드 설정용 패드의 전위 고정에 의해 반도체 메모리의 실장 패키지 및 단어 구성에 따라 그 논리 레벨이 설정된다.
행계 제어 회로(13)는, 커맨드 디코더(20)로부터의 어레이 활성화 지시 신호 ACT와 프리 차지 지시 신호 PRE와 리프레시 실행 제어 회로(32)로부터의 리프레시활성화 신호 RFACT와 리프레시 완료 지시 신호 RFPRE에 따라 뱅크 A-D에 공통인 메인 어레이 활성화 지시 신호 MACT와 메인 프리차지 지시 신호 MPRE를 생성하는 행계 제어 신호 발생 회로(21)와, 뱅크 A-D 각각에 대응하여 마련되는 뱅크 제어 회로(22a-22d)를 포함한다. 뱅크 A 제어 회로(22a) 및 뱅크 B 제어 회로(22b)에는 리프레시 영역 지정 회로(34)로부터의 뱅크 지정 신호 /STPAB가 인가되고, 뱅크 C 제어 회로(22c) 및 뱅크 D 제어 회로(22d)에 대해서는 리프레시 영역 지정 회로(34)로부터의 뱅크 지정 신호 /STPCD가 인가된다.
이들 뱅크 제어 회로(22)(뱅크 A 제어 회로(22a)-뱅크 D 제어 회로(22d)를 통합하여 총칭함)에 대해서는 뱅크 어드레스 BA<1:0>이 인가된다. 또한, 이들 뱅크 제어 회로(22a-22d)에 대해서는 메인 어레이 활성화 지시 신호 MACT와 메인 프리차지 지시 신호 MPRE가 인가된다.
이들 뱅크 제어 회로(22a-22d)는, 활성화 시, 대응하는 뱅크의 행 선택 동작을 활성화하는 어레이 활성화 신호 RASA-RASD를 각각 생성한다. 이들 뱅크 제어 회로(22a-22d)는 서로 독립적으로, 활성/비활성 상태로 구동할 수 있다. 통상 동작 모드 시에 있어서는, 뱅크 어드레스 BA<1:0>에 따라 어레이 활성화 신호 RASA-RASD 중 하나가 활성화/비활성화된다. 리프레시 동작 모드 시에 있어서는, 이 어레이 활성화 신호 RASA-RASD가 2개 또는 4개가 동시에 활성화된다.
도 5는 하나의 뱅크에서의 행계 제어 회로 및 행계 회로의 구성을 개략적으로 나타내는 도면이다. 도 5에 있어서, 뱅크 제어 회로(22i)는, 뱅크 어드레스 BA<10>을 디코딩하는 뱅크 디코더(41)와, 뱅크 디코더(41)로부터의 뱅크 선택 신호BAi와 리프레시 뱅크 지정 신호 /STP를 받는 OR 게이트(42)와, 게이트 회로(42)의 출력 신호와 메인 어레이 활성화 지시 신호 MACT를 받는 AND 게이트(43)와, 메인 프리차지 지시 신호 MPRE와 OR 게이트(42)의 출력 신호를 받는 AND 게이트(44)와, AND 게이트(43)의 출력 신호의 상승에 응답하여 세트되고, 또한 AND 게이트(44)의 출력 신호의 상승에 응답하여 리세트되는 세트/리세트 플립플롭(45)과, 이 세트/리세트 플립플롭(45)으로부터의 어레이 활성화 신호 RASi에 따라 소정의 순차로 행계 제어 신호를 발생하는 행계 제어 신호 발생 회로(46)를 포함한다.
뱅크 디코더(41)는 뱅크 제어 회로(22a-22d)에 공통으로 마련되어도 관계없다. OR 게이트(42)는, 뱅크 선택 신호 BAi가 H 레벨로 되거나 또는 리프레시 뱅크 지정 신호 /STP가 H 레벨로 되면 H 레벨의 신호를 출력한다. 따라서, 지정된 뱅크에 있어서, 메인 어레이 활성화 지시 신호 MACT 및 메인 프리차지 지시 신호 MPRE에 따라 어레이 활성화 신호 RASi의 활성/비활성화가 실행된다. 어레이 활성화 신호 RASi가 활성 상태인 동안, 이 뱅크는 선택 상태를 유지하여 선택 워드선은 선택 상태로 유지된다.
행계 제어 신호 발생 회로(46)는 비트선 프리차지/이퀄라이즈 지시 신호, 센스 앰프 활성화 신호 및 워드선 구동 타이밍 신호 및 로우 디코더 인에이블 신호를 생성한다. 이 행계 제어 신호 발생 회로(46)의 제어 신호에 따라, 선택 뱅크에 있어서, 어드레스 지정된 행이 선택 상태로 구동되어, 이 선택행의 워드선에 접속되는 메모리 셀 데이터의 센스, 증폭 및 래치가 실행된다.
이 행계 회로는 멀티플렉서(51)를 거쳐서 인가되는 어드레스 신호를 활성화시 디코딩하여 워드선 선택 신호 WS를 생성하는 로우 디코더(52)를 포함한다. 로우 디코더(52)는 대응하는 메모리 뱅크 어레이(50)에 배치되는 4K 로우 중 하나의 로우를 선택 상태로 구동한다. 이 경우, 하나의 로우의 지정에 의해 2개의 워드선이 선택 상태로 구동되어도 관계없다.
멀티플렉서(51)는 뱅크 A-D에 공통으로 마련되어, 선택 신호 MX에 따라 리프레시 어드레스 카운터(도 4 참조)로부터의 리프레시 어드레스 QAD<11:0>과 외부로부터의 어드레스 신호 AD<11:0> 중 한 쪽을 선택한다. 선택 신호 MX는, 리프레시 동작 시에 있어서는, 리프레시 어드레스 QAD<11:0>을 선택하는 상태로 설정된다.
도 6은 도 4에 나타내는 리프레시 영역 지정 회로(34)의 구성의 일례를 나타내는 도면이다. 도 6에 있어서, 리프레시 영역 지정 회로(34)는, 리프레시 어드레스 비트 QAD<12>와 리프레시 주기 지정 신호 REF8K를 받는 NAND 게이트(34a)와, 리프레시 어드레스 비트 QAD<12>와 리프레시 주기 지정 신호 REF8K를 받는 게이트 회로(34b)와, 리프레시 모드 지시 신호 REFM과 NAND 게이트(34a)의 출력 신호를 받아, 리프레시 영역 지정 신호 /STPAB를 생성하는 AND 게이트(34c)와, 리프레시 모드 지정 신호 REFM과 게이트 회로(34b)의 출력 신호를 받아, 리프레시 영역 지정 신호 /STPCD를 생성하는 AND 회로(34d)를 포함한다.
리프레시 영역 지정 신호 /STPAB는 활성화 시, 즉 L 레벨일 때에 뱅크 A 및 B에 대한 리프레시를 정지한다. 리프레시 영역 지정 신호 /STPCD는 활성화 시, 즉 L 레벨일 때에 뱅크 C 및 D에 대한 리프레시를 정지한다.
리프레시 모드 지시 신호 REFM은 셀프리프레시 모드 시 및 오토리프레시 모드 시에 H 레벨로 설정된다. 셀프리프레시 모드는 내부에서 설정된 주기로 리프레시를 실행한다. 오토리프레시 모드 시에는, 외부로부터의 오토리프레시 모드 지시 신호에 따라 내부에서 리프레시 어드레스를 생성하여 리프레시가 실행된다.
이 리프레시 모드 지시 신호는, 도 4에 나타내는 리프레시 실행 제어 회로(32)의 제어 하에, 커맨드 디코더(20)로부터의 셀프리프레시 엔트리 신호 SRFEN, 셀프리프레시 엑시트 신호 SRFEX 및 도시하지 않는 오토리프레시 모드 지시 신호 ARF에 따라 설정된다. 통상 동작 모드 시에 있어서는, 따라서 셀프리프레시 영역 지정 신호 /STPAB 및 /STPCD는 모두 L 레벨이다. 이 상태에 있어서는, 도 5에 도시하는 바와 같이, OR 게이트(42)에 의해 뱅크 선택 신호 BAi에 따라 뱅크가 선택된다.
NAND 게이트(34a, 34b)는 리프레시 주기 지정 신호 REF8K가 H 레벨로 설정되어 8K 리프레시 주기를 지정하고 있을 때에는, 리프레시 어드레스 비트 QAD<12>에 따라 서로 상보인 신호를 생성한다. 따라서, 이 8K 리프레시 주기 시에 있어서 리프레시 실행을 하는 경우에는, 리프레시 어드레스 비트 QAD<12>에 따라 리프레시 영역 지정 신호 /STPAB 및 /STPCD 중 한 쪽이 H 레벨, 다른 쪽이 L 레벨로 설정된다.
한편, 리프레시 주기 지정 신호 REF8K가 L 레벨로 설정된 경우에는, 이 NAND 게이트(34a, 34b)의 출력 신호는 H 레벨로 설정된다. 따라서, 리프레시 모드 시에는, 리프레시 영역 지정 신호 /STPAB 및 /STPCD가 모두 H 레벨로 설정되어 뱅크 A-D에서 공통으로 리프레시가 실행된다.
따라서, 도 7(a)에 도시하는 바와 같이, 리프레시 주기 지정 신호 REF8K가 H 레벨로 설정되어 8K 리프레시 주기가 지정된 경우에는 뱅크 A 및 뱅크 B 또는 뱅크 C 및 뱅크 D가 동시에 리프레시된다. 이 리프레시되는 뱅크는 리프레시 뱅크 어드레스 비트 QAD<12>에 따라 지정된다.
한편, 도 7(b)에 도시하는 바와 같이, 리프레시 주기 지정 신호 REF8K가 L 레벨로 설정된 경우에는, 뱅크 A-D가 동시에 리프레시된다. 따라서, 반도체 메모리 칩을 2개 이용하여 멀티칩 패키지에 실장한 경우, 8K 리프레시 주기를 실행함으로써 4개의 뱅크에 있어서 동시에 리프레시가 실행되어, 4K 리프레시 주기 및 8K 리프레시 주기에서의 리프레시 시의 소비 전류는 같아지고, 동일 칩 구성으로 싱글칩 패키지 및 멀티칩 패키지에 실장하는 반도체 회로 장치를 실현할 수 있다. 따라서, 예컨대, 128M 비트(×8 비트 구성)의 반도체 메모리 칩을 2개 이용하여 256M 비트(×16 비트 구성)를 실현하는 경우에도, 리프레시 모드 시의 소비 전류를 증대시키는 일없이 리프레시를 실행할 수 있다.
또, 8K 리프레시 주기 시에 있어서, 뱅크 A 및 뱅크 D가 동시에 리프레시되고, 또한 뱅크 C 및 뱅크 B가 동시에 리프레시되어도 좋다. 이 경우, 동시에 동작하는 회로 부분을 칩 상에 분산시킬 수 있어 전력 집중을 방지할 수 있어서 방열을 효율적으로 실행할 수 있다.
또한, 8K 리프레시 주기 및 4K 리프레시 주기에 있어서, 메모리 셀은, 예컨대, 64㎳마다 리프레시해야 한다. 따라서, 이 8K 리프레시 주기 및 4K 리프레시 주기 설정 시에 있어서는, 후에 그 구성은 상세히 설명하듯이, 리프레시 요구 발행간격이 8K 리프레시 주기 시에 있어서는 예컨대, 8㎲로 설정되고, 4K 리프레시 주기 시에 있어서는 16㎲로 설정된다.
예컨대, 256M 비트 메모리에 있어서, 리프레시 주기는, ×8 비트 및 ×32 비트 구성에 있어서는 4K 리프레시 주기가 사양으로 정해지고, 128M 비트 메모리에 있어서 리프레시 주기가 모든 단어 구성에 있어서 4K 리프레시 주기가 사양으로 정해져 있어도 무방하다. 이 경우에도, ×16 비트 구성의 256M 비트 멀티칩 패키지 메모리를 2개의 ×8 비트 구성의 128 비트 반도체 메모리 칩을 이용하여 작성할 때에, 그 리프레시 주기를 8K 리프레시 주기로 설정한다. 이에 따라, 단어 구성에 관계없이, 128M 비트의 반도체 메모리를 이용하여 256M 비트 MCP 메모리를 실현할 수 있다.
또, 설정되는 리프레시 주기는 싱글칩 패키지 메모리와 멀티칩 패키지 메모리에서 다르면 좋고, 구체적인 값은 상술한 값에 한정되지 않는다. 실장 패키지에 따라 리프레시 주기가 적당히 정해지면 좋다.
(리프레시 주기 설정 회로의 구성 1)
도 8은 도 2에 나타내는 리프레시 주기 설정 회로(11)의 구성의 일례를 나타내는 도면이다. 도 8에 있어서, 리프레시 주기 설정 회로(11)는 전원 노드에 소스가 접속되고, 또한 그 게이트가 접지 노드에 접속되는 P 채널 MOS 트랜지스터(절연 게이트형 전계 효과 트랜지스터)(11a)와, MOS 트랜지스터(11a)의 드레인 노드와 노드 ND1의 사이에 접속되는 가용 링크 소자(fusible link element)(퓨즈 소자)(11b)와, 노드 ND1과 접지 노드 사이에 접속되는 저항 소자(11c)와, 노드 ND1 상의 전압 신호를 반전하여 리프레시 주기 지정 신호 REF8K를 생성하는 인버터(11d)와, 노드 ND1과 접지 노드 사이에 접속되고 또한 그 게이트에 인버터(11d)의 출력 신호 REF8K를 받는 N 채널 MOS 트랜지스터(11e)를 포함한다.
M0S 트랜지스터(11a)는 게이트에 접지 전압을 받아, 상시 도통 상태로 유지되어 전류 제한 소자로서 기능한다. 저항 소자(11c)는 MOS 트랜지스터(11a)의 채널 저항에 비해 충분히 큰 저항값을 갖는다.
링크 소자(11b)는 리프레시 주기를 8K 리프레시 주기로 설정할 때에 절단되고, 리프레시 주기를 4K 리프레시 주기로 설정할 때에는 비절단 상태로 유지된다. 링크 소자(11b)가 절단 상태일 때에는, 노드 ND1은 저항 소자(11c)에 의해 접지 전압 레벨로 유지되고, 인버터(11d)에 의해 리프레시 주기 지정 신호 REF8K가 H 레벨로 구동된다. 리프레시 주기 지정 신호 REF8K가 H 레벨로 되면, MOS 트랜지스터(11e)가 도통하여 확실하게 노드 ND1이 접지 전압 레벨로 유지된다.
링크 소자(11b)가 비절단 상태인 경우에는, 노드 ND1은 MOS 트랜지스터(11a)를 거쳐서 공급되는 전류에 의해 그 전압 레벨이 상승하고, 인버터(11d)에 의해 리프레시 주기 지정 신호 REF8K는 L 레벨로 된다. 이 상태에 있어서, MOS 트랜지스터(11e)는 비도통 상태로 유지된다. 이 상태에 있어서는, 저항 소자(11c)를 거쳐서 전류가 흐르지만, 이 저항 소자(11c)의 저항값은 충분히 크게 되어 흐르는 전류는 충분히 억제된다.
또한, 저항 소자(11c)와 직렬로 전원 투입 검출 신호 등의 리세트 신호에 응답하여 소정 기간 도통하는 트랜지스터가 접속되어도 관계없다. 초기 설정 시에 있어서 트랜지스터가 도통해서 노드 ND1을 접지 전압 레벨로 구동하고, 트랜지스터가 비도통 상태로 되면, 링크 소자의 절단/비절단 상태에 따라 리프레시 주기 지정 신호 REF8K의 전압 레벨이 설정된다. 트랜지스터는 초기 설정 기간일 때에만 도통할 뿐이므로, 이 회로의 소비 전류를 저감할 수 있다.
어느 쪽의 구성에 있어서도, 링크 소자(11b)의 절단/비절단에 의해 리프레시 주기를 8K 리프레시 주기 및 4K 리프레시 주기로 선택적으로 설정할 수 있다.
(리프레시 주기 설정 회로의 구성 2)
도 9는 도 2에 나타내는 리프레시 주기 설정 회로(11)의 다른 구성을 나타내는 도면이다. 도 9에 있어서, 리프레시 주기 설정 회로(11)는 이하의 점에서 도 8에 나타내는 리프레시 주기 설정 회로(11)의 구성과 다르다. 즉, 도 9에 나타내는 리프레시 주기 설정 회로(11)에 있어서는, 노드 ND1은 패드(11g)에 접속된다. 링크 소자(11b) 및 MOS 트랜지스터(11a)는 마련되지 않는다. 리프레시 주기 설정 신호 REF8K는 인버터(11d)의 출력 신호를 받는 인버터(11f)로부터 출력된다.
패드(11g)는 전원 단자(60)에 본딩 와이어(61)를 거쳐서 선택적으로 접속된다. 이 도 9에 나타내는 리프레시 주기 설정 회로(11)의 다른 구성은, 도 8에 나타내는 리프레시 주기 설정 회로의 구성과 같은 것이며, 대응하는 부분에는 동일 참조 번호를 부여하고, 그 상세 설명은 생략한다.
도 9에 나타내는 리프레시 주기 설정 회로(11)에 있어서는, 8K 리프레시 주기를 설정하는 경우에는, 본딩 와이어(61)를 거쳐서 패드(11g)가 전원 단자(60)에 접속된다. 이 경우에 있어서는, 리프레시 주기 지정 신호 REF8K는 H 레벨로 설정된다. 한편, 패드(11g)와 전원 단자(60)가 끊어져 패드(11g)가 오픈 상태로 설정되는 경우에는, 저항 소자(11c)에 의해 노드 ND1이 L 레벨로 되어 인버터(11d)의 출력 신호가 H 레벨로 되고, MOS 트랜지스터(11e)가 도통되어 노드 ND1은 접지 전압 레벨로 유지된다. 인버터(11f)가 인버터(11d)의 출력 신호를 반전하여 리프레시 주기 지정 신호 REF8K는 L 레벨로 된다.
이 도 9에 나타내는 리프레시 주기 설정 회로(11)에 있어서는, 본딩 와이어(61)에 의해 패드(11g)와 전원 단자(60)가 접속되는 경우, 전원 단자(60)로부터 접지 노드로 저항 소자(11c)를 거쳐서 흐르는 전류를 억제하기 때문에, 저항 소자(11c)의 저항값은 충분히 크게 된다.
이 도 9에 도시하는 바와 같이, 본딩 패드(11g)에 대하여 선택적으로 본딩 와이어를 접속함으로써, 패키지 실장 시에 있어서 이 반도체 메모리 칩의 리프레시 주기를 설정할 수 있다.
또, 패드(11g)가 본딩 와이어를 거쳐서 접지 단자에 선택적으로 접속하는 구성이 이용되어도 무방하다. 이 경우에는, 저항 소자(11c)는 노드 ND1과 전원 노드의 사이에 접속되고, 또한 MOS 트랜지스터(11e) 대신에 전원 노드와 노드 ND1의 사이에 접속되는 P 채널 MOS 트랜지스터가 이용된다.
또한, 저항 소자(11c)와 직렬로 초기 설정 시에 리세트 신호에 따라 도통하는 스위칭 트랜지스터가 접속되어도 관계없다.
(리프레시 타이머(31)의 구성)
도 10은 도 4에 나타내는 리프레시 타이머(31)의 구성을 개략적으로 나타내는 도면이다. 도 10에 있어서, 리프레시 타이머(31)는, 셀프리프레시 모드 지시 신호 SELRF의 활성화 시 발진 동작을 실행하는 링 발진 회로(31a)와, 링 발진 회로(31a)의 발진 신호 PHY를 카운트하고, 소정 카운트값마다 리프레시 요구 RFREQ를 발행하는 카운터(31b)와, 리프레시 주기 지정 신호 REF8K에 따라 링 발진 회로(31a)의 동작 전류를 조정하는 바이어스 설정 회로(31c)를 포함한다.
셀프리프레시 모드 지시 신호 SELRF는, 셀프리프레시 모드 엔트리 신호 SRFEN이 활성화되면 활성화되고, 셀프리프레시 모드 엑시트 신호 SRFEX가 활성화되면 비활성화된다. 따라서, 링 발진 회로(31a)는 셀프리프레시 모드가 지정되어 있는 동안 발진 동작을 실행한다.
바이어스 설정 회로(31c)는 리프레시 주기 지정 신호 REF8K에 따라 바이어스 전압 BIAS의 전압 레벨을 설정하고, 링 발진 회로(31a)의 동작 전류를 변경한다. 리프레시 주기 지정 신호 REF8K가 8K 리프레시 주기를 지정하고 있는 경우에는, 바이어스 설정 회로(31c)에서의 바이어스 전압 BIAS가 증대되어 링 발진 회로(31a)의 동작 전류가 증대하여 그 발진 주기가 짧아진다. 한편, 리프레시 주기 지정 신호 REF8K가 4K 리프레시 주기를 지정하고 있는 경우에는, 바이어스 설정 회로(31c)에서의 바이어스 전압 BIAS의 전압 레벨이 저감되어, 링 발진 회로(31a)의 동작 전류가 저감되고, 이 링 발진 회로(31a)의 발진 주기의 8K 리프레시 주기 시에 비해 작아져 그 발진 주기가 길어진다.
이 경우, 4K 리프레시 주기가 디폴트값으로서 설정되어 있는 경우에는, 링 발진 회로(31a)는 4K 리프레시 주기 시에 있어서, 그 바이어스 전압 BIAS가 디폴트값으로 설정되고, 8K 리프레시 주기 시에 있어서, 그 바이어스 전압 BIAS가 디폴트값으로부터 변경되어(디폴트값보다도 높아져) 발진 주기가 짧아진다.
카운터(31b)는 이 링 발진 회로(31a)에서의 발진 신호 PHY를 카운트하여, 소정 카운트값마다 리프레시 주기 RFREQ를 발행한다. 따라서 링 발진 회로(31a)의 발진 주기가 짧아지면, 카운터(31b)에서의 리프레시 요구 RFREQ의 발행 주기가 짧아지고, 8K 리프레시 주기 시에 있어서, 예컨대, 8㎲ 간격으로 리프레시 요구 RFREQ를 발행할 수 있다. 4K 리프레시 주기 시에 있어서는, 이 경우, 링 발진 회로(31a)의 발진 주기가 8K 리프레시 시에 비해 1/2배로 설정되어, 카운터(31b)에서의 리프레시 요구 RFREQ는 예컨대, 16㎲마다 발행된다.
도 10에 나타내는 리프레시 타이머(31)를 이용함으로써, 동일 회로 구성을 이용하여 리프레시 주기 지정 신호 REF8K에 따라 리프레시 요구 RFREQ의 발행 주기를 변경할 수 있고, 8K 리프레시 주기 시에 있어서, 리프레시 요구 RFREQ의 발행 주기를 짧게 함으로써, 각 메모리 셀의 리프레시 간격을 4K 리프레시 주기 시와 같게 할 수 있어 확실하게 기억 데이터를 유지할 수 있다.
도 11은 도 10에 나타내는 바이어스 설정 회로(31c)의 구성의 일례를 나타내는 도면이다. 도 11에 있어서, 바이어스 설정 회로(31c)는, 전원 노드와 노드 ND2의 사이에 접속되고, 또한 그 게이트가 노드 ND2에 접속되는 P 채널 MOS 트랜지스터 PQ1과, 전원 노드와 노드 ND3 사이에 접속되고, 또한 그 게이트가 노드 ND2에접속되는 P 채널 MOS 트랜지스터 PQ2와, 노드 ND2와 접지 노드 사이에 접속되고, 또한 그 게이트에 기준 전압 BIASL을 받는 N 채널 MOS 트랜지스터 NQ1과, 노드 ND3과 접지 노드 사이에 접속되고, 또한 그 게이트가 노드 ND3에 접속되는 N 채널 MOS 트랜지스터 NQ2와, 전원 노드와 노드 ND3 사이에 접속되고 또한 그 게이트에 리프레시 주기 지정 신호 REF8K를 인버터를 거쳐서 받는 P 채널 MOS 트랜지스터 PQ3을 포함한다. 노드 ND3으로부터 바이어스 전압 BIAS가 출력된다.
이 도 11에 나타내는 바이어스 설정 회로(31c)의 구성에 있어서는, MOS 트랜지스터 PQ1, PQ2가 커런트 미러 회로를 구성하고, 양자의 크기가 같은 경우에는 같은 크기의 전류를 각각 MOS 트랜지스터 NQ1, NQ2로 공급한다. 지금, 리프레시 주기 지정 신호 REF8K가 L 레벨이며, 4K 리프레시 주기가 지정되어 있는 경우에는, MOS 트랜지스터 PQ3은 비도통 상태이다. 이 상태에 있어서는, MOS 트랜지스터 PQ1, PQ2, NQ1, NQ2가 볼티지 팔로워를 구성하여 바이어스 전압 BIAS와 기준 전압 BIASL이 같은 전압 레벨로 된다.
기준 전압 BIASL은 도시하지 않는 정전압 발생 회로로부터 공급된다. 이 정전압 발생 회로의 출력 구동력은 충분히 작아져 있고, 단, MOS 트랜지스터 NQ1의 게이트를 충전하는 능력을 갖고 있을 뿐이다. 이 바이어스 설정 회로(31c)를 이용함으로써, 링 발진 회로(31a)에서의 전원 트랜지스터의 바이어스 전압(게이트 전압)을 큰 구동력으로 조정한다.
리프레시 주기 지정 신호 REF8K가 H 레벨로 설정되는 경우에는, MOS 트랜지스터 PQ3이 도통되어, 전원 노드로부터 노드 ND3으로 전류를 공급한다. 따라서,MOS 트랜지스터 NQ2의 구동 전류가 증대하고, 따라서, 노드 ND3으로부터의 바이어스 전압 BIAS의 전압 레벨이 상승한다. 이 MOS 트랜지스터 PQ3의 크기(채널폭과 채널 길이의 비)를 조정하는 것에 의해 바이어스 전압 BIAS의 전압 레벨을 조정하고, 링 발진 회로(31a)의 동작 전류를 조정하여 링 발진 회로(31a)의 발진 주기가 8K 리프레시 주기 시, 4K 리프레시 주기 시의 2배의 발진 주기로 되도록 조정한다.
도 12는 도 10에 나타내는 링 발진 회로(31a)의 구성의 일례를 나타내는 도면이다. 도 12에 있어서, 링 발진 회로(31a)는, 셀프리프레시 모드 지시 신호 SELRF를 제 1 입력에 받는 NAND 회로 NA1과, NAND 회로 NA1의 출력 신호를 받는 2단의 종속 접속되는 인버터 IV1 및 IV2와, 인버터 IV2의 출력 신호를 반전하여 발진 신호 PHY를 생성하는 인버터 IV3을 포함한다. 인버터 IV2의 출력 신호는 NAND 회로 NA1의 제 2 입력에 인가된다.
링 발진 회로(31a)는 바이어스 전압 BIAS를 게이트에 받는 N 채널 MOS 트랜지스터 NQ5와, 그 게이트 및 드레인이 상호 접속되고, 또한 전원 노드로부터 MOS 트랜지스터 NQ5로 전류를 공급하는 P 채널 MOS 트랜지스터 PQ5와, MOS 트랜지스터 PQ5의 게이트에 각각의 게이트가 접속되고, NAND 회로 NA1 및 인버터 IV1 및 IV2에 대하여 충전 전류를 공급하는 P 채널 MOS 트랜지스터 PQ6-PQ8과, NAND 회로 NA1 및 인버터 IV1 및 IV2에 각각 대응하여 배치되고, 각각의 게이트에 바이어스 전압 BIAS를 받는 N 채널 MOS 트랜지스터 NQ6 및 NQ8을 더 포함한다.
P 채널 MOS 트랜지스터 PQ5는 MOS 트랜지스터 NQ5의 구동 전류를 공급하여, MOS 트랜지스터 NQ5를 흐르는 전류와 같은 크기의 전류가 MOS 트랜지스터 PQ5를 거쳐서 흐른다. MOS 트랜지스터 NQ5는 MOS 트랜지스터 NQ2와 커런트 미러 회로를 구성하고 있어, 이 바이어스 전압 BIAS에 따라 MOS 트랜지스터 NQ2의 미러 전류를 공급한다.
MOS 트랜지스터 PQ6-PQ8은 MOS 트랜지스터 PQ5와 커런트 미러 회로를 구성하여, MOS 트랜지스터 PQ5를 흐르는 전류의 미러 전류를 각각 공급한다. 따라서, 이 바이어스 전압 BIAS의 전압 레벨을 높게 하는 것에 의해, MOS 트랜지스터 NQ5-NQ8의 구동 전류가 증대하고, 따라서, MOS 트랜지스터 PQ5-PQ8의 구동 전류가 증대하고, 이 링 발진 회로(31a)의 동작 전류가 증대하여 발진 주기가 짧아진다. 한편, 바이어스 전압 BIAS가 낮은 경우에는, MOS 트랜지스터 NQ5-NQ8의 구동 전류가 저하하고, 또한, MOS 트랜지스터 PQ5-PQ8의 구동 전류가 저감되어 이 링 발진 회로(31a)의 동작 전류가 저감되어 발진 주기가 길어진다.
셀프리프레시 모드 지시 신호 SELRF가 L 레벨일 때에는 NAND 회로 NA1의 출력 신호는 H 레벨이며, 인버터 IV3에 의해 발진 신호 PHY를 L 레벨로 고정한다. 셀프리프레시 모드 SELRF가 H 레벨로 되면, NAND 회로 NA1과 인버터 IV1 및 IV2에 의해 등가적으로 3단의 인버터가 링 형상으로 접속되는 링 발진기가 형성되어, 발진 동작을 실행한다. 이 발진 동작 시에 있어서, MOS 트랜지스터 PQ6-PQ8 및 NQ6-NQ8의 구동 전류에 의해 이들 NAND 회로 NA1 및 인버터 IV1 및 IV2의 동작 전류가 설정되어, 그 발진 주기가 설정된다. 인버터 IV3은 셀프리프레시 모드 지시 신호 SELRF의 비활성화 시에, 발진 신호 PHY를 L 레벨로 고정하기 위해서 마련되고, 특히, 그 동작 전류는 리프레시 주기에 의해 변경할 필요는 없다. 이 인버터 IV3은또한, 인버터 IV2의 출력 신호의 파형 정형을 행하고, 급격히 변화되는 발진 신호 PHY를 생성한다.
따라서, 이 도 10 내지 도 12에 나타내는 구성을 이용함으로써, 리프레시 주기 지정 신호 REF8K에 따라 리프레시 타이머(31)의 발행하는 리프레시 요구 RFREQ의 발행 간격을 설정된 리프레시 주기에 있어서 설정할 수 있다.
(리프레시 타이머의 변경예)
도 13은 도 10에 나타내는 리프레시 타이머(31)의 변경예의 구성을 개략적으로 나타내는 도면이다. 도 13에 있어서, 리프레시 타이머(31)는, 셀프리프레시 모드 지시 신호 SELRF의 활성화 시 활성화되어 소정의 주기로 발진 동작을 실행하는 링 발진 회로(31d)와, 링 발진 회로(31d)의 발진 신호 PHY를 카운트하여 카운트값이 소정값에 도달할 때마다 리프레시 요구 RFREQ를 발행하는 카운터(31e)를 포함한다. 이 카운터(31e)에 대하여 리프레시 주기 지정 신호 REF8K가 인가되어, 그 소정 카운트값이 리프레시 주기에 따라 설정된다.
이 도 13에 나타내는 리프레시 타이머(31)의 구성의 경우, 리프레시 주기에 관계없이, 링 발진 회로(31d)는 소정의 주기로 발진 동작을 실행한다. 카운터(31e)에서, 리프레시 요구를 발행하는 소정 카운트값을 리프레시 주기 지정 신호 REF8K에 따라 변경한다. 리프레시 요구 RFREQ를 발행할 때의 카운트값을, 리프레시 주기 지정 신호 REF8K가 8K 리프레시 주기를 지정할 때에, 4K 리프레시 주기 시의 카운트값의 1/2배로 설정한다. 이에 따라, 8K 리프레시 주기 시, 4K 리프레시 주기 시에 비해, 1/2배의 주기로 리프레시 요구 RFREQ를 발행할 수 있다.
도 14는 도 13에 나타내는 카운터(31e)의 구성의 일례를 나타내는 도면이다. 도 14에 있어서, 카운터(31e)는 (n+1) 비트 카운트 회로(61)와, 카운트 회로(61)의 최상위 비트(n)의 출력 카운트 비트 COn과 리프레시 주기 지정 신호 REF8K를 받는 OR 회로(62)와, 카운트 회로(61)의 출력 카운트 비트 CO0-COn-1과 NOR 회로(62)의 출력 신호를 받는 AND 회로(63)와, AND 회로(63)의 출력 신호의 상승에 응답하여 원샷 펄스 신호를 발생하는 원샷 펄스 발생 회로(64)를 포함한다.
원샷 펄스 발생 회로(64)로부터 리프레시 요구 RFREQ가 발행된다.
카운트 회로(61)는 각각이 예컨대, D 플립플롭으로 구성되는 1비트 카운트 회로(61a)를 포함한다. 카운트 회로(61)는 카운트값이 소정값에 도달하면, 출력 카운트값 CO0-COn이 전부 "1"로 된다((n+1) 비트 카운트 회로 구성의 경우). 따라서, 리프레시 주기 지정 신호 REF8K가 H 레벨로 설정되어 8K 리프레시 주기를 지정하고 있는 경우에는, OR 회로(62)의 출력은 H 레벨이기 때문에, AND 회로(63)는, 카운트 회로의 카운트값 CO0-COn-1이 전부 "1"로 되었을 때에, H 레벨의 신호를 출력하고, 원샷 펄스 발생 회로(64)에 의해 리프레시 요구 RFREQ가 발행된다. 한편, 리프레시 주기 지정 신호 REF8K가 L 레벨이며, 4K 리프레시 주기가 지정되어 있는 경우에는, 출력 카운트값 CO0-COn이 "1"로 되었을 때에 AND 회로(63)의 출력 신호가 H 레벨로 되어, 원샷 펄스 발생 회로(64)로부터의 리프레시 요구 RFREQ가 활성화된다. 따라서, 8K 리프레시 주기 시에 있어서는, 4K 리프레시 주기 시의 리프레시 요구 RFREQ의 발행 주기의 1/2배의 주기로 리프레시 요구 RFREQ를 발행할 수 있다.
이상과 같이, 본 발명의 실시예 1에 따르면, 실장되는 패키지에 따라, 리프레시 주기가 변경 가능해지도록 하고 있기 때문에, 하나의 칩으로 복수 종류의 패키지에 수납하는 반도체 메모리 칩을 실현할 수 있다.
특히, 128M 비트 반도체 메모리 칩을 2개 MCP에 실장하여 256M 비트 메모리를 용이하게 실현할 수 있다.
(실시예 2)
도 15(a), (b)는 본 발명의 실시예 2에 따른 메모리 칩에 대한 행 어드레스의 구성을 나타내는 도면이다. 도 15(a)에 도시하는 바와 같이, 싱글칩 패키지에 실장되는 반도체 메모리 칩(1)에 대해서는, 12 비트의 행 어드레스 RA<11:0>이 인가된다. 한편, 도 15(b)에 도시하는 바와 같이, 멀티칩 패키지에 실장되는 반도체 메모리 칩(1a, 1b)에 대해서는 기억 용량이 2배로 되기 때문에, 13 비트의 행 어드레스 RA<12:0>이 공통으로 인가된다. 이들 반도체 메모리 칩(1a, 1b)은 동시에 액세스된다. 따라서, 이 도 15(b)에 나타내는 구성의 경우, 반도체 메모리 칩(1a, 1b)에서는, 도 15(a)에 나타내는 싱글칩 패키지 실장 시의 반도체 메모리 칩(1)에 비해, 그 입출력 데이터 비트수가 1/2배로 설정되고, 합계로서 싱글칩 패키지 실장 반도체 메모리 칩(1)과 동일 단어 구성의 데이터가 입출력된다.
도 15(a)에 나타내는 반도체 메모리 칩(1)에 있어서는, 리프레시 주기는 4K 리프레시 주기이며, 한편, 도 15(b)에 나타내는 멀티칩 패키지에 실장되는 반도체메모리 칩(1a, 1b)에서는, 리프레시 주기는 8K 리프레시 주기이다. 이 반도체 메모리 칩(1, 1a, 1b)에서 내부 구성은 같다.
리프레시 주기 시에 있어서, 먼저 도 5에 있어서 나타내었듯이, 리프레시 어드레스 비트 QAD<12>는 뱅크 선택을 위해 이용되고 있고, 워드선 선택을 위해서는 이용되고 있지 않다. 통상 동작 모드 시에 있어서는, 뱅크 어드레스 BA<1:0>에 따라 뱅크의 선택이 실행된다. 로우 어드레스 비트 RA<12>를 이용하여 반도체 메모리 칩(1a, 1b)을 선택하는 것이 생각되지만, 이 경우, 반도체 메모리 칩의 내부 구성, 특히 디코더의 구성을 변경해야 한다. 따라서, 외부로부터 인가되는 로우 어드레스 비트 RA<12>를, MCP 실장 시에 있어서는 컬럼(데이터선) 선택을 위해 이용한다.
도 16은 발명의 실시예 2에 따른 뱅크 메모리 어레이의 데이터선 어드레스의 할당을 나타내는 도면이다. 데이터선 어드레스는 뱅크 메모리 어레이(50)로부터 동시에 선택하는 데이터선(글로벌 데이터선)을 특정한다. 이 글로벌 데이터선의 선택은 내부 기록/판독 회로(70)에 있어서 데이터선 어드레스에 따라 실행된다. 내부 기록/판독 회로(70)는, 후에 그 구성은 설명하지만, 각 글로벌 데이터선에 대응하여 배치되는 기록 드라이버/프리앰프를 포함하고, 데이터선 어드레스에 따라 선택적으로 기록 드라이버/프리앰프가 활성화된다.
뱅크 메모리 어레이(50)는 열 방향(열 연장 방향)에 있어서 상측 블록 UB와 하측 블록 LB로 분할된다. 상측 블록 UB 및 하측 블록 LB 각각에 4K개의 워드선 WL이 배치된다. 로우 어드레스 RA<11:0>에 따라, 상측 블록 UB 및 하측 블록 LB각각에 있어 1개의 워드선 WL이 선택 상태로 구동된다. 따라서, 뱅크 메모리 어레이(50)에 있어서는, 동시에 2개의 워드선 WL이 선택 상태로 구동된다. 이 뱅크 메모리 어레이(50)는 하나의 뱅크에 포함되어 있다.
실시예 1에 도시하는 바와 같이, 4 뱅크 구성의 경우, 4K 리프레시 주기 시에 있어서 전 뱅크가 동시에 리프레시되고, 한편, 8K 리프레시 주기 시에 있어서는 2 뱅크가 동시에 리프레시된다. 하나의 뱅크에 있어서는, 4K회 리프레시를 실행함으로써 전체 메모리 셀의 기억 데이터의 리프레시를 1회 실행할 수 있다.
상측 블록 UB는 상측 메모리 블록 UMB0-UMB3에 행 방향(행 연장 방향)에 따라 분할된다. 하측 블록 LB는 하측 메모리 블록 LMB0-LMB3에 행 방향에 따라 분할된다.
열 방향으로 정렬하는 메모리 블록이 열 블록 CMB를 구성한다. 즉 상측 메모리 블록 UMB0 및 하측 메모리 블록 LMB0이 열 블록 CMB0을 구성하고, 상측 메모리 블록 UMB1 및 하측 메모리 블록 LMB1이 열 블록 CMB1을 구성한다. 상측 메모리 블록 UMB2 및 하측 메모리 블록 LMB2가 열 블록 CMB2를 구성하고, 상측 메모리 블록 UMB3 및 하측 메모리 블록 LMB3이 열 블록 CMB3을 구성한다.
열 블록 CMB0, CMB2에 대하여 외부 열 어드레스 신호 CA8이 할당되고, 열 블록 CMB1, CMB3에 대하여 열 어드레스 신호 ZCA8이 할당된다. 이 열 어드레스 신호 CA8, ZCA8은 외부로부터의 열 어드레스 신호 비트 CA<8>로부터 생성되는 서로 상보인 신호이다. 즉, 열 어드레스 신호 CA8이 H 레벨일 때에는, 열 블록 CMB0, CMB2에 대하여 데이터 액세스가 행해지고, 열 어드레스 신호 ZCA8이 H 레벨일 때에는,열 블록 CMB1, CMB3에 대하여 데이터 액세스가 행해진다.
하나의 뱅크에 있어서, 4K 리프레시 주기 및 8K 리프레시 주기에 있어서 2개의 워드선이 동시에 선택된다. 반도체 메모리 칩에 있어서, 리프레시 주기의 변경은 동시에 리프레시되는 뱅크의 수를 변경하여 실현되고, 1 뱅크에 있어서는, 동시에 리프레시되는 워드선의 수는 변경되지 않는다.
리프레시 주기가 4K 리프레시 주기로 지정됐을 때에는, 상측 블록 UB 및 하측 블록 LB를 지정하기 위해서 열 어드레스 비트 CA<9>가 이용되고, 열 어드레스 신호 CA9가 H 레벨일 때에는 상측 블록 UB가 지정되고, 열 어드레스 신호 ZCA9가 H 레벨일 때에는 하측 블록 LB가 지정된다.
한편, 리프레시 주기가 8K 리프레시 주기로 설정되었을 때에는, 상측 블록 UB 및 하측 블록 LB의 특정을 위해 로우 어드레스 비트 RA<12>가 이용된다. 로우 어드레스 신호 RA12가 H 레벨일 때에 상측 블록 UB가 지정되고, 로우 어드레스 신호 ZRA12가 H 레벨일 때에는 하측 블록 LB가 지정된다.
4K 리프레시 주기 및 8K 리프레시 주기의 어느 것에도 행 선택 시에 있어서 행 지정을 위해서는 로우 어드레스 비트 RA<12>는 이용되지 않는다. 리프레시 시에 있어서, 리프레시 어드레스 비트 QAD<12>는 뱅크를 특정하기 위해서 이용되고 있다. 한편, 도 15(b)에 도시하는 바와 같이, 멀티칩 패키지 실장 시에 있어서, 외부로부터 로우 어드레스 RA<12:0>이 인가된다. 따라서, 이 8K 리프레시 주기 설정 시에 있어서, 외부로부터의 로우 어드레스 비트 RA<12>를 4K 리프레시 주기 시의 컬럼 어드레스 비트 CA<9> 대신에 이용한다. 이에 따라, 로우 디코더의 구성을변경하는 일 없이, ×8 비트 구성의 128M 비트 반도체 메모리 칩(4K 리프레시 주기)을 이용하여 ×16 비트 구성의 256M 비트 MCP 실장 메모리(8K 리프레시 주기)를 실현할 수 있다.
도 17은 도 16에 나타내는 뱅크 메모리 어레이(50)의 데이터선의 배치를 개략적으로 나타내는 도면이다. 도 17에서, 상측 블록 UB는 8개의 행 블록 RB0-RB7로 분할되고, 하측 블록 LB도 8개의 행 블록 RB0-RB7로 분할된다. 이들 행 블록 RB0-RB7 단위로 워드선의 선택이 행해진다. 즉, 상측 블록 UB 및 하측 블록 LB의 행 블록 RB0-RB7 각각에 있어, 행 방향으로 연장하여 워드선이 열 블록 CMB0-CMB3에 공통으로 배치된다. 상측 블록 UB 및 하측 블록 LB에서 하나의 행 블록이 각각 선택되어, 워드선이 선택 상태로 구동된다.
열 블록 CMB0-CMB3과 행 블록 RB0-RB7의 교차 영역에 대응하여 로컬 IO 선 LIO가 배치된다. 일례로서, 하나의 행 블록 RBi에서, 열 블록 CMB0-CMB3 각각에 대하여 4개의 로컬 데이터선 LIO가 배치된다. 로컬 데이터선 LIO는 각각 대응하는 블록 선택 게이트 BSG를 거쳐서 글로벌 데이터선 GIOU 또는 GIOL에 접속된다. 상측 블록 UB에 포함되는 행 블록 RB0-RB7에 대응하여 배치되는 로컬 데이터선 LIO는 글로벌 데이터선 GIOU에 접속된다. 하측 블록 LB에 포함되는 행 블록 RB0-RB7에 대응하여 배치되는 로컬 데이터선 LIO는 대응하는 블록 선택 게이트 BSG를 거쳐서 하측 글로벌 데이터선 GIOL에 접속된다.
블록 선택 게이트 BSG는, 예컨대, 행 블록을 특정하는 행 블록 선택 신호에 따라 도통 상태로 설정된다. 상측 블록 UB에서, 하나의 열 블록 CMBj에서 4개의상측 글로벌 데이터선 GIOU가 배치되고, 또한 하측 블록 LB에서도 하나의 행 블록 RBi에 대하여 하나의 열 블록 CMBj에서 4개의 하측 글로벌 데이터선 GIOL이 배치된다. 따라서, 뱅크 메모리 어레이 내에서 16개의 상측 글로벌 데이터선 GIOU0-GIOU15와, 16개의 하측 글로벌 데이터선 GIOL0-GIOL15가 배치된다.
이들 글로벌 데이터선 GIOU0-GIOU15 및 GIOL0-GIOL15에 있어서, 상측 글로벌 데이터선 및 하측 글로벌 데이터선의 선택이, 4K 리프레시 주기 시에 있어서는 컬럼 어드레스 신호 CA9, ZCA9에 따라 실행되고, 8K 리프레시 주기 시에 있어서는 로우 어드레스 신호 RA12, ZRA12에 따라 실행된다. 이에 따라, 합계 32 비트의 데이터 중 16 비트의 데이터를 선택할 수 있다. 또한, 컬럼 어드레스 신호 CA8, ZCA8에 의해 1/2 선택이 행해지고, 8 비트의 선택이 행해진다. 따라서, 이 도 17에 나타내는 데이터선 어드레스의 할당의 경우, 어드레스의 축퇴에 의해 내부 판독 데이터로서, ×32 비트, ×16 비트 및 ×8 비트의 단어 구성 중 어느 하나를 선택할 수 있다. 8K 리프레시 주기 시에 있어서 ×8 비트 구성 시에 있어서는, 컬럼 어드레스 비트 CA<9> 대신에 로우 어드레스 비트 RA<12>가 이용된다. 로우 디코더는 단어 구성에 관계없이 로우 어드레스 RA<11:0>에 따라 행 선택을 위한 디코딩 동작을 실행한다.
도 18은 이 데이터선과 데이터 어드레스 신호 및 데이터선 어드레스의 대응 관계를 개략적으로 나타내는 도면이다. 도 18에 있어서, 8 비트의 열 어드레스 CA<7:0>에 따라 열 선택 신호 CSL이 생성되어, 뱅크 메모리 어레이(50)로부터 상측 블록 UB 및 하측 블록 LB 각각에 있어 16열(동일 위치의 열)이 동시에 선택되고,32개의 글로벌 데이터선 GIOU<15:0> 및 GIOL<15:0>에 각각에 선택 메모리 셀(선택열)이 접속된다. 이어서, 열 어드레스 비트 CA<8>에 따라, 열 블록 CMB0-CMB3 중 우수열 블록 또는 기수열 블록의 선택이 행해져, 16개의 글로벌 데이터선 GIOU 및 GIOL이 선택된다. 또한, 상하 블록 선택 신호 BS(CA<9> 또는 RA<12>)에 따라, 이들 16개의 글로벌 데이터선 중에서 상측 글로벌 데이터선 GIOU 및 하측 글로벌 데이터선 GIOL의 하나가 선택된다.
따라서, 열 어드레스 비트 CA<8> 및 블록 선택 신호 BS(CA<9> 또는 RA<12>)가 전부 유효 상태이면, 8 비트의 데이터 전송이 행해진다. ×8 비트 구성 시에 있어서, 4K 리프레시 주기 설정 시에 있어서는 열 어드레스 비트 CA<9>가 이용되고, 8K 리프레시 주기 설정 시(MCP 실장 시)에서는 로우 어드레스 비트 RA<12>가 이용된다.
×16 비트 구성 시에 있어서는, MCP 실장 시에 있어서 메모리는 ×32 비트 구성으로 되고, MCP 실장 메모리에 있어서도 로우 어드레스 비트 RA<12>는 이용되지 않는다. 따라서, 이 경우에는, 열 어드레스 CA<8:0>에 따라 반도체 메모리 칩에 있어서 16 비트의 메모리 셀을 선택한다.
도 19는 본 발명의 실시예 2에서의 데이터선 디코더의 구성의 일례를 나타내는 도면이다. 도 19에 있어서, ×16 비트 구성을 지시하는 16 비트 구성 지시 신호 MX16과 ×32 비트 구성을 지시하는 32 비트 구성 지시 신호 MX32를 받는 OR 회로(75)와, 열 어드레스 신호 비트 CA<8>을 반전하는 인버터(76)와, 열 어드레스 신호 비트 CA<8>과 32 비트 구성 지시 신호 MX32를 받아, 컬럼 어드레스 신호 CA8을생성하는 OR 회로(77)와, 인버터(76)의 출력 신호와 32 비트 구성 지시 신호 MX32를 받아, 컬럼 어드레스 신호 ZCA8을 생성하는 OR 회로(78)와, 컬럼 어드레스 비트 CA<9>와 리프레시 주기 지정 신호 REF8K를 받는 게이트 회로(79)와, 리프레시 주기 지정 신호 REF8K와 로우 어드레스 비트 RA<12>를 받는 게이트 회로(80)와, 게이트 회로(79, 80)의 출력 신호를 받는 OR 회로(81)와, OR 회로(81)의 출력 신호를 반전하는 인버터(82)와, OR 회로(75)의 출력 신호와 OR 회로(81)의 출력 신호를 받아 블록 선택 신호 BS를 생성하는 OR 회로(83)와, 인버터(82)의 출력 신호와 OR 회로(75)의 출력 신호를 받아 블록 선택 신호 ZBS를 생성하는 OR 회로(84)를 포함한다.
블록 선택 신호 BS, ZBS에 의해 상측 블록 UB 및 하측 블록 LB가 지정된다.
게이트 회로(79)는, 리프레시 주기 지정 신호 REF8K가 L 레벨이며, 4K 리프레시 주기를 지정할 때에는 버퍼 회로로서 동작하여, 리프레시 주기 지정 신호 REF8K가 H 레벨일 때에는 L 레벨의 신호를 출력한다.
게이트 회로(80)는, 리프레시 주기 지정 신호 REF8K가 H 레벨일 때에는 버퍼 회로로서 동작하고, 한편, 리프레시 주기 지정 주기 REF8K가 L 레벨일 때에는 L 레벨의 신호를 출력한다. 따라서, 리프레시 주기 지정 신호 REF8K가 H 레벨로 설정되어, 8K 리프레시 주기가 지정되었을 때에는, 로우 어드레스 비트 RA<12>가 컬럼 어드레스 신호 비트 CA<9> 대신에 이용된다. 4K 리프레시 주기 시에 있어서는, 컬럼 어드레스 신호 비트 CA<9>가 블록 선택 신호 BS 및 ZBS에 대응된다.
이 도 19에 나타내는 데이터선 디코더의 구성에 있어서, ×8 비트 구성 시에있어서는, 32 비트 구성 지시 신호 MX32 및 16 비트 구성 지시 신호 MX16이 모두 L 레벨이며, OR 회로(77, 78)는 버퍼 회로로서 동작하고, 또한 OR 회로(83, 84)도 버퍼 회로로서 동작한다. 리프레시 주기 지정 신호 REF8K가 L 레벨일 때에는 4K 리프레시 주기가 지정되어 있고, 이 상태에 있어서는 열 어드레스 비트 CA<9:8>에 따라 컬럼 어드레스 신호 CA8, ZCA8 및 블록 선택 신호 BS, ZBS가 생성된다.
×16 비트 구성일 때에는, 16 비트 구성 지시 신호 MX16이 H 레벨로 설정되고, 한편, 32 비트 구성 지시 신호 MX32는 L 레벨이다. OR 회로(75)의 출력 신호가 H 레벨로 되어 블록 선택 신호 BS, ZBS가 모두 H 레벨로 되고, 상측 블록 UB 및 하측 블록 LB가 함께 지정된다. 한편, OR 회로(77, 78)는 버퍼 회로로서 동작하여, 열 어드레스 신호 CA8, ZCA8이 컬럼 어드레스 비트 CA<8>에 따라 생성된다. 따라서, 이 경우에는, 도 18에 나타내는 열 블록 CMB0-CMB3에 있어서, 컬럼 어드레스 비트 CA<8>에 따라 우수열 블록 또는 기수열 블록이 선택되고, 선택열 블록으로부터 각각 2개의 글로벌 데이터선이 선택되어, 합계 16개의 글로벌 데이터선이 선택된다.
×32 비트 구성 시에 있어서는, 32 비트 구성 지시 신호 MX32가 H 레벨로 설정된다. 이 경우에는, OR 회로(78, 77, 83, 84)의 출력 신호가 전부 H 레벨로 되어, 열 어드레스 신호 CA8, ZCA8 및 블록 선택 신호 BS, ZBS는 전부 H 레벨이다. 따라서, 글로벌 데이터선 GIOU<15:0>, GIOL<15:0>은 전부 선택된다.
또, ×16 비트 구성 시에 있어서, 4K 리프레시 주기 및 8K 리프레시 주기에 관계없이, 블록 선택 신호 BS, ZBS는 모두 H 레벨로 설정된다. 사양에 따르면,×32 비트 구성의 단어 구성을 갖는 256M 비트의 반도체 메모리는, 통상 4K 리프레시 주기가 디폴트값으로서 설정된다. 따라서, 이 경우, 로우 선택은 로우 어드레스 RA<11:0>에 따라 행해지고, 열 선택이 RA<12>, CA<8:0>에 따라 행해진다. 통상, ×32 비트 구성을 갖는 256M 비트의 반도체 메모리에 있어서는, 로우 어드레스 RA<12:0>과 열 어드레스 CA<8:0>이 인가되기 때문이다. 정확히, 지정된 리프레시 주기 및 단어 구성을 갖는 반도체 메모리를 동일 구성의 반도체 메모리 칩을 2개 이용하여 멀티칩 패키지에 실장하여 실현할 수 있다.
4K 리프레시 주기 시, 하나의 반도체 메모리 칩에 있어서, 리프레시 어드레스 QAD<12>가 축퇴되어 4 뱅크가 동시에 리프레시가 실행되기 때문에, 로우 어드레스 비트 RA<12>는 128M 비트의 반도체 메모리 칩에 있어서 특별히 이용되지 않는다. 256M 비트의 멀티칩 패키지 실장 시에 있어서, 8K 리프레시 주기가 지정되고, 또한 로우 어드레스 비트 RA<12>가 인가되는 경우에도, 정확히 리프레시 및 데이터선의 선택을 실행할 수 있다.
리프레시 주기 변경 시에 있어서도, 데이터선 디코더는 단지 컬럼 어드레스 신호 비트 CA<9>와 로우 어드레스 신호 비트 RA<12>를 교체시키고 있을 뿐이며, 그 회로 구성은 조금도 변경할 필요가 없어, 용이하게 리프레시 주기의 변경을 실행할 수 있다.
도 20은 도 16에 나타내는 내부 판독 회로(70)에 대한 제어 신호를 발생하는 부분의 구성의 일례를 개략적으로 나타내는 도면이다. 도 20에 있어서 내부 판독/기록 제어부는 열 어드레스 신호 CA8, ZCA8, 블록 선택 신호 BS, ZBS를 디코딩하여데이터선 선택 신호 DBSLi를 생성하는 데이터선 디코더(85)와, 도시하지 않는 커맨드 디코더로부터의 동작 모드 지시 신호에 따라 프리앰프 활성화 신호 PAE 및 기록 드라이버 인에이블 신호 WDE를 생성하는 판독/기입 제어 회로(86)와, 데이터선 디코더(85)로부터의 데이터선 선택 신호 DBSLi와 프리앰프 활성화 신호 PAE에 따라 로컬 프리앰프 활성화 신호 PAEi를 생성하는 AND 게이트(87)와, 데이터선 디코더(85)로부터의 데이터선 선택 신호 DBSi와 기록 드라이버 인에이블 신호 WDE를 받아 로컬 기록 드라이버 인에이블 신호 WDEi를 생성하는 AND 게이트(88)를 포함한다.
데이터선 디코더(85)는 단지 디코딩 회로로 구성되고, 상측 블록 UB, 하측 블록 LB와 열 블록 CMB0-CMB3의 교차 영역을 단위로 하여 데이터선 선택 신호 DBSLi를 생성한다. 따라서, 이 데이터선 선택 신호 DBSLi는 4개의 글로벌 데이터선의 조에 대하여 하나가 생성된다.
도 21은 내부 판독 기록 회로(70)의, 하나의 글로벌 데이터선 GIOi에 대한 구성을 개략적으로 나타내는 도면이다. 이 글로벌 데이터선 GIOi는 상측 글로벌 데이터선 GIOU 또는 하측 글로벌 데이터선 GIOL에 대응한다. 글로벌 데이터선 GIOi에 대하여 프리앰프(70p)와 기록 드라이버(70w)가 마련된다. 이들 프리앰프(70p) 및 기록 드라이버(70w)가 내부 데이터 버스선 DBi에 결합된다.
프리앰프(70p)는 로컬 프리앰프 활성화 신호 PAEi의 활성화에 응답하여 활성화되고, 글로벌 데이터선 GIOi 상의 내부 판독 데이터를 증폭하여 데이터선 DBi 상에 전달한다.
기록 드라이버(70w)는 로컬 기록 드라이버 인에이블 신호 WDEi의 활성화에 응답하여 활성화되고, 데이터선 DBi 상의 데이터를 증폭하여 글로벌 데이터선 GIOi를 구동한다. 글로벌 데이터선 GIOi 및 내부 데이터선 DBi는 상보인 신호선이지만, 도 21에 있어서, 도면을 간략화하기 위해 싱글 엔드의 신호선으로서 나타낸다.
이 내부 판독 기록 회로(70)에 있어서는, 로컬 프리앰프 활성화 신호 PAEi 또는 로컬 기록 드라이버 인에이블 신호 WDEi에 따라, 4개의 프리앰프 또는 4개의 기록 드라이버를 단위로 하여 판독 동작/기록 동작의 활성화가 행해져 내부 데이터의 전송이 행해진다.
후에 상세히 설명하는 바와 같이, 열 어드레스 신호 CA8, ZCA8에 따라 내부 데이터선 DBi의 선택이 행해지더라도 무방하다. 단어 구성에 따라 내부 데이터선과 데이터 출력 단자의 대응 관계를 변경하는 구성에 대해서는 후에 상세히 설명한다.
이상과 같이, 본 발명의 실시예 2에 따르면, 리프레시 주기에 따라 데이터선 디코딩 시, 로우 어드레스 비트와 컬럼 어드레스 비트를 교체시키고 있고, 데이터선 디코더의 회로 구성을 변경하는 일 없이 용이하게 리프레시 주기를 변경할 수 있다. 이에 따라, 동일 구성의 반도체 메모리 칩을 MCP에 실장하여 기억 용량이 큰 반도체 기억 장치를 실현할 수 있다.
또, 상술한 설명에 있어서는, 128M 비트 반도체 메모리 칩을 2개 이용하여 256M 비트의 기억 용량을 갖는 반도체 메모리를 실현하고 있다. 그러나, 이들 기억 용량은 단순한 일례이며, 또한 리프레시 주기도 단순한 일례이며, 다른 리프레시 주기 및 기억 용량의 반도체 메모리 칩이 이용되어도 무방하다.
(실시예 3)
도 22는 본 발명의 실시예 3에 따른 반도체 메모리 칩의 패드 배치를 개략적으로 나타내는 도면이다. 도 22에 있어서, 반도체 메모리 칩(1)은, 뱅크 및 주변 제어 회로를 배치하는 내부 회로 영역(90)과, 이 내부 회로 영역(90)의 외부 주변에 분산되어 배치되는 DQ 패드 그룹(95a-95d)을 포함한다.
이 반도체 메모리 칩(1)의 대향하는 2변 중 1변을 따라 DQ 패드 그룹(95a, 95b)이 배치되고, 다른 쪽 변을 따라 DQ 패드 그룹(95c, 95d)이 배치된다. 이들 DQ 패드 그룹(95a-95d)에서, 각각 DQ 패드가 8개 배치되어 최대 ×32 비트 구성의 단어 구성을 실현할 수 있다. 이 반도체 메모리 칩(1)의 4분할 영역 각각에 대응하여 외부 주변 영역에 DQ 패드 그룹(95a-95d)을 배치함으로써, 싱글칩 패키지 및 멀티칩 패키지의 어느 것에도 동일 패드 배치로 대응할 수 있다.
도 23은 하나의 DQ 패드 그룹에 관련되는 부분의 구성을 개략적으로 나타내는 도면이다. 도 23에 있어서, DQ 패드 그룹(95)은 DQ 패드 DQa-DQn을 포함한다. 이들 DQ 패드 DQa-DQn에 대응하여 입출력 회로(97a-97n)가 배치된다. 단어 구성에 따라, 이 DQ 패드 그룹(95)에 포함되는 DQ 패드 DQP 및 입출력 회로(97a-97n)가 선택적으로 결합되어, 이들 입출력 회로(97a-97n)와 내부의 기록/판독 회로의 프리앰프/기록 드라이버의 결합 관계가 다르다. 그러나, 단어 구성이 다른 경우에도, 이 DQ 패드 그룹(95)에 포함되는 DQ 패드 DQP가 접속할 수 있는 프리앰프/기록 드라이버의 후보는 미리 정해져 있다. 프리앰프/기록 드라이버와 DQ 패드 DQP의 대응 관계는 단어 구성에 따라 다르지만, 이 단어 구성에 따라, 대응하는 DQ 패드 그룹에 포함되는 DQ 패드 DQP에 프리앰프/기록 드라이버가 선택적으로 결합된다.
이 DQ 패드 그룹(95)에 대응하여, 데이터 입출력에 마스크를 거는 마스크 신호 DQM을 받는 DQM 패드(96)가 배치된다. 이 DQM 패드(96)로부터의 마스크 신호 DQM에 따라 입출력 회로(97a-97n)의 데이터의 기록/판독에 마스크가 걸린다. 따라서, 단어 구성이 다른 경우에도, 이 DQM 패드(96)로부터 인가되는 마스크 신호 DQM에 따라, 대응하여 배치되는 입출력 회로(97a-97n)에 공통으로 마스크를 거는 것에 의해, 단어 구성에 관계없이 확실하게, 기록/판독 데이터에 대하여 마스크를 걸 수 있다. 이 마스크 신호 DQM은 대응하는 기록 드라이버에 인가되어도 관계없다. 후에 상세히 설명하는 바와 같이, 내부 데이터 버스와 데이터 패드 그룹과의 대응을 한결같게 설정함으로써, 데이터 패드 그룹(95)에 대하여 배치되는 기록 드라이버 그룹을 한결같게 설정할 수 있어, 마스크 패드(96)로부터의 마스크 신호에 따라 대응하는 기록 드라이버에 대하여 데이터 기록에 대하여 마스크를 걸 수 있다.
도 24는 본 발명의 실시예 3에 따른 멀티칩 패키지 실장 시의 반도체 회로 장치의 레이아웃을 개략적으로 나타내는 도면이다. 도 24에 있어서, 이 멀티칩 패키지에 있어서, 볼 그리드(범프볼)로 구성되는 데이터 단자 그룹 BGDQ0-BGDQ3이 패키지 이면의 4분할 영역에 분산되어 배치된다.
반도체 메모리 칩 CHA와, 반도체 메모리 칩 CHB가 서로 90°의 회전각을 갖고 적층된다.
반도체 메모리 칩 CHA는 이 한 쪽 변을 따라 데이터 패드(DQ 패드) DQ0-DQ3과 DQ 마스크 패드 DQM0과, 데이터 패드 DQ4-DQ7과 DQ 마스크 패드 DQM1이 배치되고, 그 밖의 변에 데이터 패드 DQ8-DQ11 및 DQ 마스크 패드 DQM2와, 데이터 패드 DQ12-DQ15 및 DQ 마스크 패드 DQM3이 배치된다.
반도체 메모리 칩 CHB도, 이 반도체 메모리 칩 CHA와 마찬가지로, 데이터 패드 DQ0-DQ3, DQ 마스크 패드 DQM0, 데이터 패드 DQ4-DQ7, DQ 마스크 패드 DQM1이 그 한 쪽 변을 따라 배치되고, 또 다른 쪽 변을 따라, 데이터 패드 DQ8-DQ11, DQ 마스크 패드 DQM2의 데이터 패드 DQ12-DQ15 및 DQ 마스크 패드 DQM3이 배치된다. 반도체 메모리 칩 CHB는 반도체 메모리 칩 CHA에 대하여 90°의 회전각을 갖고 적층된다. 따라서, 패키지 실장 시에 있어서, 평면도적으로 보아 이 직사각형 영역의 4변을 따라 데이터 패드 및 DQ 마스크 패드가 배치된다. 반도체 메모리 칩 CHA의 데이터 패드 DQ0-DQ3 및 반도체 메모리 칩 CHB의 데이터 패드 DQ4-DQ7이 데이터 단자 그룹 BGDQ에 접속되어, 멀티칩 패키지(MCP) 실장 시의 데이터 단자 DQ24-DQ31에 접속된다. 또한, 이들 반도체 메모리 칩 CHA, CHB의 DQ 마스크 패드 DQM0 및 DQM1이 DQ 마스크 단자 BDQM0에 접속된다.
반도체 메모리 칩 CHA의 데이터 단자 DQ4-DQ7과 반도체 메모리 칩 CHB의 단자 DQ12-DQ15가 볼 그리드 영역 BGDQ1의 데이터 단자 DQ16-DQ23에 접속되어, 반도체 메모리 칩 CHA의 DQ 마스크 패드 DQM1 및 반도체 메모리 칩 CHB의 DQ 마스크 패드 DQM3이 이 볼 그리드 영역 BGDQ1의 DQ 마스크 단자 BDQM1에 접속된다.
반도체 메모리 칩 CHA의 데이터 패드 DQ12-DQ15가 볼 그리드 영역 BGDQ3의데이터 단자에 접속되고, 또한 반도체 메모리 칩 CHB의 데이터 패드 DQ8-DQ11이 이 볼 그리드 영역 BGDQ3의 데이터 단자에 접속된다. 이 반도체 메모리 칩 CHA의 DQ 마스크 패드 DQM3 및 반도체 메모리 칩 CHB의 DQ 마스크 패드 DQM2가 이 볼 그리드 영역 BGDQ3에 포함되는 DQ 마스크 단자 BDQM3에 상호 접속된다.
따라서, 멀티칩 패키지 실장 시의 데이터 단자 DQ0-DQ7이 반도체 메모리 칩 CHA의 데이터 패드 DQ12-DQ15 및 반도체 메모리 칩 CHB의 데이터 패드 DQ8-DQ11에 접속된다.
반도체 메모리 칩 CHA의 데이터 패드 DQ8-DQ11과 반도체 메모리 칩 CHB의 데이터 패드 DQ0-DQ3이 볼 그리드 영역 BGDQ2의 데이터 단자 DQ8-DQ15에 접속된다.
반도체 메모리 칩 CHA의 DQ 마스크 패드 DQM2와 반도체 메모리 칩 CHB의 DQ 마스크 패드 DQM0이 볼 그리드 영역 BGDQ2의 DQ 마스크 단자 BDQM2에 접속된다.
도 24에 도시하는 바와 같이, 볼 그리드 영역 BGDQ0-BGDQ3은 각각 8 비트의 데이터 단자를 포함한다. 이 볼 그리드 영역 BGDQ0-BGDQ3 각각은 DQ 마스크 단자 BDQM0-BDQM3 각각에 인가되는 DQ 마스크 신호에 따라 대응하는 데이터 단자의 데이터의 마스크의 제어를 실행함으로써, 반도체 메모리 칩 CHA, CHB를 멀티칩 패키지(MCP)에 실장했을 때에 있어서도, 이들 반도체 메모리 칩 CHA, CHB의 데이터 패드와 MCP의 볼 그리드 어레이의 데이터 단자의 접속 시의 배선이 착종하는 것을 방지할 수 있어, 단어 구성에 관계없이, 용이하게 동일 구성의 반도체 메모리 칩 CHA, CHB를 이용하여 배의 기억 용량을 갖는(배의 단어 구성을 갖는) 반도체 회로 장치를 용이하게 실현할 수 있다.
즉, DQ 마스크 패드를 4분할 영역의 데이터 패드 그룹 각각에 대응하여 배치하고, 대응하는 분할 영역의 데이터 입출력에 마스크를 거는 것에 의해, 이 반도체 메모리 칩 CHA, CHB의 단어 구성이 ×8 비트 구성의 경우에 있어서, 멀티칩 패키지에 실장해도, 볼 그리드 영역에 대한 배선을 착종시키는 일없이, 용이하게 ×8 비트 구성의 2개의 반도체 메모리 칩을 이용하여 ×16 비트 구성의 멀티칩 패키지 실장된 반도체 회로 장치를 실현할 수 있다.
또한, ×32 비트 구성의 반도체 메모리 칩 CHA, CHB를 이용하여, × 64 비트 구성의 멀티칩 패키지 실장의 반도체 회로 장치를 실현할 수 있다.
(멀티칩 패키지 실장의 변경예)
도 25는 본 발명의 실시예 3에 따른 멀티칩 패키지 실장 시의 반도체 메모리 칩의 배치를 개략적으로 나타내는 도면이다. 이 도 25에 나타내는 배치에 있어서는, 반도체 메모리 CHA, CHB가 서로 회전 각도 0으로 적층된다. 따라서, 이들 반도체 메모리 칩 CHA, CHB의 데이터 패드 DQ0-DQ3, DQ4-DQ7, DQ8-DQ11 및 DQ12-DQ15와 DQ 마스크 패드 DQM0, DQM1, DQM2, DQM3은 평면도적으로 보아 회전 각도 0도로 중첩되어 배치된다.
반도체 메모리 칩 CHA, CHB의 데이터 패드 DQ0-DQ3은 볼 그리드 영역 BGDQ0의 데이터 단자 DQ24-DQ31에 접속되고, DQ 마스크 패드 DQM0이 공통으로, DQ 마스크 단자 BDQM0에 접속된다. 반도체 메모리 칩 CHA, CHB의 데이터 패드 DQ4-DQ7이 볼 그리드 영역 BGDQ1의 데이터 단자 MCPDQ16-MCPDQ23에 접속되고, DQ 마스크 패드DQM1이 DQ 마스크 단자 BDQM1에 접속된다.
반도체 메모리 칩 CHA, CHB의 데이터 패드 DQ8-DQ11이 볼 그리드 영역 BGDQ2의 데이터 단자 MCPDQ8-MCPDQ15에 접속되고, 또한 DQ 마스크 패드 DQM2가 DQ 마스크 단자 BDQM2에 접속된다.
또한, 반도체 메모리 칩 CHA, CHB의 데이터 패드 DQ12-DQ15가 볼 그리드 영역 BGDQ3의 데이터 단자 MCPDQ0-MCPDQ7에 접속되고, 또한 DQ 마스크 패드 DQM3이 DQ 마스크 단자 BDQM3에 접속된다.
따라서, 이 도 25에 도시하는 바와 같이, 멀티칩 패키지 실장 시에 있어서, 회전 각도 0으로 반도체 메모리 칩 CHA, CHB를 적층하는 경우에도, DQ 마스크 패드를 4분할 영역 각각에 대응하여 배치함으로써, 볼 그리드 영역 BGDQ0-BGDQ3에 따라 그 대응하는 데이터 입력 패드에 대한 마스크를 걸 수 있다.
또한, 배선 레이아웃의 착종을 가져오는 일없이, 용이하게, 동일 구성의 반도체 메모리 칩을 적층하여, 단어 구성 및 기억 용량이 2배로 되는 멀티칩 패키지 실장의 반도체 회로 장치를 실현할 수 있다.
또한, 이 도 24 및 도 25에 나타내는 멀티칩 패키지 실장의 반도체 회로 장치에 있어서, 데이터 마스크는 외부로부터는 바이트(8 비트) 단위로 걸리게 된다.
이 동일 구성의 반도체 메모리 칩 CHA, CHB를 적층하는 경우, 하측의 반도체 메모리 칩의 패드에 범프볼을 접속하고, 이 범프볼을 이용하여 인터포저를 거쳐서 멀티칩 패키지의 볼 그리드에 접속되어도 관계없다. 이 경우, 반도체 메모리 칩 CHA, CHB 중 한 쪽이 상향에 배치되고, 한 쪽이 하향에 배치된다.
또한 이 대신, 상측 지지 부재에 의해 2개의 적층되는 반도체 메모리 칩의 패드간에 갭을 형성하고, 이 갭을 이용하여 본딩 와이어가 형성되어도 관계없다.
또한, 다른 와이어링법 및 배선 방법에 의해 0도 실장이 실현되어도 관계없다.
이상과 같이, 본 발명의 실시예 3에 따르면, 데이터 패드를 칩 4분할 영역에 대응하여 외주 영역에 배치하고 있어, 싱글칩 패키지 및 멀티칩 패키지(볼 그리드 패키지)에 실장할 수 있는 반도체 메모리 칩을 실현할 수 있다.
또한, 4분할 영역 각각에 대응하여, DQ 마스크 신호를 할당함으로써 각 분할 영역 단위로 데이터의 입출력에 마스크를 걸 수 있어, 멀티칩 패키지 실장 시에 있어서도 패드와 단자 사이의 배선 레이아웃이 용이해진다.
(실시예 4)
도 26(a)는 도 22에 나타내는 DQ 패드 그룹(95a-95d) 중의 1개의 DQ 패드 그룹의 데이터 패드(DQ 패드)의 배치를 개략적으로 나타내는 도면이다. 이들 DQ 패드 그룹(95a-95d)은 동일 구성을 갖고 있고, 도 26(a)에 있어서는 하나의 DQ 패드 그룹(95)을 대표적으로 나타낸다.
도 26(a)에 있어서, DQ 패드 그룹(95)은 8개의 데이터 패드(DQ 패드) DQP0-DQP7을 포함한다. 도 26(b)에 도시하는 바와 같이, ×32 비트 구성 시에 있어서는, 이 데이터 패드 그룹(95) 내의 데이터 패드 DQP0-DQP7이 전부 이용된다.
한편, ×16 비트 구성 시에 있어서, 데이터 패드 그룹(95)에 있어서 4개의데이터 패드가 이용된다. 도 26(c)에 있어서 사선으로 나타내는 사용되는 데이터 패드의 사이에 사용되지 않는 데이터 패드(비워서 나타냄)가 배치되도록, 사용 데이터 패드가 선택된다. 따라서, ×16 비트 구성 시에 있어서는, 하나 거른 데이터 패드가 사용된다. 구체적으로, 도 26(c)에 있어서, 데이터 패드 DQP0, DQP2, DQP4, DQP6이 사용되고, 데이터 패드 DQP1, DQP3, DQP5 및 DQP7은 사용되지 않는 상태로 유지된다. 이 사용 패드의 사이에 사용되지 않는 빈 패드를 배치함으로써 사용 패드간의 간격을 길게 할 수 있고, 데이터 출력 시에 있어서 출력 신호선 사이의 용량 결합을 저감할 수 있어 출력 노이즈를 저감할 수 있다.
×8 비트 구성 시에 있어서는, 도 26(d)에 도시하는 바와 같이, 이 DQ 패드 그룹(95)에 있어서, 2개의 데이터 패드를 이용한다. 도 26(d)에 있어서는, 데이터 패드 DQP0 및 DQP4가 이용되고, 나머지의 데이터 패드 DQP1-DQP3 및 DQP5-DQP7은 사용되지 않는 상태로 유지된다.
따라서, 도 26(c) 및 (d)에 도시하는 바와 같이, 단어 구성이 최대 단어 구성보다도 저감되어 패드에 빈 패드가 존재하는 경우, 사용되는 데이터 패드의 사이에 사용되지 않는 데이터 패드가 존재하고, 또한 사용 데이터 패드간의 간격이 모든 사용 데이터 패드에 대하여 같게 되도록 사용 패드를 선택함으로써, 신호선 사이의 용량 결합을 저감할 수 있고, 따라서 노이즈(특히 출력 노이즈)를 저감할 수 있다.
도 27은 본 발명의 실시예 4에 따른 데이터 패드 그룹의 핀 배치를 개략적으로 나타내는 도면이다. 이 반도체 메모리는 단어 구성으로서, ×32 비트 구성,×16 비트 구성 및 ×8 비트 구성 중 어느 하나로 설정된다.
도 27에 있어서는, 각 분할 영역에서의 각 단어 구성에서의 데이터 패드의 데이터 비트의 할당을 개략적으로 나타낸다.
데이터 패드 그룹(95a-95d) 각각에 있어, 8 비트의 데이터 패드가 사용되어 합계 32 비트의 데이터의 입출력 회로가 실현된다. 이 ×32 비트 구성 시에 있어서, 데이터 패드 그룹(95a)에서 데이터 비트 DQ<7:0>이 할당되고, 데이터 패드 그룹(95b)에서 데이터 비트 DQ<15:8>이 할당되며, 데이터 패드 그룹(95c)에서 데이터 비트 DQ<23:16>이 할당되고, 데이터 패드 그룹(95d)에서 데이터 비트 DQ<31:24>가 할당된다.
×16 비트 구성 시에 있어서는, 데이터 패드 그룹(95a-95d) 각각에 있어서 4 비트의 데이터 패드가 사용되고, 이 ×16 비트 구성 시에 있어서, 데이터 패드 그룹(95a)에서 데이터 비트 DQ<3:0>이 할당되며, 데이터 패드 그룹(95b)에서 데이터 비트 DQ<7:4>가 할당되고, 데이터 패드 그룹(95c)에서 데이터 비트 DQ<11:8>이 할당되고, 데이터 패드 그룹(95d)에서 데이터 비트 DQ<15:12>가 할당된다.
×8 비트 구성 시에 있어서는, 데이터 패드 그룹(95a-95d) 각각에 있어, 2 비트의 데이터 패드가 사용된다. 데이터 패드 그룹(95a)에서 데이터 비트 DQ<1:0>이 할당되고, 데이터 패드 그룹(95b)에서 데이터 비트 DQ<3:2>가 할당되며, 데이터 패드 그룹(95c)에서 데이터 비트 DQ<5:4>가 할당되고, 데이터 패드 그룹(95d)에서 데이터 비트<7:6>이 할당된다.
각 단어 구성에 있어서, 사용되는 데이터 패드가 동일해도 단어 구성이 다르면 할당되는 데이터 비트가 다르다. 도 27에 있어서는, 데이터 패드에 대하여 각 단어 구성에 있어서 할당되는 데이터 비트를 나타내고, 따라서, 도 27에 있어서는 사용되는 데이터 패드의 위치도 함께 나타내고 있다.
따라서, ×16 비트 구성 및 ×8 비트 구성 시에 있어서, 데이터 패드 그룹(95a-95d) 각각에 있어, 사용되는 데이터 패드의 사이에 사용되지 않는 데이터 패드가 배치되어 있어, 그 사용되는 데이터 패드의 간격을 길게 할 수 있으므로, 노이즈를 저감할 수 있다.
도 28은 본 발명의 실시예 4의 패드의 배치를 보다 구체적으로 나타내는 도면이다. 도 28에 있어서, 반도체 메모리 칩(1)에 있어서, 4분할 영역에 대응하여 데이터 패드 그룹(95a-95d)이 배치된다. 이 반도체 메모리 칩(1) 중 한 쪽 변의 양단부에 전원 전압 VDD를 받는 전원 패드 PV1과 접지 전압 VSS를 받는 접지 패드 PS2가 대향하여 배치된다. 이 한 쪽 변에서 중앙 영역에 또한, 전원 패드 PV2 및 접지 패드 PS1이 배치된다.
데이터 패드 그룹(95a)과 전원 패드 PV2의 사이에 제어 신호를 받는 제어 신호 패드 그룹(99)과, 본딩 옵션에 의해 특정한 동작 모드를 지정하는 모드 선택 패드(100a)가 배치된다. 여기서, 본딩 옵션에 있어서는, 특정한 패드 전위를 본딩 와이어의 유무에 의해 본딩 시에 있어서 고정함으로써, 예컨대, 리프레시 주기 및 단어 구성 등의 동작 모드가 설정된다.
접지 패드 PS1과 데이터 패드 그룹(95b) 사이에 어드레스 비트를 받는 어드레스 패드 그룹(101a)과, 클럭 신호 CLK와 클럭 인에이블 신호 CKE를 받는 패드가배치된다. 이 반도체 메모리 칩(1)은 클럭 신호 CLK에 동기하여 동작하는 동기형 반도체 기억 장치를 내부 회로로서 포함한다. 클럭 인에이블 신호 CKE가 활성 상태일 때에, 클럭 신호 CLK에 따라 내부 클럭 신호가 생성되어 내부 동작이 클럭 신호에 따라 실행된다. 클럭 인에이블 신호 CKE의 비활성화 시에 있어서는, 내부 클럭 신호의 생성은 행해지지 않고, 또한, 외부 신호의 취입도 행해지지 않아 새로운 내부 동작은 실행되지 않는다.
이 반도체 메모리 칩(1)의 다른 변에서도, 그 양단에 전원 패드 PV3 및 접지 패드 PS4가 대향하여 배치되고, 또한 중앙 영역에 전원 패드 PV4 및 접지 패드 PS3이 배치된다. 전원 패드 PV4에 인접하여 모드 선택 패드(100b)가 배치된다. 이 모드 선택 패드 그룹(100b)과 데이터 패드 그룹(95c) 사이에 어드레스 신호 비트를 받는 어드레스 패드 그룹(101c)이 배치된다. 또한, 접지 패드 PS3과 데이터 패드 그룹(95d) 사이에 어드레스 신호 비트를 받는 어드레스 패드 그룹(101b)이 배치된다.
데이터 패드 그룹(95a-95d) 각각에 있어서는, 같은 형태로, 데이터 패드의 사이에 출력 전용의 전원 전압 VddQ를 받는 출력 전원 패드와 출력 전용의 접지 전압 VssQ를 받는 출력 접지 패드가 배치된다. 도 28에 있어서는, 도면을 간략화하기 위해서, 데이터 패드 그룹(95a)에 대한 이들 출력 전원 패드와 출력 접지 패드에 대하여 참조 번호를 부여한다.
×32 비트 구성 시에 있어서, 데이터 비트 DQ7, DQ6을 받는 데이터 패드 DQP의 사이에 출력 접지 전압 VssQ를 받는 출력 접지 패드 PSQ1이 배치되고, ×32 비트 구성 시에 있어서, 데이터 비트 DQ5, DQ4를 받는 데이터 패드 DQP의 사이에 출력 전원 전압 VddQ를 받는 출력 전원 패드 PVQ1이 배치된다. ×32 비트 구성 시에 있어서, 데이터 비트 DQ3, DQ2를 받는 데이터 패드 DQP의 사이에 출력 접지 패드 PSQ2가 배치되고, 또한 ×32 비트 구성 시에 있어서 데이터 비트 DQ1, DQ0을 받는 데이터 패드 DQP의 사이에 출력 전원 패드 PVQ2가 배치된다. 이 ×32 비트 구성 시에 데이터 비트 DQ0을 받는 데이터 패드 DQP에 인접하여 DQ 마스크 패드 DQMP가 배치된다.
이들 출력 전원 패드 PVQ2와 출력 접지 패드 PSQ1, PSQ2에 인가되는 출력 전원 전압 VddQ 및 출력 접지 전압 VssQ는 이들 데이터 패드 DQP에 대응하여 배치되는 출력 버퍼 회로로 동작 전원 전압으로서 인가된다. 출력 버퍼 회로는 큰 부하를 고속으로 구동하기 위해 그 구동력이 충분히 크게 되어 있어, 데이터 출력 시에 있어서 전원 노이즈가 발생한 경우, 다른 내부 회로에 대한 오 동작이 발생할 가능성이 있다. 이 데이터 출력 시의 전원 노이즈에 의한 오 동작을 방지하기 위해서, 이들 출력 버퍼에 전용에 출력 전원 전압 VddQ 및 출력 접지 전압 VssQ를 부여한다.
×16 비트 구성 시에 있어서는, 출력 전원 패드 PVQ2 및 출력 접지 패드 PSQ2는 이용되지 않는다. 한편, ×8 비트 구성 시에 있어서는, 출력 전원 패드 PVQ1 및 출력 접지 패드 PSQ1은 이용되지 않는다. 이 사용되는 출력 버퍼 회로에 대해서는, 대응하여 배치되는 접지 패드 및 출력 전원 패드를 이용하여 동작하는 출력 버퍼 회로에 안정에 동작 전원 전압을 공급한다.
또, 이 도 28에 나타내는 데이터 패드의 배치에 있어서, 사용되는 데이터 패드가 인접하여 배치되어 있다. 그러나, 먼저, 도 27을 참조하여 설명한 바와 같이, 이들 ×16 비트 구성 시 및 ×8 비트 구성 시, 사용되는 데이터 패드 각각의 사이에 사용되지 않는 패드가 배치되도록 데이터 패드가 이용되어도 무방하다.
또한, 단어 구성에 따라, 데이터 패드를 솎아내는 경우, 출력 전원 패드 및 출력 접지 패드는 솎아내지 않고, 사용되는 출력 버퍼 회로의 전원 강화를 위해 이용되어도 무방하다. 보다 안정된 데이터 출력 동작을 보증할 수 있다. 이 경우, 각 대응하는 출력 버퍼 그룹에 대하여 배치되는 출력 전원선 및 출력 접지선이 개개의 출력 회로에 있어서 전원 패드에 대응하여 분할되어 있는 경우에는, 단어 구성 정보에 따라 이들 분할 전원선을 접속함으로써, 출력 전원의 강화를 실현할 수 있다. 또한, 출력 전원선 및 출력 접지선은 각 데이터 패드 영역에 대응하여 배치되는 출력 회로에 대하여 공통으로 배치되어 있어도 무방하다. 이 구성의 경우, 단어 구성에 따라 공통의 출력 전원선/접지선에 결합되는 전원 단자/접지 단자의 수가 다르다(전원 패드를 솎아서 이용하는 경우).
이상과 같이, 본 발명의 실시예 4에 따르면, 단어 구성에 따라 각 데이터 패드 영역에서 사용되는 데이터 패드간에 사용되지 않는 데이터 패드가 배치되도록 데이터 패드를 솎아서 사용하고 있기 때문에, 사용 데이터 패드간의 거리가 길어져 출력 노이즈를 저감할 수 있다.
(실시예 5)
도 29는 본 발명의 실시예 5에 따른 멀티비트 테스트의 구성을 개략적으로 나타내는 도면이다. 도 29에 있어서는, ×32 비트 구성 시의 멀티비트 테스트의 축퇴 결과를 출력하는 부분의 구성을 개략적으로 나타낸다. 멀티비트 테스트에 있어서는, 복수 비트의 메모리 셀에 대하여 동시에 테스트가 행해진다. 즉, 복수 비트의 메모리 셀에 동일한 논리 레벨의 데이터를 동시에 기록하고, 이들 복수 비트의 메모리 셀로부터 판독된 데이터의 논리 레벨이 동일한지를 내부에서 판정하고, 판정 결과를 외부로 출력한다. 복수 비트의 메모리 셀에 대하여 동시에 테스트를 실행할 수 있어 시험 시간을 단축할 수 있다.
도 29에 있어서, 상위 글로벌 데이터선 GIOU0-GIOU7에 대응하여 프리앰프 회로(110a)가 마련되고, 하위 글로벌 데이터선 GIOL0-GIOL7에 대하여 프리앰프 회로(110b)가 마련된다. 상위 글로벌 데이터선 GIOU8-GIOU15에 대하여 프리앰프 회로(110c)가 마련되고, 하위 글로벌 데이터선 GIOL8-GIOL15에 대하여 프리앰프 회로(110d)가 마련된다. 이들 프리앰프 회로(110a-110d)의 각각은 8 비트의 프리앰프를 포함한다.
×32 비트 구성 시에 있어서는, 데이터 판독 시 프리앰프 회로(110a-110d)가 동시에 활성화된다. 프리앰프 회로(110a)는 ×32 비트 구성 시 데이터 DQ<7:0>에 대응하는 내부 데이터를 생성하고, 프리앰프 회로(110b)는 ×32 비트 구성 시 데이터 DQ<23:16>에 대한 내부 판독 데이터를 생성한다. 프리앰프 회로(110c)는, ×32 비트 구성 시, 데이터 DQ<15:8>에 대응하는 내부 판독 데이터를 생성한다. 프리앰프 회로(110d)는, ×32 비트 구성 시, 데이터 비트 DQ<31:24>에 대한 내부 판독 데이터를 생성한다.
멀티비트 테스트를 실행하기 위해서, 이들 프리앰프 회로(110a-110d) 각각에 대응하여 압축 회로(112a-112d)가 마련된다. 이들 압축 회로(112a-112d)의 각각은 인가된 8 비트 데이터의 논리 레벨의 일치/불일치를 검출하고, 그 검출 결과를 나타내는 신호를 출력한다. 이들 압축 회로(112a-112d)는 예컨대, 일치 검출 회로, 또는 AND 회로로 구성된다.
압축 회로(112a)의 출력 신호는 내부 데이터 버스선 DB6을 거쳐서 외부 데이터 패드 DQP6에 전달된다. 압축 회로(112b)의 출력 신호는 내부 데이터 버스선 DB2를 거쳐서 출력 데이터 패드 DQP2에 전달된다. 압축 회로(112c)의 출력 신호는 내부 데이터 버스선 DB9를 거쳐서 데이터 패드 DQP9에 전달되고, 압축 회로(112d)의 출력 신호는 내부 데이터 버스선 DB13을 거쳐서 데이터 패드 DQP13에 전달된다.
×32 비트 구성 시에 있어서는, 데이터 패드 DQP6에는 데이터 비트 DQ<6>이 출력되고, 데이터 패드 DQP2에 대해서는 데이터 비트 DQ<2>가 출력되며, 데이터 패드 DQP9에는 데이터 비트 DQ<9>이 출력되고, 데이터 패드 DQP13에는 데이터 비트 DQ<13>이 출력된다.
이 ×32 비트 구성 시의 멀티비트 테스트 시에 있어서는, 각각의 데이터 패드에 대하여 대응하는 8 비트의 데이터를 1 비트 데이터로 압축(축퇴)한 데이터가 출력된다.
따라서, ×32 비트 구성 시에 있어서, 축퇴 결과는 데이터 패드 DQP6, DQP2,DQP9 및 DQP13이 접속하는 데이터핀 단자 DQ<6>, DQ<2>, DQ<9>, DQ<13>에 출력된다.
도 30은 ×16 비트 구성 시의 축퇴 데이터의 출력부의 구성을 개략적으로 나타내는 도면이다. 도 30에 있어서, 프리앰프 회로(110a-110c) 각각에 대응하여, 열 어드레스 비트 CA<8>에 따라 대응하는 프리앰프의 8 비트의 출력 신호 중에서 4 비트의 출력 신호를 선택하는 멀티플렉서(113a-113d)와, 멀티플렉서(113a-113d) 각각의 4 비트의 출력 신호를 1 비트 데이터로 축퇴하는 압축 회로(114a-114d)가 마련된다. 압축 회로(114a)의 출력 신호는 내부 데이터 버스선 DB6을 거쳐서 데이터 패드 DQP6에 전달된다. 압축 회로(114b)의 출력 신호는 내부 데이터 버스선 DB17을 거쳐서 데이터 패드 DQP17에 전달된다. 압축 회로(114c)의 출력 신호는 내부 데이터 버스선 DB9를 거쳐서 데이터 버스선 DQP9 상에 전달된다. 압축 회로(114a)의 출력 신호는 내부 데이터 버스선 DB27을 거쳐서 데이터 패드 DQP27에 전달된다.
데이터 패드 DQP6은, ×16 비트 구성 시에는 데이터 비트 DQ<2>를 출력하고, 데이터 패드 DQP17은, ×16 비트 구성 시 데이터 비트 DQ<9>를 출력하며, 데이터 패드 DQP9는, ×16 비트 구성 시, 데이터 비트 DQ<6>를 출력한다. 데이터 패드 DQP27은, ×16 비트 구성 시, 데이터 비트 DQ<13>를 출력한다.
또, 이 도 30에 나타내는 구성 대신에, 압축 회로(114a)는 내부 데이터 버스선 DB4 상에 출력 신호를 전달하고, 압축 회로(114b)가 그 출력 신호를 내부 데이터 버스선 DB18에 전달하며, 압축 회로(114c)는 내부 데이터 버스선 DB12에 전달하고, 압축 회로(114d)가 내부 데이터 버스선 DB26에 그 출력 신호를 전달해도 무방하다. 이들 내부 데이터 버스선 DB4, DB18, DB12 및 DB26은 각각 데이터 패드 DQP4, DQP18, DQP12 및 DQP26에 각각 결합된다. 이 경우에도, ×16 비트 구성 시의 출력 데이터 비트는 같다.
도 31은 ×8 비트 구성 시의 멀티비트 테스트 결과 출력부의 구성을 개략적으로 나타내는 도면이다. 도 31에 있어서, 프리앰프 회로(110a-110d) 각각에 대응하여, 컬럼 어드레스 비트 CA<9:8>에 따라 각각, 2 비트의 신호를 선택하는 멀티플렉서(MUX)(115a-115d)와, 멀티플렉서(115a-115d) 각각부터의 2 비트 데이터를 축퇴하는 압축 회로(116a-116d)가 마련된다.
압축 회로(116a)의 출력 신호는 내부 데이터 버스선 DB1을 거쳐서 데이터 패드 DQP1에 전달되고, 압축 회로(116b)의 출력 신호는 내부 데이터 버스선 DB22를 거쳐서 데이터 패드 DQP22에 전달된다. 압축 회로(115c)의 출력 신호는 내부 데이터 버스선 DB14를 거쳐서 데이터 패드 DQP14에 전달되고, 압축 회로(116d)의 출력 신호는 내부 데이터 버스선 DB25를 거쳐서 데이터 패드 DQP25에 전달된다. ×8 비트 구성 시에 있어서, 데이터 패드 DQP1에 데이터 비트 DQ<0>이 출력되고, 데이터 패드 DQP22에 데이터 비트 DQ<4>가 출력되며, 데이터 패드 DQP14에 데이터 비트 DQ<2>가 출력되고, 데이터 패드 DQP25에 데이터 비트 DQ<6>이 출력된다.
또, 이 도 31에 나타내는 구성에 있어서, 압축 회로(116a)의 출력 신호는 내부 데이터 버스선 DB6에 전달되고, 압축 회로(116b)의 출력 신호는 내부 데이터 버스선 DB20에 전달되며, 압축 회로(116c)의 출력 신호는 내부 데이터 버스선 DB14에 전달되고, 압축 회로(116d)의 출력 신호는 내부 데이터 버스선 DB28에 전송되어도관계없다. 이들 내부 데이터 버스선 DB6, DB20, DB14 및 DB28을 이용하는 경우, 대응하는 데이터 패드에는 데이터 비트 DQ<1>, DQ<5>, DQ<3> 및 DQ<7>이 출력된다.
도 29 내지 도 31에 도시하는 바와 같이, ×32 비트 구성, ×16 비트 구성 및 ×8 비트 구성 시에 있어서, 축퇴 결과를 출력하는 패드(내부 데이터선)가 다르다. 따라서, 압축 회로(112a-112d, 114a-114d, 116a-116d)가 각각 구동하는 내부 데이터 버스선은 다르게 되어 있어, 데이터 버스선의 부하를 분산시킬 수 있고, 각 내부 데이터 버스선의 부하를 균일하게 할 수 있다. 내부 데이터선의 부하를 균일하게 함으로써, 각 내부 데이터선의 데이터 전송 시의 전송 특성을 동일하게 할 수 있어, 통상 동작 모드 시에 있어서 고속으로 내부 데이터를 전송할 수 있어 고속 액세스를 실현할 수 있다.
도 32는 본 발명의 실시예 5에서의 데이터 패드와 각 단어 구성에서의 출력 데이터 비트의 대응 관계를 나타내는 도면이다. 도 32에 있어서는, 각 데이터 패드 영역에서의 데이터 패드와 각 단어 구성에서의 데이터 비트의 관계를 나타낸다.
×32 비트 구성 시에 있어서는, 데이터 패드가 전부 이용되어 32 비트의 데이터 DQ<31:0>이 출력된다. ×16 비트 구성 시에 있어서는, 이 데이터 패드 그룹(95a-95d) 각각에 있어, 하나 거른 데이터 패드가 이용되고, 데이터 비트 DQ<15:0>이 출력된다. ×8 비트 구성 시에 있어서는, 이 데이터 패드 그룹 영역(95a-95d)에서 2개의 데이터 패드가 각각 이용되고, 데이터 비트 DQ<7:0>이 출력된다.
사용되는 데이터 패드가 동일해도, 단어 구성에 따라 할당되는 데이터 비트가 다르다. 단어 구성에 따라 내부 데이터 버스와 기록/판독 회로(프리앰프/기록 드라이버)의 접속 및 내부 데이터 버스와 데이터 패드의 접속이 결정된다.
×32 비트 구성 시에 있어서는, ×32-MBT의 부호로 나타내는 바와 같이, 데이터 패드 그룹 영역(95a, 95b)에서 각각 데이터 비트 DQ<2>, DQ<6>, DQ<9> 및 DQ<13>의 데이터를 입출력하는 패드로 축퇴 결과가 출력된다.
×16 비트 구성(×16-MBT)에 있어서, 데이터 패드 DQP4, DQP12, DQP18 및 DQP26에 축퇴 결과가 출력된다. 따라서, ×16 비트 구성 시에 있어서는, 축퇴 결과 데이터가 ×16 비트 구성 시의 데이터 비트 DQ<2>, DQ<6>, DQ<9> 및 DQ<13>에 대응하는 데이터 패드로 출력된다.
×8 비트 구성 시에 있어서는, 데이터 패드 DQP2, DQP14, DQP20 및 DQP28에 각각 축퇴 결과가 출력된다. 이들 데이터 패드에는, ×8 비트 구성 시에 있어서, 데이터 비트 DQ<1>, DQ<3>, DQ<5> 및 DQ<7>이 출력된다.
이 도 32에 나타내는 데이터 패드와 축퇴 결과 출력 패드의 대응 관계는 도 30 및 도 31에 있어서 괄호 내에서 나타내는 내부 데이터 버스 및 데이터 패드의 대응 관계에 상당한다. 이 도 30 및 도 31에 나타내는 내부 데이터 버스와 데이터 패드의 대응 관계를 실현하기 위한 패드와 내부 데이터 버스 접속에 대해서는 후에 상세히 설명한다. 어느 쪽의 구성에 있어서도, 서로 다른 내부 데이터 버스선(다른 데이터 패드)에 축퇴 결과가 출력되어 있어, 각 내부 데이터 버스선의 부하는 균일하게 된다.
이상과 같이, 본 발명의 실시예 5에 따르면, 축퇴 결과를 각 단어 구성에 따라 다른 내부 데이터 버스선(다른 데이터 패드)에 출력하도록 구성되어 있어 각 내부 데이터 버스선의 부하가 균일하게 되므로, 내부 데이터 버스선의 데이터 전송 속도를 동일하게 할 수 있어 고속 액세스가 실현된다.
(실시예 6)
도 33은 본 발명의 실시예 6에 따른 반도체 메모리 칩의 구성을 개략적으로 나타내는 도면이다. 도 33에 있어서, 반도체 메모리 칩(1)은 뱅크 A-D를 각각 구성하는 뱅크 메모리 어레이(50a-50d)를 포함한다. 이 뱅크 메모리 어레이(50a-50d)의 각각은 컬럼 어드레스 비트 CA<8>에 의해, 4개의 열 블록으로 분할된다. 도 33에 있어서는, 뱅크 메모리 어레이(50a)에서의 열 어드레스 신호 CA8, ZCA8에 의한 열 블록을 나타낸다. 이들 뱅크 메모리 어레이(50a-50d) 각각에 대응하여, 프리앰프(PA) 그룹이 2열로 배치된다. 도 33에 있어서, 뱅크 메모리 어레이(50a)에 대하여 배치되는 프리앰프 회로(110a-110d)와, 뱅크 메모리 어레이(50b)에 대하여 배치되는 프리앰프 회로(110a-110d)를 나타낸다. 이들 프리앰프 회로(110a-110d)는 도 29 내지 도 31에 나타내는 프리앰프 회로(110a-110d)와 마찬가지다.
뱅크 메모리 어레이(50a)에 대해서는 프리앰프 회로(110a, 110c)가 정렬하여 배치되고, 또한, 프리앰프 회로(110b, 110d)가 정렬하여 배치된다. 뱅크 메모리 어레이(50b)는 그 내부 구성은 후에 상세히 설명하지만, 뱅크 메모리 어레이(50a)와 내부 데이터 비트의 맵핑이 다르기 때문에, 뱅크 메모리 어레이(50b)에 대한 프리앰프 회로(110a, 110b)는 뱅크 메모리 어레이(50a)에 대한 프리앰프 회로(110a,110b)와 점 대칭 위치에 배치되고, 뱅크 메모리 어레이(50b)에 대한 프리앰프 회로(110c, 110d)가 뱅크 메모리 어레이(50a)에 대한 프리앰프 회로(110c, 110d)와 점 대칭의 위치에 배치된다.
이들 뱅크 메모리 어레이(50a, 50c)와 뱅크 메모리 어레이(50b, 50d) 사이의 영역에 16 비트 데이터 버스 DBB0, DBB1이 배치된다. 이들 16 비트 데이터 버스 DBB0, DBB1은 뱅크 메모리 어레이(50a, 50b)의 행 방향에 대해서의 중앙 영역 CETA에서 교차 영역을 갖고, 또한, 뱅크 메모리 어레이(50c, 50d)의 중앙 영역 CETB에서 교차 영역을 갖고 그 위치를 교환하고 있다.
16 비트 데이터 버스 DBB0은 8 비트 데이터 버스 DB<15:8>, DB<31:24>를 포함하고, 16 비트 데이터 버스 DBB1은 8 비트 데이터 버스 DB<23:16>, DB<7:0>을 포함한다. 이 중앙 영역 CETA, CETB에서 이들 데이터 버스 DBB0, DBB1이 교차 영역을 갖고 있고, 이에 따라 4 뱅크 구성에 있어서, 각 뱅크에 대하여 32 비트 데이터 버스를 결합할 수 있어, 데이터 비트의 출력 위치를 4분할 영역으로 분할시킬 수 있다.
뱅크 메모리 어레이(50a)에 인접하여 8 비트 데이터 버스 DB<7:0>이 Y 방향으로 연장되어 배치되고, 또한 뱅크 메모리 어레이(50b)에 인접하여 Y 방향으로 연장되어 8 비트 데이터 버스 DB<15:8>이 배치된다.
또한 뱅크 메모리 어레이(50c)에 인접하여 8 비트 데이터 버스 DB<23:16>이 Y 방향으로 연장되어 배치되고, 또한 뱅크 메모리 어레이(50d)에 인접하여 Y 방향으로 연장되어 8 비트 데이터 버스 DB<31:24>가 배치된다. 8 비트 데이터 버스DB<7:0>, DB<15:8>, DB<23:16> 및 DB<31:24>는 각각 그 배선 길이가 같으며, 부하는 같다. 따라서, 데이터 버스선의 부하를 같다고 할 수 있으므로 동일 전송 속도로 데이터 비트를 전송할 수 있다.
특히, 이들 내부 데이터 버스 DBB0, DBB1을 뱅크 메모리 어레이의 4분할 영역의 분할선에 대해서 대칭적으로 배치함으로써, 8 비트 데이터 버스 DB<7:0>, DB<15:8>, DB<23:16> 및 DB<31:24>의 배선 길이를 동일하게 할 수 있어 배선 부하를 용이하게 동일하게 할 수 있다. 이에 따라, 선택 뱅크의 위치에 관계없이, 동일 타이밍에서 4분할 영역에 분산되어 배치되는 데이터 패드로 데이터를 전송할 수 있다.
또한, 이 중앙 영역 CETA, CETB에서 16 비트 데이터 버스 DBB0, DBB1을 교차시키는 것에 의해, 4분할 영역에 분산되어 배치되는 데이터 패드로 하나의 뱅크로부터 단어 구성에 관계없이 데이터 비트를 전송할 수 있다. 또한, 16 비트 데이터 버스 DBB0, DBB1을 그 교차 구조에 의해 프리앰프 회로 사이의 영역에 배치할 수 있다.
또한, 이들 16 비트 데이터 버스 DBB0, DBB1의 사이에 주변 회로 형성 영역 PH를 배치할 수 있어, 뱅크 메모리 어레이(50a, 50c) 및 어레이(50b, 50d)의 사이의 영역에 X방향을 따라 직선적으로 16 비트 데이터 버스 DBB0, DBB1을 연장시키는 구성에 비해 주변 회로의 레이아웃이 용이해진다.
도 34는 8 비트 내부 데이터 버스 DB<7:0>, DB<15:8>의 내부 데이터 버스선의 배치를 개략적으로 나타내는 도면이다. 도 34에 도시하는 바와 같이, 내부 데이터 버스 DB<7:0>, DB<15:8>의 내부 데이터 버스는 상보 데이터 버스선 DB<i>, /DB<i>를 포함한다. ×32 비트 구성 시에 있어서는, 내부 데이터 버스선 DB<7:0>, DB<15:8>의 각 내부 데이터 버스선이 내부 데이터 비트 DQ<7:0>, DQ<15:8>을 각각 전달하기 위해서 이용된다.
×16 비트 구성 시에 있어서는, 이 내부 데이터 버스 DB<7:0>의 하나 간격을 둔 내부 데이터 버스선, 즉 우수 내부 데이터 버스선 DB<2j>, /DB<2j>가 내부 데이터 버스를 전송하기 위해서 이용된다. 기수 내부 데이터 버스선 DB<2j+1>, /DB<2j+1>은 접지 전압 gnd로 설정된다.
×8 비트 구성 시에 있어서는, 또한, 데이터 버스 DB<6>, DB<1>, /DB<1>이 데이터 비트 DQ<1>, /DQ<1>과, 데이터 비트 DQ<0>, /DQ<0>을 전송하기 위해서 이용된다. 한편, 데이터 버스 DB<15:8>에 있어서는, 데이터 버스선 DB<9>, /DB<9>와 데이터 버스선 DB<14>, /DB<14>가 이용된다.
2 비트의 내부 데이터선을 조로 하여, 서로 내부 데이터 버스선이 다른 쪽의 내부 데이터 버스선을 사이에 두도록 배치된다. 즉, 예컨대, 내부 데이터 버스선 DB<6>, /DB<6>, DB<7>, /DB<7>이 서로 교대로 배치된다.
또한, 이들 내부 데이터 버스선은 교차부를 갖는 트위스트 구조로 배치된다. 도 34에 있어서는, 교차부 TWA 및 TWC에서 기수 내부 데이터 버스선이 교차부를 갖고, 교차부 TWB에서 우수 내부 데이터 버스선이 교차부를 갖는다. 이 트위스트 구조를 갖는 것에 의해 내부 데이터 버스선의 결합 용량을 저감하고, 또한 상보 내부 데이터 버스선을 교대로 배치함으로써 각 내부 데이터 버스선에 동상의 노이즈를생기게 하여 노이즈를 상쇄한다.
상술한 바와 같이, ×16 비트 구성 및 ×8 비트 구성 시에 있어서, 사용되지 않는 내부 데이터 버스선은 접지 전압 gnd에 유지되어, 사용되는 내부 데이터 버스선에 대하여 쉴드 배선으로서 기능하고, 전송 데이터에 대하여 노이즈가 발생하는 것을 억제할 수 있어 정확하게 내부 데이터로 할 수 있다. 특히, 내부 판독 데이터가 소진폭의 신호이더라도, 고속이고 노이즈의 영향을 받는 일없이 정확하게 내부 판독 데이터를 전송할 수 있다.
도 35는 ×32 비트 구성 시의, 하나의 뱅크 메모리 어레이의 절반 영역의 서브뱅크 메모리 어레이(50aa)와 내부 데이터 버스의 접속을 개략적으로 나타내는 도면이다. 도 35에 있어서, 서브뱅크 메모리 어레이(50aa)는 서브메모리 블록 MBUA, MBLA, MBUB, MBLB를 포함한다.
서브메모리 블록 MBUB, MBUA가 컬럼 어드레스 신호 CA9가 "0"일 때에 지정되고, 서브메모리 블록 MBLA, MBLB는 컬럼 어드레스 신호 CA9가 "1"일 때에 지정된다. 서브메모리 블록 MBUA, MBLA는 컬럼 어드레스 신호 CA8이 "1"일 때에 지정되고, 서브메모리 블록 MBUB, MBLB는 컬럼 어드레스 신호 CA8이 "0"일 때에 지정된다.
이들 서브메모리 블록 MBUA, MBLA, MBUB, MBLB 각각에 있어서는, 열 선택 신호에 따라 4 비트의 메모리 셀이 동시에 선택된다.
×32 비트 구성 시에 있어서는, 컬럼 어드레스 신호 CA8은 축퇴 상태로 설정되어, 컬럼 어드레스 비트 CA<8>에 대하여 컬럼 어드레스 신호 CA8, ZCA8이 모두"1"의 상태로 설정된다. 따라서, 서브뱅크 메모리 어레이(50aa)에서 전 서브메모리 블록이 선택되어, 서브메모리 블록 MBUA, MBLA의 8 비트의 메모리 셀이 내부 데이터 버스 DB<7:0>에 병렬로 결합되고, 서브메모리 블록 MBUB, MBLB의 8 비트의 메모리 셀이 내부 데이터 버스 DB<23:16>에 병렬로 접속된다.
도 36은 ×16 비트 구성 시의 서브메모리 블록의 선택 메모리 셀과 내부 데이터 버스의 접속을 개략적으로 나타내는 도면이다. 도 36에 있어서는, 뱅크 메모리 어레이(50aa)는 컬럼 어드레스 비트 CA8에 의해 2개의 열 블록으로 분할된다. 이들 2개의 열 블록에 대하여, 컬럼 어드레스 신호 CA8에 의해 하나의 열 블록을 선택하는 멀티플렉서(MUX)(120)가 마련된다. 멀티플렉서(MUX)(120)는, 컬럼 어드레스 신호 CA8이 "1"일 때에는 서브메모리 블록 MBUA, MBLA를 선택하고, 컬럼 어드레스 신호 CA8이 "0"일 때에는 서브메모리 블록 MBUB, MBLB를 선택한다.
멀티플렉서(120)에 의해 선택된 8 비트의 메모리 셀 데이터에 있어서는, 서브메모리 블록 MBU의 4 비트가 내부 데이터 버스 DB<7:0>의 우수 데이터선에 결합되고, 서브메모리 블록 MBL의 4 비트의 데이터가 내부 데이터 버스 DB<23:16>의 기수 내부 데이터선에 결합된다.
이들 내부 데이터 버스 DB<7:0>, DB<23:16>에 대해서는, ×16 비트 구성 지시 신호 MX16의 활성화 시 도통되고, 사용되지 않는 내부 데이터 버스선을 접지 전압 레벨로 구동하는 MOS 트랜지스터 TXUA 및 TXUB가 각각 마련된다. 따라서, MOS 트랜지스터 TXUA는 내부 데이터 버스 DB<7:0> 중의, ×16 비트 구성 시 사용되지 않는 기수 데이터선 DB1, DB3, DB5, DB7을 접지 전압 레벨로 구동한다. 내부 데이터 버스 DB<23:16>에 대해서도 마찬가지로, 이 MOS 트랜지스터 TXUB가 사용되지 않는 기수 내부 데이터선 DB23, DB21, DB19 및 DB17을 접지 전압 레벨로 유지한다.
따라서, 이 도 36에 나타내는 구성에 있어서는, 데이터 버스 DB<7:0>에 대하여 상측 서브메모리 서브블록 MBUA, MBUB에서의 4 비트 데이터가 전달되고, 내부 데이터 버스 DB<23:16>에 대해서는, 하측 서브메모리 블록 MBLA, MBLB에서의 4 비트 데이터가 전달된다. 이 내부 데이터 버스 DB<23:16>에 있어서, 우수 데이터선에 대하여 4 비트 데이터가 병렬로 전달되고, 사용되지 않는 내부 데이터선은 MOS 트랜지스터 TXUB에 의해 접지 전압 레벨로 고정된다.
도 37은 ×8 비트 구성 시의 서브메모리 블록의 선택 메모리 셀과 내부 데이터 버스의 결합을 개략적으로 나타내는 도면이다. 도 37에 있어서, 상측 서브메모리 블록 MBUA, MBUB와 하측 서브메모리 블록 MBLA, MBLB 중 한 쪽을 컬럼 어드레스 신호 CA9에 따라 선택하는 멀티플렉서(122)와, 멀티플렉서(MUX)(122)로부터의 8 비트 데이터로부터, 컬럼 어드레스 신호 CA8에 따라 4 비트 데이터를 생성하는 멀티플렉서(124)가 마련된다.
멀티플렉서(122)는 컬럼 어드레스 신호 CA9에 따라, 상측 서브메모리 블록 및 하측 서브메모리 블록 중 한 쪽의 8 비트 데이터를 선택하고, 멀티플렉서(124)가 2개의 열 블록 중 한 쪽의 열 블록을 컬럼 어드레스 신호 CA8에 따라 선택한다.
멀티플렉서(MUX)(124)가 선택한 4 비트의 데이터 중 2 비트 데이터가 내부 데이터 버스 DB<7:0>의 내부 데이터선 DB1, DB6에 전달되고, 나머지의 2 비트 데이터가 내부 데이터 버스선 DB<23:16>의 내부 데이터선 DB22, DB17에 전달된다. 이대신, 내부 데이터 버스 DB<7:0>에 있어서, 내부 데이터선 DB2, DB6에 2 비트 데이터가 병렬로 전송되어도 무방하고, 또한 내부 데이터 버스 DB<23:16>에 있어서 내부 데이터선 DB16 및 DB20에 2 비트 데이터가 전송되어도 관계없다.
이들 내부 데이터 버스 DB<7:0>, DB<23:16> 중 사용되지 않는 내부 데이터선에 대해서는 8 비트 구성 지시 신호 MX8에 따라 도통시키고, 도통 시 접지 전압을 전달하는 MOS 트랜지스터 TXUC, TXUD가 마련된다.
도 37에 나타내는 구성에 있어서는, 서브메모리 블록 MBUA, MBUB, MBLA, MBLB 중 하나의 서브메모리 블록이 멀티플렉서(122, 124)에 의해 선택되고, 이 선택 서브메모리 블록의 4 비트 데이터가 2 비트 데이터로 분할되어 각각 내부 데이터 버스 DB<7:0>의 대응하는 내부 데이터 버스선 및 내부 데이터 버스선 DB<23:16>의 대응하는 내부 데이터 버스선에 전달된다. 사용되지 않는 내부 데이터 버스선은 MOS 트랜지스터 TXUC, TXUB에 따라 접지 전압 레벨로 유지된다.
이 도 35 내지 도 37에 나타내는 컬럼 어드레스 신호의 할당에 의해 ×32 비트 구성, ×16 비트 구성 및 ×8 비트 구성을, 내부 데이터 버스와 서브메모리 블록(프리앰프/기록 드라이버)의 접속 경로를 멀티플렉서에 의해 단어 구성 변경에 따라 전환함으로써 실현할 수 있다. 이 경우, 단어 구성에 따라, 하나의 서브메모리 블록에 대해서 선택 메모리 셀과 내부 데이터 버스의 맵핑이 다르다. 그러나, 각 단어 구성에 따라 확실하게, 선택 메모리 셀과 내부 데이터 버스의 결합을 변경하고, 또한 사용되지 않는 내부 데이터 버스선을 접지 전압 레벨로 고정할 수 있다.
(변경예)
도 38은 본 발명의 실시예 6의 메모리 서브블록과 컬럼 어드레스 비트의 할당의 변경예를 나타내는 도면이다. 도 38에 있어서, 하나의 뱅크 서브메모리 어레이(50aa)는 행 방향에 따라 4개의 서브컬럼 블록 SCBK0-SCBK3으로 분할된다. 서브컬럼 블록 SCBK0-SCBK3은 각각, 상측 글로벌 데이터선 및 하측 글로벌 데이터선에 결합되는 상측 서브메모리 블록 UB 및 하측 서브메모리 블록 LB를 포함한다.
이들 상측 서브메모리 블록 및 하측 서브메모리 블록 UB 및 LB에 대해서는 컬럼 어드레스는 할당되지 않는다. 서브컬럼 블록 SCBK0, SCBK1은 컬럼 어드레스 신호 CA8="0"에 의해 지정되고, 서브컬럼 블록 SCBK2, SCBK3에 대해서는 컬럼 어드레스 신호 CA8="1"이 할당된다. 서브컬럼 블록 SCBK0, SCBK2에 대해서는 컬럼 어드레스 신호 CA9="0"이 할당되고, 또한 서브컬럼 블록 SCBK1, SCBK3에 대하여 컬럼 어드레스 신호 CA9="1"이 할당된다.
즉, 이 도 38에 나타내는 컬럼 어드레스 비트의 할당에 있어서는, 컬럼 어드레스 신호 CA8, CA9가 열 블록의 분할을 위해 이용되고, 상측 서브메모리 블록 및 하측 서브메모리 블록에 대해서는 동시에 액세스가 실행된다. 이 메모리 어레이(50aa)에 대하여 내부 데이터 버스 DB<7:0>, DB<23:16>이 할당된다.
도 39는 도 38에 나타내는 뱅크 서브메모리 어레이(50aa)의 상위 블록 UB에 대하여 배치되는 상측 글로벌 데이터선 GIOU0-GIOU7에 대한 데이터의 기록/판독부의 구성을 개략적으로 나타내는 도면이다. 상측 글로벌 데이터선 GIOU0-GIOU3은 컬럼 어드레스 신호 CA8이 "0"일 때에 선택되고, 상측 글로벌 데이터선 GIOU4-GIOU7은 컬럼 어드레스 신호 CA8이 "1"일 때에 지정된다.
글로벌 데이터선 GIOU0, GIOU1, GIOU4 및 GIOU5가, 컬럼 어드레스 신호 CA9가 "0"일 때에 지정되고, 상측 글로벌 데이터선 GIOU2, GIOU3, GIOU6 및 GIOU7이, 컬럼 어드레스 신호 CA9가 "1"일 때에 지정된다.
상측 글로벌 데이터선 GIOU0-GIOU7 각각에 대응하여, 프리앰프/기록 드라이버(P/W) PW0-PW7이 각각 배치된다. 이들 프리앰프/기록 드라이버 PW0-PW7은 단어 구성에 관계없이, 동시에 활성화된다.
상측 글로벌 데이터선 GIOU0-GIOU7에 대하여 내부 데이터선 DB0-DB7이 배치된다. 내부 데이터선 DB0-DB7은 도 38에 나타내는 내부 데이터 버스 DB<7:0>에 대응한다.
프리앰프/기록 드라이버 PW0-PW7 각각에 대응하여, 32 비트 구성 지시 신호 MX32의 활성화 시 도통하는 스위치 회로(SW) SW0-SW7이 배치된다. 이들 스위치 회로 SW0-SW7은 도통 시, 대응하는 프리앰프/기록 드라이버 PW0-PW7을 내부 데이터 버스선 DB0-DB7에 각각 결합한다.
×16 비트 구성을 실현하기 위해서, 활성화 시, 컬럼 어드레스 비트 CA8에 따라 선택 동작을 실행하는 멀티플렉서(MUX)(130a-130d)와, 이들 멀티플렉서(130a-130d)에 대응하여 마련되고, ×8 비트 구성 지시 신호 MX8의 활성화 시 비도통 상태로 되는 스위치 회로(131a-131d)가 마련된다. 스위치 회로(131a)는 도통 시 멀티플렉서(130a)를 내부 데이터 버스선 DB0에 결합하고, 스위치 회로(131b)는 도통 시, 멀티플렉서(130b)를 내부 데이터 버스선 DB2에 결합하며, 스위치 회로(131c)는도통 시 멀티플렉서(130c)를 내부 데이터 버스선 DB4에 결합한다. 스위치 회로(131d)는 도통 시 멀티플렉서(130d)를 내부 데이터 버스선 DB6에 결합한다.
이들 멀티플렉서(130a-130d)에 대하여 16 비트 구성 지시 신호 MX16과 8 비트 구성 지시 신호 MX8을 받는 OR 회로(133)의 출력 신호가 활성화 제어 신호로서 공통으로 인가된다. 멀티플렉서(130a-130d)는 이 OR 회로(133)의 출력 신호가 활성 상태일 때에 컬럼 어드레스 신호 CA8에 따라 선택 동작을 실행한다.
OR 회로(133)의 출력 신호가 비활성 상태(L 레벨)일 때에는 멀티플렉서(130a-130d)는 비도통 상태를 유지한다. OR 회로(133)의 출력 신호가 활성 상태일 때에는 데이터선의 선택 동작이 실행된다. 멀티플렉서(130a)는 프리앰프/기록 드라이버 PW0, PW7 중 한 쪽을 선택하고, 멀티플렉서(130b)는 프리앰프/기록 드라이버 PW2, PW5 중 한 쪽을 선택하며, 멀티플렉서(130c)는 프리앰프/기록 드라이버 PW3, PW4 중 한 쪽을 선택하고, 멀티플렉서(130d)는 프리앰프/기록 드라이버 PW1, PW6 중 한 쪽을 선택한다.
멀티플렉서(130a-130d)와 내부 데이터 버스선 DB0, DB2, DB4 및 DB6 사이에 8 비트 구성 지시 신호 MX8의 활성화 시 비도통 상태로 되는 스위치 회로(131a-131d)가 배치되고, 또한, 프리앰프/기록 드라이버 PW0-PW7과 내부 데이터선 DB0-DB7 사이에 32 비트 구성 지시 신호 MX32의 활성화 시 도통하는 스위치 회로 SW0-SW7이 마련된다.
×16 비트 구성 시에 있어서는, 멀티플렉서(130a-130d) 및 스위치 회로(131a-131d)에 의해 프리앰프/기록 드라이버 PW0, PW7 중 한 쪽이 내부 데이터버스선 DB0에 결합되고, 멀티플렉서(130b)에 의해 프리앰프/기록 드라이버 PW2, PW5 중 한 쪽이 내부 데이터 버스선 DB2에 결합된다. 멀티플렉서(130c)에 의해 프리앰프/기록 드라이버 PW3, PW4 중 한 쪽이 내부 데이터 버스선 DB4에 결합되고, 멀티플렉서(130d)에 의해 프리앰프/기록 드라이버 PW1, PW6 중 한 쪽이 내부 데이터 버스선 DB6에 결합된다.
×8 비트 구성을 실현하기 위해서, 멀티플렉서(130a, 130b)의 출력 신호를 컬럼 어드레스 신호 CA9에 따라 선택하여 내부 데이터 버스선 DB1에 접속하는 멀티플렉서(132a)와, 멀티플렉서(130c, 130d) 중 한 쪽을 컬럼 어드레스 신호 CA9에 따라 선택하여 내부 데이터 버스선 DB6에 접속하는 멀티플렉서(132b)가 마련된다. 이들 멀티플렉서(132a, 132b)는 8 비트 구성 지시 신호 MX8의 활성화 시 도통되어, 컬럼 어드레스 신호 CA9에 따라 선택 동작을 실행한다. 8 비트 구성 지시 신호 MX8이 비활성 상태일 때에는 멀티플렉서 MUX(132a, 132b)는 비도통 상태를 유지한다.
내부 데이터 버스선 DB0-DB7에 대해서는, 도 39에 있어서 파선으로 도시하는 바와 같이, 사용되지 않을 때에 접지 전압 레벨로 구동하기 위한 스위칭 트랜지스터가 마련된다. 도 39에 있어서는, 도면을 간략화하기 위해서 스위칭 트랜지스터는 나타내고 있지 않다. 내부 데이터 버스선 DB0은 ×8 비트 구성 시에 있어서, 접지 전압 레벨로 고정되고, 내부 데이터 버스선 DB1은 ×16 비트 구성 시에 있어서 접지 전압 레벨로 고정된다. 내부 데이터 버스선 DB2는 ×8 비트 구성 시에 접지 전압 레벨로 고정되고, 내부 데이터 버스선 DB3은 ×8 비트 구성 및 ×16 비트구성 시에 접지 전압 레벨로 고정된다. 내부 데이터 버스선 DB4는 ×8 비트 구성 시에 접지 전압 레벨로 고정되고, 내부 데이터 버스선 DB5는 ×8 비트 구성 및 ×16 비트 구성 시에 접지 전압 레벨로 고정된다. 내부 데이터 버스선 DB7은 ×8 비트 구성 및 ×16 비트 구성 시에 접지 전압 레벨로 고정된다. 내부 데이터 버스선 DB6은 각 단어 구성에 있어서 이용된다. 이들 내부 데이터 버스선의 선택적인 접지 전압 레벨의 고정은 단어 구성 지시 신호 MX8 및 MX16에 따라 선택적으로 MOS 트랜지스터를 도통 상태로 세트함으로써 실현할 수 있다.
도 40은 도 39에 나타내는 멀티플렉서(130a-130d, 132a-132b)의 구성의 일례를 나타내는 도면이다. 이들 멀티플렉서는 동일 구성을 갖기 때문에, 도 40에 있어서는, 하나의 멀티플렉서의 구성을 대표적으로 나타낸다. 도 40에 있어서, 멀티플렉서(130a-130d, 132a, 132b)의 각각은 단어 구성 지시 신호 MX(MX8 또는 MX16)에 따라 선택적으로 도통시키고, 도통 시, 노드 NDA 및 NDD를 전기적으로 결합하는 CMOS 트랜스미션 게이트 TG0과, 단어 구성 지시 신호 MX에 따라 선택적으로 도통하는 CMOS 트랜스미션 게이트 TG1, TG2와, 컬럼 어드레스 신호 CA에 따라 상보적으로 도통되어, 내부 노드 NDD를 CMOS 트랜스미션 게이트 TG1, TG2에 각각 전기적으로 결합하는 CMOS 트랜스미션 게이트 TG3, TG4를 포함한다. CMOS 트랜스미션 게이트 TG0, TG1은 각각 노드 NDB 및 NDC에 결합된다.
단어 구성 지시 신호 MX가 비활성 상태일 때에는, CM0S 트랜스미션 게이트 TG0-TG3은 전부 비도통 상태이며, 노드 NDA와 NDB, NDC는 전기적으로 분리된다. 따라서, 이 상태에 있어서, 컬럼 어드레스 신호 CA(CA8 또는 CA9)에 관계없이, 이멀티플렉서는 비도통 상태를 유지하여 선택 동작을 실행하지 않는다.
한편, 단어 구성 지시 신호 MX(MX16 또는 MX8)가 활성화되면, CMOS 트랜스미션 게이트 TG0-TG2가 도통한다. 이 상태에 있어서는, 컬럼 어드레스 신호 CA에 따라 CMOS 트랜스미션 게이트 TG3 및 TG4 중 한 쪽이 도통 상태로 설정되어, 노드 NDA가 노드 NDB, NDC 중 한 쪽에 전기적으로 결합된다. 이에 따라, 데이터의 쌍방향 전송 경로를 단어 구성 및 컬럼 어드레스 비트에 따라 설정할 수 있다.
도 41은 ×32 비트 구성 시의 글로벌 데이터선 GIU0-GIU7과 내부 데이터선의 접속을 개략적으로 나타내는 도면이다. 도 41에 도시하는 바와 같이, ×32 비트 구성 시에 있어서는, 서브컬럼 블록 SCBK0-SCBK3 각각에 있어 2 비트의 상측 글로벌 데이터선이 선택되어 병렬로 내부 데이터 버스 DB<7:0>에 결합된다. 즉, 도 39에 나타내는 구성에 있어서, 멀티플렉서(130a-130d, 132a, 132b)가 전부 비도통 상태를 유지하고, 또한 스위치 회로 SW0-SW7이 도통 상태를 유지하고 있어, 각각 글로벌 데이터선 GIOU0-GIOU7이 내부 데이터 버스선 DB0-DB7에 결합된다. 또, 스위치 회로(131a-131d) 및 스위치 회로 SW0-SW7은 예컨대, CMOS 트랜스미션 게이트로 구성된다.
도 42는 ×16 비트 구성 시의 글로벌 데이터선 GIOU0-GIOU7과 내부 데이터 버스 DB<7:0>의 접속을 개략적으로 나타내는 도면이다. 도 42에 있어서, ×16 비트 구성 시에 있어서는, 상측 블록 UB에서 서브컬럼 블록 SCBK0, SCBK3 중의 한 쪽의 서브컬럼 블록의 2개의 글로벌 데이터선과 서브컬럼 블록 SCBK1, SCBK2 중의 2개의 글로벌 데이터선쌍 GIOU가 선택되어 내부 데이터 버스 DB<7:0>의 대응하는 내부 데이터선에 결합된다. 즉, 도 39에 나타내는 멀티플렉서(130a-130d)가 활성화되어 선택 동작을 행하고, 또한 스위치 회로(131a-131d)가 각각 도통하기 때문에, 2개의 열 블록으로부터 하나의 열 블록, 즉, 합계 4개의 서브컬럼 블록으로부터 2개의 서브컬럼 블록을 선택하는 선택 동작이 실행된다.
도 43은 ×8 비트 구성 시의 글로벌 데이터선과 내부 데이터 버스선의 접속을 개략적으로 나타내는 도면이다. ×8 비트 구성 시에 있어서는, 도 39에 나타내는 스위치 회로(131a-131d)가 비도통 상태로 되고, 또한 스위치 회로 SW0-SW7도 비도통 상태에 있다. 멀티플렉서(132a, 132d)가 활성화되어, 컬럼 어드레스 신호 CA9에 따라 선택 동작을 실행한다. 따라서, 서브컬럼 블록 SCBK0 및 SCBK3의 4개의 글로벌 데이터선 중, 컬럼 어드레스 신호 CA8, CA9에 의해 하나의 글로벌 데이터선이 선택되어 내부 데이터 버스선 DB1 또는 DB6에 접속된다. 마찬가지로 서브컬럼 블록 SCBK1 및 SCBK2에 있어서, 1개의 글로벌 데이터선이 선택되어 나머지의 내부 데이터선 DB6 또는 DB1에 접속된다.
따라서, 이 도 39 내지 도 43에 도시하는 바와 같이, 컬럼 어드레스 신호 CA8, CA9를 서브컬럼 블록 선택을 위해 이용함으로써, 8 비트의 내부 데이터 버스 DB<7:0>에 대하여 4개의 서브컬럼 블록의 상측 블록 UB에 포함되는 8 비트 데이터로부터 ×16 비트 구성 및 ×8 비트 구성 시에, 각각 4 비트 및 2 비트를 선택할 수 있다.
하측 블록에 있어서도 마찬가지의 데이터선 선택이 실행된다.
이상과 같이, 본 발명의 실시예 6에 따르면, 내부 데이터 버스를 8 비트폭의내부 데이터 버스선을 단위로 하여 내부에서 대칭적으로 배치하여 그 배선 길이를 같게 함으로써, 내부 데이터선의 부하를 같게 할 수 있어, 단어 구성에 관계없이, 데이터 출력 타이밍을 동일하게 할 수 있다. 또한, 사용되지 않는 내부 데이터 버스선을 접지 전압 레벨로 고정하여 쉴드선으로서 이용함으로써, 용량 결합 노이즈의 영향을 받는 일없이 고속으로 데이터를 전송할 수 있다.
(실시예 7)
도 44는 본 발명의 실시예 7에 따른 반도체 메모리의 내부 데이터 버스의 배치를 개략적으로 나타내는 도면이다. 도 44에 있어서, 내부 데이터 버스는 16 비트 데이터 버스 DBB0, DBB1을 포함한다. 16 비트 데이터 버스 DBB0은 8 비트 데이터 버스 DB<15:8>, DB<31:24>을 포함하고, 16 비트 데이터 버스 DBB1이 8 비트 데이터 버스 DB<7:0>, DB<23:16>을 포함한다.
데이터 패드 영역 각각에 대응하여 8 비트 데이터 버스 MDB-MDB3이 배치된다. 이들 데이터 버스 MDB0-MDB3은 데이터 패드에 대응하여 배치되는 데이터 입출력 회로에 결합된다.
16 비트 데이터 버스 DBB1과 8 비트 데이터 버스 MDB0 사이에 데이터 버스 전환 회로(150a)가 배치되고, 16 비트 데이터 버스 DBB0과 8 비트 데이터 버스 MDB1 사이에 데이터 버스 전환 회로(150b)가 배치된다. 16 비트 데이터 버스 DBB1과 8 비트 데이터 버스 MDB2 사이에 데이터 버스 전환 회로(150c)가 마련되고, 16 비트 데이터 버스 DBB0과 8 비트 데이터 버스 MDB3 사이에 데이터 버스 전환회로(150d)가 마련된다. 데이터 버스 전환 회로(150a-150d)는 모드 선택 신호 MSDSL에 따라 데이터 버스 DBB1과 데이터 버스 MDDB0 및 MDB2의 접속 경로 및 데이터 버스 DBB0과 데이터 버스 MDDB1 및 MDB3의 접속 경로를 전환한다. 이 모드 선택 신호는 패키지의 종류 및 단어 구성을 나타낸다.
8 비트 데이터 버스 MDB2는, ×32 비트 구성 시에 있어서는, 데이터 버스 DB<23:16>에 1:1의 관계로 접속되고, 데이터 버스 MDB3은, ×32 비트 구성 시에 있어서는 내부 데이터 버스 DB<31:24>에 1:1의 관계로 접속된다. 마찬가지로 8 비트 데이터 버스 MDB0은 데이터 버스 DB<7:0>에 1:1의 관계로 결합되고, 데이터 버스 MDB1이 데이터 버스 DB<15:8>에 1:1의 대응 관계로 결합된다.
도 45는 데이터 버스 전환 회로(150a-150d)에 의한 버스 전환의 형태의 일례를 개략적으로 나타내는 도면이다. 이 반도체 메모리에 있어서, 4 뱅크 A-B가 마련되고, 이들 사이에 데이터 버스 DBB0, DBB1이 배치된다. ×16 비트 구성 시에 있어서, 데이터 버스 MDB2에 데이터 비트 DB<7:0>이 출력되고, 데이터 버스 MDB3에 데이터 비트 DB<15:8>이 출력된다. ×8 비트 구성 시에 있어서는, 데이터 버스 MDB2에 4 비트 데이터 DQ<3:0>이 출력되고, 데이터 버스 MDB3에 데이터 비트<7:4>가 출력된다. 따라서, 패드 그룹 영역(95a, 95b)에 마련되는 패드에는 데이터는 전송되지 않고, 데이터 패드 영역(95c, 95d)에 마련된 데이터 패드에 의해 데이터 전송이 실행된다.
도 46은 이 도 45에 나타내는 반도체 메모리의 패키지 실장 시의 구성을 개략적으로 나타내는 도면이다. 도 46에 있어서는, TSOP 패키지(160) 내에 반도체메모리 칩(1)이 실장된다. 이 TSOP 패키지(160)에 있어서는, 직사각형 영역의 대향 2변의 한 쪽 단에, 데이터 단자 그룹(165a, 165b)이 배치된다. 이 대향 2변의 다른 쪽 단에는 제어 신호/어드레스 신호를 받는 패드 그룹(166a, 166b)이 배치된다. 반도체 메모리 칩(1)에 있어서는, 먼저 도시하는 바와 같이, 데이터 버스 전환 회로(150a-150d)에 의해 직사각형 영역의 1변을 따라 배치되는 데이터 패드 그룹(95c, 95d)에 데이터가 전송된다.
따라서, TSOP 패키지 실장 시, 데이터 패드 그룹(95c)의 데이터 패드를 TSOP 패키지(160)의 데이터 단자 그룹(165a)의 단자에 접속하고, 반도체 메모리 칩(1)의 데이터 패드 그룹(95d)의 데이터 패드를 TSOP 패키지(160)의 데이터 단자 그룹(165b)의 데이터 단자에 접속한다. 동일 칩 구성으로 BGA 패키지에 실장하기 위해 4분할 영역에 분해하여 배치되는 데이터 패드 그룹에 있어서, 사용되는 데이터 패드를 반도체 메모리 칩의 1변에 배치함으로써, 용이하게 TSOP 패키지에 반도체 메모리 칩(1)을 실장할 수 있다.
또, TSOP는 장변을 따라 핀 단자가 배치되는 타입과, 단변을 따라 핀 단자가 배치되는 타입이 있다. TSOP로서 어느 패키지가 이용되어도 사용되는 데이터 패드를 반도체 메모리 칩의 1변에 배치함으로써 TSOP 패키지에 실장할 수 있다.
도 47은 각 단어 구성에서의 데이터 단자의 TSOP 패키지 실장 시의 배치의 일례를 나타내는 도면이다. 도 47에 있어서, ×32 비트 구성 시에 있어서, 내부 데이터 버스 DB0-DB31은 데이터 패드 그룹 영역(95a-95d) 각각에 배치되는 데이터 패드에 결합되어 데이터 비트 DQ<0>-DQ<31>을 전달한다.
×16 비트 구성 시에 있어서는, 데이터 패드 그룹 영역(95c, 95d)에 데이터 비트 DQ<0>-DQ<15>가 전달된다. 데이터 패드 그룹 영역(95a, 95b)에는 데이터는 전송되지 않는다. 이 상태에 있어서, 도 44에 나타내는 데이터 버스 전환 회로(150a, 150b)는 출력 하이 임피던스 상태로 되어, 내부 데이터 버스선 DB<15:8>과 내부 출력 데이터 버스선 MDB1을 분리하고, 또한 내부 데이터 버스 DB<7:0>과 출력 데이터 버스 MDB0을 분리한다. 데이터 버스 전환 회로(150c, 150d)에 의해, 내부 데이터 버스 DB<7:0>, DB<23:16>과 데이터 버스 MDB2의 접속이 전환되고, 또한 내부 데이터 버스 DB<31:24>, DB<15:8>과 데이터 버스 MDB3의 버스선의 접속이 전환된다.
×8 비트 구성 시에 있어서, 데이터 패드 그룹 영역(95c, 95a)에서, 하나 거른 데이터 패드에 데이터 비트 DQ<0>-DQ<3>, DQ<4>-DQ<7>이 출력된다.
도 48은 도 44에 나타내는 데이터 버스 전환 회로(150c)에 관련되는 부분의 구성을 개략적으로 나타내는 도면이다. 데이터 버스 전환 회로(150c)는, 내부 데이터 버스 DB<23:16>, DB<7:0>의 데이터 버스 MDDB<3:0>, MDDB<7:4>에 대한 접속을 전환한다. 데이터 버스 전환 회로(150c)에 대해서는, 모드 선택 신호 MDSL로서, 16 비트 구성 지시 신호 MX16, 8 비트 구성 지시 신호 MX8 및 패키지 지시 신호 PTYTS가 인가된다. 패키지 지시 신호 PTYTS는, ×8 비트 구성 또는 ×16 비트 구성 시에 있어서, TSOP가 패키지로서 이용되는 경우에 H 레벨의 활성 상태로 설정된다.
패키지로서 TSOP가 이용되는 경우에 있어서 단어 구성이 ×32 비트 구성일때에는, 일반적으로 4분할 영역에 대응하여 데이터 단자가 배치된다. 따라서, 이 경우에는, 데이터 패드의 접속을 바꾸는 것은 특별히 요구되지 않는다.
내부 데이터 버스 DB<7:0>, DB<23:16>에는 각각 데이터 버스 DTPa, DTPb가 결합된다. 이들 데이터 버스 DTPa, DTPb의 구성은 도 39에 나타내는 내부 데이터 버스와 프리앰프/기록 드라이버의 접속을 전환하는 부분의 구성에 대응한다. 이들 데이터 버스 DTPa, DTPb는 컬럼 어드레스 신호 CA8, CA9에 따라 프리앰프/기록 드라이버와 내부 데이터 버스선의 접속을 전환한다.
이 데이터 버스 전환 회로(150c)에서는 데이터 전송 경로를 전환하기 위해서 CMOS 트랜스미션 게이트가 배치된다. 모드 선택 신호 MDSL에 따라, 내부 데이터 버스 DB<7:0>, DB<23:16>과 출력 데이터 버스 MDDB<3:0> 및 MDDB의 접속을 전환함으로써, 실장 패키지에 따른 데이터 패드의 배치를 실현할 수 있다.
도 49는 도 48에 나타내는 데이터 버스 전환 회로(150c)의 데이터 버스선 MDDB0 및 MDDB4에 관련되는 부분의 구성을 개략적으로 나타내는 도면이다. 데이터 버스선 MDDB0은 데이터 버스 MDDB<3:0>에 포함되고, 데이터 버스선 MDDB4는 데이터 버스 MDDB<7:4>에 포함된다. 데이터 버스선 MDDB0 및 MDDB4는 각각, 도 49에 나타내는 ×16 비트 구성 시에서의 데이터 비트 DQ<0>, DQ<4>를 출력하는 부분에 대응한다.
내부 데이터 버스선 DB0, DB2, DB16은 도 32에 나타내는 데이터 버스와 데이터 패드의 대응 관계를 만족하도록, 내부 데이터 버스와 프리앰프/기록 드라이버의 접속이 실현된다. 내부 데이터 버스선 DB0, DB2, DB16을 거쳐서, 도 39에 나타내는 데이터 버스를 이용하여 데이터의 전송이 행해진다. 데이터 버스선 DB0에 대해서는 ×32 비트 구성 및 ×16 비트 구성 시에 내부 판독 데이터가 전송되고, 내부 데이터 버스선 DB2에는 ×32 비트 구성 시 및 ×8 비트 구성 시에 데이터가 전송된다. 한편, 내부 데이터선 DB16에 대해서는 ×32 비트 구성, ×16 비트 구성 및 ×8 비트 구성 시에 있어서 내부 데이터가 전송된다.
내부 데이터 버스선 DB0에 대해서는 CMOS 트랜스미션 게이트(172a)가 배치되고, 내부 데이터 버스선 DB2에는 CMOS 트랜스미션 게이트(172b)가 배치된다. CMOS 트랜스미션 게이트(172a)는, 패키지 지정 신호 PTYTS와 16 비트 구성 지시 신호 MX16을 받는 게이트 회로(170a)의 출력 신호가 H 레벨일 때에 도통되어, 내부 데이터 버스선 DB0을 데이터 버스선 MDDB0에 전기적으로 결합한다. CMOS 트랜스미션 게이트(172b)는 8 비트 구성 지시 신호 MX8과 패키지 지정 신호 PTYTS를 받는 게이트 회로(170b)의 출력 신호가 H 레벨일 때에 도통되어, 내부 데이터선 DB2를 출력 데이터선 MDDB0에 결합한다.
따라서, TSOP 실장 시에 있어서, ×16 비트 구성 시에 있어서는, 내부 데이터 버스선 DB0과 출력 데이터 버스선 MDDB0이 결합되고, ×8 비트 구성 시에 있어서는, 내부 데이터 버스선 DB2와 출력 데이터 버스선 MDDB0이 결합된다. ×32 비트 구성 시 및 BGP(MCP) 실장 시에 있어서는, 이들 CMOS 트랜스미션 게이트(172a, 172b)는 비도통 상태이며, 내부 데이터 버스선 DB0, DB2는 데이터 버스선 MDDB0과 전기적으로 분리된다.
내부 데이터 버스선 DB16에 대해서는, 패키지 지정 신호 PTYTS 및 ZPTYTS에따라 서로 상보적으로 도통하는 CMOS 트랜스미션 게이트(173a, 173b)가 마련된다. 실장 패키지가 BGP(MCP)일 때에는, 패키지 지정 신호 PTYTS가 L 레벨, 보의 패키지 지정 신호 ZPTYTS가 H 레벨로 되어, CMOS 트랜스미션 게이트(173a)가 도통 상태, CMOS 트랜스미션 게이트(173b)가 비도통 상태로 된다. 따라서, 이 경우에는, 내부 데이터 버스선 DB16이 데이터 버스선 MDDB0에 전기적으로 결합된다. 한편, 패키지 지정 신호 PTYTS가 H 레벨이며, 보의 패키지 지정 신호 ZPTYTS가 L 레벨일 때에는 실장 패키지로서 TSOP가 지정되고, CMOS 트랜스미션 게이트(173a)가 비도통 상태, CMOS 트랜스미션 게이트(173b)가 도통 상태로 되어 내부 데이터 버스선 DB16이 데이터 버스선 MDDB4에 결합된다.
따라서, 이 TSOP 실장 시에 있어서는, 데이터 버스선 MDDB4에 대하여 ×32 비트 구성 시, ×16 비트 구성 시 및 ×8 비트 구성 시에 있어서, 내부 데이터 버스선 DB16으로부터 전송되는 데이터가 전송되어, 대응하는 출력 버퍼 회로를 거쳐서 외부의 데이터 패드에 전송된다.
또, 이 도 49에 나타내는 데이터 버스 전환 회로의 구성은 일례이며, 실제로 사용되는 데이터 패드와 데이터 비트의 대응 관계에 따라 적당히, 이용되는 내부 데이터 버스와 최종의 패드에 결합되는 데이터 버스의 각 버스선의 접속이 설정되면 좋다.
단어 구성 지정 신호 MX8, MX16 및 패키지 지정 신호 PTYTS는, 예컨대, 도 28에 나타내는 모드 선택 패드 MS에 대한 본딩 와이어에 의해 이들 전압 레벨이 설정되면 좋다.
도 50은 TSOP 실장 시의 외부 단자와 패드의 접속을 개략적으로 나타내는 도면이다. 도 50에 있어서, TSOP(160)에 있어서, 그 대향하는 2변의 각각의 한 쪽 단에 데이터 출력 단자 그룹이 배치된다. 이들 데이터 출력 단자 그룹의 사이에 출력 전압 VddQ 및 VssQ를 공급하는 핀 단자가 배치된다. 이들 한 쪽 단에 전원 전압 VDD 및 VSS를 공급하는 전원 단자 및 접지 단자가 배치된다.
또한, 이 TSOP(160)의 대향하는 2변의 다른 쪽 단에 있어서는, 마찬가지로 전원 전압 VDD 및 접지 전압 VSS를 받는 전원 단자 및 접지 단자가 대향하여 배치된다. 이들 전원 단자 및 접지 단자에 인접하여, 어드레스 단자 그룹이 배치되고, 이들 어드레스 단자 그룹에 어드레스 신호 비트 AD가 공급된다. TSOP(160)의 한 쪽 변을 따라, 어드레스 신호 단자 그룹에 인접하여 제어 입력 단자 그룹이 배치되고, 또 다른 쪽 변에서, 어드레스 신호 단자 그룹에 인접하여 클럭 신호 CLK를 받는 클럭 단자 및 클럭 인에이블 신호 CKE를 받는 클럭 인에이블 단자가 배치된다.
또한, 이들 양변에, 데이터 입출력에 마스크를 거는 DQ 마스크핀 단자 DQM이 각각 대향하여 배치된다. TSOP의 중앙 영역에 전원 전압 VDD 및 VSS를 공급하는 전원 단자 및 접지 단자가 대향하여 배치된다.
반도체 메모리 칩(1)에 있어서는, 데이터 패드 그룹 영역(95c, 95d)에 데이터 패드 및 전원 전압 및 출력 접지 전압을 공급하는 패드가 배치된다. 이들 패드는 각각, 리드 프레임 및 본딩 와이어를 거쳐서 대응하는 단자에 접속된다. 또한, 어드레스 신호 및 제어 신호 및 전원 단자는 각각 리드 프레임 및 본딩 와이어를 거쳐서 이 반도체 메모리 칩(1)의 패드에 각각 결합된다.
또한, 어드레스 신호 패드 및 전원 패드 및 접지 패드가 반도체 메모리 칩(1)의 데이터 패드 그룹 영역(95a, 95b)에 인접하여 배치되고, 이들은 또, 본딩 와이어 및 리드 프레임을 거쳐서 TSOP의 대항 2변의 다른 쪽 단에 배치된 어드레스 단자, 전원 단자 및 접지 단자에 접속된다.
이 도 50에 도시하는 바와 같이, 실장 패키지의 대향하는 2변의 한 쪽 단에만 데이터 입출력 단자가 배치되는 구성에 있어서도, 반도체 메모리 칩(1)에 있어서, 한 쪽 변을 따라 데이터 패드 그룹을 배치함으로써 용이하게 데이터 패드 그룹의 각 패드와, 외부 단자를 접속할 수 있어, 이 반도체 메모리 칩(1)을 ×16 또는 ×8구성의 TSOP에 실장할 수 있다.
또, 반도체 메모리 칩(1)의 ×32 비트 구성 시의 패드 배치는 도 28에 나타내는 패드의 배치와 동일하다. ×16 비트 구성 시에 있어서는, 도 28에 나타내는 한 쪽 변을 따라 배치되는 16 비트의 데이터 패드가 리드 단자에 접속되고, ×8 비트 구성 시에 있어서는 이들 중 8 비트 데이터 패드가 리드 단자에 결합된다.
이상과 같이, 본 발명의 실시예 7에 따르면, 반도체 메모리 칩의 한 쪽 변을 따라 배치된 데이터 패드를 내부 데이터 버스에 접속하도록 구성하고 있어, 하나의 반도체 메모리 칩을 이 본딩 와이어에 의해 내부 버스의 접속을 전환하여, BGP 및 TSOP 어느 것에도 수납할 수 있다. 따라서, 동일 칩 구성의 반도체 메모리 칩을 싱글칩 패키지 및 멀티칩 패키지의 어느 것에도 실장할 수 있다.
(실시예 8)
도 51은 본 발명의 실시예 8에 따른 반도체 회로 장치의 데이터 출력부의 구성을 개략적으로 나타내는 도면이다. 도 51에 있어서는, 8 비트의 글로벌 데이터선 GIO0-GIO7과 대응하는 데이터 패드 DPD0-DPD7 사이의 데이터 판독부의 구성을 개략적으로 나타낸다. 글로벌 데이터선 GIO0-GIO7에 대하여 프리앰프/기록 드라이버 PW0-PW7이 배치된다.
프리앰프/기록 드라이버 PW0, PW3, PW4 및 PW7은 보의 8 비트 구성 지시 신호 ZMX8이 L 레벨로 되어, ×8 비트 구성을 나타낼 때에는 비활성 상태로 유지된다. 이들 프리앰프/기록 드라이버 PW0, PW3, PW4 및 PW7은, 8 비트 구성 시 내부 데이터 버스선 DB0, DB3, DB4 및 DB7을 각각 접지 전압 레벨로 고정한다.
×8 비트 구성 시에 있어서, 컬럼 어드레스 신호 CA9에 따라 글로벌 데이터선을 선택하기 위해 멀티플렉서(MUX)(200a-200d)가 마련된다. 멀티플렉서(200a-200d)는 8 비트 구성 지시 신호 MX8과 컬럼 어드레스 비트 CA9에 따라 선택 동작을 실행한다. 멀티플렉서(200a)는 글로벌 데이터선 GIO0, GIO1 중 한 쪽을 선택하여, 선택 글로벌 데이터선을 프리앰프/기록 드라이버 PW1에 결합한다. 멀티플렉서(200b)는 글로벌 데이터선 GIO2, GIO3 중 한 쪽을 선택하여, 프리앰프/기록 드라이버 PW2에 결합한다.
멀티플렉서(200c)는 글로벌 데이터선 GIO4, GIO5 중 한 쪽을 선택하고, 프리앰프/기록 드라이버 PW5에 결합한다. 멀티플렉서(200d)는 글로벌 데이터선 GIO6, GIO7 중 한 쪽을 선택하여, 프리앰프/기록 드라이버 PW6에 결합한다.멀티플렉서(200a-200d)는 8 비트 구성 지시 신호 MX8이 L 레벨일 때에는, 각각 글로벌 데이터선 GIO1, GIO2, GIO5 및 GIO6을 프리앰프/기록 드라이버 PW1, PW2, PW5 및 PW6에 결합한다. 8 비트 구성 지시 신호 MX8이 H 레벨로 되면, 이들 멀티플렉서(200a-200d)는 컬럼 어드레스 신호 CA9에 따라 선택 동작을 실행한다.
컬럼 어드레스 신호 CA9(및 ZCA9)는 대응하는 메모리 어레이의 상측 및 하측 블록 중 한 쪽을 선택해도 무방하고, 또한, 열 블록으로부터 또한 서브열 블록을 선택하기 위해서 이용되어도 무방하다. 8개의 글로벌 데이터선으로부터 4개의 글로벌 데이터선을 선택하기 위해서 컬럼 어드레스 신호 CA9가 이용된다.
프리앰프/기록 드라이버 PW0-PW7은 각각 내부 데이터 버스선 DB0-DB7에 결합된다. 이들 내부 데이터 버스선 DB0-DB7에 대해서는, 판독 트리거 신호 RTEG에 따라 인가된 데이터를 증폭하여 출력하는 판독 드라이버 RDR0-RDR7이 마련된다.
이들 판독 드라이버 RDR0-RDR7에 대하여 각각 데이터 패드 DPD0-DPD7에 대응하여 배치되는 출력 버퍼 OBF0-OBF7이 마련된다. 데이터 패드는 데이터 패드 DQP에 대응하지만, 여기서는, 데이터 패드 영역(95a-95d)의 어느 것에 대해서도 도 51에 나타내는 데이터 버스가 배치되기 때문에, 도 51에 있어서는 데이터 패드를 부호 DPD로 나타낸다.
판독 드라이버 RDR0, RDR3은 ×32 비트 구성 시에 활성화되어 판독 트리거 신호 RTEG에 따라 인가된 데이터를 증폭하여 전송한다. 판독 드라이버 RDR1, RDR2는 16 비트 구성 지시 신호 MX16의 활성화 시 비활성 상태로 유지된다. 판독 드라이버 RDR4-RDR7은 8 비트 구성 지시 신호 MX8의 활성화 시 비활성 상태로 유지된다. 이들 판독 드라이버 RDR0-RDR7은, 각각 데이터 판독 시의 비활성화 시, 각각의 출력 노드를 접지 전압 레벨로 구동한다. 데이터 기록 시에 있어서는, 이들 판독 드라이버 RDR0-RDR7은 출력 하이 임피던스 상태로 설정된다.
출력 버퍼 OBF0-OBF7도 이들 판독 드라이버 RDR0-RDR7과 마찬가지로, 단어 구성에 따라 선택적으로 인에이블된다. 즉, 출력 버퍼 OBF0 및 OBF3은, 32 비트 구성 지시 신호 MX32의 활성화 시 인에이블되어 인가된 데이터에 따라 데이터 패드 DPD0 및 DPD3을 구동한다. 출력 버퍼 OBF1, OBF2는, 16 비트 구성 지시 신호 MX16의 활성화 시 디스에이블 상태로 되어 출력 하이 임피던스 상태로 설정된다. 출력 버퍼 OBF4-OBF7은, 8 비트 구성 지시 신호 MX8의 활성화 시 출력 하이 임피던스 상태로 설정된다.
이들 출력 버퍼 OBF0-OBF7은, 대응하는 데이터 패드가 사용되지 않을 때에 있어서는, 패키지 실장 시 오픈 상태로 되고, 또한 출력 전원 전압 및 출력 접지 전압이 공급되지 않는 경우가 있다. 이 경우, 사용되지 않는 데이터 버스에 대응하여 배치되는 출력 버퍼의 출력 노드는 단지 하이 임피던스 상태로 유지되더라도 무방하고, 또한 접지 전압 레벨로 고정되어도 관계없다.
×8 비트 구성 시의 데이터 전송 경로를 설정하기 위해서, 8 비트 구성 지시 신호 MX8과 열 어드레스 신호 CA8에 따라 선택 동작을 실행하는 멀티플렉서(202a, 202b)가 판독 드라이버 RDR1, RDR2에 대하여 마련된다. 멀티플렉서(202a)는 내부 데이터 버스 DB1, DB5 중 한 쪽을 선택하여, 판독 드라이버 RDR1에 선택 내부 데이터선을 결합한다. 데이터선을 판독 드라이버 RDR2에 결합한다. 따라서, 8 비트구성 시 멀티플렉서(202b)는 내부 데이터 버스선 DB2, DB6 중 한 쪽을 선택하여, 선택 내부에 있어서는, 판독 드라이버 RDR1, RDR2로부터, 출력 버퍼 OBF1, OBF2를 거쳐서, 데이터 패드 DPD1, DPD2에 데이터가 출력된다.
16 비트 구성 시에 4 비트 데이터를 출력하기 위해서, 16 비트 구성 지시 신호 MX16과 컬럼 어드레스 신호 CA8에 따라 선택 동작을 실행하는 멀티플렉서(204a-204d)가 판독 드라이버 RDR3-RDR7에 대하여 마련된다. 멀티플렉서(204a)는 선택 동작 실행 시, 내부 데이터 버스선 DB0, DB4 중 한 쪽을 선택하여 판독 드라이버 RDR4에 결합한다. 멀티플렉서(204b)는 내부 데이터 버스선 DB1, DB5 중 한 쪽을 선택하여 판독 드라이버 RDR5에 결합한다. 멀티플렉서(204c)는 내부 데이터 버스선 DB2, DB6 중 한 쪽을 선택하여 판독 드라이버 RDR6에 결합한다. 멀티플렉서(204d)는 내부 데이터 버스선 DB3 및 DB7 중 한 쪽을 선택하여 판독 드라이버 RDR7에 결합한다.
이들 멀티플렉서(202a, 202b)는, 8 비트 구성 지시 신호 MX8이 L 레벨일 때에는 선택 동작을 실행하지 않고, 내부 데이터선 DB1, DB2를 각각 판독 드라이버 RDR1, RDR2에 결합하고, 8 비트 구성 지시 신호 MX8이 H 레벨로 되어 ×8 비트 구성을 나타낼 때에는, 컬럼 어드레스 신호 CA8에 따라 선택 동작을 실행한다.
멀티플렉서(204a-204d)는, 16 비트 구성 지시 신호 MX16이 L 레벨일 때에는 내부 데이터선 DB4-DB7을 각각 판독 드라이버 RDR4-RDR7에 결합한다. 16 비트 구성 지시 신호 MX16이 H 레벨로 되면, 이들 멀티플렉서(204a-204d)는 컬럼 어드레스 신호 CA8에 따라 선택 동작을 실행한다. ×16 비트 구성 시에 있어서는, 판독 드라이버 RDR4-RDR7에 따라 데이터 패드 DPD4-DRD7에 데이터가 출력된다.
도 52는 도 51에 나타내는 멀티플렉서(200a, 200b)의 구성의 일례를 나타내는 도면이다. 멀티플렉서(200a, 200b)는 동일 구성을 갖기 때문에 도 52에 있어서는, 하나의 멀티플렉서(200)를 대표적으로 나타낸다. 이 멀티플렉서(200)는 글로벌 데이터선 GIOa, GIOb에 대하여 마련되어, 선택 글로벌 데이터선을 프리앰프/기록 드라이버 PWb에 결합한다.
멀티플렉서(200a, 200b)에 대하여 공통으로, 컬럼 어드레스 신호 CA9 및 8 비트 구성 지시 신호 MX8을 받는 AND 게이트(210c)의 출력 신호 및 그 반전 신호가 공통으로 인가된다. 멀티플렉서(200)는, AND 게이트(210)의 출력 신호가 H 레벨일 때 도통되어, 글로벌 데이터선 GIOa를 프리앰프/기록 드라이버 PWb에 결합하는 CM0S 트랜스미션 게이트(211a)와, AND 게이트(210c)의 출력 신호가 L 레벨일 때 도통되어, 글로벌 데이터선 GIOb를 프리앰프/기록 드라이버 PWb에 결합하는 CMOS 트랜스미션 게이트(211b)를 포함한다.
이 도 52에 나타내는 멀티플렉서(200)의 구성에 있어서, ×16 비트 구성 및 ×32 비트 구성 시에 있어서는, AND 게이트(210)의 출력 신호는 L 레벨이며, 글로벌 데이터선 GIOb가 프리앰프/기록 드라이버 PWb에 결합된다. 한편, 8 비트 구성 지시 신호 MX8이 H 레벨로 되면, AND 게이트(210)가 인에이블되어, 컬럼 어드레스 신호 CA9에 따라 CMOS 트랜스미션 게이트(211a, 211b) 중 한 쪽이 도통 상태로 된다. 이에 따라, ×8 비트 구성 시, 컬럼 어드레스 신호 CA9에 따라, 글로벌 데이터선과 프리앰프/기록 드라이버의 결합을 선택적으로 실행할 수 있다.
도 53은 도 51에 나타내는 멀티플렉서(202a, 202b)의 구성의 일례를 나타내는 도면이다. 도 53에 있어서, 멀티플렉서(202a, 202b)는 동일 구성을 갖기 때문에 멀티플렉서(202)를 대표적으로 나타낸다. 멀티플렉서(202)는 내부 데이터선 DBa, DBb와 판독 드라이버 RDRa의 사이에 마련된다.
멀티플렉서(202a, 202b)에 대하여 공통으로, 컬럼 어드레스 신호 CA8과 8 비트 구성 지시 신호 MX8을 받는 AND 게이트(212)의 출력 신호 및 그 반전 신호가 인가된다. 멀티플렉서(202)는, AND 게이트(212)의 출력 신호가 L 레벨일 때에 도통되어, 내부 데이터 버스선 DBa를 판독 드라이버 RDRa에 결합하는 CMOS 트랜스미션 게이트(213a)와, AND 게이트(212)의 출력 신호가 H 레벨일 때에 도통되어, 내부 데이터 버스선 DBb를 판독 드라이버 RDRa에 결합하는 CMOS 트랜스미션 게이트(213b)를 포함한다.
8 비트 구성 지시 신호 MX8이 L 레벨일 때에는, CMOS 트랜스미션 게이트(213a)는 도통 상태에 있고, 한편, CMOS 트랜스미션 게이트(213b)는 비도통 상태에 있어, 내부 데이터 버스선 DBa가 판독 드라이버 RDRa에 결합된다. 한편, 8 비트 구성 지시 신호 MX8이 H 레벨로 되어 ×8 비트 구성이 지정되면, AND 게이트(212)가 인에이블되어, 컬럼 어드레스 신호 CA8에 따라 AND 게이트(212)의 출력 신호가 H 레벨 또는 L 레벨로 되고, 멀티플렉서(202)가 내부 데이터 버스선 DBa, DBb 중 한 쪽을 선택한다.
도 54는 도 51에 나타내는 멀티플렉서(204a-204d)의 구성의 일례를 나타내는 도면이다. 이들 멀티플렉서(204a-204d)는 동일 구성을 갖기 때문에, 도 54에 있어서는 멀티플렉서(204)의 구성을 대표적으로 나타낸다. 이 멀티플렉서(204)는 내부 데이터선 DBc, DBd 중 한 쪽을 선택하여 판독 드라이버 RDRd에 결합한다.
멀티플렉서(204a-204d)에 대하여 공통으로, 컬럼 어드레스 신호 CA8과 16 비트 구성 지시 신호 MX16을 받는 AND 게이트(214)의 출력 신호 및 그 반전 신호가 인가된다. 멀티플렉서(204)는, AND 게이트(214)의 출력 신호가 H 레벨일 때에 도통되어, 내부 데이터 버스선 DBC를 판독 드라이버 RDRb에 결합하는 CMOS 트랜스미션 게이트(215a)와, AND 게이트(214)의 출력 신호가 L 레벨일 때에 도통되어, 내부 데이터 버스선 DBd를 판독 드라이버 RDRb에 결합하는 CMOS 트랜스미션 게이트(215b)를 포함한다.
×16 비트 구성 시에 있어서는, 16 비트 구성 지시 신호 MX16은 H 레벨이며, AND 게이트(214)가 인에이블된다. 따라서, 이 경우에는, 컬럼 어드레스 신호 CA8에 따라, CMOS 트랜스미션 게이트(215a, 215b) 중 한 쪽이 선택된다. ×32 비트 구성 및 ×8 비트 구성 시에 있어서는, 16 비트 구성 지시 신호 MX16은 L 레벨이며, AND 게이트(214)의 출력 신호는 L 레벨로 되어, CMOS 트랜스미션 게이트(215b)가 도통되고, 내부 데이터 버스선 DBd가 판독 드라이버 RDRd에 결합된다.
또, 이 도 52 내지 도 54에 나타내는 멀티플렉서의 구성에 있어서, 글로벌 데이터선 GIO0-GIO3이 컬럼 어드레스 신호 CA8이 "0"일 때에 지정되고, 글로벌 데이터선 GIO4-GIO7이 컬럼 어드레스 신호 CA8이 "1"일 때에 지정된다. 또한, 글로벌 데이터선 GIO0, GIO3, GIO4, GIO7이 컬럼 어드레스 신호 CA9가 "0"일 때에 지정된다. 그러나, 이들 컬럼 어드레스 신호의 할당은 어레이 구성에 따라 적당히 정해지면 좋고, 각 글로벌 데이터선 GIO0-GIO7에 대하여 할당하는 컬럼 어드레스 신호 비트에 따라, 이들 도 52 내지 도 54에 나타내는 멀티플렉서로서 인가되는 컬럼 어드레스 신호 CA9, CA8의 논리 레벨은 적당히 변경되면 좋다.
도 55는 내부 데이터 버스와 데이터 패드의 접속을 개략적으로 나타내는 도면이다. 도 55에 있어서, 뱅크 A-D의 각각의 메모리 블록에서의 데이터 비트 및 컬럼 어드레스 신호 CA8의 할당을 나타낸다.
뱅크 A-D에서는, 컬럼 어드레스 신호 CA8, /CA8(=ZCA8)에 따라 4개의 열 블록으로 분할된다. 상측의 서브메모리 블록의 글로벌 데이터선은 내부 데이터선 DB<7:0>, DB<15:8>에 결합되고, 하측 메모리 서브블록이 내부 데이터 버스 DB<23:16>, DB<31:24>에 결합된다.
이 도 55에 나타내는 배치에 있어서는, 내부 데이터 버스 DB<7:0>이 선택적으로 데이터 버스 MDB<7:0>에 결합되고, 내부 데이터 버스 DB<15:7>가 데이터 버스 MDB<15:7>에 결합된다. 또한, 데이터 버스 MDB<23:16>이 내부 데이터 버스 DB<23:16>에 선택적으로 결합되고, 데이터 버스 MDB<31:24>가 내부 데이터 버스 DB<31:24>에 결합된다.
뱅크 A-D의 외부의 4개의 영역에 데이터 패드 영역(95a-95d)이 배치된다. ×32 비트 구성 시에 있어서, 도 51에 도시하는 바와 같이, 멀티플렉서(200a, 200d, 202a, 202d, 204a-204d)는 선택 동작을 실행하지 않기 때문에, 내부 데이터 버스 DB<31:0>는 데이터 버스 MDB<31:0>에 일대일로 결합된다.
한편, ×16 비트 구성 시에 있어서는, 컬럼 어드레스 신호 CA8에 따라 접속경로가 전환된다. 즉, ×16 비트 구성 시에 있어서는, 2개의 열 블록이 열 어드레스 신호 CA8, /CA8(ZCA8)에 따라 선택된다. 도 51에 있어서, 멀티플렉서(204a-204d)가, 이 ×16 비트 구성 시, 컬럼 어드레스 신호 CA8에 따라 선택 동작을 실행한다. 따라서, 내부 데이터선 DB4-DB7에 대하여 마련된 판독 드라이버 RDR4-RDR7에 의해, 내부 데이터 버스선 DB0-DB7이 출력 버퍼 OBF4-OBF7에 결합된다. 따라서, 데이터 패드 DBD4-DBD7에 4 비트 데이터가 출력된다.
이 경우, 멀티플렉서(202a-204d)의 선택 동작에 의해, 내부 데이터 버스 DB0-DB3 상의 데이터가 데이터 비트 DQ0-DQ3으로서 출력되거나 또는, 내부 데이터 버스선 DB4-DB7 상의 데이터가 데이터 비트 DQ0-DQ3으로서 출력된다. 사용되지 않는 판독 드라이버 RDR0-RDR3의 출력 신호는 접지 전압 레벨로 고정된다. 데이터 기록 동작 시에 있어서도, 이들 사용되지 않는 데이터 출력 회로에 접속되는 데이터선은 기록 데이터를 전송하지 않기 때문에, 사용되지 않는 판독 드라이버의 출력 신호를 접지 전압 레벨로 고정해도, 데이터 기록 동작에 대하여 문제는 조금도 발생하지 않는다.
×16 비트 구성 시에 있어서, 도 51에 나타내는 프리앰프/기록 드라이버 PW0-PW7은 활성 상태에 있어, 내부 데이터 버스선 DB0-DB7은 판독 데이터에 따라 구동된다.
×8 비트 구성 시에 있어서는, 멀티플렉서(200a-200b)가 선택 동작을 행하고, 또는 멀티플렉서(202a, 202b)가 선택 동작을 실행한다. 멀티플렉서(204a-204d)는 선택 동작은 실행하지 않고, ×8 비트 구성 시 사용되지 않는 판독 드라이버 RDR0, RDR3-RDR7의 출력은 접지 전압 GND에 고정된다.
이 ×8 비트 구성에 있어서는, 멀티플렉서(200a-200d)에 의해, 컬럼 어드레스 신호 CA9에 따라 2:1의 글로벌 데이터선의 선택이 행해져, 내부 데이터 버스선 DB1, DB2, DB5, DB6 상에 선택 데이터가 전달된다. 이어서, 멀티플렉서(202a, 202b)에 의해, 컬럼 어드레스 신호 CA8에 따라 선택 동작이 행해지고, 판독 드라이버 RDR1, RDR2에 의해 출력 버퍼 OBF1, OBF2를 거쳐서 데이터 패드 DPD1, DPD2가 구동된다. 따라서, 예컨대, 데이터 패드 영역(95a)에서는, 데이터 패드 DPD1, DPD2에 내부 데이터선 DB1, DB2 상의 데이터가 출력되거나 또는 내부 데이터선 DB5, DB6 상의 데이터가 출력된다.
다른 데이터 패드 영역(95b-95d)에 대해서도, 이 도 51에 나타내는 구성과 같은 구성이 마련되어 있어, 마찬가지의 선택 동작이 행해지고, ×16 비트 구성 및 ×8 비트 구성 시에 컬럼 어드레스 신호 CA8, CA9에 따라 선택 동작이 행해진다.
이 도 51에 나타내는 구성의 경우, 프리앰프/기록 드라이버는, ×32 비트 구성, ×16 비트 구성 및 ×8 비트 구성 시에 있어서, 공통의 프리앰프/기록 드라이버를 이용할 수 있다. 또한, 판독 드라이버에 대해서도, ×32 비트 구성과 ×16 비트 구성에 있어서 이용되는 판독 드라이버는 동일하며, 또한 ×32 비트 구성과 ×8 비트 구성에 있어서 이용되는 판독 드라이버는 동일한 판독 드라이버이다. 따라서, ×16 비트 또는 ×8 비트 전용의 판독 드라이버 및 프리앰프를 배치할 필요가 없어서 회로 구성을 간략화할 수 있고, 또한 프리앰프대의 레이아웃이 간략화된다.
또한, 데이터 패드 영역(95a-95d)에서도, 단지, 내부 데이터 버스와 입출력 버퍼에 접속하는 데이터 버스의 접속의 전환이 단어 구성에 따라 실행될 뿐이며, 출력 버퍼 OBF0-OBF7은 단어 구성에 관계없이 공통으로 배치할 수 있어, 이 데이터 출력부의 레이아웃으로서 단어 구성에 대하여 공통의 레이아웃을 이용할 수 있다.
(변경예)
도 56은 본 발명의 실시예 8의 변경예를 개략적으로 나타내는 도면이다. 도 56에 있어서, 글로벌 데이터 버스 GIO와 내부 데이터 버스 DBB가 프리앰프 회로(220)를 거쳐서 결합된다. 이 프리앰프 회로는 글로벌 데이터 버스 GI0의 글로벌 데이터선 각각에 대응하여 배치되는 프리앰프를 포함한다. 이 프리앰프 회로(220)에 포함되는 프리앰프의 접속 경로가 컬럼 어드레스 신호 CA9에 따라 설정된다. 내부 데이터 버스 DBB는 접속 회로(222)를 거쳐서 판독 드라이버 RDR0-RDR15에 결합된다. 이 접속 회로(222)는 패키지 지시 신호 PTYTS, 컬럼 어드레스 신호 CA8과 단어 구성 지정 신호 MX8, MX16 및 MX32에 따라 그 접속 경로를 설정한다.
따라서 이 도 56에 나타내는 구성의 경우, 16 비트의 데이터 버스 DBB의 접속을 단어 구성 지정 신호와 컬럼 어드레스 신호 CA8에 따라 설정할 수 있어, 임의의 글로벌 데이터선과 내부 데이터 버스선(판독 드라이버)의 접속을 실현할 수 있으므로, BGP 및 TSOP 각각에 대응하는 임의의 단어 구성의 데이터 패드의 배치 위치를 용이하게 실현할 수 있다.
지금, 도 56에 나타내는 배치에 있어서, 접속 회로(222)에 컬럼 어드레스 신호 CA9가 인가되어도 관계없다. 이 구성의 경우, 프리앰프 회로(220)는, ×8 비트 구성 시, 컬럼 어드레스 신호 CA9에 따라 선택적으로 활성 상태로 되어, 이 활성 상태로 되는 프리앰프 회로의 출력 신호의 전송 경로가 접속 회로(222)에 있어서 컬럼 어드레스 신호 CA9에 따라 설정된다.
도 56에 나타내는 구성에 있어서는, 데이터 판독 시의 구성을 나타내고 있다. 그러나, 접속 회로(222)를 쌍방향 전송 게이트로 구성함으로써, 데이터 기록 경로도 마찬가지로, 사용되는 데이터 패드의 위치에 따라 설정할 수 있다.
이상과 같이, 본 발명의 실시예 8에 따르면, 내부 데이터 버스와 출력 데이터 버스 사이의 출력 버퍼를 구동하는 판독 드라이버에 대한 내부 데이터 버스의 접속 경로를 컬럼 어드레스 신호에 따라 설정하고 있어, 내부 데이터 입출력부의 구성을 각 단어 구성에 대하여 공통화할 수 있으므로, 프리앰프대의 레이아웃이 간략화된다.
또한, 도 39에 나타내는 구성과의 조합을 이용하여 접속 경로를 변경함으로써, 용이하게 임의의 단어 구성에 대한 데이터 패드의 배치를 실현할 수 있다. 또한, 패키지에 따른 데이터 패드의 배치도 용이하게 실현할 수 있다.
또, TSOP 실장 시에 있어서, ×8 비트 구성 및 ×16 비트 구성에 있어서는, 반도체 메모리 칩의 한 쪽 변에 배치되는 데이터 패드 영역이 사용된다. 이 경우에는, 접속 회로(222)에 대하여 패키지 지정 신호 PTYPS를 부여하여, 이 사용되지 않은 패드 영역에 대한 판독 드라이버에 대해서는 내부 데이터 버스에 대한 접속을끊고, 사용되는 데이터 패드 영역의 대응하는 판독 드라이버에 대한 접속 경로가 설정된다. 이 경우, 따라서, 접속 회로(222)에 있어서는, CMOS 트랜스미션 게이트를 이용하여 도 51에 나타내는 멀티플렉서의 출력 신호의 전송 경로를 패드 위치에 따라 변경한다.
(실시예 9)
도 57은 본 발명의 실시예 9에 따른 반도체 회로 장치의 주요부의 구성을 개략적으로 나타내는 도면이다. 도 57에 있어서, 메모리 어레이(50)의 선택 메모리 셀과 내부 기록/판독 데이터의 송수신을 실행하는 내부 기록/판독 회로(70)에 대하여, 신장 회로(250) 및 압축 회로(260)가 마련된다. 신장 회로(250)는, 멀티비트 테스트 모드 지시 신호 MBT의 활성화 시, 데이터 기록 시에 있어서, 내부 데이터 버스선 DBw 상의 신호를 신장하여 내부 기록/판독 회로(70)에 전달한다.
압축 회로(260)는, 멀티비트 테스트 모드 지시 신호 MBT의 활성화 시, 데이터 판독 시, 내부 기록/판독 회로(70)로부터 판독된 데이터를 압축하고, 내부 데이터선 DBr에 압축 결과를 전달한다. 내부 데이터 버스선 DBw, DBr는 별도의 데이터 버스선이며, 공통으로 입출력 회로(265)에 결합된다.
내부 기록/판독 회로(70)는 내부 데이터 버스 DB 상의 예컨대, 32 비트 데이터선과 데이터 전송을 행한다. 이 내부 데이터 버스 DB의 각 데이터 버스선에 대응하여 입출력 회로(265)에 있어서 입출력 버퍼 회로가 마련된다.
멀티비트 테스트 모드 시에 있어서는, 메모리 어레이(50)의 복수의 메모리셀에 공통의 데이터를 신장 회로(250)를 거쳐서 기록하고, 또한 메모리 어레이(50)로부터 이들 복수의 메모리 셀로부터 데이터를 동시에 판독하고, 압축 회로(260)에 의해, 이들 논리 레벨의 일치/불일치를 나타내는 데이터를 생성하며, 이들 복수의 메모리 셀에 불량 메모리 셀이 존재하는지를 판정한다. 신장 회로(250)는 데이터의 비트폭을 확장하는 기능을 갖고 있고, 인가된 테스트 데이터로부터 복사 동작에 의해 복수 비트의 데이터를 생성한다.
이와 같은 멀티비트 테스트 모드 시에 있어서, 멀티비트 테스트 기록 데이터를 전달하는 내부 데이터 버스선 DBw와, 압축(축퇴) 결과를 나타내는 데이터를 전달하는 데이터 버스선 DBr을 따로따로 마련함으로써 이하의 이점이 얻어진다. 즉, 동일한 데이터 버스선에 신장 회로(250) 및 압축 회로(260)를 결합한 경우, 이 데이터 버스선의 부하가 다른 데이터 버스선에 비해 커져, 통상 동작 모드 시에 있어서, 데이터 전송 속도가 이 부하의 큰 데이터 버스선의 데이터 전송 속도에 의해 제한되어, 고속으로 데이터 전송을 행할 수 없게 된다. 이 멀티비트 테스트 기록 데이터를 전달하는 버스선과 축퇴 결과를 나타내는 데이터를 전송하는 버스선을 따로따로 마련함으로써 버스선의 부하를 분산시킬 수 있어, 통상 동작 모드 시에 있어서 고속으로 데이터를 전송할 수 있다.
도 58은 도 57에 나타내는 내부 기록/판독 회로(70), 신장 회로(250) 및 압축 회로(260)의 구성을 보다 구체적으로 나타내는 도면이다. 도 58에 있어서는, 4 비트 데이터를 전송하는 글로벌 데이터선 GIOa-GIOd에 관련되는 부분의 구성을 나타낸다. 이하의 설명에 있어서는, 설명을 간략화하기 위해서 ×32 비트 구성에서의 멀티비트 테스트의 구성에 대하여 설명한다. 그러나, ×16 비트 및 ×8 비트의 구성의 멀티비트 테스트의 구성에 대해서도, 마찬가지로, 단어 구성에 따라 데이터 비트를 선택하는 멀티플렉서에 대하여 신장/압축 회로를 배치함으로써 멀티비트 테스트를 마찬가지로 실현할 수 있다.
내부 기록/판독 회로(70)는, 글로벌 데이터선 GIOa-GIOd 각각에 대응하여 마련되는 기록 드라이버 WDRa-WDRd와, 프리앰프 PAa-PAd를 포함한다. 기록 드라이버 WDRa 및 프리앰프 PAa는, 통상 동작 모드 시 내부 데이터 버스선 DBa와 데이터 전송을 행하고, 기록 드라이버 WDRb 및 프리앰프 PAb는, 통상 동작 모드 시에 내부 데이터 버스선 DBb와 데이터 전송을 행한다. 기록 드라이버 WDRc 및 프리앰프 PAc는, 통상 동작 모드 시 내부 데이터 버스선 DBc과 데이터 전송을 행한다. 기록 드라이버 WDRd 및 프리앰프 패드는, 통상 동작 모드 시 내부 데이터 버스선 DBd와 데이터 전송을 행한다.
신장 회로(250)는, 멀티비트 테스트 지시 신호 MBT의 활성화 시에 내부 데이터 버스선 DBa 상의 데이터를 버퍼 처리하여 기록 드라이버 WDRa-WDRd에 공통으로 전송하는 테스트 기록 드라이버(250a)를 포함한다. 압축 회로(260)는, 멀티비트 테스트 모드 지시 신호 MBT의 활성화 시에 프리앰프 PAa-PAd에서의 데이터를 1 비트 데이터로 압축(축퇴)하여 내부 데이터 버스선 DBb에 전달하는 압축기(260b)를 포함한다.
따라서, 멀티비트 테스트 모드 시에 있어서는, 이 테스트 기록 드라이버(250a)에 의해, 기록 드라이버 WDRa-WDRd에 같은 논리 레벨의 데이터가 전송되어, 글로벌 데이터선 GIOa-GIOd에 동일 논리 레벨의 데이터가 전송된다. 데이터 판독 시에 있어서는, 글로벌 데이터선 GIOa-GIOd에 전송된 선택 메모리 셀로부터의 데이터가 프리앰프 PAa-PAd에 의해 증폭되어 압축기(260a)에 전송된다. 압축기(260a)는 이들 인가된 데이터의 논리 레벨의 일치/불일치를 나타내는 신호를 생성하여 내부 데이터 버스선 DBb에 전달한다. 이에 따라, 내부 데이터 버스선 DBa, DBb에는, 각각 테스트 기록 드라이버(250a) 및 압축기(260a)가 결합될 뿐이며, 이들 내부 데이터 버스선 DBa, DBb의 부하를 경감할 수 있어, 고속으로 데이터를 전송할 수 있다.
도 59는 도 58에 나타내는 기록 드라이버 WDRa-WDRd의 구성의 일례를 나타내는 도면이다. 도 59에 있어서는, 기록 드라이버 WDRa-WDRd는 동일 구성을 갖기 때문에, 대표적으로, 글로벌 데이터선 GIO에 대하여 마련되는 기록 드라이버 WDr을 나타낸다.
도 59에 있어서, 기록 드라이버 WDR는, 기록 드라이버 인에이블 신호 WDE의 활성화 시, 인가된 데이터에 따라 글로벌 데이터선 GIO를 구동하는 구동 회로(280)와, 멀티비트 테스트 모드 지시 신호 MBT의 반전 신호 ZMBT가 H 레벨일 때 도통되어, 대응하는 내부 데이터 버스선 DB를 구동 회로(208)에 결합하는 전송 게이트(281)와, 멀티비트 테스트 모드 지시 신호 MBT의 활성화 시 도통되어, 테스트 기록 드라이버(250a)의 출력 신호를 구동 회로(280)에 전달하는 전송 게이트(282)를 포함한다.
통상 동작 모드 시에 있어서는, 멀티비트 테스트 모드 지시 신호 MBT는 L 레벨이며, 전송 게이트(281)가 도통 상태, 전송 게이트(282)는 비도통 상태이다. 따라서 구동 회로(280)는, 기록 드라이브 인에이블 신호 WDE에 따라, 대응하는 내부 데이터 버스선 DB 상의 데이터에 따라 대응하는 글로벌 데이터선 GIO를 구동한다.
한편, 멀티비트 테스트 모드 시에 있어서는, 멀티비트 테스트 모드 지시 신호 MBT는 H 레벨로 되어, 전송 게이트(281)가 비도통 상태, 전송 게이트(282)가 도통 상태로 되고, 구동 회로(280)는 테스트 기록 드라이버(250a)에서의 테스트 기록 데이터에 따라 글로벌 데이터선 GI0을 구동한다.
이 테스트 기록 드라이버(250a)는 내부 데이터 버스선을 구동하는 버스 구동 회로이어도 무방하다. 대응하는 입력 회로로부터의 테스트 데이터에 따라 4 비트의 내부 데이터선 DBa-DBd를 구동한다. 이 버스 구동 회로는 내부 데이터선 DBa-DBd 각각에 대하여 배치되는 버스 드라이버이어도 무방하다. 이들 버스 드라이버에 대하여 멀티비트 테스트 모드 시 하나의 입력 버퍼 회로로부터의 테스트 데이터가 공통으로 전송되어, 각 버스 드라이버가 전송된 테스트 데이터에 따라 대응하는 내부 데이터 버스선 DBa-DBd를 구동한다.
도 60은 도 58에 나타내는 프리앰프 PAa-PAb의 구성의 일례를 개략적으로 나타내는 도면이다. 도 60에 있어서, 프리앰프 PAa-PAb는 동일 구성을 갖기 때문에, 글로벌 데이터선 GIO에 대하여 마련되는 프리앰프 PA를 대표적으로 나타낸다.
도 60에 있어서, 프리앰프 PA는, 프리앰프 활성화 신호 PAE의 활성화에 응답하여 대응하는 글로벌 데이터선 GIO의 데이터를 증폭하는 프리앰프 회로(290)와, 멀티비트 테스트 모드 지시 신호 MBT가 L 레벨이 되어, 보의 멀티비트 테스트 모드지시 신호 ZMBT의 활성화 시, 도통되어, 프리앰프 회로(290)를 대응하는 내부 데이터 버스선 DB에 결합하는 전송 게이트(292)와, 멀티비트 테스트 모드 지시 신호 MBT의 H 레벨일 때 도통되어, 프리앰프 회로(290)의 출력을 압축기(260a)에 결합하는 전송 게이트(294)를 포함한다.
이 도 60에 나타내는 프리앰프 PA의 구성에 있어서는, 통상 동작 모드 시에 있어서는, 프리앰프 회로(290)가 대응하는 내부 데이터 버스선 DB에 결합되고, 멀티비트 테스트 동작 모드 시에 있어서는, 프리앰프 회로(290)의 출력 신호는 압축기(260a)에 전달되고, 대응하는 내부 데이터 버스선 DB와는 분리된다. 프리앰프 회로(290)와 대응하는 내부 데이터 버스선 DB를 멀티비트 테스트 모드 시 분리함으로써, 멀티비트 테스트 모드 시, 축퇴 결과를 나타내는 데이터를 전송하는 데이터 버스에 인접하는 내부 데이터 버스선을, 접지 전압 레벨로 고정하여 쉴드 배선으로서 이용할 수 있다(이 구성에 대해서는 후에 설명함).
도 61은 도 58에 나타내는 압축기(260a)의 구성의 일례를 나타내는 도면이다. 도 61에 있어서, 압축기(260a)는, 멀티비트 테스트 모드 시 프리앰프 PAa-PAd의 출력 신호를 받는 불일치 검출 회로(EXOR 회로)(300)와, 멀티비트 테스트 모드 지시 신호 MBT와 불일치 검출 회로(300)의 출력 신호를 받는 AND 회로(302)와, 멀티비트 테스트 모드 지시 신호 MBT의 활성화 시(H 레벨일 때) 도통되어, AND 회로(302)의 출력 신호를 내부 데이터 버스선 DBb에 전달하는 전송 게이트(304)를 포함한다.
통상 동작 모드 시에 있어서는, 멀티비트 테스트 모드 지시 신호 MBT는 L 레벨이며, 전송 게이트(304)가 비도통 상태이며, 이 압축기(260a)의 출력 신호는 내부 데이터 버스선 DBb에는 전달되지 않는다.
멀티비트 테스트 모드 지시 신호 MBT가 H 레벨로 되면, 전송 게이트(304)가 도통되어, AND 회로(302)의 출력 신호가 데이터 버스선 DBb에 전달된다. 또한, 도 60에 도시하는 바와 같이, 프리앰프 PA의 출력은 대응하는 데이터 버스선과 분리되고, 압축기(260a)에 결합된다.
데이터 기록 시에 있어서는, 프리앰프 PAa-PAd의 출력 신호는 전부 대기 상태의 예컨대, H 레벨로 설정되어, 불일치 검출 회로(300)의 출력 신호는 L 레벨이며, 따라서 AND 회로(302)의 출력 신호가 L 레벨로 된다. 따라서 내부 데이터 버스선 DBb는 멀티비트 테스트 모드 시의 테스트 데이터 기록 시에 있어서는 L 레벨로 고정된다.
멀티비트 테스트 모드 시에 있어서, 축퇴 결과 데이터를 판독하는 경우에는, 이 프리앰프 PAa-PAd의 출력 신호가 불일치 검출 회로(300)에 전달된다. 프리앰프 PAa-PAd의 출력 신호의 논리 레벨이 전부 동일하면, 이 불일치 검출 회로(300)의 출력 신호는 L 레벨이며, 따라서 AND 회로(302)의 출력 신호는 L 레벨을 유지한다. 한편, 프리앰프 PAa-PAd의 출력 신호에, H 레벨의 신호 및 L 레벨의 신호가 혼재하는 경우에는, 이 불일치 검출 회로(300)의 출력 신호가 H 레벨로 되고, 따라서 AND 회로(302)의 출력 신호가 H 레벨로 된다. 이에 따라, 4 비트 데이터의 축퇴 결과(압축 결과)를 나타내는 데이터를 내부 데이터 버스선 DBb에 전달할 수 있다.
멀티비트 테스트 모드 지시 신호 MBT가 L 레벨일 때에는, 프리앰프 PA가, 도60에 도시하는 바와 같이, 대응하는 데이터 버스선에 결합되어 압축기(260a)에 대한 입력 신호가 부정 상태로 된다. 그러나, AND 게이트(302)의 출력 신호가 L 레벨로 고정되고, 또한, 전송 게이트(304)도 비도통 상태로 설정되기 때문에, 통상 동작 모드 시에 있어서는 문제는 조금도 발생하지 않는다. 기록 드라이버 WDR에서도, 구동 회로(280)가 도 59에 도시하는 바와 같이, 대응하는 데이터 버스선에 결합되기 때문에 정확히 기록 데이터에 따라 대응하는 글로벌 데이터선을 구동할 수 있다.
도 62는 도 57에 나타내는 입출력 회로(265) 및 내부 데이터 버스선 DBb에 대응하는 입출력 회로(310)의 구성을 개략적으로 나타내는 도면이다.
도 62에 있어서, 입출력 회로(265)는, 기록 동작 지시 신호 WE의 활성화 시 활성화되어, 데이터 입력 노드에 인가된 데이터 DQa에 따라 내부 기록 데이터를 생성하는 입력 버퍼(312a)와, 판독 동작 활성화 신호 OE의 활성화 시 활성화되어, 인가된 데이터를 버퍼 처리하여 판독 데이터 DQa를 생성하는 출력 버퍼(314a)와, 보의 멀티비트 테스트 모드 지시 신호 ZMBT에 따라 출력 버퍼(314a)의 입력을 입력 버퍼(312a)의 출력에 결합하는 전송 게이트(315)를 포함한다.
이 입력 버퍼(312a)는 통상 동작 모드 시 및 멀티비트 테스트 모드 시 외부로부터의 데이터 DQa에 따라 내부 기록 데이터를 생성하여 내부 데이터 버스선 DBa를 구동한다. 통상 동작 모드 시에 있어서는, 멀티비트 테스트 모드 지시 신호 ZMBT는 H 레벨이며, 전송 게이트(315)가 도통 상태에 있어, 출력 버퍼(314a)의 입력은 내부 데이터 버스선 DBa에 결합되어 있고, 내부 데이터 버스선 DBa 상에 전송된 데이터에 따라 외부 판독 데이터 DQa를 생성한다.
입출력 회로(310)는, 기록 동작 지시 신호 WE의 활성화에 응답하여 외부로부터의 데이터 비트 DQb에 따라 내부 기록 데이터를 생성하는 입력 버퍼(312b)와, 판독 동작 지시 신호 OE의 활성화에 응답하여 활성화되어, 인가된 데이터를 버퍼 처리하여 외부 판독 데이터 DQb를 생성하는 출력 버퍼(314b)와, 멀티비트 테스트 모드 지시 신호 ZMBT의 비활성화(H 레벨)일 때 도통되어, 입력 버퍼(312b)의 출력 및 출력 버퍼(314b)의 입력을 내부 데이터 버스선 DBb에 결합하는 전송 게이트(316, 317)를 포함한다.
멀티비트 테스트 모드 시에 있어서는, 보의 멀티비트 테스트 모드 지시 신호 ZMBT가 L 레벨이며, 전송 게이트(316, 317)는 비도통 상태이며, 입력 버퍼(312b) 및 입력 버퍼(314b)는 내부 데이터 버스선 DBb로부터 분리된다.
멀티비트 테스트 결과를 출력하기 위해서, 멀티비트 테스트 모드 지시 신호 MBT의 활성화 시 도통되어, 내부 데이터 버스선 DBb를 출력 버퍼(314a)에 접속하는 전송 게이트(318)가 마련된다.
통상 동작 모드 시에 있어서는, 멀티비트 테스트 모드 지시 신호 MBT는 비도통 상태이며, 출력 버퍼(314a)와 내부 데이터 버스선 DBb는 분리된다. 한편, 멀티비트 테스트 모드 시에 있어서는, 멀티비트 테스트 모드 지시 신호 MBT가 H 레벨이며, 전송 게이트(318)가 도통되어, 내부 데이터 버스선 DBb 상에 전송된 압축 결과 데이터(축퇴 결과 데이터)가 출력 버퍼(314a)에 전달되고, 판독 데이터 DQa로서 출력된다.
따라서, 동일한 패드를 이용하여, 멀티비트 테스트 모드 시의 기록 데이터 및 압축 결과 데이터(압축 결과 데이터)를 전송해도, 내부에서 각각의 데이터 버스선을 거쳐서 멀티비트 테스트 기록 데이터 및 축퇴 결과 데이터를 전송할 수 있다.
이상과 같이, 본 발명의 실시예 9에 따르면, 멀티비트 테스트 모드 시, 테스트 기록 데이터와 압축 결과 데이터를 전송하는 각각의 내부 데이터선에 전송하여 내부 데이터 버스선의 부하를 분산시킬 수 있어, 통상 동작 모드 시 고속으로 데이터를 전송할 수 있다.
(실시예 10)
도 63은 본 발명의 실시예 10에 따른 반도체 메모리의 주요부의 구성을 개략적으로 나타내는 도면이다. 도 63에 있어서는, 데이터 단자 DPDa-DPDd에 관련되는 부분의 구성을 나타낸다. 이들 데이터 단자 DPDa-DPDd에 대하여 각각 입출력 회로(350a-350d)가 마련된다. 이들 입출력 회로(350a-350d)는 각각, 내부 데이터 버스선 DBa-DBd에 결합된다. 내부 데이터 버스선 DBa-DBd는 각각 프리앰프/기록 드라이버 PW0-PW3을 거쳐서 글로벌 데이터선 GIOa-GIOd에 결합된다.
멀티비트 테스트를 실행하기 위해서, 멀티비트 테스트 모드 지시 신호 MBT의 활성화 시, 내부 데이터 버스선 DBc의 데이터에 따라 내부 데이터 버스선 DBa를 구동하는 테스트 기록 드라이버(352)와, 프리앰프/기록 드라이버 PW0, PW1의 프리앰프 회로의 출력 신호를 압축하고, 내부 데이터 버스선 DBb 상에 축퇴 결과를 출력하는 압축기(354a)와, 프리앰프/기록 드라이버 PW2, PW3의 프리앰프 회로의 출력신호를 압축하고, 압축 결과를 내부 데이터 버스선 DBd 상에 전달하는 압축기(354b)가 마련된다.
또한 프리앰프/기록 드라이버 PW1의 기록 드라이버에는 내부 데이터 버스선 DBa가 결합되고, 또한 프리앰프/기록 드라이버 PW3의 기록 드라이버에는 내부 데이터 버스선 DBc가 결합된다.
이들 프리앰프/기록 드라이버 PW1, PW3은 도 59에 나타내는 기록 드라이버와 마찬가지의 구성을 갖는다. 프리앰프/기록 드라이버 PW0, PW2의 기록 드라이버에는 내부 데이터 버스선 DBa, DBc가 직접 결합된다. 그러나, 이들 프리앰프/기록 드라이버 PW0, PW2의 기록 드라이버는, 또한 도 59에 나타내는 기록 드라이버와 마찬가지의 구성을 갖고 있어도 무방하다.
프리앰프/기록 드라이버 PW0-PW3의 프리앰프는 도 60에 나타내는 프리앰프 회로와 마찬가지의 구성을 갖는다.
압축기(354a, 354b)는 도 61에 나타내는 압축기(260a)와, 4 입력 불일치 검출 회로 대신에 2 입력 불일치 검출 회로가 이용되는 구성을 제외하고는 동일 구성을 갖는다.
이 도 63에 나타내는 구성의 경우, 도 64에 도시하는 바와 같이, 내부 데이터 버스선에 있어서, 테스트 기록 데이터를 전달하는 버스선과 축퇴 결과를 나타내는 데이터를 전달하는 버스선이 교대로 배치된다. 도 64에 있어서는, 내부 데이터 버스선 DB0-DB7의 상보 데이터선 DB<i>, /DB<i>의 조를 나타낸다. 단, i=0-7이다.
이들 내부 데이터 버스선 DB<0>, /DB<0> - DB<7>, /DB<7>은 트위스트 구조를갖고, 인접 내부 데이터 버스선의 쌍이 서로 다른 위치에서 교차부를 갖고, 또한, 2 비트의 내부 데이터 버스선에 있어서, 각각 1 비트의 데이터 버스선의 사이에 다른 쪽의 1 비트 데이터 버스선이 배치된다. 즉, 도 64에 있어서, 내부 데이터 버스선 DB<7>, /DB<7>의 사이에 내부 데이터 버스선 DB<6> 또는 /DB<6>이 배치되고, 이들 내부 데이터 버스선 DB<6>, /DB<6> 사이에 내부 데이터 버스선 DB<7>, /DB<7>이 배치된다.
기수 내부 데이터 버스선에 축퇴 결과를 나타내는 데이터가 전송되고, 우수 내부 데이터선에 테스트 기록 데이터가 전송된다. 즉, 도 64에 있어서, 내부 데이터선 DB<2k>, /DB<2k>에 테스트 기록 데이터가 전송되고, 내부 데이터 버스선 DB<2k+1>, /DB<2k+1>에 축퇴 결과를 나타내는 데이터가 전송된다. 여기서, k=0-3이다.
따라서, 테스트 기록 데이터 전송 시에 있어서는, 축퇴 결과를 전달하는 데이터선이 쉴드 배선으로서 기능하고, 또는 축퇴 결과 판독 시에 있어서는, 테스트 기록 데이터를 전달하는 기수 데이터선이 쉴드 배선으로서 기능한다.
우수 내부 데이터선이, 멀티비트 테스트 모드 시, 축퇴 결과를 전달하는 경우에, 접지 전압 레벨로 구동되는 구성으로서는, 예컨대, 도 63에 있어서 테스트 기록 드라이버(352)가 멀티비트 테스트 모드 지시 신호 MBT의 활성화 시 데이터의 기록/판독에 관계없이 활성화되고, 또한, 입출력 회로(350c)에서, 입력 버퍼가, 멀티비트 테스트 모드 시에 데이터 판독 동작 모드 시에 있어서 접지 전압 레벨의 신호를 대응하는 내부 데이터선의 상보 데이터선에 전달하는 구성이 이용되면 좋다.
도 65는 도 63에 나타내는 입출력 회로(350c)의 출력 회로의 구성을 개략적으로 나타내는 도면이다. 도 65에 있어서, 입출력 회로(350c)는, 판독 동작 지시 신호 OE의 활성화 시 인가된 데이터를 버퍼 처리하여 데이터 패드 DPDc에 출력하는 출력 버퍼(360)와, 기록 동작 지시 신호 WE의 활성화 시 데이터 패드 DPDc에 인가된 데이터에 따라 내부 기록 데이터를 생성하는 입력 버퍼(368)와, 멀티비트 테스트 모드 지시 신호 MBT의 활성화 시, 내부 데이터 버스선 DBb, DBd 상의 데이터를 압축하는 압축기(366)와, 멀티비트 테스트 모드 지시 신호 MBT의 활성화 시 도통되어 압축기(366)의 출력 신호를 출력 버퍼(360)에 전달하는 전송 게이트(362)와, 보의 멀티비트 테스트 모드 지시 신호 ZMBT의 활성화 시 도통시키고, 도통 시, 출력 버퍼(360)를 내부 데이터 버스선 DBc에 결합하는 전송 게이트(364)와, 멀티비트 테스트 모드 지시 신호 MBT와 보의 기록 동작 지시 신호 /WE(ZWE)를 받는 AND 회로(365)와, AND 회로(365)의 출력 신호가 H 레벨일 때 도통되어, 내부 데이터 버스선 DBC를 접지 전압 레벨로 유지하는 전송 게이트(366)를 포함한다. 이 내부 데이터 버스선 DBc에는 테스트 기록 드라이버(352)가 결합된다.
압축기(366)는 도 61에 나타내는 압축기(260a)와 이하의 점에서 그 구성이 다르다. 즉, 4 입력 불일치 검출 회로 대신 2 입력 불일치 검출 회로가 이용되고, 또한, 전송 게이트는 이용되지 않는다. 도 61에 나타내는 전송 게이트(304)는 도 65에 있어서 전송 게이트(362)에 대응한다.
통상 동작 모드 시에 있어서는, 멀티비트 테스트 모드 지시 신호 MBT는 L 레벨이며, 출력 버퍼(360)는 전송 게이트(364)를 거쳐서 내부 데이터 버스선 DBc에결합된다. 또한 이 내부 데이터 버스선 DBc에는 입력 버퍼(368)도 결합된다. 통상 동작 모드 시에는, AND 게이트(365)의 출력 신호가 L 레벨이며, 전송 게이트(366)도 비도통 상태이다. 따라서, 데이터 패드 DPDc에 인가되는 데이터 비트 DQc에 따라 내부 데이터 버스선 DBc가 구동되고, 또한 내부 데이터선 DBc 상에 전송된 데이터에 따라 데이터 패드 DPDc가 출력 버퍼(360)에 의해 구동된다.
멀티비트 테스트 모드 시에 있어서는, 전송 게이트(364)는 비도통 상태이며, 한편, 전송 게이트(362)가 도통 상태이다. 멀티비트 테스트 모드 시의 데이터 기록 시에 있어서는, 기록 동작 지시 신호 /WE가 L 레벨이며, 따라서, AND 게이트(365)의 출력 신호는 L 레벨이며, 전송 게이트(366)는 비도통 상태이다.
이 상태에 있어서는, 입력 버퍼(368)가 데이터 패드 DPDc에 인가되는 테스트 기록 데이터 DQc에 따라 내부 데이터 버스선 DBc를 구동한다. 또한, 이 내부 데이터 버스선 DBc 상의 데이터에 따라, 테스트 기록 드라이버(352)가 도 63에 나타내는 내부 데이터 버스선 DBa를 구동한다.
한편, 멀티비트 테스트 시에 있어서, 데이터 판독 시에 있어서는, AND 게이트(365)의 출력 신호는 H 레벨로 되어, 내부 데이터 버스선 DBC는 접지 전압 레벨로 고정된다. 또한, 데이터 버스선 DBa도 테스트 기록 드라이버(352)에 의해 설치 전압 레벨로 유지된다.
이 상태에 있어서는, 압축기(366)가 내부 데이터선 DBb, DBd 상의 데이터에 따라 축퇴 동작(압축 동작)을 행하고, 출력 버퍼(360)로 전송 게이트(362)를 거쳐 축퇴 결과를 전달한다. 출력 버퍼(360)가 인가된 압축 결과 데이터에 따라 데이터패드 DPDc를 구동한다.
도 63에 나타내는 구성의 경우, 신장/압축 동작은 2 비트 단위로 실행되고 있고, 특히 축퇴 동작에 있어서는, 2 비트 단위에서의 압축 동작을 반복하고 있고, 압축기의 출력 부하를 데이터 버스선 DBb, DBd에 분산시킬 수 있어 데이터 버스의 부하를 저감할 수 있다. 즉, 도 61에 나타내는 압축기(260a)의 구성을 이용하는 경우에도, 4 입력 1 출력의 불일치 검출 회로는 2 입력 1 출력의 불일치 검출 회로에 비해 출력 부하가 크고, 따라서 AND 회로(302)의 크기도 크게 해야 한다(입력 용량에 맞춰 고속 구동하기 위해서). 따라서, 전송 게이트(304)의 크기가 커진다. 그러나, 2 입력 1 출력의 압축기를 이용함으로써 각 구성 요소의 크기를 저감할 수 있고, 따라서 전송 게이트의 크기도 저감할 수 있어 데이터 버스의 부하가 경감된다.
또한, 데이터 버스선 DBc 상의 데이터를 테스트 기록 드라이버(352)를 거쳐서 별도의 내부 데이터 버스선 DBa에 전달함으로써, 통상 동작 모드 시 및 멀티비트 테스트 모드 시, 같은 기록 드라이버(후에 설명하는 버스 드라이버를 포함함)를 이용하여 테스트 데이터의 기록 및 통상 데이터의 기록을 실행할 수 있어, 테스트 전용으로 드라이버를 배치할 필요가 없으므로 회로 점유 면적을 저감할 수 있다.
도 66은 멀티비트 테스트 모드 시에 내부 데이터 버스 DB<15:0>에 전송되는 데이터 비트를 일람으로 하여 나타내는 도면이다. 도 66에 있어서, 통상 동작 모드 시에 있어서는, 데이터 패드 DPD<15:0>에 인가되는 데이터 비트 DQ<15:0>이 내부 데이터 버스선 DB<15:0>에 각각 일대일의 대응 관계로 전달된다. 멀티비트 테스트 모드 시에 있어서는, 데이터 비트 DQ<2>, DQ<6>, DQ<9> 및 DQ<13>에 대응하는 단자를 거쳐서 테스트 데이터의 입출력이 행해진다.
멀티비트 테스트 모드 시의 데이터 판독 시(TMBT-판독)에 있어서는, 데이터 버스선 DB<1>, DB<3>에 나타낸 축퇴 데이터가 더 축퇴되어 데이터 비트 DQ<2>로서 출력된다. 내부 데이터선 DB<5>, DB<7>에 나타낸 축퇴 데이터가 더 축퇴되어 데이터 비트 DQ<6>으로서 출력된다. 내부 데이터 버스선 DQ<8>, DB<10>에 전달된 축퇴 데이터가 더 축퇴되어 데이터 DQ<9>로서 출력된다. 또한, 내부 데이터 버스선 DB<12>, DB<14> 상에 나타낸 축퇴 데이터가 더 축퇴되어 데이터 비트 DQ<13>으로서 출력된다.
멀티비트 테스트 모드 시의 기록 시에 있어서는, 데이터 비트 DQ<2>에 따라 내부 데이터 버스선 DB<0>, DB<2>가 구동된다. 데이터 비트 DQ<6>에 따라 내부 데이터 버스선 DB<4>, DB<6>이 구동되고, 또한 데이터 비트 DB<9>에 따라 내부 데이터선 DB<9>, DB<11>이 구동된다. 내부 데이터 버스선 DB<13>, DB<15>가 데이터 비트 DQ<13>에 따라 구동된다.
데이터 버스 DB<7:0>에 있어서, 기수 내부 데이터선에 축퇴 데이터가 출력되고, 우수 데이터선에 테스트 기록 데이터가 전달된다. 한편, 데이터 버스 DB<15:8>에 있어서는, 우수 데이터선에 축퇴 결과 데이터가 전달되고, 기수 내부 데이터선에 기록 데이터가 전송된다. 데이터 버스에 있어서 축퇴 결과 데이터를 전송하는 버스선과 테스트 기록 데이터를 전송하는 내부 데이터 버스선의 기수/우수가 교대하는 것은, 데이터 버스 DB<7:0>, DB<15:8>에 있어서 데이터 버스선의 배치가 대칭적으로 되기 때문이다(도 55 참조). 이 경우에도, 도 55에 도시하는 바와 같이, 내부 데이터 버스 DB<7:0>과 내부 데이터 버스 DB<15:8>은 BGP 실장 시에 있어서는 떨어져 배치된다. 8 비트의 데이터 버스에 있어서, 인접하는 내부 데이터 버스선은, 한 쪽이 테스트 기록 데이터를 전송하고, 다른 쪽이 축퇴 결과 데이터를 전송한다. TSOP 실장 시에 있어서는, ×16 비트 구성 시 및 ×8 비트 구성 시에 있어서는, 내부 데이터 버스 DB<23:16>, DB<31:24>가 이용된다. 이들 내부 데이터 버스 DB<23:16>, DB<31:24>에 있어서, 상술한 내부 데이터선의 전송하는 데이터의 관계가 유지된다.
어느 쪽의 구성에 있어서도, 도 67에 도시하는 바와 같이, 멀티비트 테스트 시, 내부 데이터 버스선에는 기록 데이터와 축퇴 결과 데이터(판독 데이터) 중 한 쪽이 전송된다. 인접 내부 데이터 버스선은, 한 쪽이 축퇴 데이터를 전송하고, 다른 쪽이 테스트 기록 데이터를 전송한다.
또한, 도 67에 나타내는 버스 배치에 있어서는, 내부 데이터선 DB<7>, DB<8>에는, 멀티비트 테스트 모드 시 축퇴 결과 데이터가 전송된다. 그러나, 먼저, 예컨대, 도 33 및 도 55에 있어서 도시하는 바와 같이, 내부 데이터 버스 DB<7:0>과 내부 데이터 버스 DB<15:8>은 서로 떨어져 배치되는 데이터 버스이다. 내부 데이터 버스 DB<7:0>에 인접하여 배치되는 내부 데이터 버스는 데이터 버스 DB<23:16>이며, 축퇴 결과 데이터를 전송하는 버스와, 테스트 결과 테스트 기록 데이터를 전송하는 버스는 인접하여 배치된다.
그러나, 일반적인 반도체 메모리에 있어서, 16 비트 내부 데이터 버스DB<15:0>이 직선적으로 연장되어 배치되고, 내부 데이터 버스 DB<15:0>의 내부 데이터 버스선이 인접하여 배치되는 경우에 있어서는, 데이터 버스 DB<15:8>을, 그 배치 순서를 바꾸어, 내부 데이터 버스 DB<7>에 인접하여 데이터 버스선 DB<15>를 배치함으로써, 멀티비트 테스트 모드 시 기록 데이터와, 축퇴 결과 데이터를 전송하는 버스선을 전부 서로 인접하여 교대로 배치할 수 있다.
이상과 같이, 본 발명의 실시예 10에 따르면, 멀티비트 테스트 모드 시에 있어서, 테스트 기록 데이터를 전송하는 버스와 축퇴 결과 데이터를 전송하는 버스를 따로따로 배치하고, 이들을 교대로 배치하여, 데이터 버스선 사이의 용량 결합에 의한 노이즈를 억제하여 정확히 테스트 데이터를 전송할 수 있다.
또한, 테스트 기록 데이터를 외부로부터의 멀티비트 기록 데이터를 받는 입력 버퍼에 대응하는 버스선으로부터 별도의 선에 전송하고 있어, 테스트 기록 데이터를 신장 동작에 의해 생성하는 회로 구성을 통상 동작 모드 시 및, 멀티비트 테스트 모드 시에 공유할 수 있다(버스 구동 회로가 마련되어 있는 경우, 이 버스 구동 회로를 통상 동작 모드 시 및 멀티비트 테스트 모드 시에 공유할 수 있음). 이에 따라 회로 레이아웃 면적을 저감할 수 있다.
또한, 이 테스트 기록 데이터와 축퇴 결과 데이터의 전송 버스선을 교대로 배치함으로써, 축퇴 동작을 복수 단계에 걸쳐 실행할 수 있어 각 축퇴 회로의 출력 용량을 경감할 수 있고, 따라서 버스선의 부하를 경감할 수 있다.
또한, 신장 회로 및 압축 회로를 각 버스선에 분산시켜 배치할 수 있어 버스선의 부하를 균일하게 할 수 있다.
(실시예 11)
도 68은 본 발명의 실시예 11에 따른 반도체 메모리의 데이터 입력부의 구성을 개략적으로 나타내는 도면이다. 도 68에 있어서는, 데이터 비트 DQ<0>, DQ<2>를 입출력하는 회로 부분을 대표적으로 나타낸다.
도 68에 있어서, 데이터 비트 DQ<2>, DQ<0> 각각에 대응하여 입력 버퍼(400, 401)가 마련된다. 입력 버퍼(400)의 출력 신호는 인버터 버퍼(402)를 거쳐서 버스 구동/래치(409)로 인가된다. 버스 구동/래치(404)는, 기록 데이터 트리거 신호 WDTG의 활성화 시, 인버터 버퍼(402)로부터 인가된 신호로부터 상보 기록 신호를 생성하여 내부 데이터 버스선 DB<2>, /DB<2>를 구동한다. 버퍼(400)는 도 65에 나타내는 입력 버퍼(368)에 대응한다. 또한, 내부 데이터 버스선 DB<2>, /DB<2>의 쌍은 내부 데이터 버스선 DB2에 대응한다.
도 65에 나타내는 테스트 기록 드라이버(352)에 대응하는 구성으로서, 입력 버퍼(400)의 출력 신호와 보의 멀티비트 테스트 모드 지시 신호 ZMBT를 받는 NOR 회로(406)와, 보의 멀티비트 테스트 모드 지시 신호 ZMBT와 테스트 기록 데이터 반전 지시 신호 WDCNV를 받는 NOR 회로(408)와, 이들 NOR 회로(406, 408)의 출력 신호와 입력 버퍼(400)의 출력 신호를 받는 복합 게이트(410)가 마련된다.
복합 게이트(410)는, 등가적으로, 테스트 기록 데이터 반전 지시 신호 WDCNV와 NOR 회로(406)의 출력 신호를 받는 AND 게이트와, NOR 회로(408)의 출력 신호와 입력 버퍼(400)의 출력 신호를 받는 AND 게이트와, 이들 AND 게이트의 출력 신호를 받는 OR 게이트를 포함한다. 이 복합 게이트(410)는, 보의 멀티비트 테스트 모드지시 신호 ZMBT가 H 레벨에 있는 통상 동작 모드 시에 있어서는, NOR 회로(406, 408)의 출력 신호가 모두 L 레벨이기 때문에 L 레벨의 신호를 출력한다.
한편, 보의 멀티비트 테스트 모드 지시 신호 ZMBT가 L 레벨에 있는 멀티비트 테스트 시에 있어서는, 이들 NOR 회로(406, 408)가 인버터로서 기능한다. 테스트 기록 데이터 반전 지시 신호 WDCNV가 H 레벨이며, 테스트 기록 데이터의 반전을 지시하는 경우에는 NOR 회로(408)의 출력 신호는 L 레벨이며, 입력 버퍼(400)로부터 NOR 회로(406)를 거쳐서 전달된 데이터에 대응하는 데이터가 복합 게이트(410)로부터 출력된다. 즉, 멀티비트 테스트 시에 있어서, 테스트 기록 데이터 반전 지시 신호 WDCNV가 H 레벨일 때에는, 입력 버퍼(400)의 출력 데이터의 반전 신호가 복합 게이트(410)로부터 전달된다.
한편, 멀티비트 테스트 시에 있어서, 테스트 기록 데이터 반전 지시 신호 WDCLV가 L 레벨일 때에는, NOR 회로(408)의 출력 신호가 H 레벨로 되어, 입력 버퍼(400)의 출력 데이터에 대응하는 신호가 복합 게이트(410)로부터 출력된다.
입력 버퍼(401)의 출력 신호는 복합 게이트(412)를 거쳐서 버스 구동/래치(414)에 전달된다. 복합 게이트(412)는, 등가적으로 보의 멀티비트 테스트 모드 지시 신호 ZMBT 라고 입력 버퍼(401)의 출력 신호를 받는 AND 게이트와, 이 AND 게이트와 복합 게이트(410)의 출력 신호를 받는 NOR 게이트를 포함한다.
버스 구동/래치(414)는 기록 데이터 트리거 신호 WDTG의 활성화에 따라, 인가된 데이터를 취입하고 래치하여 내부 데이터 버스선 DB<0>, /DB<0>을 구동한다. 내부 데이터 버스선 DB<0>, /DB<0>은 내부 데이터 버스선 DB0에 대응한다.
복합 게이트(412)는, 통상 동작 모드 시에 있어서는, 보의 멀티비트 테스트 모드 지시 신호 ZMBT가 H 레벨이기 때문에, 또한, 복합 게이트(410)의 출력 신호가 L 레벨이기 때문에, 입력 버퍼(401)의 출력 신호를 반전하여 버스 구동/래치(414)에 전달한다.
한편, 보의 멀티비트 테스트 모드 지시 신호 ZMBT가 L 레벨이며, 멀티비트 테스트 모드를 지시할 때에는, 복합 게이트(412)는 복합 게이트(410)의 출력 신호를 반전하여 버스 구동/래치(414)에 전달한다.
즉, 멀티비트 테스트 모드 시에 있어서, 테스트 기록 데이터 반전 지시 신호 WDCNV가 H 레벨일 때에는, 인버터 버퍼(402)와 복합 게이트(412)의 출력하는 신호의 논리 레벨은 서로 상보인 논리 레벨로 되고, 한편, 테스트 기록 데이터 반전 지시 신호 WDCNV가 L 레벨일 때에는, 인버터 버퍼(402) 및 복합 게이트(412)가 출력하는 신호의 논리 레벨은 동일한 논리 레벨로 된다.
따라서, 도 69에 도시하는 바와 같이, 멀티비트 테스트 모드 시에 있어서, 테스트 기록 데이터 반전 지시 신호 WDCNV가 "1(H 레벨)"일 때에는, 데이터 비트 DQ<2>에 따라, 내부 데이터 버스선 DB2, DB0에는 서로 상보인 데이터가 전달된다. 버스 구동/래치(404, 414)가 인가된 데이터를 반전하여 대응하는 내부 데이터 버스선 DB0, DB2를 구동하는 경우에는, 내부 데이터 버스선 DB0에 테스트 기록 데이터 DQ<2>와 동일한 논리 레벨의 데이터가 전송되고, 내부 데이터 버스선 DB0에는 테스트 기록 데이터 DQ<2>의 반전 데이터가 전송된다.
멀티비트 테스트 모드 시에 있어서, 내부 데이터 버스선 DB2 상의 데이터에따라 글로벌 데이터선 GIO2, GIO3이 구동되고, 한편, 내부 데이터 버스선 DB0상의 데이터에 따라 글로벌 데이터선 GIO0, GIO1이 구동된다. 따라서, 글로벌 데이터선 GIO0, GIO1에 전달되는 테스트 기록 데이터와 글로벌 데이터선 GIO2, GIO3에 전송되는 테스트 기록 데이터는 그 논리 레벨이 서로 상보인 논리 레벨로 된다.
따라서, 이들 글로벌 데이터선 GIO0-GIO3이 서로 인접하는 메모리 셀에 대응하여 배치되는 경우에는, 멀티비트 테스트 모드 시에 있어서, 2 비트 단위로 기억 데이터의 논리 레벨이 반전하는 체커 패턴을 기록할 수 있다. 또한, 글로벌 데이터선 GIO0, GIO2가 상측 블록의 메모리 셀에 결합되어, 글로벌 데이터선 GIO1, GIO3이 하측 블록의 메모리 셀에 접속되는 경우에는, 각 메모리 블록에 있어서 인접 메모리 셀에 서로 다른 논리 레벨의 데이터를 기록할 수 있어, 비트선간 간섭 등의 테스트를 실행할 수 있다. 이들 글로벌 데이터선과 내부 데이터 버스선의 대응은 적당히 정해지면 좋다.
멀티비트 테스트 모드 시에 있어서, 테스트 기록 데이터 반전 지시 신호 WDCNV가 "0(L 레벨)"일 때에는, 복합 게이트(410)는 입력 버퍼(400)의 출력 신호와 동일 논리 레벨의 신호를 생성하여 복합 게이트(412)에 부여한다. 따라서, 인버터 버퍼(402) 및 복합 게이트(412)로부터 동일 논리 레벨의 신호가 출력된다.
이 경우에는, 도 70에 도시하는 바와 같이, 내부 데이터 버스선 DB2, DB0에 동일 논리 레벨의 데이터가 전달되고, 따라서, 글로벌 데이터선 GIO0-GIO3에 동일 논리 레벨의 데이터가 전송된다.
통상 동작 모드 시에 있어서는, 보의 멀티비트 테스트 모드 지시 신호 ZMBT는 H 레벨이며, 복합 게이트(410)의 출력 신호는 L 레벨이며, 복합 게이트(412)가 인버터 버퍼로서 동작한다. 따라서, 입력 버퍼(400, 401)는 개개에 외부로부터 인가되는 데이터 비트 DQ<2>, DQ<0>에 따라 내부 기록 데이터를 생성하여 버스 구동/래치(404, 414)로 각각 부여한다.
따라서, 이 통상 동작 모드 시에 있어서는, 도 71에 도시하는 바와 같이, 내부 데이터 버스선 DB0-DB3은 외부로부터의 기록 데이터 DQ<0>-DQ<3>에 따라 구동되고, 따라서 글로벌 데이터선 GIO0-GIO3도 이들 외부로부터의 기록 데이터 비트 DQ<0>-DQ<3>에 의해 그 논리 레벨이 설정되는 데이터가 전송된다.
도 68에 나타내는 구성을 이용함으로써, 멀티비트 테스트 모드 시에 있어서도, 버스 구동/래치를 통상 동작 모드 시 및 멀티비트 테스트 모드 시에 있어서 공유시킬 수 있어, 멀티비트 테스트 모드 전용으로 버스 구동/래치를 마련할 필요가 없다. 따라서, 내부의 회로 구성을 간략화할 수 있고, 또한, 회로 점유 면적을 저감할 수 있다.
또한, 이 테스트 기록 데이터를 별도의 내부 데이터 버스선에 전송하는 테스트 기록 드라이버에 기록 데이터의 반전 기능을 갖게 함으로써, 복수 비트의 메모리 셀에 논리 레벨이 다른 체커 패턴 데이터를 기록할 수 있다.
또, 테스트 기록 데이터 반전 지시 신호 WCNV는, 테스트 모드 시 외부로부터 인가된다. 테스트 기록 데이터 반전 지시 신호 WCNV는, 테스트 모드 시 커맨드의 형태로 인가되어 모드 레지스터에 설정되어도 관계없다. 기록 데이터 트리거 신호 WDTG는, 데이터 기록 동작 모드 시 기록 동작 지시 신호 WE에 따라 소정의 타이밍에서 활성화된다.
또, ×32 비트 구성, ×16 비트 구성 및 ×8 비트 구성 시에 있어서, 멀티비트 테스트 모드를 실행하는 경우에는, 도 51에 나타내는 데이터 버스에 있어서 이하의 구성이 이용되면 좋다.
즉, 도 68에 나타내는 기록 드라이버/래치가 도 51에 나타내는 판독 드라이버에 대응하여 배치된다. 또한, 도 51에 나타내는 출력 버퍼 OBF0-OBF7에 대응하여 도 68에 나타내는 입력 버퍼가 배치된다.
즉, 도 51에 나타내는 구성에 있어서, 내부 데이터 버스선 DB0-DB3의 4 비트 데이터를 2 비트 데이터로 압축하여 기수 판독 드라이버에 전송하는 제 1 압축기와, 멀티플렉서(204a-204d)의 출력 신호(내부 판독 데이터)를 받아, ×32 비트 구성 시 및 ×16 비트 구성 시에 압축 동작을 실행하여 4 비트 데이터를 2 비트 데이터로 압축하여 기수 판독 드라이버에 전송하는 제 2 압축기를 마련한다. 이들 압축기의 출력 신호는 최종적으로 우수 데이터 패드에 대응하여 배치되는 출력 회로에 있어서 1 비트 데이터로 축퇴되어 출력된다. 따라서, 4 비트 메모리 셀로부터의 데이터가 1 비트 데이터로 축퇴되어 대응하는 데이터 단자를 거쳐서 출력된다.
×8 비트 구성에 있어서는, 도 51에 나타내는 구성에 있어서, 판독 드라이버 RDR1, RDR2가 데이터를 전송하기 때문에, 데이터 비트 DQ<0>에 대응하는 출력 회로에 있어서 이들 2 비트 데이터가 1 비트 데이터로 축퇴되어 출력된다.
테스트 데이터 기록 시에 있어서는, 도 51에 나타내는 판독 드라이버 RDR0-RDR7 대신에 데이터 버스 드라이버/래치를 배치하고, 그 전단에, 도 68에 나타내는구성을 각 내부 데이터 버스에 대응하여 배치한다. 도 51에 나타내는 멀티플렉서(MUX)가 단어 구성에 있어서 선택적으로 도통하기 때문에, 각 단어 구성에 따라 테스트 기록 데이터가 확실하게 전송된다.
따라서, 이 실시예 11에 나타내는 구성을 이용해도, 각 단어 구성에 따라 멀티비트 테스트를 정확히 실행할 수 있다. 테스트 기록 데이터를 반전하는 경우, 테스트 데이터 판독 시, 인가되는 대응하는 내부 판독 데이터의 논리 레벨을 반전할 필요는 없다. 반전 데이터에 대해서의 일치/불일치가 판정되고, 또한, 비반전 데이터에 대하여 일치/불일치가 판정되기 때문이다.
이상과 같이, 본 발명의 실시예 11에 따르면, 하나의 입력 버퍼로부터 내부 데이터 버스선으로 전달되는 테스트 기록 데이터의 논리 레벨을 반전할 수 있도록 구성하고 있어, 멀티비트 테스트 모드 시에, 기록 데이터의 논리 레벨이 변환되는 체커 보드 패턴을 생성하여 선택 메모리 셀에 기록할 수 있다.
또, 이 실시예 11에 있어서, 각 데이터 단자에 대응하여 배치되는 글로벌 데이터선 GIO0-GIO3의 배치에 대해서는, 하나의 메모리 서브블록에 배치되는 글로벌 데이터선이어도 무방하고, 하나의 서브열 블록에 포함되는 상측 글로벌 데이터선 및 하측 글로벌 데이터선으로 구성되어도 관계없다. 도 51에 나타내는 판독 드라이버와 글로벌 데이터선의 대응 관계에 의해 그 데이터 단자와 글로벌 데이터선의 대응 관계를 소망하는 관계로 설정할 수 있다.
또한, 상술한 실시예 2 내지 11에 있어서, 반도체 메모리로서는, 다이나믹 랜덤 액세스 메모리(DRAM) 및 스태틱 랜덤 액세스 메모리(SRAM) 및 비휘발성 반도체 기억 장치의 어느 것이라도 관계없다. 동일 구성의 칩으로 복수의 단어 구성에 대응하는 반도체 기억 장치이면, 본 발명은 적용 가능하다.
이상과 같이, 본 발명에 따르면, 데이터 패드를 칩 4분할 영역 각각에 대응하여 분산시켜 배치하고 있어, 복수 종류의 실장 패키지에 대하여 동일 칩 구성으로 대응할 수 있다.
또한, 내부 데이터 버스의 테스트 동작 모드 시의 구성을, 단어 구성에 따라 변경하고 있어, 실장 패키지에 따라 단어 구성을 변경해도 내부 회로 구성을 복잡하게 하는 일없이 테스트를 정확히 실행할 수 있다.
또한, 리프레시 주기를 복수 종류 준비하고, 선택적으로 하나의 리프레시 주기를 능동화하고 있어, 멀티칩 패키지 및 싱글칩 패키지의 어느 것에 대해서도 동일 구성의 반도체 메모리 칩으로 대응할 수 있다.
이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다.

Claims (5)

  1. 데이터를 기억하는 메모리 셀을 포함하고, 반도체 칩 상에 형성되는 내부 회로 및
    상기 내부 회로의 외부 영역의 칩 주변에 배치되는 복수의 패드를 구비하되,
    상기 복수의 패드는 상기 칩의 적어도 4분할 영역의 외주부에 분산되어 배치되고, 상기 내부 회로가 입출력하는 데이터의 단어 구성에 따라 각 상기 분할 영역에서 선택적으로 사용되는 복수의 데이터 패드를 포함하는
    반도체 회로 장치.
  2. 복수의 메모리 셀,
    테스트 동작 모드 시, 상기 복수의 메모리 셀의 소정수의 메모리 셀에 대하여 동시에 기록하는 데이터를 전송하는 테스트 기록 데이터선,
    상기 테스트 동작 모드 시, 상기 테스트 기록 데이터선의 데이터를 상기 소정수의 메모리 셀에 동시에 기록하는 기록 회로 및
    상기 테스트 동작 모드 시, 상기 소정수의 메모리 셀로부터의 판독 데이터를 축퇴하여 상기 테스트 기록 데이터선과 다른 테스트 판독 데이터선에 축퇴 결과를 나타내는 신호를 출력하는 축퇴 회로를 구비하고,
    상기 테스트 기록 및 테스트 판독 데이터선은, 각각, 통상 동작 모드 시에있어서는 기록 데이터 및 판독 데이터 양자를 전송하는
    반도체 회로 장치.
  3. 각각이 기억 데이터의 리프레시가 필요한 복수의 메모리 셀,
    상기 복수의 메모리 셀의 기억 데이터를 설정된 리프레시 주기로 리프레시하기 위한 리프레시 회로 및
    수납되는 실장 패키지에 따라, 상기 리프레시 주기를 고정적으로 설정하기 위한 리프레시 주기 설정 회로
    를 구비하는 반도체 회로 장치.
  4. 칩의 4분할 영역 각각에 배치되고, 각각이 데이터를 입출력하는 복수의 입출력 회로 및
    상기 4분할 영역 각각에 대응하여 배치되고, 활성화 시, 각각이 대응하는 영역의 입출력 회로의 데이터의 기록 및 판독에 마스크를 거는 복수의 마스크 신호를 입력하는 마스크 패드
    를 구비하는 반도체 회로 장치.
  5. 복수의 메모리 셀을 갖는 메모리 어레이,
    각각이 상기 메모리 어레이의 선택 메모리 셀과 데이터의 송수신을 실행하는 복수의 글로벌 데이터선,
    각 상기 글로벌 데이터선에 대응하여 배치되고, 각각이 활성화 시 대응 글로벌 데이터선의 데이터를 증폭하여 출력하는 복수의 프리앰프 회로,
    소정수의 비트폭을 갖고, 상기 복수의 프리앰프 회로의 출력 신호를 전송하는 내부 데이터 버스,
    상기 내부 데이터 버스의 버스선에 대응하여 배치되는 복수의 패드를 구비하되,
    상기 복수의 패드의 수는 상기 소정수의 비트폭과 같고,
    상기 내부 데이터 버스의 버스선과 상기 복수의 패드의 결합을, 적어도 외부 입출력 데이터의 비트폭을 나타내는 단어 구성에 따라 설정하는 패드 접속 회로를 구비하는
    반도체 회로 장치.
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