DE10317130A1

DE10317130A1 - An eine Mehrzahl von Gehäusearten angepasste Halbleiterschaltungsvorrichtung

Info

Publication number: DE10317130A1
Application number: DE10317130A
Authority: DE
Inventors: Makoto Suwa; Junko Matsumoto; Tadaaki Yamauchi; Takeo Okamoto; Tetsuichiro Ichiguchi; Hideki Yonetani; Tsutomu Nagasawa; Zengcheng Tian
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2002-05-20
Filing date: 2003-04-14
Publication date: 2003-12-11
Also published as: TW200401294A; CN1299298C; KR20030090533A; TW594748B; JP2003338175A; KR100564469B1; US20030214344A1; CN1461008A; US6873563B2

Abstract

Datenanschlussbereiche (95a bis 95d) sind in vier getrennten Bereichen eines Halbleiterspeicherchips (1) mit rechteckiger Form angeordnet und Datenanschlüsse werden in jedem der vier getrennten Bereiche entsprechend einem Wortaufbau selektiv verwendet. Somit ist es möglich, einen Halbleiterspeicherchip bereitzustellen, der sowohl in einem Einzelchipgehäuse als auch in einem Mehrchipgehäuse angebracht werden kann.

Description

Die vorliegende Erfindung bezieht sich allgemein auf eine Halbleiterschaltungsvorrichtung und insbesondere auf eine Halbleiterschaltungsvorrichtung, die in eine Mehrzahl von Gehäusearten eingebaut wird. Insbesondere bezieht sich die vorliegende Erfindung auf den Aufbau einer Halbleiterspeichervorrichtung mit einem gemeinsamen Chipaufbau, der ein Einbauen in eine Mehrzahl von Gehäusearten ermöglicht.
Eine auf einem Halbleiterchip ausgebildete Halbleiterschaltung wird vor der Versendung als Fertigprodukt in ein Gehäuse eingebaut. Die Halbleiterschaltung wird durch einen Anschlussstift des Gehäuses mit Verdrahtungen auf einer Leiterplatte verbunden. Das Gehäuse schützt den Halbleiterchip gegen externe Verunreinigungsquellen und externe zerstörerische Faktoren wie z. B. externe mechanische Belastung und externen Elektromagnetismus.
Entsprechend dem Aufbau des anzuwendenden Leiterplattensystems sind verschiedene Arten von Gehäusen bereitgestellt. In letzter Zeit ist ein Gehäuse, das als SMD (Surface Mount Device = oberflächenmontierte Vorrichtung) bezeichnet wird, zum Anbringen von Halbleiterschaltungen auf beiden Seiten einer Leiterplatte weit verbreitet.
Fig. 72 ist eine schematische Darstellung des Aussehens eines TSOP (Thin Small Outline Package), das eines der herkömmlichen SMD darstellt. In Fig. 72 ist in dem TSOP ein interner Halbleiterchip mit einem Vergussharz MRJ versiegelt. Das Vergussharz MRJ hat eine rechteckige Form, und an seinen beiden Seiten sind Anschlüsse PT angeordnet. Fig. 72 zeigt stellvertretend Anschlussbeine, die entlang einer Seite des Gießharzes MRJ angeordnet sind.
Jedes Anschlussbein PT hat normalerweise die Form eines Schwalbenschwanzes (L-förmiges Anschlussbein) und wird auf eine Leiterplatte gelötet. Da das Anschlussbein PT nicht in ein in der Leiterplatte ausgebildetes Durchgangsloch eingeführt wird, können TSOP auf beiden Seiten der Leiterplatte angeordnet werden.
Ein TSOP hat eine Dicke in der Größenordnung von 1 mm und ist somit extrem dünn. Außerdem ist das Anschlussbein PT L-förmig. Daher kann es besser verarbeitet werden als ein SOJ-Gehäuse (Small Outline with J-Leads), das J-förmige Anschlussbeine PT aufweist, und ein Anschlussabstand kann kleiner gemacht werden.
Als solche dünnen rechtwinkligen Gehäuse mit Anschlussbeinen PT, die nur entlang seiner langen Seite angeordnet sind, sind außer TSOP auch noch SVP (Surface Vertical Package), das eine vertikale oberflächenmontierte Vorrichtung ist, und USOP (Ultra Small Outline Package), das z. B. 0,5 mm dünn ist, bekannt. Diese Gehäuse sind weit verbreitet zum Zusammenbau von Halbleiterspeichervorrichtungen.
In Anwendungen wie z. B. tragbaren Einrichtungen ist eine hohe Aufbaudichte erforderlich. In solchen Anwendungen wird ein MCP (Multichip Package = Mehrchipgehäuse), in dem eine Mehrzahl von Chips angeordnet sind, anstelle eines SCP (Single Chip Package = Einzelchipgehäuse) wie z. B. TSOP verwendet, in dem ein Chip angeordnet ist. Als MCP sind ein MCP eines MCM-Typs (Multichip Modul), in dem eine Mehrzahl von Chips in einem Zwischenträger (Substrat) zweidimensional angebracht sind, und ein stapelförmiges MCP bekannt, in dem eine Mehrzahl von Halbleiterchips auf einem Zwischenträger gestapelt sind.
Fig. 73 ist eine schematische Darstellung des Aufbaus eines bekannten stapelförmigen MCP. In Fig. 73 sind in dem Stapel-MCP Halbleiterchips CH3 bis CH1 auf einem Zwischenträger IPS gestapelt. Zwischen den Halbleiterchips CH1 und CH2 ist ein Stützisolator ISD1 angeordnet. Zwischen den Halbleiterchips CH2 und CH3 ist ein Stützisolator ISD2 angeordnet. Zwischen dem Zwischenkörper IPS und dem Halbleiterchip CH3 ist ein Stützisolator ISD3 angeordnet.
In dem Stützisolator ISD3 sind Durchgangslöcher ausgebildet, und auf dem Halbleiterchip CH3 ausgebildete Anschlussflächen sind über Lötkugeln SLS mit auf dem Zwischenkörper IPS ausgebildeten Anschlussflächen PD verbunden.
Bei dem Halbleiterchip CH1 sind Lötkugeln (Mikrokontakthöcker) SLS, die auf den Anschlussflächen ausgebildet sind, über Bonddrähte BWla und BWlb elektrisch mit den auf dem Zwischenkörper IPS ausgebildeten Anschlussflächen PD verbunden.
In ähnlicher Weise sind bei dem Halbleiterchip CH2 auf den Anschlussflächen ausgebildete Lötkugeln SLS über Bonddrähte BW2a und BW2b mit nicht dargestellten auf dem Zwischenkörper IPS ausgebildeten Anschlussflächen verbunden. Die Verdrahtung erfolgt auf dem Zwischenkörper IPS, und die auf dem Zwischenkörper IPS ausgebildeten Anschlussflächen sind mit auf der rückseitigen Oberfläche des Zwischenkörpers IPS ausgebildeten Kontakthöckern BPS verbunden. Interne Verbindungsleitungen können in einem Stützisolator ISD ausgebildet sein.
Die Halbleiterchips CH1 bis CH3 und die Anschlussflächen PD werden mit dem Gussharz MRJ versiegelt.
Da der Stapel-MCP wie in Fig. 73 dargestellt eine Mehrzahl von Halbleiterchips CH1 bis CH3 in sich gestapelt und zusammengebaut aufweist, ist es möglich, eine Mehrzahl von Chips mit einer kleinen Belegungsfläche aufzubauen.
Fig. 74 ist eine schematische Darstellung der rückseitigen Oberfläche (Rückseite) des MCP. Auf der Rückseite des MCP sind die Kontakthöcker BPS in einem Feld angeordnet. Diese Kontakthöcker BPS sind mit Lötkugeln verbunden, die auf einer Montageplatte ausgebildet sind. Daher verwendet das MCP Kontakthöcker BPS anstelle von Anschlussbeinen, um die Halbleiterchips CH1 bis CH3 elektrisch mit einer externen Vorrichtung zu verbinden. Durch Anordnen der Kontakthöcker BPS auf der Rückseite des Gussharzes MRJ in Form eines Feldes kann eine große Anzahl von Kontakthöckern angeordnet werden, und somit kann die Anzahl von Eingängen und Ausgängen für Signale und Daten erhöht werden. Das Gehäuse, bei dem Kontakthöcker in Form eines Feldes angeordnet sind, wird als BGP (Ball Grid Package) bezeichnet. MCP ist daher ein Mitglied der Familie BGP.
Als Beispiel für eine Halbleiterschaltungsvorrichtung wird im folgenden eine Halbleiterspeichervorrichtung betrachtet. In der Halbleiterspeichervorrichtung wird ein Wortaufbau geändert, indem die Spannung an einem Bondpad durch Maskenverbindung oder Bonddrahtverbindung eingestellt wird, um verschiedene Wortaufbauten mit demselben Chipaufbau abzudecken. Der interne Aufbau ist derselbe, lediglich die Anzahl von zu verwendenden Dateneingabe/ausgabeschaltungen ist unterschiedlich. Somit ist es möglich, eine Mehrzahl von Arten von Wortaufbauten mit einer Art Chipaufbau abzudecken, wodurch die Herstellungs- und Entwurfseffizienz gesteigert wird.
Für verschiedene Gehäuse ist jedoch die Anordnung der Anschlussflächen unterschiedlich. Daher ist es erforderlich, das Layout der internen Schaltungsanordnung eines Halbleiterchips einzeln entsprechend jedem Gehäuse zu optimieren. Herkömmlicherweise wird z. B. die Anordnung von Anschlussflächen für BGP und TSOP als SCP unterschiedlich optimiert.
In der Halbleiterspeichervorrichtung ist insbesondere anders als bei einem eingebetteten DRAM (Dynamic Random Access Memory), das zusammen mit einer Logikschaltung auf einem Halbleiterchip integriert ist, die Anzahl von Eingabe/Ausgabedatenbits klein (32 Bit), und als Montagegenäuse wird normalerweise ein TSOP verwendet. Herkömmlicherweise wird bei der Halbleiterspeichervorrichtung normalerweise ein LOC-Aufbau (Lead On Chip) für ein solches TSOP verwendet. In dem LOC-Aufbau sind Anschlussflächen in dem Zentralabschnitt eines Chips angeordnet, um eine Chipfläche zu verringern.
In BGP wird ein solcher LOC-Aufbau nicht verwendet, sondern zum Herstellen der elektrischen Verbindungen zwischen den Chipanschlüssen und den Gehäuseanschlüssen (Kontakthöckern) werden Drahtbonden, TAB (Tape Automated Bonding) und Flipchipbonden und dergleichen verwendet.
Daher können Halbleiterspeicherchips mit einer Anschlussflächenanordnung, die für ein solches TSOP-Gehäuse optimiert sind, für BGP nicht verwendet werden.
Außerdem unterscheidet sich die für einen Speicher erforderliche Speicherkapazität abhängig von einem Verarbeitungszweck. Für eine Anwendung einer einfachen Verarbeitung ist z. B. ein Speicherchip mit 128 MBit erforderlich, während für eine Anwendung der Verarbeitung von Bild- und Audiodaten in portablen Einrichtungen ein Speicher mit einer Speicherkapazität von 256 MBit erforderlich ist.
Um einen Speicher mit 256 MBit unter Verwendung existierender Speicherchips mit je einer Speicherkapazität von 128 MBit zu verwirklichen, ist es hinreichend, einfach zwei Speicher von 128 MBit zu verwenden. Wenn die erforderliche Speicherkapazität in diesem Fall unter Verwendung von zwei TSOP bereitgestellt werden soll, steigt die Fläche der Speicherchips nachteilig an und behindert eine Verkleinerung der tragbaren Einrichtung.
Ein möglicher Gedankengang zum Vermeiden dieser Behinderung besteht darin, dass Speicherchips mit dem selben Aufbau wie für TSOP auf MCP angewendet werden, um einen Speicher mit 256 MBit zu gewinnen. Da MCP jedoch vom Typ BGP ist, können die für TSOP geeigneten Speicherchips nicht für MCP verwendet werden.
Außerdem unterscheidet sich die für einen Speicher mit 128 MBit erforderliche Spezifikation in einigen Fällen von der für einen Speicher mit 256 MBit erforderlichen. Wenn ein Speicher von 256 MBit z. B. einen 16-Bit-Wortaufbau hat, wird ein 8k-Auffrischzyklus eingestellt. Für einen Speicher mit 128 MBit mit einem 16-Bit-Wortaufbau dagegen wird der Auffrischzyklus auf einen 4k-Auffrischzyklus eingestellt. Daher ist es nicht möglich, einen Speicher mit 256 MBit einfach durch Verwendung zweier Speicherchips mit je einer Speicherkapazität von 128 MBit zu verwirklichen.
Der vorliegenden Erfindung liegt die Aufgabe zugrunde, eine Halbleiterschaltungsvorrichtung bereitzustellen, die mit demselben Chipaufbau sowohl für ein Einzelchipgehäuse als auch für ein Mehrchipgehäuse verwendbar ist.
Weiterhin soll eine Halbleiterspeichervorrichtung bereitgestellt werden, die unter Verwendung von zwei in einem Einzelchipgehäuse montierten Speicherchip ein Mehrchipgehäuse bilden kann.
Weiterhin soll ein interner Datenbusaufbau für eine Halbleiterspeichervorrichtung bereitgestellt werden, die in eine Mehrzahl von Gehäusearten eingebaut werden kann.
Weiterhin soll eine Halbleiterspeichervorrichtung bereitgestellt werden, die unabhängig von einem Wortaufbau auch bei unterschiedlichen internen Datenbusstrukturen ein genaues Testen von Speicherzellen ermöglicht.
Die Aufgabe wird gelöst durch eine Halbleiterschaltungsvorrichtung gemäß Anspruch 1.
Die Halbleiterschaltungsvorrichtung enthält eine interne Schaltungsanordnung, die Speicherzellen enthält, die Daten speichern, und die auf einem Halbleiterchip ausgebildet ist, und eine Mehrzahl von Anschlüssen, die am Rand des Chips in einem äußeren Bereich der internen Schaltungsanordnung angeordnet sind. Die Mehrzahl von Anschlüssen enthält eine Mehrzahl von Datenanschlüssen, die verteilt über äußere periphere Abschnitte von zumindest vier getrennten Bereichen des Chips angeordnet sind und in jedem der getrennten Bereiche entsprechend einem Wortaufbau der von der internen Schaltungsanordnung eingegebenen und ausgegebenen Daten selektiv verwendet werden.
Die Aufgabe wird ebenfalls gelöst durch eine Halbleiterschaltungsvorrichtung gemäß Anspruch 8.
Die Halbleiterschaltungsvorrichtung enthält: eine Mehrzahl von Speicherzellen; eine Testdatenschreibleitung zum gleichzeitigen Übertragen von zu schreibenden Daten zu einer vorbestimmten Anzahl von Speicherzellen aus der Mehrzahl von Speicherzellen in einem Testbetrieb; eine Schreibschaltung zum simultanen Schreiben der Daten auf der Testdatenschreibleitung in die vorbestimmte Anzahl von Speicherzellen im Testbetrieb; und eine Komprimierschaltung zum Komprimieren von aus der vorbestimmten Anzahl von Speicherzellen gelesenen Daten und zum Ausgeben eines das Komprimierergebnis darstellenden Signals zu einer Testdatenleseleitung, die von der Testdatenschreibleitung verschieden ist. Die Testdatenschreibleitung und die Testdatenleseleitung übertragen im Normalbetrieb sowohl Schreibdaten als auch Lesedaten.
Die Aufgabe wird ebenfalls gelöst durch eine Halbleiterschaltungsvorrichtung gemäß Anspruch 13.
Die Halbleiterspeichervorrichtung enthält: eine Mehrzahl von Speicherzellen, von denen jede das Auffrischen der Speicherdaten erfordert; eine Auffrischschaltung zum Auffrischen der Speicherdaten der Mehrzahl von Speicherzellen in einem eingestellten Auffrischzyklus; und eine Auffrischzykluseinstellschaltung zum festen Einstellen des Auffrischzyklus entsprechend einem Gehäuse, das die Halbleiterschaltungsvorrichtung enthält.
Die Aufgabe wird ebenfalls gelöst durch eine Halbleiterschaltungsvorrichtung gemäß Anspruch 18.
Die Halbleiterschaltungsvorrichtung enthält: eine Mehrzahl von Eingabe/Ausgabeschaltungen, die jeweils in vier getrennten Bereichen eines Chips angeordnet sind, jede zum Eingeben und Ausgeben von Daten; und Maskierungsanschlüsse, die jeweils entsprechend den vier getrennten Bereichen angeordnet sind, zum Eingeben einer Mehrzahl von Maskierungssignalen zum Maskieren des Schreibens und Lesens von Daten durch die Eingabe/Ausgabeschaltungen in den entsprechenden Bereichen im aktivierten Zustand.
Die Aufgabe wird ebenfalls gelöst durch eine Halbleiterschaltungsvorrichtung gemäß Anspruch 22.
Die Halbleiterschaltungsvorrichtung enthält: ein Speicherfeld mit einer Mehrzahl von Speicherzellen; eine Mehrzahl von globalen Datenleitungen, von denen jede Daten zu einer ausgewählten Speicherzelle des Speicherfelds überträgt oder von ihr empfängt; eine Mehrzahl von Vorverstärkerschaltungen, die jeweils entsprechend den globalen Datenleitungen angeordnet sind, jede zum Verstärken und Ausgeben von Daten einer entsprechenden globalen Datenleitung im aktivierten Zustand; einem internen Datenbus mit einer vorbestimmten Bitbreite zum Übertragen der Ausgangssignale der Mehrzahl von Vorverstärkerschaltungen; eine Mehrzahl von Anschlüssen in derselben Anzahl wie die Busleitungen des internen Datenbusses und diesen entsprechend angeordnet; und eine Anschlussverbindeschaltung zum Herstellen einer Verbindung zwischen den Busleitungen des internen Datenbusses und der Mehrzahl von Anschlüssen zumindest entsprechend einer Wortaufbauinformation.
Durch Anordnen der Datenanschlüsse verteilt in den äußeren Randbereichen der vier getrennten Bereiche des Halbleiterchips ist es möglich, auch wenn der Halbleiterchip in einem Mehrchipgehäuse aufgebaut ist, die Datenanschlüsse leicht entsprechend dem Kugelrasterfeld des Mehrchipgehäuses anzuordnen und den Halbleiterchip mit demselben Aufbau für das Einzelchipgehäuse und für das Mehrchipgehäuse zu verwenden.
Durch Trennen der 1-Bit-Testschreibdatenübertragungsbusleitung von der Datenleitung zum Übertragen eines Mehrbittestleseergebnisses in einen Mehrbittest ist es möglich, die mit dem Bus verbundenen Schaltungen zum Schreiben und Lesen von Daten zu verteilen, die Buslast zu verringern und Daten im Normalbetrieb mit hoher Geschwindigkeit zu übertragen (da es nicht erforderlich ist, Schreib/Lesedatenbusse, die dem jeweiligen Wortaufbau zugeordnet sind, mit derselben Datenbusleitung zu verbinden).
Durch Verändern des Auffrischzyklus entsprechend dem Typ des Montagegenäuses ist es möglich, einen Auffrischvorgang entsprechend der Speicherkapazität des in dem Gehäuse angebrachten Speichers mit einem optimalen Zyklus durchzuführen, wodurch der Erhalt der gespeicherten Daten sichergestellt wird.
Durch Anlegen von Dateneingabe/ausgabemaskierungssignalen an die Speicherschaltungen, die jeweils entsprechend den vier getrennten Bereichen des Chips angeordnet sind, ist es möglich, die Dateneingabe/ausgabe in den vier getrennten Bereichen jeweils einzeln zu maskieren, die Verbindung zwischen den Dateneingabe/ausgabemaskierungsanschlüssen und den Datenanschlüssen zu vereinfachen und das Layout der Verdrahtung von Datenleitungen zwischen den Anschlussflächen und den Anschlüssen zu vereinfachen, wenn der Halbleiterspeicherchip in einem Mehrchipgehäuse angebracht ist.
Durch Einstellen der Verbindung zwischen den internen Datenbusleitungen und den Anschlüssen zumindest entsprechend der Wortaufbauinformation ist es möglich, den Aufbau der internen Leseschaltung wie z. B. eines Vorverstärkers unabhängig von dem Wortaufbau gemeinsam bereitzustellen, wodurch das Layout des internen Datenleseabschnitts vereinfacht wird.
Weiterbildungen der Erfindung sind jeweils in den Unteransprüchen gekennzeichnet.
Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der beigefügten Zeichnungen. Von den Figuren zeigen:
Fig. 1 eine schematische Darstellung des Aufbaus einer in einem Mehrchipgehäuse angebrachten Halbleiterschaltungsvorrichtung nach einer ersten Ausführungsform der vorliegenden Erfindung;
Fig. 2 eine schematische Darstellung des Aufbaus eines Hauptabschnitts der Halbleiterschaltungsvorrichtung nach der ersten Ausführungsform;
Fig. 3 eine schematische Darstellung eines in Fig. 2 gezeigten Speicherfelds;
Fig. 4 eine schematische Darstellung des Aufbaus einer in Fig. 2 gezeigten Auffrischsteuerschaltung und zeilenbezogenen Steuerschaltung;
Fig. 5 eine schematische Darstellung des Aufbaus einer in Fig. 4 gezeigten Banksteuerschaltung und einer in Fig. 2 gezeigten zeilenbezogenen Schaltung;
Fig. 6 ein Beispiel für den Aufbau einer in Fig. 4 gezeigten Auffrischbereichsbezeichnungsschaltung;
Fig. 7A eine Darstellung von Auffrischzielbänken in einem 8k-Auffrischzyklus;
Fig. 7B eine Darstellung von Auffrischzielbänken in einem 4k-Auffrischzyklus;
Fig. 8 ein Beispiel für den Aufbau einer in Fig. 2 gezeigten Auffrischzykluseinstellschaltung;
Fig. 9 ein weiteres Beispiel für den Aufbau einer in Fig. 2 gezeigten Auffrischzykluseinstellschaltung;
Fig. 10 ein Beispiel für den Aufbau eines in Fig. 4 gezeigten Auffrischzeitgebers;
Fig. 11 ein Beispiel für den Aufbau einer in Fig. 10 gezeigten Vorspannungseinstellschaltung;
Fig. 12 ein Beispiel für den Aufbau einer in Fig. 10 gezeigten Ringoszillatorschaltung;
Fig. 13 ein weiteres Beispiel für den Aufbau eines in Fig. 4 gezeigten Auffrischzeitgebers;
Fig. 14 ein Beispiel für den Aufbau eines in Fig. 13 gezeigten Zählers;
Fig. 15A eine Darstellung des Aufbaus einer externen Zeilenadresse eines Speichers mit 128 MBit;
Fig. 15B eine Darstellung des Aufbaus einer externen Zeilenadresse eines Speichers mit 256 MBit;
Fig. 16 eine Darstellung der Zuordnung von Adressen des Speicherfelds einer Halbleiterschaltungsvorrichtung nach einer zweiten Ausführungsform;
Fig. 17 eine schematische Darstellung der Anordnung globaler Datenleitungen in dem in Fig. 16 gezeigten Speicherfeld;
Fig. 18 eine schematische Darstellung des Aufbaus eines Datenleitungsauswahlabschnitts nach der zweiten Ausführungsform;
Fig. 19 eine schematische Darstellung des Aufbaus eines Abschnitts zum Erzeugen eines Datenleitungsauswahlsignals nach der zweiten Ausführungsform;
Fig. 20 eine schematische Darstellung des Aufbaus eines Schreib/Lesesteuerabschnitts nach der zweiten Ausführungsform;
Fig. 21 eihe schematische Darstellung des Aufbaus eines internen Schreib/Leseabschnitts nach der zweiten Ausführungsform;
Fig. 22 eine schematische Darstellung der Anordnung von Anschlussflächen einer Halbleiterschaltungsvorrichtung nach einer dritten Ausführungsform;
Fig. 23 eine schematische Darstellung der Anordnung von in Fig. 22 gezeigten DQ- Anschlussgruppen und DQ- Anschlüssen;
Fig. 24 ein Beispiel für die Anordnung von Chips nach der dritten Ausführungsform, wenn die Halbleiterschaltungsvorrichtung in einem Mehrchipgehäuse angebracht ist;
Fig. 25 ein weiteres Beispiel für die Anordnung von Chips nach der dritten Ausführungsform, wenn die Halbleiterschaltungsvorrichtung in einem Mehrchipgehäuse angebracht ist;
Fig. 26A-D schematische Darstellungen der Anordnung von in einer Halbleiterschaltungsvorrichtung verwendeten Datenanschlussflächen nach einer vierten Ausführungsform;
Fig. 27 eine schematische Darstellung von Datenanschlussflächen nach der vierten Ausführungsform;
Fig. 28 eine genauere Darstellung der Anschlussflächen der Halbleiterschaltungsvorrichtung nach der vierten Ausführungsform;
Fig. 29 eine schematische Darstellung des Aufbaus zum Durchführen eines Komprimiertests in dem x32-Bit- Aufbau einer Halbleiterschaltungsvorrichtung nach einer fünften Ausführungsform;
Fig. 30 eine schematische Darstellung des Aufbaus zum Durchführen eines Komprimiertests in dem x16-Bit- Aufbau einer Halbleiterschaltungsvorrichtung nach der fünften Ausführungsform;
Fig. 31 eine schematische Darstellung des Aufbaus eines Abschnitts zum Durchführen eines Komprimiervorgangs in einer Halbleiterschaltungsvorrichtung mit einem x8-Bit-Aufbau nach der fünften Ausführungsform;
Fig. 32 ein Beispiel für die Anordnung von Datenanschlussflächen und Komprimierungsergebnisausgabeanschlussflächen der Halbleiterschaltungsvorrichtung nach der fünften Ausführungsform;
Fig. 33 eine schematische Darstellung der Anordnung eines internen Datenbusses einer Halbleiterschaltungsvorrichtung nach einer sechsten Ausführungsform;
Fig. 34 eine genauere Darstellung der Anordnung des in Fig. 33 gezeigten internen Datenbusses;
Fig. 35 eine schematische Darstellung, die die Verbindung zwischen einem Unterspeicherblock und dem internen Datenbus in der Halbleiterschaltungsvorrichtung nach der sechsten Ausführungsform veranschaulicht;
Fig. 36 eine schematische Darstellung, die die Verbindung zwischen dem internen Datenbus und einem Speicherblock im x16-Bit-Aufbau der Halbleiterschaltungsvorrichtung nach der sechsten Ausführungsform veranschaulicht;
Fig. 37 eine schematische Darstellung, die die Verbindung zwischen dem Unterspeicherblock und dem internen Datenbus im x8-Bit-Aufbau der Halbleiterschaltungsvorrichtung nach der sechsten Ausführungsform veranschaulicht;
Fig. 38 eine schematische Darstellung der Zuordnung von Datenbits in einem Speicherfeld nach einer Abwandlung der sechsten Ausführungsform;
Fig. 39 eine schematische Darstellung des Aufbaus eines internen Datenschreib/leseabschnitts nach der Abwandlung der sechsten Ausführungsform;
Fig. 40 ein Beispiel für den Aufbau eines in Fig. 39 gezeigten Multiplexers;
Fig. 41 eine schematische Darstellung, die die Verbindung zwischen einem internen Datenbus und einer globalen Datenleitung im x32-Bit-Aufbau der Halbleiterschaltungsvorrichtung nach der Abwandlung der sechsten Ausführungsform veranschaulicht;
Fig. 42 eine schematische Darstellung, die die Verbindung zwischen einem internen Datenbus und einer globalen Datenleitung im x16-Bit-Aufbau der Halbleiterschaltungsvorrichtung nach der Abwandlung der sechsten Ausführungsform veranschaulicht;
Fig. 43 eine schematische Darstellung, die die Verbindung zwischen einer globalen Datenleitung und einer internen Datenleitung im x8-Bit-Aufbau der Halbleiterschaltungsvorrichtung nach der Abwandlung der sechsten Ausführungsform veranschaulicht;
Fig. 44 eine schematische Darstellung des Aufbaus eines internen Datenbusses nach einer siebten Ausführungsform;
Fig. 45 eine schematische Darstellung der Anordnung der Datenanschlussflächen einer Halbleiterschaltungsvorrichtung nach der siebten Ausführungsform;
Fig. 46 eine schematische Darstellung des Aufbaus einer Halbleiterschaltungsvorrichtung nach der siebten Ausführungsform beim Anbringen der Halbleiterschaltungsvorrichtung in einem Gehäuse;
Fig. 47 eine besondere Darstellung der Datenanschlussflächen einer Halbleiterschaltungsvorrichtung nach der siebten Ausführungsform;
Fig. 48 eine schematische Darstellung einer Abwandlung der siebten Ausführungsform;
Fig. 49 ein Beispiel für den Aufbau eines in Fig. 48 gezeigten Datenleitungsschaltglieds;
Fig. 50 ein Beispiel für die Art des Bondens beim Anbringen der Halbleiterschaltungsvorrichtung nach der siebten Ausführungsform in einem Einzelchipgehäuse;
Fig. 51 eine schematische Darstellung des Aufbaus wichtiger Teile einer Halbleiterschaltungsvorrichtung nach einer achten Ausführungsform;
Fig. 52 ein Beispiel für den Aufbau einer in Fig. 51 gezeigten Multiplexers zum Auswählen einer globalen Datenleitung;
Fig. 53 ein Beispiel für den Aufbau eines in Fig. 51 gezeigten Multiplexers für den x8-Bit-Aufbau;
Fig. 54 ein Beispiel für den Aufbau eines in Fig. 51 gezeigten Multiplexers für den x16-Bit-Aufbau;
Fig. 55 eine schematische Darstellung der Entsprechung zwischen Datenanschlussflächen und einer ausgewählten Speicherzelle in der Halbleiterschaltungsvorrichtung nach der achten Ausführungsform;
Fig. 56 eine schematische Darstellung des Aufbaus einer Abwandlung der achten Ausführungsform;
Fig. 57 eine schematische Darstellung des Aufbaus eines Hauptabschnitts der Halbleiterschaltungsvorrichtung nach einer neunten Ausführungsform;
Fig. 58 eine genauere Darstellung einer in Fig. 57 gezeigten internen Schreib/Leseschaltung;
Fig. 59 ein Beispiel für den Aufbau eines in Fig. 58 gezeigten Schreibtreibers;
Fig. 60 ein Beispiel für den Aufbau eines in Fig. 58 gezeigten Vorverstärkers;
Fig. 61 ein Beispiel für den Aufbau eines in Fig. 58 gezeigten Komprimierers;
Fig. 62 ein Beispiel für den Aufbau eines Dateneingabe/ausgabeabschnitts der Halbleiterschaltungsvorrichtung nach der neunten Ausführungsform;
Fig. 63 eine schematische Darstellung des Aufbaus eines Hauptabschnitts einer Halbleiterschaltungsvorrichtung nach einer zehnten Ausführungsform;
Fig. 64 eine konkrete Darstellung der Entsprechung zwischen einem internen Datenbus und Übertragungsdaten bei dem in Fig. 63 dargestellten Aufbau;
Fig. 65 eine schematische Darstellung wichtiger Teile einer Halbleiterschaltungsvorrichtung nach einer Abwandlung der zehnten Ausführungsform;
Fig. 66 eine konkrete Darstellung der Entsprechung zwischen einer internen Datenbusleitung und Übertragungsdaten für den Mehrbittest bei dem in Fig. 65 dargestellten Aufbau;
Fig. 67 eine besondere Darstellung der Entsprechung zwischen der internen Datenbusleitung und den Übertragungsdaten während eines Mehrbittests nach der zehnten Ausführungsform;
Fig. 68 eine schematische Darstellung des Aufbaus eines Hauptabschnitts einer Halbleiterschaltungsvorrichtung nach einer elften Ausführungsform;
Fig. 69 eine schematische Darstellung der Entsprechung zwischen Testdaten und in eine Speicherzelle geschriebenen Daten nach der elften Ausführungsform;
Fig. 70 eine schematische Darstellung der Entsprechung zwischen Testdaten und in eine Speicherzelle geschriebenen Daten nach der elften Ausführungsform;
Fig. 71 eine schematische Darstellung der Entsprechung zwischen Schreibdaten und externen Daten in einer normalen Betriebsart nach der elften Ausführungsform;
Fig. 72 eine schematische Darstellung des Aufbaus eines bekannten Einzelchipgehäuses;
Fig. 73 eine schematische Darstellung der Anordnung von in einem bekannten Mehrchipgehäuse angebrachten Chips;
Fig. 74 eine schematische Darstellung der Anordnung von Datenanschlüssen des in Fig. 73 gezeigten Mehrchipgehäuses.
Fig. 1 ist eine schematische Darstellung des Aufbaus einer Halbleiterschaltungsvorrichtung nach einer ersten Ausführungsform der vorliegenden Erfindung. In Fig. 1 wird ein Halbleiterchip 1 für ein Einzelchipgehäuse verwendet zum Verwirklichen einer Halbleiterspeichervorrichtung 2, die in einem Mehrchipgehäuse (MCP) angebracht ist. Der Halbleiterspeicherchip 1 hat eine Speicherkapazität von 128 MBit und einen Wortaufbau von x16 Bit.
In gleicher Weise hat jeder der Halbleiterspeicherchips 1a und 1b eine Speicherkapazität von 128 MBit und einen Wortaufbau von x16 Bit. Diese Halbleiterspeicherchips 1a und 1b werden gleichzeitig betrieben. Daher hat die Halbleiterspeichervorrichtung 2 eine Speicherkapazität von 256 MBit und einen Wortaufbau von x32 Bit.
Wenn dagegen die Halbleiterspeicherchips 1a und 1b auf einen Wortaufbau von x8 Bit eingestellt und gleichzeitig betrieben werden, hat die Halbleiterspeichervorrichtung 2 einen Wortaufbau von x16 Bit. In dem Fall, in dem einer der Halbleiterspeicherchips 1a und 1b betrieben wird, ist es erforderlich, mit dem höchstwertigen Bit eines Zeilenadresssignals einen Chip auszuwählen. Daher wird die Zuordnung der Zeilenadresssignale anders als bei dem Halbleiterspeicherchip mit einer Speicherkapazität von 128 MBit. Somit kann eine Halbleiterspeichervorrichtung mit einer Speicherkapazität von 256 MBit nicht durch Verwenden von zwei Halbleiterspeicherchips mit dem gleichen Aufbau verwirklicht werden. Daher werden in dem Fall, bei dem eine Speicherkapazität durch Verwendung von zwei Halbleiterspeicherchips mit demselben Aufbau erhöht wird, die Halbleiterspeicherchips 1a und 1b gleichzeitig betrieben.
Wenn in der Halbleiterspeichervorrichtung 2 Auffrischen durchgeführt wird, ist es erforderlich, die Halbleiterspeicherchips 1a und 1b gleichzeitig parallel aufzufrischen. In diesem Fall steigt der Stromverbrauch bei einem Auffrischvorgang an. Insbesondere in einem Selbstauffrischbetrieb wie in einem ausgeschalteten Zustand, der eingestellt ist, wenn Daten gehalten werden müssen, ist ein geringer Stromverbrauch erforderlich, und die Spezifikation des geringen Stromverbrauchs kann nicht eingehalten werden.
Außerdem ist bei der Halbleiterspeichervorrichtung mit 128 MBit normalerweise ein 4k-Auffrischzyklus für einen der Spezifikation entsprechenden Auffrischzyklus eingestellt. Bei der Halbleiterspeichervorrichtung mit 256 MBit ist dagegen bei einem Wortaufbau von x16 Bit normalerweise ein 8k-Auffrischzyklus für den mit der Spezifikation übereinstimmenden Auffrischzyklus eingestellt. Daher kann ein Speicher mit einer Speicherkapazität von 256 MBit und einem Wortaufbau von x16 Bit nicht verwirklicht werden, wenn zwei Speicherchips mit je einer Speicherkapazität von 128 MBit und einem Wortaufbau von x8 Bit verwendet werden.
In dem 4k-Auffrischzyklus ist es erforderlich, einen Auffrischvorgang 4k-mal durchzuführen, um alle Speicherzellen einmal aufzufrischen. In dem 8k-Auffrischzyklus ist es erforderlich, einen Auffrischvorgang 8k-mal durchzuführen, um alle Speicherzellen einmal aufzufrischen. Daher beträgt die Anzahl von Auffrischzeilen in dem 8k-Auffrischzyklus 8k, während die Anzahl von Auffrischzeilen in dem 4k-Auffrischzyklus 4k beträgt. In einem Auffrischvorgang wird eine Auffrischzeile ausgewählt, und Auffrischen wird an der ausgewählten Zeile durchgeführt. Die Auffrischzeile wird durch eine Auffrischadresse bezeichnet und ist abhängig von dem internen Aufbau dieselbe wie oder verschieden von einer Wortleitung, die Speicherzellen in einer Zeile verbindet.
In der ersten Ausführungsform können in einem Halbleiterspeicherchip 1 wahlweise der 4k-Auffrischzyklus und der 8k- Auffrischzyklus ausführbar gemacht werden, um es zu ermöglichen, den Auffrischzyklus entsprechend der Art eines Montagegenäuses und dem Wortaufbau zwischen dem 8k-Auffrischzyklus und dem 4k-Auffrischzyklus umzuschalten.
Fig. 2 ist eine schematische Darstellung des Aufbaus eines Hauptabschnitts einer Halbleiterschaltungsvorrichtung (im folgenden als "Halbleiterspeichervorrichtung" bezeichnet), die auf dem in Fig. 1 dargestellten Speicherchip 1 (1a, 1b) ausgebildet ist.
Die in Fig. 2 dargestellte Halbleiterspeichervorrichtung enthält ein Speicherfeld 10 mit einer Mehrzahl von Speicherzellen MC, die in Zeilen und Spalten angeordnet sind. In dem Speicherfeld 10 sind Wortleitungen WL entsprechend den Zeilen von Speicherzellen MC angeordnet und Bitleitungspaare BLP entsprechend den Spalten von Speicherzellen MC. Die Speicherzelle MC ist normalerweise eine DRAM-Zelle (Dynamic Random Access Memory) vom Eintransistor/Einkondensator-Typ. Daher ist die Information in einem Kondensator in Form von Ladungen gespeichert, so dass es erforderlich ist, einen Auffrischvorgang mit zyklischem Zurückschreiben des Speicherdatenwerts in vorbestimmten Zyklen durchzuführen.
Die Halbleiterspeichervorrichtung enthält weiter: eine Auffrischzykluseinstellschaltung 11 zum Einstellen eines Auffrischzyklus entsprechend der Art eines Gehäuses, in dem der Halbleiterspeicherchip 1 angebracht ist, und einem Wortaufbau; eine Auffrischsteuerschaltung 12 zum Erzeugen von Steuersignalen, die erforderlich sind, um zyklisch einen Auffrischvorgang durchzuführen und die entsprechend einem Auffrischzyklusbezeichnungssignal REFSK eingestellt werden, das von der Auffrischzykluseinstellschaltung 11 geliefert wird; eine zeilenbezogene Steuerschaltung 13 zum Erzeugen eines Steuersignals, das erforderlich ist, um einen mit dem Auswählen einer Zeile in dem Speicherzellenfeld 10 zusammenhängenden Vorgang in Übereinstimmung mit dem von der Auffrischsteuerschaltung 12 angelegten Auffrischsteuersignal auszuführen; und eine zeilenbezogene Schaltung 14 zum Durchführen eines mit dem Auswählen einer Zeile in dem Speicherfeld 10 zusammenhängenden Vorgangs entsprechend dem von der zeilenbezogenen Steuerschaltung 13 angelegten zeilenbezogenen Steuersignal.
Die zeilenbezogene Schaltung 14 enthält: eine Wortleitungsauswahl/treiberschaltung zum Treiben einer Wortleitung WL in einen ausgewählten Zustand; einen Leseverstärker zum Erfassen, Verstärken und Zurückschreiben (Zurückspeichern) eines Datenwerts, der in einer mit der ausgewählten Wortleitung WL verbundenen Speicherzelle MC gespeichert ist; und eine Bitleitungsvorlade/ausgleichschaltung zum Einstellen jeder Bitleitung des Bitleitungspaares BLP auf eine vorbestimmte Spannung in einem Bereitschaftszustand.
Das Bitleitungspaar BLP enthält die Bitleitungen BL und ZBL zum Übertragen von komplementären Daten wenn eine entsprechende Speicherzelle ausgewählt ist. Die Speicherzelle MC ist entsprechend einer Schnittstelle zwischen einer der komplementären Bitleitungen BL und ZBL und der Wortleitung WL angeordnet.
In dem in Fig. 2 dargestellten Aufbau stellt die Auffrischzykluseinstellschaltung 11 den Auffrischzyklus auf einen 4k- Auffrischzyklus ein, wenn der Halbleiterspeicherchip 1 in e±nem Einzelchipgehäuse angebracht ist und auf den 8k-Auffrischzyklus, wenn der Halbleiterspeicherchip 1 in einem Mehrchipgehäuse mit einem Wortaufbau von x16 Bit angebracht ist (ein Halbleiterspeicherchip alleine hat einen Wortaufbau von x8 Bit). Die Auffrischsteuerschaltung 12 gibt in den entsprechend dem Auffrischzyklusbezeichnungssignal REFBK eingestellten Zyklen eine Auffrischanforderung aus, aktualisiert eine Auffrischadresse, erzeugt ein Auffrischaktiviersignal und legt es an die zeilenbezogene Steuerschaltung 13 an.
Die zeilenbezogene Steuerschaltung 13 erzeugt verschiedene zeilenbezogene Steuersignale, um die Wortleitung WL, die der von der Auffrischadresse bezeichneten Zeile entspricht, in Überein- Stimmung mit dem von der Auffrischsteuerschaltung 12 angelegten Auffrischaktiviersignal in einer vorbestimmten Abfolge in einen ausgewählten Zustand zu treiben. Die zeilenbezogene Schaltung 14 führt entsprechend den Steuersignalen von der zeilenbezogenen Steuerschaltung 13 und dem Auffrischadresssignal in der vorbestimmten Abfolge die Auswahl der entsprechenden Wortleitung WL, einen Lesevorgang und einen Rückspeichervorgang (Rückschreibvorgang) durch.
In der Auffrischsteuerschaltung 12 wird daher ein Intervall zum Aktivieren eines Auffrischvorgangs in dem 8k-Auffrischzyklus auf die Hälfte des Intervalls in dem 4k-Auffrischzyklus eingestellt. Dementsprechend wird bei dem Anbringen in einem Mehrchipgehäuse die Anzahl von Auffrischzeilen verdoppelt. Auch wenn die Halbleiterspeicherchips 1a und 1b gleichzeitig aufgefrischt werden, ist das Auffrischintervall für die jeweiligen Speicherzellen gleich eingestellt auf z. B. 64 ms. Es ist daher möglich, das Ausführen eines Auffrischvorgangs zum Halten von Speicherdaten mit demselben Chipaufbau sicherzustellen.
Da die Anzahl von Auffrischzeilen verdoppelt ist, kann weiterhin die Anzahl von Leseverstärkern, die in einem Auffrischvorgang arbeiten, halbiert werden. Daher ist es möglich, beim Aufbau eines Speichers mit einer 256 MBit Konfiguration den Stromverbrauch in einem Halbleiterspeicherchip in dem Auffrischvorgang zu verringern und ein Ansteigen des Stromverbrauchs in dem Auffrischvorgang zu verhindern.
Fig. 3 ist eine schematische Darstellung des Aufbaus des in Fig. 2 gezeigten Speicherzellenfelds 10. Wie in Fig. 3 dargestellt ist das Speicherzellenfeld 10 in vier Bänke A bis D unterteilt. Diese Bänke A bis D werden durch eine Bankadresse BA<1 : 0> bezeichnet. Fig. 3 zeigt ein Beispiel, bei dem den Bänken A bis D jeweils die Bankadressen (0, 0), (0, 1), (1, 0) und (1, 1) der Bankadresse BA<1 : 0> zugeordnet sind.
Fig. 4 zeigt genauer den Aufbau der in Fig. 2 gezeigten Auffrischsteuerschaltung 12 und zeilenbezogenen Steuerschaltung 13. Wie in Fig. 4 dargestellt enthält die Halbleiterspeichervorrichtung einen Befehlsdecoder 20, der einen externen Befehl CMD zum Bezeichnen einer Betriebsart decodiert, um ein internes Betriebsanweisungssignalzu erzeugen. Der Befehlsdecoder 20 nimmt z. B. bei der ansteigenden Flanke eines nicht dargestellten Taktsignals den extern zugeführten Befehl CMD auf, decodiert ihn und erzeugt das Betriebsartanweisungssignal zum Bestimmen der Betriebsart, die durch den Befehl bezeichnet wird. Fig. 4 zeigt stellvertretend ein Feldaktivieranweisungssignal ACT zum Anweisen des Treibens des Speicherfelds in einen ausgewählten Zustand, ein Vorladeanweisungssignal PRE zum Anweisen der Deaktivierung des ausgewählten Feldes, ein Selbstauffrischstartsignal SRFEN zum Anweisen des Ausführens eines Selbstauffrischvorgangs und ein Selbstauffrischstoppsignal SRFEX zum Anweisen des Beendens eines Selbstauffrischbetriebs.
Die Auffrischsteuerschaltung 12 enthält einen Auffrischzeitgeber 31 zum Ausgeben einer Auffrischanforderung RFREQ in einem vorbestimmten Zyklus, wenn er aktiviert ist; eine Auffrischausführsteuerschaltung 32 zum Aktivieren des Auffrischzeitgebers 31 als Reaktion auf das Selbstauffrischstartsignal SRFEN und das Selbstauffrischstoppsignal SRFEX von dem Befehlsdecoder 20 und zum Erzeugen eines Auffrischaktiviersignals RFACT und eines Auffrischbeendigungsanweisungssignal RFPRE entsprechend der Auffrischanforderung RFREQ von dem Auffrischzeitgeber 31; einen Auffrischadresszähler 33 zum Erzeugen einer Auffrischadresse QAD gesteuert von der Auffrischausführsteuerschaltung 32; und eine Auffrischbereichsbezeichnungsschaltung zum Bezeichnen eines Auffrischbereichs (einer Auffrischbank) in Übereinstimmung mit dem Auffrischadressbit QAD<12> und dem Auffrischzyklusbezeichnungssignal REFBK.
Die Auffrischausführsteuerschaltung 32 aktiviert den Auffrischzeitgeber 31, wenn das Selbstauffrischstartsignal SRFEN aktiviert wird, und sie deaktiviert den Auffrischzeitgeber 31 und beendet einen Auffrischvorgang wenn das Selbstauffrischstoppsignal SRFEX aktiviert wird. Die Auffrischausführsteuerschaltung 32 aktiviert das Auffrischaktiviersignal RFACT, wenn eine Auffrischanforderung RFREQ ausgegeben wird, und sie aktiviert das Auffrischbeendigungsanweisungssignal RFPRE, wenn eine vorbestimmte Zeit (die zum Rückspeichern der aufzufrischenden Daten erforderlichen Zeit) abgelaufen ist.
Der Auffrischadresszähler 33 erhöht oder erniedrigt seinen Zählwert jedes Mal, wenn ein Auffrischvorgang ausgeführt wird. Der Auffrischadresszähler 33 erzeugt z. B. die 13 Auffrischadressbits QAD<12 : 0>. Fig. 4 zeigt stellvertretend das höchstwertige Auffrischadressbit QAD<12> des Auffrischadresszählers 33.
Die Auffrischbereichsbezeichnungsschaltung 34 bezeichnet entsprechend dem Auffrischadressbit QAD<12> einen Auffrischbereich (eine Auffrischbank), wenn das Auffrischzyklusbezeichnungssignal REFBK aktiv ist. Wenn das Auffrischzyklusbezeichnungssignal REFBK auf L-Pegel liegt, aktiviert die Auffrischbereichsbezeichnungsschaltung 34 unabhängig von dem Auffrischadressbit QAD<12> gleichzeitig einen Auffrischvorgang für alle Bänke. Der Logikpegel des Auffrischzyklusbezeichnungssignals REFBK wird entsprechend der Art des Gehäuses, in dem die Halbleiterspeichervorrichtung angebracht ist, und dem Wortaufbau durch Maskenverbindung oder durch Festlegen einer Spannung an einem Betriebsarteinstellanschluss eingestellt.
Die zeilenbezogene Steuerschaltung 13 enthält eine zeilenbezogene Steuersignalerzeugeschaltung 21 zum Erzeugen eines Hauptfeldaktivieranweisungssignals MACT und eines Hauptvorladeanweisungssignals MPRE gemeinsam für die Bänke A bis D entsprechend dem Feldaktivieranweisungssignal ACT und dem Vorladeanweisungssignal PRE von dem Befehlsdecoder 20 und dem Auffrischaktiviersignal RFACT und dem Auffrischbeendigungsanweisungssignal RFPRE von der Auffrischausführsteuerschaltung 32, sowie Banksteuerschaltungen 22a bis 22d, die jeweils entsprechend den Bänken A bis D bereitgestellt sind.
Die Banksteuerschaltung A 22a und die Banksteuerschaltung B 22b empfangen beide ein Bankbezeichnungssignal /STPAB von der Auffrischbereichsbezeichnungsschaltung 34, und die Banksteuerschaltung C 22c und die Banksteuerschaltung D 22d empfangen beide ein Bankbezeichnungssignal /STPCD von der Auffrischbereichsbezeichnungsschaltung 34.
Die Banksteuerschaltung 22, die generisch kollektiv die Banksteuerschaltungen A bis D 22a bis 22d bezeichnet, empfängt die Bankadresse BA<1 : 0>. Weiterhin empfängt jede der Banksteuerschaltungen 22a bis 22d das Hauptfeldaktivieranweisungssignal MACT und das Hauptvorladeanweisungssignal MPRE.
Im aktiven Zustand erzeugen die Banksteuerschaltungen 22a bis 22d Feldaktiviersignale RASA bis RASD zum jeweiligen Aktivieren der Zeilenauswahlvorgänge in den entsprechenden Bänken. Die Banksteuerschaltungen 22a bis 22d können unabhängig voneinander in den aktiven bzw. inaktiven Zustand getrieben werden. Im Normalbetrieb wird in Übereinstimmung mit der Bankadresse BA<1 : 0> eines der Feldaktiviersignale RASA bis RASD aktiviert bzw. deaktiviert. In einem Auffrischbetrieb werden zwei oder vier der Feldaktiviersignale RASA bis RASD gleichzeitig aktiviert.
Fig. 5 ist eine schematische Darstellung des Aufbaus einer zeilenbezogenen Steuerschaltung und einer zeilenbezogenen Schaltung in einer Bank. Wie in Fig. 5 dargestellt enthält die Banksteuerschaltung 22i einen Bankdecoder 41 zum Decodieren der Bankadresse BA<1 : 0>; ein OR-Gatter 42, das von dem Bankdecoder 41 ein Bankauswahlsignal BAi und ein Auffrischbankbezeichnungssignal /STP empfängt; ein AND-Gatter 43, das das Ausgangssignal des OR-Gatter 42 und das Hauptfeldaktivieranweisungssignal MACT empfängt; ein AND-Gatter 44, das das Hauptvorladeanweisungssignal MPRE und das Ausgangssignal des OR-Gatters 42 empfängt; ein Setz/Rücksetz-Flipflop 45, das als Reaktion auf das Ansteigen des Ausgangssignals des AND-Gatters 43 gesetzt und als Reaktion auf das Ansteigen des Ausgangssignals des AND-Gatters 44 zurückgesetzt wird; und eine zeilenbezogene Steuersignalerzeugeschaltung 46 zum Erzeugen eines zeilenbezogenen Steuersignals in einer vorbestimmten Abfolge entsprechend dem Feldaktiviersignal RASi von dem Setz/Rücksetz-Flipflop 45.
Der Bankdecoder 41 kann gemeinsam für die Banksteuerschaltungen 22a bis 22d bereitgestellt sein. Das OR-Gatter 42 gibt ein Signal mit H-Pegel aus, wenn das Bankauswahlsignal BAi oder das Auffrischbankbezeichnungssignal /STP den H-Pegel erreicht. Daher wird in einer bezeichneten Bank die Aktivierung/Deaktivierung des Feldaktiviersignals RASi in Übereinstimmung mit dem Hauptfeldaktivieranweisungssignal MACT und dem Hauptvorladeanweisungssignal MPRE ausgeführt. Während das Feldaktiviersignal RASi aktiv ist, wird die bezeichnete Bank in einem ausgewählten Zustand gehalten und eine ausgewählte Wortleitung wird in einem ausgewählten Zustand gehalten.
Die zeilenbezogene Steuersignalerzeugeschaltung erzeugt ein Bitleitungsvorlade/ausgleichanweisungssignal, ein Leseverstärkeraktiviersignal, ein Wortleitungstreiberzeitablaufsignal und ein Zeilendecoderfreigabesignal. Entsprechend diesem Steuersignalen von der zeilenbezogenen Steuersignalerzeugeschaltung 46 wird eine adressierte Zeile in einen ausgewählten Zustand getrieben, und die Daten der Speicherzellen, die mit einer Wortleitung in dieser ausgewählten Zeile verbunden sind, werden in der ausgewählten Bank erfasst, verstärkt und verriegelt.
Die zeilenbezogene Schaltung enthält einen Zeilendecoder 52 zum Decodieren eines Adresssignals, das über einen Multiplexer 51 angelegt wird, um in aktivem Zustand ein Wortleitungsauswahlsignal WS zu erzeugen. Der Zeilendecoder 52 treibt eine aus 4k Zeilen, die in einem entsprechenden Speicherbankfeld 50 enthalten sind, in einen ausgewählten Zustand. In diesem Fall können durch Bezeichnen einer Zeile zwei Wortleitungen in einen ausgewählten Zustand getrieben werden.
Der Multiplexer 51 ist gemeinsam für die Bänke A bis D bereitgestellt und wählt entsprechend einem Auswahlsignal MX entweder die Auffrischadresse QAD<11 : 0> von dem Auffrischadresszähler 33 (s. Fig. 4) oder ein externes Adresssignal AD<11 : 0>. Das Auswahlsignal MX wird in einem Auffrischvorgang in einen Zustand zum Auswählen der Auffrischadresse QAD<11 : 0> eingestellt.
Fig. 6 zeigt ein Beispiel des Aufbaus der in Fig. 4 gezeigten Auffrischbereichsbezeichnungsschaltung 34. Wie in Fig. 6 dargestellt, enthält die Auffrischbereichsbezeichnungsschaltung 34: ein NAND-Gatter 34a, das das Auffrischadressbit QAD<12> und das Auffrischzyklusbezeichnungssignal REFSK empfängt; eine Gatterschaltung 34b, die das Auffrischadressbit QAD<12> und das Auffrischzyklusbezeichnungssignal REFSK empfängt; ein AND-Gatter 34c, das ein Auffrischbetriebsanweisungssignal REFM und das Ausgangssignal des NAND-Gatters 34a empfängt und ein Auffrischbereichsbezeichnungssignal /STPAB erzeugt; und eine AND- Schaltung 34d, die das Auffrischbetriebsanweisungssignal REFM und das Ausgangssignal der Gatterschaltung 34b empfängt und ein Auffrischbereichsbezeichnungssignal /STPCD erzeugt.
Das Auffrischbereichsbezeichnungssignal /STPAB stoppt das Auffrischen der Bänke A und B, wenn es auf L-Pegel aktiviert wird. Das Auffrischbereichsbezeichnungssignal /STPCD stoppt das Auffrischen der Bänke C und. D, wenn es auf L-Pegel aktiviert wird.
Das Auffrischbetriebsanweisungssignal REFM wird in einem Selbstauffrischbetrieb und in einem automatischen Auffrischbetrieb auf H-Pegel gelegt. Im Selbstauffrischbetrieb wird ein Auffrischvorgang intern mit voreingestellten Zyklen durchgeführt. Im automatischen Auffrischbetrieb werden intern Auffrischadressen erzeugt, und ein Auffrischvorgang wird in Übereinstimmung mit einem externen Anweisungssignal für automatischen Auffrischbetrieb ARF ausgeführt.
Das Auffrischbetriebsanweisungssignal REFM wird entsprechend dem Selbstauffrischstartsignal SRFEN und dem Selbstauffrischstoppsignal SRFEX von dem Befehlsdecoder 20 und dem (nicht dargestellten) Signal zum Anweisen des automatischen Auffrischbetriebs gesteuert von der in Fig. 4 gezeigten Auffrischausführsteuerschaltung 32 eingestellt. Im Normalbetrieb liegen daher die Selbstauffrischbereichsbezeichnungssignale /STPAB und /STPCD beide auf L-Pegel. In diesem Zustand wird wie in Fig. 5 dargestellt über das OR-Gatter 42 entsprechend dem Bankauswahlsignal BAi eine Bank ausgewählt.
Wenn das Auffrischzyklusbezeichnungssignal REFBK zum Bezeichnen des 8k-Auffrischzyklus auf H-Pegel gelegt ist, erzeugen das NAND-Gatter 34a und die Gatterschaltung 34b entsprechend dem Auffrischadressbit QAD<12> komplementäre Signale. Wenn in diesem 8k-Auffrischzyklus ein Auffrischvorgang ausgeführt wird, wird daher eines der Auffrischbereichsbezeichnungssignale /STPAB und /STPCD auf H-Pegel gelegt und das andere auf L- Pegel.
Wenn das Auffrischzyklusbezeichnungssignal REFBK auf L-Pegel gelegt ist, werden die Ausgangssignale des NAND-Gatters 34a und der Gatterschaltung 34b auf H-Pegel gelegt. In dem 4k- Auffrischmodus werden daher beide Auffrischbereichsbezeichnungssignale /STPAB und /STPCD auf H-Pegel gelegt und die Bänke A bis D gemeinsam aufgefrischt.
Wenn das Auffrischzyklusbezeichnungssignal REFBK auf H-Pegel liegt, um den 8k-Auffrischzyklus zu bezeichnen, werden wie in Fig. 7A dargestellt, jeweils die Bänke A und B oder die Bänke C und D gleichzeitig aufgefrischt. Die Auffrischzielbänke werden entsprechend dem Auffrischadressbit QAD<12> bezeichnet.
Wenn das Auffrischzyklusbezeichnungssignal REFBK auf L-Pegel liegt, werden wie in Fig. 7B dargestellt die Bänke A bis D gleichzeitig aufgefrischt. Wenn zwei Halbleiterspeicherchips verwendet werden, um in einem Mehrchipgehäuse angebracht zu werden, werden demzufolge die vier Bänke in dem 8k- Auffrischzyklus gleichzeitig aufgefrischt. In diesem Fall ist der Stromverbrauch während des Auffrischvorgangs in dem 4k- Auffrischzyklus derselbe wie in dem 8k-Auffrischzyklus. Somit kann mit demselben Chipaufbau eine Halbleiterschaltungsvorrichtung sowohl in einem Einzelchipgehäuse als auch in einem Mehrchipgehäuse angebracht werden. Auch wenn eine Halbleiterspeichervorrichtung mit 256 MBit (einem Wortaufbau von x16 Bit) z. B. unter Verwendung von zwei Halbleiterspeicherchips mit je 128 MBit (einem Wortaufbau von x8 Hit) verwirklicht wird, ist es möglich, den Auffrischvorgang durchzuführen, ohne in dem Auffrischbetrieb den Stromverbrauch zu erhöhen.
Alternativ dazu können in dem 8k-Auffrischzyklus die Bänke A und D oder die Bänke C und B gleichzeitig aufgefrischt wetden. In diesem Fall ist es möglich, gleichzeitig arbeitende Schaltungen über den Chip zu verteilen, um die Konzentration von Leistung zu verhindern und die Wärme effizient zu verteilen.
In dem 8k-Auffrischzyklus und in dem 4k-Auffrischzyklus sollten die Speicherzellen z. B. in einem Intervall von 64 ms aufgefrischt werden. Wenn der Auffrischzyklus auf den 8k- Auffrischzyklus oder den 4k-Auffrischzyklus eingestellt ist, wird ein Intervall für das Ausgeben einer Auffrischanforderung z. B. in dem 8k-Auffrischzyklus auf 8 µs (Mikrosekunden) und in dem 4k-Auffrischzyklus auf 16 µs eingestellt. Der Aufbau zum Ändern des Intervalls der Ausgabe der Auffrischanforderung wird später beschrieben.
Bei einer Halbleiterspeichervorrichtung mit einer Speicherkapazität von 256 MBit kann der Auffrischzyklus für den x8-Bit- Aufbau und für den x32-Bit-Aufbau entsprechend einer Spezifikation auf den 4k-Auffrischzyklus festgelegt werden, während der Auffrischzyklus für einen Speicher mit 128 MBit durch die Spezifikation für alle Wortaufbauten auf den 4k-Auffrischzyklus festgelegt sein kann. Auch in diesem Fall wird der Auffrischzyklus auf den 8k-Auffrischzyklus eingestellt, wenn ein Mehrchipgehäusespeicher mit 256 MBit und einem x16-Bit-Wortaufbau unter Verwendung von zwei Halbleiterspeicherchips mit 128 MBit und einem x8-Wortaufbau hergestellt wird. Dementsprechend ist es möglich, einen MCP-Speicher mit 256 MBit unter Verwendung von zwei Halbleiterspeicherchips mit 128 MBit unabhängig von dem Wortaufbau zu verwirklichen.
Der bestimmte Wert des Auffrischzyklus ist nicht auf die oben beschriebenen Werte beschränkt, solange der Auffrischzyklus zwischen einem Einzelchipgehäusespeicher und einem Mehrchipgehäusespeicher unterschiedlich eingestellt wird. Es reicht, dass entsprechend der Art eines Gehäuses, in dem ein Speicher angebracht wird, ein geeigneter Auffrischzyklus eingestellt wird.
Fig. 8 zeigt ein Beispiel des Aufbaus einer in Fig. 2 gezeigten Auffrischzykluseinstellschaltung 11. Wie in Fig. 8 dargestellt, enthält die Auffrischzykluseinstellschaltung 11: einen p-Kanal- MOS-Transistor (Feldeffekttransistor mit isoliertem Gate) 11a, dessen Source mit einem Versorgungsknoten und dessen Gate mit einem Masseknoten verbunden sind; ein schmelzbares Verbindungselement (Sicherungselement) 11b, das zwischen einen Drainanschluss des MOS-Transistors 11a und einen Knoten ND1 geschaltet ist; ein Widerstandselement 11c, das zwischen den Knoten ND1 und den Masseknoten geschaltet ist; einen Inverter 11d, der ein Spannungssignal an dem Knoten ND1 invertiert zum Erzeugen des Auffrischzyklusbezeichnungssignals REFBK; und einen n-Kanal- MOS-Transistor 11e, der zwischen den Knoten ND1 und den Masseknoten geschaltet ist und an seinem Gate das Ausgangssignal REFBK des Inverters 11d empfängt.
Der MOS-Transistor 11a, der an seinem Gate eine Massespannung empfängt, wird normalerweise in leitendem Zustand gehalten und wirkt als Strombegrenzungselement. Das Widerstandselement 11c hat einen hinreichend höheren Widerstandswert als der Kanalwiderstand des MOS-Transistors 11a.
Das Verbindungselement 11b wird durchgebrannt, wenn der Auffrischzyklus auf den 8k-Auffrischzyklus eingestellt wird, und es wird in einem nicht durchgebrannten Zustand erhalten, wenn der Auffrischzyklus auf den 4k-Auffrischzyklus eingestellt ist.
Wenn das Verbindungselement 11b durchgebrannt ist, wird der Knoten ND1 über das Widerstandselement 11c auf Massespannung gehalten, und das Auffrischzyklusbezeichnungssignal REFSK wird von dem Inverter 11d auf H-Pegel getrieben. Wenn der Pegel des Auffrischzyklusbezeichnungssignals REFBK auf H-Pegel liegt, wird der MOS-Transistor 11e leitend, um den Knoten ND1 sicher auf Massespannungspegel zu halten.
Wenn das Verbindungselement 11b nicht durchgebrannt ist, erhöht sich der Spannungspegel des Knotens ND1 durch einen Strom, der ihm über den MOS-Transistor 11a zugeführt wird, und das Auffrischzyklusbezeichnungssignal REFBK wird von dem Inverter 11d auf L-Pegel getrieben. In diesem Zustand wird der MOS- Transistor 11e in einem nicht leitenden Zustand gehalten, und ein Strom fließt durch das Widerstandselement 11c. Der Widerstandswert des Widerstandselements 11c ist hinreichend hoch, so dass der durch das Widerstandselement 11c fließende Strom hinreichend verringert wird.
Ein Transistor, der für eine vorbestimmte Zeitspanne als Reaktion auf ein Rücksetzsignal wie z. B. ein Einschalterfassungssignal leitend gehalten wird, kann zu dem Widerstandselement 11c in Reihe geschaltet sein. Ein solcher Transistor wird in einer anfänglichen Zeitspanne leitend gemacht, um den Knoten ND1 auf den Massespannungspegel zu treiben, und wenn der Transistor dann nichtleitend wird, wird der Spannungspegel des Auffrischzyklusbezeichnungssignals REFBK entsprechend dem durchgebrannten bzw. nicht durchgebrannten Zustand des Verbindungselements 11b eingestellt. Da der Rücksetztransistor nur während der anfänglichen Zeitspanne leitend ist, ist es möglich, den Stromverbrauch in der Auffrischzykluseinstellschaltung 11 zu verringern.
Mit beiden Aufbauten kann der Auffrischzyklus entsprechend dem durchgebrannten bzw. nicht durchgebrannten Zustand des Verbindungselements 11b selektiv auf den 8k-Auffrischzyklus oder auf den 4k-Auffrischzyklus eingestellt werden.
Fig. 9 zeigt ein weiteres Beispiel für den Aufbau einer in Fig. 2 gezeigten Auffrischzykluseinstellschaltung. Die in Fig. 9 dargestellte Auffrischzykluseinstellschaltung 11 unterscheidet sich von der in Fig. 8 dargestellten in den folgenden Punkten: In der in Fig. 9 dargestellten Auffrischzykluseinstellschaltung 11 ist der Knoten ND1 mit einer Anschlussfläche 11g verbunden. Das Verbindungselement 11b und der MOS- Transistor 11a sind nicht bereitgestellt. Das Auffrischzyklusbezeichnungssignal REFBK wird von einem Inverter 11f ausgegeben, der das Ausgangssignal des Inverters 11d empfängt.
Die Anschlussfläche 11g ist selektiv über einen Bonddraht 61 mit einem Versorgungsanschluss 60 verbunden. Da die anderen Bestandteile der in Fig. 9 dargestellten Auffrischzykluseinstellschaltung 11 dieselben sind wie bei der in Fig. 8 dargestellten Auffrischzykluseinstellschaltung 11, werden einander entsprechende Elemente mit denselben Bezugszeichen bezeichnet, und ihre detaillierte Beschreibung wird nicht wiederholt.
In der in Fig. 9 dargestellten Auffrischzykluseinstellschaltung 11 wird die Anschlussfläche 11g in dem Fall, in dem der Auffrischzyklus auf den 8k-Auffrischzyklus eingestellt ist, über den Bonddraht 61 mit dem Versorgungsanschluss 60 verbunden. In diesem Fall wird das Auffrischzyklusbezeichnungssignal REFBK auf H-Pegel gelegt. Wenn die Anschlussfläche 11g dagegen von dem Versorgungsanschluss 60 getrennt ist, um die Anschlussfläche 11g in einen offenen Zustand zu versetzen, wird der Knoten ND1 über das Widerstandselement 11c auf L-Pegel getrieben, das Ausgangssignals des Inverters 11d erhält H-Pegel, der MOS- Transistor 11e wird leitend und der Knoten ND1 wird auf Massespannungspegel gehalten. Der Inverter 11f invertiert das Ausgangssignal des Inverters 11d, und das Auffrischzyklusbezeichnungssignal REFBK wird auf L-Pegel eingestellt.
Wenn die Anschlussfläche 11g in der in Fig. 9 dargestellten Auffrischzykluseinstellschaltung 11 über den Bonddraht 61 mit dem Versorgungsanschluss 60 verbunden ist, fließt ein Strom von dem Versorgungsknoten 60 über das Widerstandselement 11c zu dem Masseknoten. Um einen solchen Stromfluss zu verringern, wird der Widerstandswert des Widerstandselements 11c hinreichend groß gemacht.
Wie in Fig. 9 dargestellt, kann der Auffrischzyklus dieses Halbleiterchips beim Anbringen in ein Gehäuse durch selektives Verbinden des Bonddrahtes 61 mit dem Bondpad 11g eingestellt werden.
Alternativ dazu kann die Anschlussfläche 11g über einen Bonddraht selektiv mit dem Masseanschluss verbunden werden. In diesem Fall wird das Widerstandselement 11c zwischen den Knoten ND1 und den Versorgungsknoten geschaltet, und anstelle des MOS- Transistors 11e wird ein p-Kanal-MOS-Transistor verwendet, der zwischen den Versorgungsknoten und den Knoten ND1 geschaltet ist.
Weiterhin kann ein Schalttransistor, der entsprechend einem Rücksetzsignal während einer anfänglichen Zeitspanne leitend gemacht wird, zu dem Widerstandselement 11c in Reihe geschaltet sein.
Fig. 10 ist eine schematische Darstellung des Aufbaus des in Fig. 4 gezeigten Auffrischzeitgebers 31. Wie in Fig. 10 dargestellt, enthält der Auffrischzeitgeber 31 eine Ringoszillatorschaltung 31a, die einen Oszilliervorgang durchführt, wenn das Selbstauffrischbetriebsanweisungssignal SELRF aktiviert wird; einen Zähler 31b, der ein Ausgangssignal der Oszillatorschaltung 31a zählt und bei einem vorbestimmten Zählwert jedes Mal eine Auffrischanforderung RFREQ ausgibt; und eine Vorspannungseinstellschaltung 31c zum Einstellen eines Betriebsstroms der Ringoszillatorschaltung 31a entsprechend dem Auffrischzyklusanweisungssignal REFBK.
Das Selbstauffrischbetriebsanweisungssignal SELRF wird aktiviert, wenn das Selbstauffrischstartsignal RSFEN aktiviert wird, und es wird deaktiviert, wenn das Selbstauffrischstoppsignal SRFEX aktiviert wird. Daher führt die Ringoszillatorschaltung 31a einen Oszilliervorgang durch, während der Selbstauffrischbetrieb eingestellt ist.
Die Vorspannungseinstellschaltung 31c stellt den Spannungspegel der Vorspannung BIAS entsprechend dem Auffrischzyklusbezeichnungssignal REFBK ein und ändert den Betriebsstrom der Ringoszillatorschaltung 31a. Wenn das Auffrischzyklusbezeichnungssignal REFBK den 8k-Auffrischzyklus bezeichnet, steigt die Vorspannung BIAS von der Vorspannungseinstellschaltung 31c an, der Betriebsstrom der Ringoszillatorschaltung 31a steigt an, und der Oszillationszyklus der Ringoszillatorschaltung 31a wird verkürzt. Wenn das Auffrischzyklusbezeichnungssignal REFBK den 4k-Auffrischzyklus bezeichnet, fällt die Vorspannung BIAS von der Vorspannungseinstellschaltung 31c ab, der Betriebsstrom der Ringoszillatorschaltung 31a fällt unter den Wert in dem 8k- Auffrischzyklus ab, und der Oszillationszyklus der Ringoszillatorschaltung 31a wird verlängert.
Wenn als Vorgabe der 4k-Auffrischzyklus eingestellt ist, wird die Vorspannung BIAS der Ringoszillatorschaltung 31a in diesem Fall vorgabemäßig auf den 4k-Auffrischzyklus eingestellt. In dem 8k-Auffrischzyklus wird die Vorspannung BIAS von dem Vorgabewert geändert (höher als der Vorgabewert eingestellt), um den Oszillationszyklus der Ringoszillatorschaltung 31a zu verringern. Der Zähler 31b zählt die Oszillationssignale PHY von der Ringoszillatorschaltung 31a und gibt bei jedem vorbestimmten Zählwert eine Auffrischaufforderung RFREQ aus. Wenn der Oszillationszyklus der Ringoszillatorschaltung 31a kürzer wird, wird daher auch die Periode der Ausgabe der Auffrischanforderung RFREQ von dem Zähler 31b kürzer. In dem 8k-Auffrischzyklus kann die Auffrischanforderung RFREQ z. B. in Intervallen von 8 µs ausgegeben werden. In dem 4k-Auffrischzyklus ist der Oszillationszyklus der Ringoszillatorschaltung 31 halb so lang wie in dem 8k-Auffrischzyklus, und der Zähler 31b gibt die Auffrischanforderung RFREQ z. B. in Intervallen von 16 µs aus.
Durch Verwenden des in Fig. 10 dargestellten Auffrischzeitgebers 31 ist es möglich, die Ausgabeperiode der Auffrischanforderung RFREQ mit demselben Schaltungsaufbau entsprechend dem Auffrischzyklusbezeichnungssignal REFBK zu ändern. In dem 8k- Auffrischzyklus wird die Ausgabeperiode der Auffrischanforderung RFREQ kleiner gemacht, wodurch das Auffrischintervall für die jeweiligen Speicherzellen gleich groß werden kann wie in dem 4k-Auffrischzyklus und es möglich ist, die gespeicherten Daten zuverlässig zu halten.
Fig. 11 zeigt ein Beispiel für den Aufbau einer in Fig. 10 dargestellten Vorspannungseinstellschaltung 31c. Wie in Fig. 11 dargestellt, enthält die Vorspannungseinstellschaltung 31c: einen p-Kanal-MOS-Transistor PQ1, der zwischen einen Versorgungsknoten und einen Knoten ND2 geschaltet ist und dessen Gate mit dem Knoten ND2 verbunden ist; einen p-Kanal-MOS-Transistor PQ2, der zwischen den Versorgungsknoten und einen Knoten ND3 geschaltet ist und dessen Gate mit dem Knoten ND2 verbunden ist; einen n-Kanal-MOS-Transistor NQ1, der zwischen den Knoten ND2 und einen Masseknoten geschaltet ist und dessen Gate eine Referenzspannung BIASL empfängt; einen n-Kanal-MOS-Transistor NQ2, der zwischen den Knoten ND3 und den Masseknoten geschaltet ist und dessen Gate mit dem Knoten ND3 verbunden ist; und einen p- Kanal-MOS-Transistor PQ3, der zwischen den Versorgungsknoten und den Knoten ND3 geschaltet ist und dessen Gate über einen Inverter das Auffrischzyklüsbezeichnungssignal REFBK empfängt. Die Vorspannung BIAS wird von dem Knoten ND3 ausgegeben.
In dem in Fig. 11 dargestellten Aufbau der Vorspannungseinstellschaltung 31c bilden die MOS-Transistoren PQ1 und PQ2 eine Stromspiegelschaltung. Wenn die MOS-Transistoren PQ1 und PQ2 dieselbe Größe haben, werden den MOS-Transistoren NQ1 und NQ2 jeweils Ströme derselben Größe zugeführt. Wenn das Auffrischzyklusbezeichnungssignal REFBK auf L-Pegel liegt und der Auffrischzyklus auf den 4k-Auffrischzyklus eingestellt ist, ist der MOS-Transistor PQ3 nichtleitend. In diesem Zustand bilden die MOS-Transistoren PQ1, PQ2, NQ1 und NQ2 einen Spannungsfolger, so dass die Vorspannung BIAS auf denselben Spannungspegel eingestellt wird wie die Referenzspannung BIASL. Die Referenzspannung BIASL wird von einer nicht dargestellten Konstantspannungserzeugeschaltung zugeführt. Die Ausgangstreiberfähigkeit der Konstantspannungserzeugeschaltung wird hinreichend klein eingestellt und hat nur die Fähigkeit, das Gate des MOS- Transistors NQ1 aufzuladen. Durch Verwenden der Vorspannungseinstellschaltung 31c wird die Vorspannung (Gatespannung) der Versorgungstransistoren der Ringoszillatorschaltung 31a mit einer hohen Treiberfähigkeit eingestellt.
Wenn das Auffrischzyklusbezeichnungssignal REFBK auf H-Pegel liegt, wird der MOS-Transistor PQ3 leitend gemacht, um dem Knoten N3 einen Strom von dem Versorgungsknoten zuzuführen. Dementsprechend steigt der Treiberstrom des MOS-Transistors NQ2 an, und der Spannungspegel der Vorspannung BIAS am Knoten ND3 steigt an. Durch Einstellen der Größe (Verhältnis einer Kanalweite zu einer Kanallänge) des MOS-Transistors PQ3 wird der Spannungspegel der Vorspannung BIAS eingestellt, und der Betriebsstrom der Ringoszillatorschaltung 31a wird so eingestellt, dass der Oszillationszyklus der Ringoszillatorschaltung 31a in dem 8k-Auffrischzyklus zweimal so groß wird wie in dem 4k-Auffrischzyklus.
Fig. 12 zeigt ein Beispiel für den Aufbau der in Fig. 10 gezeigten Ringoszillatorschaltung 31a. Wie in Fig. 12 dargestellt, enthält die Ringoszillatorschaltung 34a: eine NAND- Schaltung NA1, deren erster Eingang das Selbstauffrischbetriebsanweisungssignal SELRF empfängt; kaskadierte Inverter Iv1 und IV2, die das Ausgangssignal der NAND-Schaltung NA1 empfangen; und einen Inverter IV3, der ein Ausgangssignal des Inverters IV2 invertiert, um das Oszillationssignal PHY zu erzeugen. Das Ausgangssignal des Inverters IV2 wird einem zweiten Eingang der NAND-Schaltung NA1 zugeführt.
Die Ringoszillatorschaltung 31a enthält weiter: einen n-Kanal- MOS-Transistor NQ5, dessen Gate die Vorspannung BIAS empfängt; einen p-Kanal-MOS-Transistor PQ5, dessen Gate und Drain miteinander verbunden sind und der dem MOS-Transistor NQ5 einen Strom von einem Versorgungsknoten zuführt; p-Kanal-MOS-Transistoren PQ6 bis PQ8, deren Gate jeweils mit dem Gate des MOS- Transistors PQ5 verbunden ist und die der NAND-Schaltung NA1 und den Invertern IV1 und IV2 jeweils Ladeströme zuführen; und n-Kanal-MOS-Transistoren NQ6 bis NQ8, die jeweils entsprechend der NAND-Schaltung NA1 und den Invertern IV1 und IV2 angeordnet sind und an ihrem Gate die Vorspannung BIAS empfangen.
Der p-Kanal-MOS-Transistor PQ5 führt dem MOS-Transistor NQ5 einen Treiberstrom zu, und ein Strom derselben Größe wie der dem MOS-Transistor NQ5 zugeführte Strom fließt durch den MOS- Transistor PQ5. Die MOS-Transistoren NQ5 und NQ2 bilden eine Stromspiegelschaltung, so dass der MOS-Transistor NQ5 entsprechend der Vorspannung BIAS einen Spiegelstrom des durch den MOS-Transistor NQ2 fließenden Stroms liefert.
Die MOS-Transistoren PQ6 bis PQ8 und der MOS-Transistor PQ5 bilden eine Stromspiegelschaltung, und die MOS-Transistoren PQ6 bis PQ8 liefern jeweils Spiegelströme des durch den MOS- Transistor PQ5 fließenden Stroms. Durch Erhöhen des Spannungspegels der Vorspannung BIAS steigen daher die Treiberströme der MOS-Transistoren NQ5 bis NQ8 an, und diejenigen der MOS- Transistoren PQ5 bis PQ8 steigen dementsprechend an. Somit steigt der Betriebsstrom der Ringoszillatorschaltung 31a an und der Oszillationszyklus der Ringoszillatorschaltung 31a wird kurz. Wenn die Vorspannung BIAS klein ist, sinken die Treiberströme der MOS-Transistoren NQ5 bis NQ8 ab, und diejenigen der MOS-Transistoren PQ5 bis PQ8 sinken dementsprechend ab. Somit sinkt der Betriebsstrom der Ringoszillatorschaltung 31a ab und der Oszillationszyklus der Ringoszillatorschaltung 31a wird länger.
Wenn das Selbstauffrischbetriebsanweisungssignal SELRF auf L- Pegel liegt, liegt das Ausgangssignal der NAND-Schaltung NA1 auf H-Pegel und der Inverter IV3 hält das Oszillationssignal PHY fest auf L-Pegel. Wenn das Selbstauffrischbetriebsanweisungssignal SELRF auf H-Pegel liegt, bilden die NAND-Schaltung NA1 und die Inverter IV1 und IV2 einen Ringoszillator, in dem drei Inverter gleichwertig in Form eines Ringes verbunden sind, und der Ringoszillator führt einen Oszilliervorgang durch. Während dieses Oszilliervorgangs stellen die Treiberströme der MOS-Transistoren PQ6 bis PQ8 und NQ6 bis NQ8 die Treiberströme der NAND-Schaltung NA1 und der Inverter IV1 und IV2 ein, und der Oszillationszyklus des Ringoszillators wird eingestellt. Der Inverter IV3 ist bereitgestellt, um das Oszillationssignal PHY auf L-Pegel zu legen, wenn das Selbstauffrischbetriebsanweisungssignal SELRF deaktiviert wird, und der Betriebsstrom des Inverters IV3 muss insbesondere nicht entsprechend dem Auffrischzyklus geändert werden. Der Inverter IV3 führt auch eine Signalformschärfung des Ausgangssignals des Inverters IV2 durch und erzeugt damit ein sich exakt änderndes Oszillationssignal PHY.
Mit den in Fig. 10 bis 12 gezeigten Aufbauten ist es möglich, das Ausgabeintervall der Auffrischanforderung RFREQ von dem Auffrischzeitgeber 31 entsprechend dem eingestellten Auffrischzyklus einzustellen.
Fig. 13 ist eine schematische Darstellung des Aufbaus einer Abwandlung des in Fig. 10 gezeigten Auffrischzeitgebers 31. Wie in Fig. 13 dargestellt, enthält der Auffrischzeitgeber 31 eine Ringoszillatorschaltung 31d, die aktiviert wird, wenn das Selbstauffrischbetriebsanweisungssignal SELRF aktiviert wird, und einen Oszilliervorgang in einem vorbestimmten Zyklus durchführt, und einen Zähler 31e, der die Oszillationssignale PHY der Ringoszillatorschaltung 31d zählt und jedes Mal, wenn der Zählwert einen vorbestimmten Wert erreicht, eine Auffrischanforderung RFREQ ausgibt.
An den Zähler 31e wird das Auffrischzyklusbezeichnungssignal REFBK angelegt, und der vorbestimmte Zählwert wird entsprechend dem Auffrischzyklus eingestellt.
In dem in Fig. 13 dargestellten Aufbau des Auffrischzeitgebers 31 führt die Ringoszillatorschaltung 31d unabhängig von dem Auffrischzyklus einen Oszilliervorgang mit einem vorbestimmten Zyklus durch. In dem Zähler 31e wird der vorbestimmte Zählwert für die Ausgabe einer Auffrischaufforderung RFREQ entsprechend dem Auffrischzyklusbezeichnungssignal REFBK verändert. Wenn das Auffrischzyklusbezeichnungssignal REFBK den Auffrischzyklus mit dem 8k-Auffrischzyklus bezeichnet, wird der Zählwert für die Ausgabe einer Auffrischanforderung RFREQ auf den halben Wert eingestellt wie in dem 4k-Auffrischzyklus. Somit kann die Auffrischanforderung RFREQ in dem Sk-Auffrischzyklus mit der halben Periodendauer ausgegeben werden wie in dem 4k- Auffrischzyklus.
Fig. 14 zeigt ein Beispiel für den Aufbau des in Fig. 13 gezeigten Zählers 31e. Wie in Fig. 14 dargestellt ist, enthält der Zähler 31e: eine (n + 1)-Bit-Zählschaltung 61; eine OR- Schaltung 62, die das höchstwertige Ausgangszählbit COn der Zählschaltung 61 und das Auffrischzyklusbezeichnungssignal REFBK empfängt; eine AND-Schaltung 63, die die Ausgangszählbits COO bis COn-1 der Zählschaltung 61 empfängt; und eine Einzelpulserzeugeschaltung 64, die als Reaktion auf das Ansteigen eines Ausgangssignals der AND-Schaltung 63 ein Einzelpulssignal erzeugt. Die Auffrischanforderung RFREQ wird von der Einzelpulserzeugeschaltung 64 ausgegeben.
Die Zählschaltung 61 enthält 1-Bit-Zählschaltungen 61a, von denen jede z. B. aus einem D-Flipflop ausgebildet ist. Wenn der Zählwert einen vorbestimmten Wert erreicht, werden in der Zählschaltung 61 alle Ausgangszählbits CO0 bis COn (im Fall eines (n + 1)-Bit-Zählschaltungsaufbaus) "1". In dem Fall, in dem das Auffrischzyklusbezeichnungssignal REFBK auf H-Pegel liegt, um den 8k-Auffrischzyklus zu bezeichnen, gibt die OR-Schaltung 62 ein Signal mit H-Pegel aus. Daher gibt die AND-Schaltung 63 ein Signal mit H-Pegel aus, wenn alle Zählbits CO0 bis COn - 1 der Zählschaltung 61 "1" werden, und dementsprechend wird die Auffrischanforderung RFREQ von der Einzelpulserzeugeschaltung 64 ausgegeben. Wenn das Auffrischzyklusbezeichnungssignal REFBK dagegen auf L-Pegel liegt, um den 4k-Auffrischzyklus zu bezeichnen, erhält das Ausgangssignal der AND-Schaltung 63 den H- Pegel, wenn die Ausgangszählbits CO0 bis COn "1" werden, und dementsprechend wird die Auffrischanforderung RFREQ von der Einzelpulserzeugeschaltung 64 aktiviert. In dem 8k- Auffrischzyklus kann daher die Auffrischanforderung RFREQ mit der halben Periodendauer ausgegeben werden wie die Auffrischanforderung RFREQ in dem 4k-Auffrischzyklus.
Wie oben beschrieben kann nach der ersten Ausführungsform der vorliegenden Erfindung der Auffrischzyklus entsprechend der Art des Gehäuses, in dem eine Halbleiterschaltungsvorrichtung angebracht wird, verändert werden. Es ist daher möglich, eine Halbleiterspeichervorrichtung zu verwirklichen, die in der Lage ist, unter Verwendung einer Art von Chips in einer Mehrzahl von Gehäusen eingebaut zu werden.
Insbesondere ist es durch Anbringen von zwei Speicherchips mit je einer Speicherkapazität von 128 MBit in einem Mehrchipgehäuse möglich, einfach einen Speicher von 256 MBit zu verwirklichen.
Fig. 15A und 15B zeigen den Aufbau von Zeilenadressen für einen Speicherchip nach einer zweiten Ausführungsform der vorliegenden Erfindung. Wie in Fig. 15A dargestellt wird dem Halbleiterchip 1, der in einem Einzelchipgehäuse angebracht ist, eine Zeilenadresse RA<11 : 0> mit 12 Bit zugeführt. Wie in Fig. 15B dargestellt, wird dagegen den Halbleiterspeicherchips 1a und 1b, die in einem Mehrchipgehäuse angebracht sind, gemeinsam eine Zeilenadresse RA<12 : 0> mit 13 Bitzugeführt, da die Speicherkapazität verdoppelt ist. Auf die Halbleiterspeicherchips 1a und 1b wird gleichzeitig zugegriffen. In dem in Fig. 15B dargestellten Aufbau ist die Anzahl von Eingabe/Ausgabedatenbits der Halbleiterspeicherchips 1a und 1b halb so groß eingestellt wie die Anzahl der Eingabe/Ausgabedatenbits des in Fig. 15A gezeigten Halbleiterspeicherchips 1, der in dem Einzelchipgehäuse angebracht ist, und insgesamt werden Daten mit demselben Wortaufbau eingegeben und ausgegeben wie bei dem Halbleiterspeicherchip 1, der in dem Einzelchipgehäuse angebracht ist.
Der Auffrischzyklus des in Fig. 15A gezeigten Halbleiterspeicherchips 1 ist auf den 4k-Auffrischzyklus eingestellt. Der Auffrischzyklus der in Fig. 15B dargestellten Halbleiterspeicherchips 1a und 1b, die in dem Mehrchipgehäuse angebracht sind, ist auf den 8k-Auffrischzyklus eingestellt. Die Halbleiterspeicherchips 1, 1a und 1b haben denselben Aufbau.
Wie bereits in Fig. 5 dargestellt wird in einem Auffrischzyklus das Auffrischadressbit QAD<12> zum Auswählen einer Bank und nicht zum Auswählen einer Wortleitung WL verwendet. Im Normalbetrieb wird die Bankauswahl in Übereinstimmung mit der Bankadresse BA<1 : 0> durchgeführt. Es ist zu beachten, dass die Halbleiterspeicherchips 1a und 1b unter Verwendung des Zeilenadressbits RA<12> ausgewählt werden. In diesem Fall ist es notwendig, den internen Aufbau zu verändern, insbesondere den Aufbau des Decoders für den Halbleiterspeicherchip. Somit wird das von außen angelegte Zeilenadressbit RA<12> verwendet, um eine Spalte (Datenleitung) auszuwählen, wenn die Chips in einem Mehrchipgehäuse angebracht sind.
Fig. 16 zeigt die Zuordnung von Datenleitungsadressen eines Bankspeicherfelds nach der zweiten Ausführungsform. Die Datenleitungsadresse bezeichnet Datenleitungen (globale Datenleitungen), die in dem Bankspeicherfeld 50 gleichzeitig ausgewählt sind. Diese globale Datenleitungsauswahl wird in einer internen Schreib/Leseschaltung 70 in Übereinstimmung mit der Datenleitungsadresse durchgeführt. Die interne Schreib/Leseschaltung 70, deren interner Aufbau später beschrieben wird, enthält Schreibtreiber/verstärker, die entsprechend den globalen Datenleitungen angeordnet sind und entsprechend der Datenleitungsadresse selektiv aktiviert werden.
Das Bankspeicherfeld 50 ist in einer Spaltenrichtung (einer Richtung, in der sich die Spalten erstrecken) in einem oberen Block UB und einen unteren Block LB aufgeteilt. Sowohl in dem oberen Block UB als auch in dem unteren Block LB sind jeweils 4k Wortleitungen WL angeordnet. Entsprechend der Zeilenadresse RA<11 : 0> wird sowohl in dem oberen Block UB als auch in dem unteren Block LB je eine Wortleitung WL in einen ausgewählten Zustand getrieben. In dem Bankspeicherfeld 50 werden daher zwei Wortleitungen WL gleichzeitig in einen ausgewählten Zustand getrieben. Das Bankspeicherfeld 50 ist in einer Bank enthalten.
Wie in der ersten Ausführungsform beschrieben werden in einem Aufbau mit vier Bänken in dem 4k-Auffrischzyklus alle Bänke gleichzeitig aufgefrischt und in dem 8k-Auffrischzyklus je zwei Bänke gleichzeitig. Im Hinblick auf eine Bank wird ein Auffrischvorgang 4k-mal durchgeführt, um die in allen Speicherzellen gespeicherten Daten einmal aufzufrischen.
Der obere Block UB ist in einer Zeilenrichtung (einer Richtung, in der sich die Zeilen erstrecken) in obere Speicherblöcke UMB0 bis UMB3 aufgeteilt. Der untere Block LB ist in der Zeilenrichtung in die unteren Speicherblöcke LMB0 bis LMB3 aufgeteilt.
Die in der Spaltenrichtung angeordneten Speicherblöcke bilden einen Spaltenblock CMB. Insbesondere bilden der obere Speicherblock UMB0 und der untere Speicherblock LMB0 einen Spaltenblock CMB0. Der obere Speicherblock UMB1 und der untere Speicherblock LMB1 bilden einen Spaltenblock CMB1. Der obere Speicherblock UMB2 und der untere Speicherblock LMB2 bilden einen Spaltenblock CMB2. Der obere Speicherblock UMB3 und der untere Speicherblock LBM3 bilden einen Spaltenblock CMB3.
Ein externes Spaltenadresssignal CA8 ist den Spaltenblöcken CMB0 und CMB2 zugeordnet, und ein Spaltenadresssignal ZCA8 ist den Spaltenblöcken CMB1 und CMB3 zugeordnet. Diese Spaltenadresssignale CA8 und ZCA8 sind komplementäre Signale, die aus einem externen Spaltenadresssignalbit CA<8> erzeugt werden. Wenn das Spaltenadresssignal CA8 auf H-Pegel liegt, wird in den Spaltenblöcken CMB0 und CMB2 ein Datenzugriff zugeführt. Wenn das Spaltenadresssignal ZCA8 auf H-Pegel liegt, wird in den Spaltenblöcken CMB1 und CMB3 ein Datenzugriff zugeführt.
In einer Bank werden sowohl im 4k-Auffrischzyklus als auch im 8k-Auffrischzyklus zwei Wortleitungen WL gleichzeitig ausgewählt. In einem Halbleiterspeicherchip wird der Auffrischzyklus dadurch verändert, dass die Anzahl von gleichzeitig aufzufrischenden Bänken verändert wird. In jeder Bank wird die Anzahl der gleichzeitig aufzufrischenden Wortleitungen WL nicht verändert.
Wenn der Auffrischzyklus auf den 4k-Auffrischzyklus eingestellt ist, wird ein Spaltenadressbit CA<9> verwendet, um den oberen Block UB und den unteren Block LB zu bezeichnen. Wenn das Spaltenadresssignal CA9 auf H-Pegel liegt, ist der obere Block UB bezeichnet. Wenn das Spaltenadresssignal ZCA9 auf H-Pegel liegt, ist der untere Block LB bezeichnet.
Wenn der Auffrischzyklus auf den 8k-Auffrischzyklus eingestellt ist, wird das Zeilenadressbit RA<12> verwendet, um den oberen Block UB und den unteren Block LB zu bezeichnen. Wenn das Zeilenadresssignal RA12 auf H-Pegel liegt, ist der obere Block UB bezeichnet. Wenn das Zeilenadresssignal ZRA auf H-Pegel liegt, ist der untere Block LB bezeichnet.
Sowohl im 4k-Auffrischzyklus als auch im 8k-Auffrischzyklus wird das Zeilenadressbit RA<12> nicht verwendet, um bei einer Zeilenauswahl eine Zeile zu bezeichnen. In einem Auffrischvorgang wird das Auffrischadressbit QAD<12> verwendet, um eine Bank zu bezeichnen. Wenn dagegen wie in Fig. 15B dargestellt Halbleiterspeicherchips in dem Mehrchipgehäuse angeordnet sind, werden die Zeilenadressen RA<12 : 0> von außen angelegt. Wenn der Auffrischzyklus auf den 8k-Auffrischzyklus eingestellt ist, wird daher das extern angelegte Zeilenadressbit RA<12> anstelle des in dem 4k-Auffrischzyklus verwendeten Spaltenadressbits CA<9> verwendet. Somit ist es möglich, einen Speicher mit 256 MBit und 8k-Auffrischzyklus zu verwirklichen, der mit einem Wortaufbau von x16 Bit in einem Mehrchipgehäuse angebracht ist, in dem Halbleiterspeicherchips mit 128 MBit, x8-Wörtaufbau und 4k-Auffrischzyklus verwendet werden, ohne dass der Aufbau des Zeilendecoders verändert wird.
Fig. 17 ist eine schematische Darstellung von Datenleitungen des in Fig. 16 gezeigten Bankspeicherfelds 50. In Fig. 17 ist der obere Block UB in 8 Zeilenblöcke RB0 bis RB7 aufgeteilt und der untere Block LB ist ebenfalls in 8 Zeilenblöcke RB0 bis RB7 aufgeteilt. Die Wortleitungsauswahl wird in Einheiten von Zeilenblöcken RB0 bis RB7 durchgeführt, d. h. in jedem der Zeilenblöcke RB0 bis RB7 des oberen Blocks UB und des unteren Blocks LB sind Wortleitungen, die sich in der Zeilenrichtung erstrecken, für die Spaltenblöcke CMB0 bis CMB3 gemeinsam angeordnet. Sowohl in dem oberen Block UB als auch in dem unteren Block LB wird ein Zeilenblock ausgewählt und eine Wortleitung in einen ausgewählten Zustand getrieben.
Lokale Datenleitungen LIO sind entsprechend den Bereichen angeordnet, in denen sich die Spaltenblöcke CMB0 bis CMB3 und die Zeilenblöcke RB0 bis RB7 schneiden. In einem Zeilenblock RBi zum Beispiel sind vier lokale Datenleitungen LIO jeweils entsprechend den Spaltenblöcken CMB0 bis CMB3 angeordnet. Die lokale Datenleitung LIO ist über ein entsprechende Blockauswahlgatter BSG mit einer globalen Datenleitung GIOU oder GIOL verbunden. Die lokalen Datenleitungen, die jeweils entsprechend den in dem oberen Block UB enthaltenen Zeilenblöcken RB0 bis RB7 angeordnet sind, sind mit einer entsprechenden globalen Datenleitung GIOU verbunden. Die lokalen Datenleitungen LIO, die jeweils entsprechend den in dem unteren Block LB enthaltenen Zeilenblöcken RB0 bis RB7 angeordnet sind, sind mit einer entsprechenden globalen Datenleitung GIOL verbunden.
Das Blockauswahlgatter BSG wird in Übereinstimmung z. B. mit einem Zeilenblockauswahlsignal zum Bezeichnen eines Zeilenblocks in einen leitenden Zustand versetzt. In dem oberen Block UB sind in einem Spaltenblock CMBj vier obere globale Datenleitungen GIOU angeordnet. In gleicher Weise sind in dem unteren Block LB in einem Spaltenblock CMBj vier untere globale Datenleitungen GIOL angeordnet. Daher sind in dem Bankspeicherfeld. 16 obere globale Datenleitungen GIOU0 bis GIOU15 und 16 untere globale Datenleitungen GIOL0 bis GIOL15 angeordnet.
Aus den globalen Datenleitungen GIOU0 bis GIOU15 und GIOL0 bis GIOL15 werden in dem 4k-Auffrischzyklus entsprechend den Spaltenadresssignalen CA9 und ZCA9 eine obere globale Datenleitung und eine untere globale Datenleitung ausgewählt, während in dem 8k-Auffrischzyklus entsprechend dem Zeilenadresssignalen RA12 und ZRA12 eine obere globale Datenleitung und eine untere globale Datenleitung ausgewählt werden. Somit können aus den Daten mit insgesamt 32-Bit-Daten mit 16 Bit ausgewählt werden. Unter Verwendung der Spaltenadresssignale CA8 und ZCA8 wird die Auswahl weiter halbiert, um Daten mit 8 Bit auszuwählen. Durch Zuordnen der Datenleitungsadressen wie in Fig. 17 dargestellt können daher Wortaufbauten von x32 Bit, x18 Bit und x8 Hit als interne Lesedaten durch Erzeugen einer entarteten Adresse ausgewählt werden. In dem 8k-Auffrischzyklus wird bei einem Wortaufbau von x8 Bit anstelle des Spaltenadressbits CA<9> das Zeilenadressbit RA<12> verwendet. Der Zeilendecoder führt entsprechend den Zeilenadressen RA<11 : 0> unabhängig von dem Wortaufbau einen Decodiervorgang für die Zeilenauswahl durch.
Fig. 18 ist eine schematische Darstellung der Entsprechung zwischen Datenleitungen, Datenadresssignalen und Datenleitungsadressen. Wie in Fig. 18 dargestellt wird in Übereinstimmung mit der Spaltenadresse CA<7 : 0> mit 8 Bit ein Spaltenauswahlsignal CSL erzeugt, 16 Spalten werden sowohl von dem oberen Speicherblock UB als auch von dem unteren Speicherblock LB gleichzeitig ausgewählt (die Spalten, die in dem oberen Speicherblock UB und in dem unteren Speicherblock LB dieselbe Lage haben), und die ausgewählten Speicherzellen (ausgewählte Spalten) werden jeweils mit 32 globalen Datenleitungen GI00<15 : 0> und GIOL<15 : 0> verbunden. Entsprechend dem Spaltenadressbit CA<8> werden dann aus den Spaltenblöcken CMB0 bis CMB3 die geradzahligen Spaltenblöcke oder die ungradzahligen Spaltenblöcke ausgewählt, und 16 globale Datenleitungen GIOU und GIOL werden ausgewählt. In Übereinstimmung mit einem oberen/unteren Blockauswahlsignal BS (CA<9> oder RA<12>) werden entweder die oberen globalen Datenleitungen GIOU oder die unteren globalen Datenleitungen GIOL ausgewählt.
Wenn daher das Spaltenadressbit CA<8> und das Blockauswahlsignal BS (CA<9> oder RA<12>) alle gültig sind, werden Daten von 8 Bit übertragen. Bei einem Wortaufbau von x8 Bit wird das Spaltenadressbit CA<9> verwendet, wenn der Auffrischzyklus auf den 4k-Auffrischzyklus eingestellt ist, und das Zeilenadressbit RA<12> wird verwendet, wenn der Auffrischzyklus auf den 8k- Auffrischzyklus eingestellt ist (beim Anbringen in einen Mehrchipgehäuse).
Bei einem Wortaufbau mit x16 Hit hat der MCP-Speicher beim Anbringen in einem Mehrchipgehäuse MCP einen Wortaufbau von x32 Bit. Auch beim Anbringen in einem Mehrchipgehäuse wird das Zeilenadressbit RA<12> nicht verwendet. In diesem Fall werden daher in jedem der Halbleiterspeicherchips in Übereinstimmung mit der Spaltenadresse CA<8 : 0> Speicherzellen mit 16 Bit ausgewählt.
Fig. 19 zeigt ein Beispiel für den Aufbau eines Datenleitungsdecoders nach der zweiten Ausführungsform. Wie in Fig. 19 dargestellt, enthält der Datenleitungsdecoder: eine OR-Schaltung 75, die ein 16-Bit-Aufbaubezeichnungssignal MX16 zum Bezeichnen eines Wortaufbaus mit x16 Bit und ein 32-Bit-Aufbaubezeichnungssignal MX32 zum Bezeichnen eines Wortaufbaus von x32 Bit empfängt; einen Inverter 76, der das Spaltenadresssignalbit CA<8> invertiert; eine OR-Schaltung 77, die das Spaltenadressbit CA<8> und das 32-Bit-Aufbaubezeichnungssignal MX32 empfängt und das Spaltenadresssignal CA8 erzeugt; eine OR-Schaltung 78, die das Ausgangssignal des Inverters 76 und das 32-Bit- Aufbaubezeichnungssignal MX32 empfängt und das Spaltenadresssignal ZCA8 erzeugt; eine Gatterschaltung 79, die das Spaltenadressbit CA<9> und das Auffrischzyklusbezeichnungssignal REFBK empfängt; eine Gatterschaltung 80, die das Auffrischzyklusbezeichnungssignal REF8K und das Zeilenadressbit RA<12> empfängt; eine OR-Schaltung 81, die die Ausgangssignale der Gatterschaltungen 79 und 80 empfängt; einen Inverter 82, der das Ausgangssignal der OR-Schaltung 81 invertiert; eine OR-Schaltung 83, die das Ausgangssignal der OR-Schaltung 75 und das Ausgangssignal der OR-Schaltung 81 empfängt und das Blockauswahlsignal BS erzeugt; und eine OR-Schaltung 84, die das Ausgangssignal des Inverters 82 und das Ausgangssignal der OR-Schaltung 75 empfängt und das Blockauswahlsignal ZBS erzeugt.
Entsprechend den Blockauswahlsignalen BS und ZBS werden der obere Block UB und der untere Block LB bezeichnet.
Die Gatterschaltung 79 arbeitet als Pufferschaltung, wenn das Auffrischzyklusbezeichnungssignal REFBK zum Auswählen des 4k- Auffrischzyklus auf L-Pegel liegt, und es gibt ein Signal mit L-Pegel aus, wenn das Auffrischzyklusbezeichnungssignal REFBK auf H-Pegel liegt.
Die Gatterschaltung 80 arbeitet als Pufferschaltung, wenn das Auffrischzyklusbezeichnungssignal REFBK auf H-Pegel liegt, und gibt ein Signal mit L-Pegel aus, wenn das Auffrischzyklusbezeichnungssignal REFBK auf L-Pegel liegt. Wenn das Auffrischzyklusbezeichnungssignal REF8K auf H-Pegel liegt, um den 8k- Auffrischzyklus zu bezeichnen, wird daher das Zeilenadressbit RA<12> anstelle des Spaltenadressbits CA<9> verwendet. In dem 4k-Auffrischzyklus ist das Spaltenadresssignalbit CA<9> mit dem Blockauswahlsignalen BS und ZBS korreliert.
Wenn der Wortaufbau in dem in Fig. 19 dargestellten Aufbau des Datenleitungsdecoders x8 Bit beträgt, liegen das 32-Bit- Aufbaubezeichnungssignal MX32 und das 16-Bit-Aufbaubezeichnungssignal MX16 beide auf L-Pegel, die OR-Schaltungen 77 und 78 arbeiten als Pufferschaltungen, und auch die OR-Schaltungen 83 und 84 arbeiten als Pufferschaltungen. Wenn das Auffrischzyklusbezeichnungssignal REFBK auf L-Pegel liegt, wird der 4k-Auffrischzyklus bezeichnet. In diesem Zustand werden die Spaltenadresssignale CA8 und ZCA8 und die Blockauswahlsignale BS und ZBS in Übereinstimmung mit den Spaltenadressbits CA<9 : 8> erzeugt.
Bei einem Wortaufbau von x16 Bit wird das 16-Bit- Aufbaubezeichnungssignal MX16 auf H-Pegel gelegt und das 32- Bit-Aufbaubezeichnungssignal auf L-Pegel. Das Ausgangssignal der OR-Schaltung 75 liegt dann auf H-Pegel, die Blockauswahlsignal BS und ZBS liegen beide auf H-Pegel, und sowohl der obere Block UB als auch der untere Block LB werden bezeichnet. Die OR-Schaltungen 77 und 78 arbeiten alle als Pufferschaltung, und die Spaltenadresssignale CA8 und ZCAB werden in Übereinstimmung mit dem Spaltenadressbit CA<8> erzeugt. In diesem Fall werden daher entsprechend dem Spaltenadressbit CA<8> aus den in Fig. 18 dargestellten Spaltenblöcken CMB0 bis CMB3 die geradzahligen Spaltenblöcke oder die ungradzahligen Spaltenblöcke ausgewählt, in einem ausgewählten Spaltenblock werden sowohl die untere als auch die obere globale Datenleitungen GIOU und GIOL ausgewählt, und insgesamt sind 16 globale Datenleitungen ausgewählt.
Bei einem Wortaufbau von x32 Bit liegt das 32-Bit-Aufbaubezeichnungssignal MX32 auf H-Pegel. In diesem Fall liegen die Ausgangssignale der OR-Schaltungen 78, 77, 83 und 84 alle auf H-Pegel, und die Spaltenadresssignale CA8 und ZCA8 sowie die Blockauswahlsignale BS und ZBS liegen alle auf H-Pegel. Daher werden alle globalen Datenleitungen GIOU<15 : 0> und GIOL<15 : 0> ausgewählt. Es sei angemerkt, dass bei einem Wortaufbau von x16 Bit die Blockauswahlsignale BS und ZBS unabhängig davon, ob der 4k-Auffrischzyklus oder der 8k-Auffrischzyklus eingestellt ist, beide auf H-Pegel liegen. Nach der Spezifizierung ist für eine Halbleiterspeichervorrichtung mit 256 MBit und einem 32-Bit- Wortaufbau normalerweise der 4k-Auffrischzyklus voreingestellt. In diesem Fall wird daher die Zeilenauswahl in Übereinstimmung mit den Zeilenadressen RA<11 : 0> ausgeführt und die Spaltenauswahl in Übereinstimmung mit den Adressen RA<12> und CA<8 : 0>. Das liegt daran, dass die Zeilenadressen RA<12 : 0> und die Spaltenadressen <8 : 0> normalerweise einer Halbleiterspeichervorrichtung mit 256 MBit und x32-Bit-Wortaufbau zugeführt werden. Es ist somit möglich, eine Halbleiterspeichervorrichtung, in denen der Auffrischzyklus und der Wortaufbau exakt bezeichnet sind, unter Verwendung von zwei Halbleiterspeicherchips desselben Aufbaus zum Anbringen in einem Mehrchipgehäuse zu verwirklichen.
In dem 4k-Auffrischzyklus wird in einem Halbleiterspeicherchip die Auffrischadresse QAD<12> entartet erzeugt und die vier Bänke werden gleichzeitig aufgefrischt. Daher wird das Zeilenadressbit RA<12> in dem Halbleiterspeicherchip mit 128 MBit nicht besonders genutzt. Beim Anbringen in einem Mehrchipgehäuse mit 256 MBit ist es möglich, einen Auffrischvorgang und eine Datenleitungsauswahl auch dann genau auszuführen, wenn der 8k- Auffrischzyklus bezeichnet ist und das Zeilenadressbit RA<12> zugeführt wird.
Auch wenn der Auffrischzyklus verändert wird, tauscht der Datenleitungsdecoder einfach das Spaltenadresssignalbit CA<9> und das Zeilenadresssignalbit RA<12> gegeneinander aus, und es ist nicht erforderlich, den Schaltungsaufbau des Decodets zu ändern, wodurch ein Ändern des Auffrischzyklus vereinfacht wird.
Fig. 20 ist eine schematische Darstellung eines Beispiels für einen Abschnitt zum Erzeugen der Steuersignale, die an die in Fig. 16 dargestellte interne Leseschaltung 70 angelegt werden. Wie in Fig. 20 dargestellt, enthält der interne Lese/Schreibsteuerabschnitt: einen Datenleitungsdecoder 85, der die Blockauswahlsignale BS und ZBS decodiert und ein Datenleitungsauswahlsignal DBSLi erzeugt; eine Lese/Schreibsteuerschaltung 86, die entsprechend einem Betriebsartanweisungssignal von einem nicht dargestellten Befehlsdecoder ein Vorverstärkeraktiviersignal PAE und ein Schreibtreiberfreigabesignal WDE erzeugt; ein AND-Gatter 87, das entsprechend dem Datenleitungsauswahlsignal DBSLi von dem Datenleitungsdecoder 85 und dem Vorverstärkeraktiviersignal PAE ein lokales Vorverstärkeraktiviersignal PAEi erzeugt; und ein AND-Gatter 88, das das Datenleitungsauswahlsignal DBSLi von dem Datenleitungsdecoder 85 und das Schreibtreiberfreigabesignal WDE empfängt und ein lokales Schreibtreiberfreigabesignal WDEi erzeugt.
Der Datenleitungsdecoder 85 wird einfach aus einer Decodierschaltung gebildet und erzeugt das Datenleitungsauswahlsignal DBSLi für jeden Schnittbereich zwischen den oberen und unteren Speicherblöcken UB und LB und den Spaltenblöcken CMB0 bis CMB3. Daher wird für einen Satz von vier globalen Datenleitungen ein Datenleitungsauswahlsignal DBSLi erzeugt,
Fig. 21 ist eine schematische Darstellung des Aufbaus einer internen Lese/Schreibschaltung 70 für eine globale Datenleitung GIOi. Die globale Datenleitung GIOi entspricht der oberen globalen Datenleitung GIOU oder der unteren globalen Datenleitung GIOL. Entsprechend der globalen Datenleitung GIOi sind ein Vorverstärker 70p und ein Schreibtreiber 70w bereitgestellt. Der Vorverstärker 70p und der Schreibtreiber 70w sind mit einer internen Datenbusleitung DBi verbunden.
Der Vorverstärker 70p wird als Reaktion auf die Aktivierung des lokalen Vorverstärkeraktiviersignals PAEi aktiviert, um interne Lesedaten auf den globalen Datenleitungen GIOi zu verstärken und auf die Datenbusleitung DBi zu übertragen.
Der Schreibtreiber 70w wird als Reaktion auf die Aktivierung des lokalen Schreibtreiberfreigabesignals WDEi aktiviert um Daten auf der internen Datenbusleitung DBi zu verstärken und die globalen Datenleitung GIOi zu treiben. Die globalen Datenleitungen GIOi und die internen Datenbusleitung DBi sind jeweils aus komplementären Signalleitungen ausgebildet. In Fig. 21 sind sie jedoch zur Vereinfachung der Zeichnung als Einzelsignalleitungen dargestellt.
Der Lesebetrieb/Schreibbetrieb der internen Lese/Schreibschaltung 70 wird entsprechend dem lokalen Vorverstärkeraktiviersignal PAEi bzw. dem lokalen Schreibtreiberfreigabesignal WDEi in Einheiten von vier Vorverstärkern bzw. vier Schreibtreibern aktiviert um interne Daten zu übertragen.
Wie später im Detail beschrieben wird, kann die interne Datenbusleitung DBi in Übereinstimmung mit den Spaltenadresssignalen CA8 und ZCA8 ausgewählt werden. Ein Aufbau zum Ändern der Entsprechung zwischen den internen Datenbusleitungen und den Datenausgabeanschlüssen entsprechend einem Wortaufbau wird ebenfalls später im Detail beschrieben.
Wie oben beschrieben werden nach der zweiten Ausführungsform beim Decodieren der Datenleitung entsprechend dem Auffrischzyklus das Zeilenadressbit und das Spaltenadressbit gegeneinander ausgetauscht. Es ist daher möglich, den Auffrischzyklus einfach zu ändern, ohne den Schaltungsaufbau des Datenleitungsdecoders zu ändern. Somit ist es möglich, Halbleiterchips mit demselben Aufbau in einem Mehrchipgehäuse anzubringen, um eine Halbleiterspeichervorrichtung mit einer großen Speicherkapazität zu verwirklichen.
In der obigen Beschreibung wird eine Halbleiterspeichervorrichtung mit einer Speicherkapazität von 256 MBit unter Verwendung von zwei Halbleiterspeicherchips mit 128 MBit verwirklicht. Diese Speicherkapazitäten sind lediglich als ein Beispiel angegeben. Außerdem sind die besonderen Auffrischzyklen nur als Beispiel angegeben. Daher können auch andere Auffrischzyklen und eine Halbleiterspeichervorrichtung mit einer anderen Speicherkapazität verwendet werden.
Fig. 22 ist eine schematische Darstellung der Anordnung von Anschlussflächen einer Halbleiterschaltungsvorrichtung nach einer dritten Ausführungsform der vorliegenden Erfindung. Wie in Fig. 22 dargestellt, enthält der Halbleiterspeicherchip 1 einen internen Schaltungsbereich 90, in dem Bänke und periphere Steuerschaltungen angeordnet sind, und DQ-Anschlussgruppen 95a bis 95d, die verteilt an einem äußeren Rand des internen Schaltungsbereichs 90 angeordnet sind.
Die DQ-Anschlussgruppen 95a und 95b sind entlang einer von zwei einander gegenüberliegenden Seiten des Halbleiterspeicherchips 1 angeordnet, und die DQ-Anschlussgruppen 95c und 95d sind entlang der anderen Seite angeordnet. In jeder der DQ-Anschlussgruppen 95a bis 95d sind acht DQ-Anschlussflächen angeordnet, so dass maximal ein Wortaufbau von x32 Bit verwirklicht werden kann. Durch Anordnen der DQ-Anschlussgruppen 95a bis 95d in äußeren peripheren Bereichen, die den vier aufgeteilten Bereichen des Halbleiterspeicherchips 1 entsprechen, kann er mit derselben Anordnung der Anschlussflächen sowohl ein Einzelchipgehäuse als auch ein Mehrchipgehäuse zu verwendet werden.
Fig. 23 ist eine schematische Darstellung des Aufbaus eines mit einer DQ-Anschlussgruppe zusammenhängenden Abschnitts. Wie in Fig. 23 dargestellt, enthält die DQ-Anschlussgruppe 95 DQ- Anschlussflächen DQPa bis DQPn. Eingabe/Ausgabeschaltungen 97a bis 97n sind jeweils entsprechend den DQ-Anschlussflächen DQPa bis DQPn bereitgestellt. Entsprechend dem Wortaufbau des Halbleiterspeicherchips 1 sind die in der DQ-Anschlussgruppe 95 enthaltenen DQ-Anschlussflächen DQP und die Eingabe/Ausgabeschaltungen 97a bis 97n selektiv miteinander verbunden, um die Entsprechung zwischen den Eingabe/Ausgabeschaltungen 97a bis 97n und den Vorverstärkern/Schreibtreibern der internen Lese/Schreibschaltung 70 zu verändern. Jedoch auch wenn der Wortaufbau unterschiedlich ist, ist ein Kandidat der Vorverstärker/Schreibtreiber, mit dem eine in der DQ-Anschlussgruppe 95 enthaltene DQ-Anschlussfläche DQP verbunden werden kann, vorbestimmt. Auch wenn die Entsprechung zwischen den Vorverstärkern/Schreibtreiber und den DQ-Anschlussflächen DQP entsprechend dem Wortaufbau sich ändert, werden die Vorverstärker/Schreibtreiber selektiv mit den in der entsprechenden DQ- Anschlussgruppe 95 enthaltenen DQ-Anschlussflächen DQP verbunden.
Eine DQM-Anschlussfläche 96, die ein Maskierungssignal DQM zum Erstellen einer Maske bei der Dateneingabe/ausgabe empfängt, ist entsprechend der DQ-Anschlussgruppe 95 angeordnet. Entsprechend dem Maskierungssignal DQM von der DQM-Anschlussfläche 96 werden Datenschreiben/lesen der Eingabe/Ausgabeschaltungen 97a bis 97n maskiert. Auch wenn der Wortaufbau unterschiedlich ist, ist es dementsprechend möglich, Schreib/Lesedaten sicher zu maskieren, indem eine Maskierung an den Eingabe/Ausgabeschaltungen 97a bis 97n vorgenommen wird, die gemeinsam entsprechend der DQM-Anschlussfläche 96 angeordnet sind. Das Maskierungssignal DQM kann an die entsprechenden Schreibtreiber angelegt werden. Wenn die Entsprechung zwischen internen Datenbussen und Datenanschlussgruppen eindeutig eingestellt ist, ist es möglich, wie später im Detail beschrieben wird, eine entsprechend der Datenanschlussgruppe 95 angeordnete Schreibtreibergruppe eindeutig einzustellen. Daher kann das Datenschreiben eines entsprechenden Datentreibers in Übereinstimmung mit dem Maskierungssignal DQM von der Maskierungsanschlussfläche 96 maskiert werden.
Fig. 24 ist eine schematische Darstellung des Layouts einer in einem Mehrchipgehäuse angebrachten Halbleiterschaltungsvorrichtung nach der dritten Ausführungsform. Wie in Fig. 24 dargestellt, sind in dem Mehrchipgehäuse die Datenanschlussgruppen BGDQ0 bis BGDQ3, von denen jeder ein Kugelraster (Kontakthöcker) enthält, auf der rückseitigen Oberfläche des Gehäuses jeweils auf vier getrennte Bereiche verteilt angeordnet.
Halbleiterchip CHB ist auf dem Halbleiterspeicherchip CHA gestapelt mit einem Drehwinkel von 90° in Bezug auf den Chip CHA.
In dem Halbleiterspeicherchip CHA sind DQ(Daten)-Anschlussflächen DQ0 bis DQ3, eine DQ-Maskierungsanschlussfläche DQM0, DQ-Anschlussflächen DQ4 bis DQ7 und eine DQ-Maskierungsanschlussfläche DQM1 entlang einer seiner Seiten angeordnet und Datenanschlussflächen DQ5 bis DQ11, eine DQ-Maskierungsanschlussfläche DQM2, DQ-Anschlussflächen DQ12 bis DQ15 und eine DQ-Maskierungsanschlussfläche DQM3 entlang seiner gegenüberliegenden Seite.
In ähnlicher Weise sind in dem Halbleiterspeicherchip CHB DQ- Anschlussflächen DQ0 bis DQ3, eine DQ-Maskierungsanschlussfläche DQM0, DQ-Anschlussflächen DQ4 bis DQ7 und eine DQ-Maskierungsanschlussfläche DQM1 entlang einer seiner Seiten angeordnet und DQ-Anschlussflächen DQ8 bis DQ11, eine DQ-Maskierungsanschlussfläche DQM2, DQ-Anschlussflächen DQ12 bis DQ15 und eine DQ-Maskierungsanschlussfläche DQM3 entlang seiner gegenüberliegenden Seite. Halbleiterchip CHB ist auf dem Halbleiterspeicherchip CHA gestapelt mit einem Drehwinkel von 90° in Bezug auf den Chip CHA. Wenn daher eine Halbleiterspeichervorrichtung in einem Mehrchipgehäuse angebracht wird, sind die DQ- Anschlussflächen und die DQ-Maskierungsanschlussflächen in einer Draufsicht entlang den vier Seiten dieses rechteckigen Bereichs angeordnet. Die DQ-Anschlussflächen DQ0 bis DQ3 des Halbleiterspeicherchips CHA und die DQ-Anschlussflächen DQ4 bis DQ7 des Halbleiterchips CHB werden beim Anbringen in dem Mehrchipgehäuse (MCP) mit der Datenanschlussgruppe (dem Kugelrasterbereich) BGDQ0 verbunden, und sie sind mit den Datenanschlüssen MCPDQ24 bisMCPDQ31 verbunden. Weiterhing sind die DQ- Maskierungsanschlussfläche DQM0 des Halbleiterspeicherchips CH und die DQ-Maskierungsanschlussfläche DQM1 des Halbleiterspeicherchips CHB mit einem DQ-Maskierungsanschluss BDQM0 in der Datenanschlussgruppe (dem Kugelrasterbereich) BGDQ0 verbunden.
Die DQ-Anschlussflächen DQ4 bis DQ7 des Halbleiterspeicherchips CHA und die DQ-Anschlussflächen DQ12 bis DQ14 des Halbleiterspeicherchips CHB sind mit MCP-Datenanschlüssen MCPDQ16 bis MCPDQ23 in der Datenanschlussgruppe (dem Kugelrasterbereich) BGDQ1 verbunden. Die DQ-Maskierungsanschlussfläche DQM1 des Halbleiterspeicherchips CHA und die DQ-Maskierungsanschlussfläche DQM3 des Halbleiterspeicherchips CHB sind mit einem DQ- Maskierungsanschluss BDQM1 in der Datenanschlussgruppe (dem Kugelrasterbereich) BGDQ1 verbunden.
Die DQ-Anschlussflächen DQ12 bis DQ15 des Halbleiterspeicherchips CHA und die DQ-Anschlussflächen DQ8 bis DQ11 des Halbleiterspeicherchips CHB sind mit MCP-Datenanschlüssen MCPDQ0 bis MCPDQ7 in der Datenanschlussgruppe (dem Kugelrasterbereich) BGDQ3 verbunden. Die DQ-Maskierungsanschlussfläche DQM3 des Halbleiterspeicherchips CHA und die DQ-Maskierungsanschlussfläche DQM2 des Halbleiterspeicherchips CHB sind mit einem DQ- Maskierungsanschluss BDQM3 in der Datenanschlussgruppe (dem Kugelrasterbereich) BGDQ3 verbunden.
Daher sind die DQ-Anschlussflächen DQ12 bis DQ15 des Halbleiterspeicherchips CHA und die DQ-Anschlussflächen DQ8 bis DQ11 des Halbleiterspeicherchips CHB sind mit MCP-Datenanschlüssen MCPDQ0 bis MCPDQ7 in der Datenanschlussgruppe (dem Kugelrasterbereich) BGDQ3 verbunden, die beim Anbringen in einem Mehrchipgehäuse verwendet werden.
Die DQ-Anschlussflächen DQ8 bis DQ11 des Halbleiterspeicherchips CHA und die DQ-Anschlussflächen DQ0 bis DQ3 des Halbleiterspeicherchips CHB sind mit MCP-Datenanschlüssen MCPDQ8 bis MCPDQ15 in der Datenanschlussgruppe (dem Kugelrasterbereich) BGDQ2 verbunden. Die DQ-Maskierungsanschlussfläche DQM2 des Halbleiterspeicherchips CHA und die DQ-Maskierungsanschlussfläche DQM0 des Halbleiterspeicherchips CHB sind mit einem DQ- Maskierungsanschluss BDQM23 in der Datenanschlussgruppe (dem Kugelrasterbereich) BGDQ2 verbunden.
Wie in Fig. 24 dargestellt, enthält jeder der Kugelrasterbereiche BGDQ0 bis BGDQ3 Datenanschlüsse von 8 Bit. Die Kugelrasterbereiche BGDQ0 bis BGDQ3 steuern das Maskieren von Daten der entsprechenden Datenanschlüsse in Übereinstimmung mit DQ- Maskierungssignalen, die jeweils an die DQ-Maskierungsanschlüsse BGDQM0 bis BGDQM3 angelegt werden. Auch wenn Halbleiterspeicherchips CHA und CHB in dem Mehrchipgehäuse MCP angebracht werden, ist es somit möglich, zu verhindern, dass die Verdrahtung zum Verbinden der Datenanschlussflächen der Halbleiterspeicherchips CHA und CHB mit den MCP-Datenanschlüssen in dem Kugelrasterfeld des Mehrchipgehäuses kompliziert werden. Außerdem ist es möglich, einfach eine Speicherschaltungsvorrichtung mit einer doppelten Speicherkapazität (und einem doppelt so großen Wortaufbau) zu verwirklichen, in dem Halbleiterspeicherchips CHA und CHB mit demselben Aufbau verwendet werden.
Die DQ-Maskierungsanschlussflächen sind entsprechend den Datenanschlussgruppen in den vier getrennten Bereichen angeordnet, um jeweils die Dateneingabe/ausgabe des entsprechenden getrennten Bereichs zu maskieren. Wenn die Halbleiterspeicherchips CHA und CHB mit jeweils einem Wortaufbau von x8 Bit in dem Mehrchipgehäuse MCP angebracht werden, ist es dementsprechend möglich, ohne Verkomplizierung der Verdrahtung zu den Kugelrasterbereichen leicht eine in einem Mehrchipgehäuse MCP angebrachte Halbleiterschaltungsvorrichtung mit einem Wortaufbau von x16 Bit zu verwirklichen, indem die zwei Halbleiterspeicherchips verwendet werden, von denen jeder einen Wortaufbau von x8 Bit aufweist.
Es ist auch möglich, eine in einem Mehrchipgehäuse MCP angebrachte Halbleiterschaltungsvorrichtung mit einem Wortaufbau von x64 Bit unter Verwendung von Halbleiterspeicherchips CHA und CHB mit je einem Wortaufbau von x32 Bit zu verwirklichen.
Fig. 25 ist eine schematische Darstellung des Layouts von in einem Mehrchipgehäuse angebrachten Halbleiterspeicherchips in einer Abwandlung der dritten Ausführungsform. Bei der in Fig. 25 dargestellten Anordnung sind die Halbleiterspeicherchips CHA und CHB mit einem Drehwinkel von 0° zueinander gestapelt. Daher sind die Datenanschlussflächen DQ0 bis DQ3, DQ4 bis DQ7, DQ8 bis DQ11 und DQ12 bis DQ14 und die DQ-Maskierungsanschlussflächen DQM0, DQM1, DQM2 und DQM3 der Halbleiterspeicherchips CHA und CHB in einer Draufsicht mit einem Verdrehwinkel von 0° einander überlagernd angeordnet.
Die DQ-Anschlussflächen DQ0 bis DQ3 der Halbleiterspeicherchips CHA und CHB sind mit MCP-Datenanschlüssen MCPDQ20 bis MCPDQ30 in einem Kugelrasterbereich BGDQ0 verbunden, und ihre DQ- Maskierungsanschlussflächen DQM0 sind gemeinsam mit dem DQ- Maskierungsanschluss BDQM0 verbunden.
Die DQ-Anschlussflächen DQ4 bis DQ7 der Halbleiterspeicherchips CHA und CHB sind mit den MCP-Datenanschlüssen MCPDQ16 bis MCPDQ23 in dem Kugelrasterbereich BGDQ1 verbunden, und ihre DQ- Maskierungsanschlussflächen DQM1 sind gemeinsam mit dem DQ- Maskierungsanschluss BGDQ1 verbunden.
Die DQ-Anschlussflächen DQ8 bis DQ11 der Halbleiterspeicherchips CHA und CHB sind mit den MCP-Datenanschlüssen MCPDQ8 bis MCPDQ15 in dem Kugelrasterbereich BGDQ2 verbunden, und ihre DQ- Maskierungsanschlussflächen DQM2 sind gemeinsam mit dem DQ- Maskierungsanschluss BGDQ2 verbunden.
Die DQ-Anschlussflächen DQ12 bis DQ15 der Halbleiterspeicherchips CHA und CHB sind mit den MCP-Datenanschlüssen MCPDQ0 bis MCPDQ7 in dem Kugelrasterbereich BGDQ3 verbunden, und ihre DQ- Maskierungsanschlussflächen DQM3 sind gemeinsam mit dem DQ- Maskierungsanschluss BGDQ3 verbunden.
Wie in Fig. 25 dargestellt, ist es daher auch wenn die Halbleiterspeicherchips CHA und CHB in dem Mehrchipgehäuse angebracht und mit einem Drehwinkel von 0° zueinander gestapelt sind, möglich, Maskieren an den entsprechenden Dateneingabeanschlussflächen entsprechend den Kugelrasterbereichen BGDQ0 bis BGDQ3 durchzuführen, indem jeweils DQ-Maskierungsanschlussflächen entsprechend den vier getrennten Bereichen angeordnet werden.
Weiterhin ist es möglich, ohne Verkomplizierung des Verdrahtungslayouts leicht eine in einem Mehrchipgehäuse angebrachte Halbleiterschaltungsvorrichtung mit doppeltem Wortaufbau und doppelter Speicherkapazität zu verwirklichen, in dem die Halbleiterspeicherchips mit demselben Aufbau gestapelt werden. In der in den in Fig. 24 und 25 dargestellten Mehrchipgehäusen angebrachten Halbleiterschaltungsvorrichtung wird eine Datenmaske extern für jedes Byte (in einer Einheit von 8 Bit) angelegt.
Wenn Halbleiterspeicherchips CHA und CHB mit demselben Aufbau gestapelt werden, können die Kontakthöcker mit den Anschlussflächen des unteren Halbleiterspeicherchips verbunden werden und sie können über einen Zwischenkörper mit den Kugelrastern des Mehrchipgehäuses verbunden werden. In diesem Fall ist einer der Halbleiterspeicherchips CHA und CHB mit der Oberseite nach oben und der andere Halbleiterchip mit der Oberseite nach unten angeordnet.
Alternativ dazu können zwischen den Anschlussflächen der zwei gestapelten Halbleiterspeichervorrichtungen unter Verwendung eines Stützelements für den oberen Chip Lücken ausgebildet sein, und Bonddrähte können unter Verwendung der Lücken ausgebildet sein.
Weiterhin kann die Anbringung mit 0° Drehung, verwirklicht sein, in dem ein anderes Verdrahtungsverfahren und Verbindungsverfahren verwendet wird.
Wie oben beschrieben sind die Datenanschlussflächen nach der dritten Ausführungsform mit Bezug auf die vier getrennten Bereiche des Chips in den äußeren Randbereichen angeordnet. Daher ist es möglich, einen Halbleiterspeicherchip zu verwirklichen, der sowohl in einem Einzelchipgehäuse als auch in einem Mehrchipgehäuse (Kugelrastergehäuse) angebracht werden kann.
Durch Zuordnen von DQ-Maskierungssignalen zu den DQ-Anschlussgruppen jeweils entsprechend den vier getrennten Bereichen kann weiterhin die Dateneingabe/ausgabe für jeden getrennten Bereich maskiert werden, und das Verdrahtungslayout zwischen Anschlussflächen und Anschlüssen kann vereinfacht werden, auch wenn die Halbleiterspeicherchips in dem Mehrchipgehäuse angebracht sind.
Fig. 26A ist eine schematische Darstellung der Anordnung von Datenanschlussflächen (DQ-Anschlussflächen) einer der in Fig. 22 gezeigten DQ-Anschlussgruppen 95a bis 95d. Da die DQ- Anschlussgruppen 95a bis 95d denselben Aufbau haben, zeigt Fig. 26A stellvertretend eine DQ-Anschlussgruppe 95.
Wie in Fig. 26A dargestellt, enthält die DQ-Anschlussgruppe 95 acht Datenanschlüsse (DQ-Anschlüsse) DQP0 bis DQP7. Wie in Fig. 26B dargestellt, werden bei einem Wortaufbau von X32 Bit alle Datenanschlussflächen DQP0 bis DQP7 in der Datenanschlussgruppe 95 verwendet.
Bei einem Wortaufbau von x16 Bit werden in der Datenanschlussgruppe 95 vier Datenanschlussflächen verwendet. In Fig. 26C sind die zu verwendeten Datenanschlussflächen so ausgewählt, dass nicht verwendete Datenanschlussflächen, die mit "leer" bezeichnet sind, zwischen den verwendeten Datenanschlussflächen angeordnet sind, die durch schräge Linien bezeichnet sind. Insbesondere werden in Fig. 26C die Datenanschlussflächen DQP0, DQP2, DQP4 und DQP6 verwendet, während die Datenanschlussflächen DQP1, DQP3, DQP5 und DQP7 nicht verwendet werden. Durch Anordnen jeder leeren (d. h. nicht verwendeten) Anschlussfläche zwischen den verwendeten Anschlussflächen ist es möglich, den Abstand zwischen den verwendeten Anschlussflächen zu erhöhen, um die kapazitive Kopplung zwischen Ausgangssignalleitungen während der Datenausgabe zu verringern, was eine verringerte Ausgangsstörung bewirkt.
Bei einem Wortaufbau von x8 Bit werden wie in Fig. 26D dargestellt zwei Datenanschlussflächen in der DQ-Anschlussgruppe 95 verwendet. Insbesondere werden in Fig. 26D die Datenanschlussflächen DQP9 und DQP4 verwendet, während die verbleibenden Datenanschlussflächen DQP1 bis DQP3 und DQP5 bis DQP7 nicht verwendet werden.
Wenn der Wortaufbau in Anzahl von Datenbits von dem maximalen Wortaufbau ausgehend verringert wird und eine leere oder freie Anschlussfläche vorhanden ist, werden wie in Fig. 26C und 26D dargestellt die zu verwendenden Anschlussflächen so ausgewählt, dass zwischen verwendeten Datenanschlussflächen eine nicht verwendete Datenanschlussfläche vorhanden ist, und dass die Abstände zwischen den verwendeten Anschlussflächen für alle verwendete Anschlussflächen gleich ist. Somit ist es möglich, die kapazitive Kopplung zwischen Signalleitungen zu verringern und dadurch Störungen (insbesondere Ausgangsstörungen) zu verringern.
Fig. 27 ist eine schematische Darstellung der Anschlussanordnung von Datenanschlussgruppen nach einer vierten Ausführungsform. Die Halbleiterspeichervorrichtung ist auf eine der Wortaufbauten von x32 Bit, x16 Bit und x8 Bit eingestellt.
Fig. 27 zeigt schematisch die Zuordnung von Datenbits der Datenanschlussflächen für den jeweiligen getrennten Bereich in jedem Wortaufbau.
In jeder der Datenanschlussgruppen 95a bis 95d werden in dem x32-Bit-Aufbau Datenanschlussflächen von 8 Bit verwendet, und insgesamt ist eine Dateneingabe/ausgabeschaltung mit 32 Bit verwirklicht. In dem Wortaufbau mit x32 Bit sind die Datenbits DQ<7 : 0> der Datenanschlussgruppe 95a zugeordnet, die Datenbits DQ<15 : 8> der Datenanschlussgruppe 95b, die Datenbits DQ<23 : 16> der Datenanschlussgruppe 95c und die Datenbits DQ<31 : 24> der Datenanschlussgruppe 95d.
In dem Wortaufbau mit x16 Bit werden in jeder Datenanschlussgruppe vier Datenanschlussflächen verwendet. Die Datenbits DQ<3 : 0> sind der Datenanschlussgruppe 95a zugeordnet, die Datenbits DQ<7 : 4> der Datenanschlussgruppe 95b, die Datenbits DQ<11 : 8> der Datenanschlussgruppe 95c und die Datenbits DQ<15 : 12> der Datenanschlussgruppe 95d. Somit werden in jeder Datenanschlussgruppe Datenanschlussflächen mit 4 Bit verwendet.
In dem Wortaufbau mit x8 Bit sind jeder der Datenanschlussgruppen 95a bis 95d Datenanschlussflächen von 2 Bit verwendet. Die Datenbits DQ<1 : 0> sind der Datenanschlussgruppe 95a zugeordnet, die Datenbits DQ<3 : 2> der Datenanschlussgruppe 95b, die Datenbits DQ<5 : 4> der Datenanschlussgruppe 95c und die Datenbits DQ<7 : 6> der Datenanschlussgruppe 95d.
Auch wenn die verwendeten Datenanschlussflächen in jedem Wortaufbau dieselben sind, unterscheiden sich die denselben Anschlussflächen zugeordneten Datenbits für die unterschiedlichen Wortaufbauten. In Fig. 27 sind die Datenbits dargestellt, die in jedem Wortaufbau den jeweiligen Datenanschlussflächen zugeordnet sind. In Fig. 27 sind daher auch die Positionen der zu verwendeten Datenanschlussflächen dargestellt.
Sowohl in dem Wortaufbau mit x16 Bit als auch in dem mit x8 Bit ist in den DQ-Anschlussgruppen 95a bis 95d ein nicht verwendeter oder freier Datenanschluss zwischen den verwendeten Datenanschlüssen angeordnet, wodurch es möglich ist, den Abstand zwischen den verwendeten Datenanschlüssen zum Verringern der Störungen zu vergrößern.
Fig. 28 zeigt die Anordnung der Anschlussflächen in der vierten Ausführungsform genauer. Wie in Fig. 28 dargestellt, sind in dem Halbleiterspeicherchip 1 die Datenanschlussgruppen 95a bis 95d jeweils entsprechend den vier getrennten Bereichen angeordnet. Ein Versorgungsanschluss PV1 zum Empfangen einer Versorgungsspannung VDD und ein Masseanschluss PS2 zum Empfangen einer Massespannung VSS sind jeweils an entgegengesetzten Enden auf einer Seite des Halbleiterspeicherchips 1 angeordnet. Auf dieser einen Seite sind ein Versorgungsanschluss PV2 und ein Masseanschluss PS1 in einem zentralen Bereich angeordnet.
Eine Steuersignalanschlussgruppe 99 zum Empfangen von Steuersignalen und eins Betriebsartenauswahlanschlussgruppe 100a zum Bezeichnen bestimmter Betriebsarten entsprechend einer Bondoption sind zwischen der Datenanschlussgruppe 95a und dem Versorgungsanschluss PV2 angeordnet. In der Bondoption wird das Potential eines bestimmten Anschlusses je nach Verbindung oder Nichtverbindung eines Bonddrahtes mit dem bestimmten Pfad in einem Bondvorgang festgelegt, wodurch Betriebsarten wie z. B. Auffrischzyklus und Wortaufbau eingestellt werden.
Eine Adressanschlussgruppe 101a zum Empfangen von Adressbits und Anschlüsse zum Empfangen eines Taktsignals CLK und eines Taktfreigabesignals CKE sind zwischen dem Masseanschluss PS1 und der Datenanschlussgruppe 95b angeordnet. Der Halbleiterspeicherchip 1 enthält als interne Schaltungsanordnung eine synchrone Halbleiterspeichervorrichtung, die synchron mit dem Taktsignal CLK arbeitet. Wenn das Taktfreigabesignal CKE aktiv ist, wird entsprechend dem Taktsignal CLK ein internes Taktsignal erzeugt, und ein interner Betrieb wird entsprechend dem Taktsignal durchgeführt. Wenn das Taktfreigabesignal CKE deaktiviert ist, wird das interne Taktsignal nicht erzeugt, ein externes Signal wird nicht aufgenommen und ein weiterer interner Vorgang wird nicht durchgeführt.
Auf der anderen Seite des Halbleiterspeicherchips 1 sind ein Versorgungsanschluss PV3 und ein Masseanschluss PS4 einander entgegengesetzt an beiden Enden angeordnet und ein Versorgungsanschluss PV4 und ein Masseanschluss PS3 in einem Zentralbereich. Eine Betriebsartenauswahlanschlussgruppe 100b ist angrenzend an den Versorgungsanschluss PV4 angeordnet. Eine Adressanschlussgruppe 101c zum Empfangen von Adresssignalbits ist zwischen der Betriebsartenauswahlanschlussgruppe 100b und der Datenanschlussgruppe 95c angeordnet. Außerdem ist eine Adressanschlussgruppe 101b zum Empfangen von Adresssignalbits zwischen dem Masseanschluss PS3 und der Datenanschlussgruppe 95d angeordnet.
In jeder der Datenanschlussgruppen 95a bis 95d ist ein Ausgangsversorgungsanschluss zum Empfangen einer der Ausgabe zugeordneten Versorgungsspannung VddQ und ein Ausgangsmasseanschluss zum Empfangen einer der Ausgabe zugeordneten Massespannung VssQ in gleicher Weise zwischen den Datenanschlüssen angeordnet. In Fig. 28 sind zur Vereinfachung der Zeichnung jeweils nur die Ausgangsversorgungsanschlüsse und die Ausgangsmasseanschlüsse in der Datenanschlussgruppe 95a mit den Referenzzeichen PVQ1, PVQ2, PSQ1 und PSQ2 versehen.
Bei dem Wortaufbau von x32 Bit ist der Ausgangsmasseanschluss PSQ1 zum Empfangen der Ausgangsmassespannung VssQ zwischen den Datenanschlüssen DQP zum Empfangen der Datenbits DQ7 und DQ6 angeordnet. Der Ausgangsversorgungsanschluss PVQ1 zum Empfangen der Ausgangsversorgungsspannung VddQ ist zwischen den Datenanschlüssen DQP zum Empfangen der Datenbits DQ5 und DQ4 angeordnet. Der Ausgangsmasseanschluss PSQ2 ist zwischen den Datenanschlüssen DQP zum Empfangen der Datenbits DQ3 und DQ2 vorgesehen. Der Ausgangsversorgungsanschluss PVQ2 ist zwischen den Datenanschlüssen DQP zum Empfangen der Datenbits DQ1 und DQ0 vorgesehen. Ein DQ-Maskierungsanschluss DQMP ist angrenzend an den Datenanschluss DQP zum Empfangen des Datenbits DQ0 angeordnet.
Die Ausgangsversorgungsspannung VddQ und die Ausgangsmassespannung VssQ, die jeweils an die Ausgangsversorgungsanschlüsse PVQ1, PVQ2 und die Ausgangsmasseanschlüsse PSQ1 und PSQ2 angelegt werden, werden den Ausgabepufferschaltungen, die entsprechend den Datenanschlüssen DQP angeordnet sind, jeweils als Betriebsversorgungsspannungen zugeführt. Die Treiberfähigkeit jeder Ausgabepufferschaltung wird hinreichend hoch eingestellt, so dass sie eine große Last mit hoher Geschwindigkeit treiben kann. Wenn während der Datenausgabe Störungen der Versorgung auftreten, ist es wahrscheinlich, dass andere interne Schaltungen schlecht funktionieren. Um einen Fehlbetrieb durch Störungen der Versorgung während der Datenausgabe zu verhindern, werden diesen Ausgabepuffern eine eigens gewidmete Ausgangsversorgungsspannung VddQ und Ausgangsmassespannung VssQ zugeführt.
Bei einem Wortaufbau mit x16 Bit werden der Ausgangsversorgungsanschluss PVQ2 und der Ausgangsmasseanschluss PSQ2 nicht verwendet. Bei einem Wortaufbau mit x8 Bit werden der Ausgangsversorgungsanschluss PVQ1 und der Ausgangsmasseanschluss PSQ1 nicht verwendet. Es werden der Masseanschluss und der Ausgangsversorgungsanschluss, die entsprechend den verwendeten Ausgabepufferschaltungen angeordnet sind, verwendet, so dass sie den entsprechenden arbeitenden Ausgabepufferschaltungen stabil die Versorgungsspannungen zuführen.
In der in Fig. 28 dargestellten Anordnung der Datenanschlüsse sind die zu verwendenden Anschlüsse angrenzend aneinander angeordnet. Alternativ dazu können die zu verwendenden Datenanschlüsse auch wie bereits mit Bezug auf Fig. 27 beschrieben in den Wortaufbauten mit x16 Bit und x8 Bit so ausgewählt werden, dass ein nicht verwendeter Datenanschluss zwischen den zu verwendenden Datenanschlüssen liegt.
Wenn die Datenanschlüsse entsprechend dem Wortaufbau ausgedünnt werden, ist es auch möglich, die Ausgangsversorgungsanschlüsse und die Ausgangsmasseanschlüsse nicht auszudünnen, sondern sie zu verwenden, um die Leistungsversorgung der zu verwendenden Ausgangspufferschaltungen zu verbessern. Somit ist es möglich, einen stabileren Datenausgabevorgang sicherzustellen. Wenn in diesem Fall eine Ausgangsversorgungsleitung und eine Ausgangsmasseleitung, die entsprechend jeder Ausgangspuffergruppe angeordnet sind, entsprechend den Versorgungsanschlüssen in den Ausgabeschaltungen aufgeteilt werden, können die aufgeteilten Versorgungsleitungen in Übereinstimmung mit der Wortaufbauinformation verbunden werden. Es wird möglich, eine Verbesserung der Ausgangsversorgungsquelle zu erreichen. Alternativ dazu können die Ausgangsversorgungsleitung und die Ausgangsmasseleitung gemeinsam für die Ausgabeschaltungen angeordnet sein, die entsprechend den jeweiligen Datenanschlussbereichen angeordnet sind. In diesem Fall ändert sich die Anzahl von Versorgungsanschlüssen/Masseanschlüssen, die mit der gemeinsamen Ausgangsversorgungsleitung/Masseleitung verbunden sind, abhängig von dem Wortaufbau (wenn die Versorgungsanschlüsse ausgedünnt werden).
Wie oben beschrieben werden nach der vierten Ausführungsform der vorliegenden Erfindung die Datenanschlüsse so ausgedünnt, dass in dem Datenanschlussbereich abhängig von dem Wortaufbau ein nicht verwendeter Datenanschluss zwischen beliebigen verwendeten Datenanschlüssen angeordnet ist. Demzufolge kann der Abstand zwischen den zu verwendenden Datenanschlüssen groß gemacht werden, und Ausgangsstörungen können dementsprechend verringert werden.
Fig. 29 ist eine schematische Darstellung des Aufbaus für einen Mehrbittest nach einer fünften Ausführungsform der vorliegenden Erfindung. Fig. 29 zeigt schematisch den Aufbau eines Abschnitts, der das Komprimierergebnis des Mehrbittests in einem Halbleiterchip mit einem Wortaufbau mit x32 Bit ausgibt. In dem Mehrbittest werden Speicherzellen mit einer Mehrzahl von Bit gleichzeitig getestet, d. h. Daten mit demselben logischen Pegel werden gleichzeitig in die Speicherzellen einer Mehrzahl von Bit geschrieben, intern wird festgestellt, ob die Logikpegel der aus den Speicherzellen einer Mehrzahl von Bit gelesenen Daten gleich sind und ein Feststellungsergebnis wird nach außen ausgegeben. Da Speicherzellen einer Mehrzahl von Bit gleichzeitig getestet werden können, ist es möglich, eine Testzeit zu verringern.
Wie in Fig. 29 dargestellt, ist für die oberen globalen Datenleitungen GIOU0 bis GIOU7 eine Vorverstärkerschaltung 110a bereitgestellt und für die unteren globalen Datenleitungen GIOL0 bis GIOL7 eine Vorverstärkerschaltung 110b. Für die oberen globalen Datenleitungen GIOU8 bis GIOU15 ist eine Vorverstärkerschaltung 110c bereitgestellt und für die unteren globalen Datenleitungen GIOL8 bis GIOL15 eine Vorverstärkerschaltung 110d. Jede der Vorverstärkerschaltungen 110a bis 110d enthält Vorverstärker von 8 Bit.
Bei einem Wortaufbau mit x32 Bit werden die Vorverstärker 110a und 110d beim Datenlesen gleichzeitig aktiviert. Bei dem Wortaufbau mit x32 Bit erzeugt der Vorverstärker 110a interne Daten, die den Daten DQ<7 : 0> entsprechen. Bei dem Wortaufbau mit x32 Bit erzeugt der Vorverstärker 110b interne Daten, die den Daten DQ<23 : 16> entsprechen. Bei dem Wortaufbau mit x32 Bit erzeugt der Vorverstärker 110c interne Daten, die den Daten DQ<15 : 8> entsprechen. Bei dem Wortaufbau mit x32 Bit erzeugt der Vorverstärker 110d interne Daten, die den Daten DQ<31 : 20> entsprechen.
Zum Durchführen eines Mehrbittests sind entsprechend den Vorverstärkern 110a bis 110d jeweils Komprimierschaltungen 112a bis 112d bereitgestellt. Jede der Komprimierschaltungen 112a bis 112d erfasst die Übereinstimmung/Nichtübereinstimmung der logischen Pegel der angelegten Daten von 8 Bit und gibt ein das Bestimmungsergebnis anzeigendes Signal aus. Jede der Komprimierschaltungen 112a bis 112d enthält zum Beispiel eine Übereinstimmungserfassschaltung oder eine AND-Schaltung.
Das Ausgangssignal der Komprimierschaltung 112a wird über die interne Datenbusleitung DB6 zu dem externen Datenanschluss DQP6 übertragen. Das Ausgangssignal der Komprimierschaltung 112b wird über die interne Datenbusleitung DB2 zu dem externen Datenanschluss DQP2 übertragen. Das Ausgangssignal der Komprimierschaltung 112c wird über die interne Datenbusleitung DB9 zu dem externen Datenanschluss DQP9 übertragen. Das Ausgangssignal der Komprimierschaltung 112d wird über die interne Datenbusleitung DB13 zu dem externen Datenanschluss DQP13 übertragen.
Bei dem Wortaufbau mit x32 Bit wird das Datenbit DQ<6> an den Datenanschluss DQP6 ausgegeben, das Datenbit DQ<2> an den Datenanschluss DQP2, das Datenbit DQ<9> an den Datenanschluss DQP9 und das Datenbit DQ<13> an den Datenanschluss DQP13.
Bei diesem Wortaufbau mit x32 Bit werden während des Mehrbittests miteinander verbundene Daten von 8 Bit in Daten von 1 Bit komprimiert und an einem entsprechenden Datenanschluss ausgegeben.
Bei dem Wortaufbau mit x32 Bit werden daher die Komprimierergebnisse an den Datenanschlüssen DQ<6>, DQ<2>, DQ<9> und DQ<13> ausgegeben, die jeweils mit den Datenanschlussflächen DQP6, DQP2, DQP9 und DQP13 verbunden sind.
Fig. 30 ist eine schematische Darstellung des Aufbaus eines Komprimierdatenausgabebereichs für einen Wortaufbau mit x16 Bit. In Fig. 30 sind entsprechend den Vorverstärkerschaltungen 110a bis 110d jeweils Multiplexer 113a bis 113d bereitgestellt, jede zum Auswählen von Ausgangssignalen von 4 Bit aus den Ausgangssignalen von 8 Bit einer entsprechenden Vorverstärkerschaltung entsprechend einem Spaltenadressbit CA<8>, und Komprimierschaltungen 114a bis 114d zum Komprimieren der 4-Bit- Ausgangssignale der Multiplexer 113a bis 113d auf 1-Bit-Datensignale. Das Ausgangssignal der Komprimierschaltung 114a wird über die interne Datenbusleitung DB6 zu dem Datenanschluss DQP6 übertragen. Das Ausgangssignal der Komprimierschaltung 114b wird über die interne Datenbusleitung DB17 zu dem Datenanschluss DQP17 übertragen. Das Ausgangssignal der Komprimierschaltung 114c wird über die interne Datenbusleitung DB9 zu dem Datenanschluss DQP9 übertragen. Das Ausgangssignal der Komprimierschaltung 114a wird über den internen Datenbusleitung DB27 zu dem Datenanschluss DQP27 übertragen.
Bei dem Wortaufbau mit x16 Bit gibt der Datenanschluss DQP6 das Datenbit DQ<2> aus, der Datenanschluss DQP17 das Datenbit DQ<9>, der Datenanschluss DQP9 das Datenbit DQ<6> und der Datenanschluss DQP27 das Datenbit DQ<13>.
Anstelle des in Fig. 30 dargestellten Aufbaus kann die Komprimierschaltung 114a ein Ausgangssignal zu der internen Datenbusleitung DB4 übertragen, die Komprimierschaltung 114b kann ein Ausgangssignal zu der internen Datenbusleitung DB18 übertragen, die Komprimierschaltung 114c kann ein Ausgangssignal zu der internen Datenbusleitung DB12 übertragen und die Komprimierschaltung 114d kann ein Ausgangssignal zu der internen Datenbusleitung DB26 übertragen. Die internen Datenbusleitung DB4, DB18, DB12 und DB26 sind jeweils mit den Datenanschlüssen DQP4, DQP18, DQP12 und DQP26 verbunden. Auch in diesem Fall sind die Ausgabedatenbits in dem Wortaufbau von x16 Bit dieselben.
Fig. 31 ist eine schematische Darstellung des Aufbaus eines Mehrbittestergebnisausgabeabschnitts für einen Wortaufbau mit x8 Bit. In Fig. 31 sind entsprechend den Vorverstärkerschaltungen 110a bis 110d Multiplexer (MUX) 115a bis 115d bereitgestellt, jeder zum Auswählen von Signalen von 2 Bit entsprechend den Spaltenadressbits CA<9 : 8>, und Komprimierschaltungen 116a bis 116d zum Komprimieren der 2-Bit-Daten von den Multiplexern 115a bis 115d.
Das Ausgangssignal der Komprimierschaltung 116a wird über die interne Datenbusleitung DB1 zu dem Datenanschluss DQP1 übertragen. Das Ausgangssignal der Komprimierschaltung 116b wird über die interne Datenbusleitung DB22 zu dem Datenanschluss DQP22 übertragen. Das Ausgangssignal der Komprimierschaltung 116c wird über die interne Datenbusleitung DB14 zu dem Datenanschluss DQP14 übertragen. Das Ausgangssignal der Komprimierschaltung 116d wird über die interne Datenbusleitung DB25 zu dem Datenanschluss DQP25 übertragen. Bei dem Wortaufbau mit x8 Bit wird das Datenbit DQ<0> an dem Datenanschluss DQP1 ausgegeben, das Datenbit DQ<4> an dem Datenanschluss DQP22, das Datenbit DQ<2> an dem Datenanschluss DQP14 und das Datenbit DQ<6> an dem Datenanschluss DQP25.
In dem in Fig. 31 dargestellten Aufbau kann das Ausgangssignal der Komprimierschaltung 116a zu der internen Datenbusleitung DB6 übertragen werden, das Ausgangssignal der Komprimierschaltung 116b zu der internen Datenbusleitung DB20, das Ausgangssignal der Komprimierschaltung 116c zu der internen Datenbusleitung DB14 und das Ausgangssignal der Komprimierschaltung 116d zu der internen Datenbusleitung DB28. Wenn die internen Datenbusleitungen DB6, DB20, DB14 und DB28 verwendet werden, werden die Datenbits DQ<1>, DQ<5>, DQ<3> und DQ<7> jeweils an den entsprechenden Datenanschlüssen ausgegeben.
Wie in Fig. 29 bis 31 dargestellt, unterscheiden sich die Anschlüsse, die die Komprimierergebnisse ausgeben, (die internen Datenleitungen) zwischen den Wortaufbauten mit x32 Bit, x16 Bit und x8 Bit. Daher unterscheiden sich die internen Datenbusleitungen, die von den Komprimierschaltungen 112a bis 112d, 114a bis 114d und 116a bis 116d getrieben werden, und es ist möglich, die Lasten der Datenbusleitungen zu verteilen und die Lasten der jeweiligen internen Datenbusleitungen einander anzugleichen. Durch Angleichen der Last der internen Datenleitungen ist es möglich, dass die jeweiligen internen Datenleitungen beim Datenübertragen dieselben Übertragungseigenschaften aufweisen. Im Normalbetrieb ist es daher möglich, interne Daten zum Erzielen eines Hochgeschwindigkeitszugriffs mit hoher Geschwindigkeit zu übertragen.
Fig. 32 zeigt die Entsprechung zwischen den Datenanschlüssen und den Ausgabedatenbits in den entsprechenden Wortaufbauten nach der fünften Ausführungsform. In Fig. 32 ist die Beziehung zwischen den Datenanschlüssen in den Datenanschlussbereichen und den Datenbits für jeden Wortaufbau dargestellt.
Bei einem Wortaufbau mit x32 Bit werden alle Datenanschlüsse verwendet, und Daten DQ<31 : 0> von 32 Bit werden ausgegeben. Bei einem Wortaufbau mit x16 Bit wird jeder zweite Datenanschluss in jeder der Datenanschlussgruppen 95a bis 95d verwendet, und Datenbits DQ<15 : 0> werden ausgegeben. Bei einem Wortaufbau mit x8 Bit werden zwei Datenanschlüsse in jeder Datenanschlussgruppe 95a bis 95d verwendet, und Datenbits DQ<7 : 0> werden ausgegeben.
Während die zu verwendenden Datenanschlüsse die gleichen sind, unterscheiden sich die zugeordneten Datenbits je nach dem Wortaufbau. Die Verbindung zwischen den internen Datenbussen und den Schreib/Leseschaltungen (Vorverstärker/Schreibtreiber) und die Verbindung zwischen den internen Datenbussen und den Datenanschlüssen werden entsprechend dem Wortaufbau festgelegt.
Bei dem Wortaufbau mit x32 Bit, der durch das Bezugszeichen x32-MBT bezeichnet ist, werden in jeder der Datenanschlussgruppen 95a bis 95b die Komprimierergebnisse jeweils an den Anschlüssen zum Eingeben und Ausgeben der Datenbits DQ<2>, DQ<6>, DQ<9> und DQ<13> ausgegeben.
Bei dem Wortaufbau mit x16 Bit (mit dem Bezugszeichen x16-MBT bezeichnet) werden die Komprimierergebnisse jeweils an den Datenanschlüssen DQP4, DQP12, DQP18 und DQP26 ausgegeben. Bei dem Wortaufbau mit x16 Bit werden die Komprimierergebnisse daher an den Datenanschlüssen ausgegeben, die den Datenbits DQ<2>, DQ<6>, DQ<9> und DQ<13> in dem Wortaufbau von x16 Bit entsprechen.
Bei dem Wortaufbau mit x8 Bit werden die Komprimierergebnisse jeweils an den Datenanschlüssen DQP2, DQP14, DQP20 und DQP28 ausgegeben. Bei dem Wortaufbau mit x8 Bit werden jeweils die Datenbits DQ<1>, DQ<3>, DQ<5> und DQ<7> zu den Datenanschlüssen ausgegeben.
Die in Fig. 32 dargestellte Entsprechung zwischen den Datenanschlüssen und den Komprimierergebnissausgabeanschlüssen entspricht der Entsprechung zwischen den internen Datenbussen und den Datenanschlüssen, die in Fig. 30 und 31 in Klammern dargestellt sind. Die Verbindung zwischen den Anschlüssen und den internen Datenbussen zum Verwirklichen der in Fig. 30 und 31 dargestellten Entsprechung zwischen den internen Datenbussen und den Datenanschlüssen wird später im Detail beschrieben. Mit einem beliebigen Wortaufbau wird das Komprimierergebnisse an die verschiedenen internen Datenbusleitungen (verschiedenen Datenanschlüsse) ausgegeben, wodurch die Lasten der internen Datenbusleitungen gleich groß gemacht werden.
Wie oben beschrieben wird nach der fünften Ausführungsform das Komprimierergebnis abhängig von dem Wortaufbau an die verschiedenen internen Datenbusleitungen (verschiedene Datenanschlüsse) ausgegeben. Es ist daher möglich, die Lasten der jeweiligen internen Datenbusleitungen gleich groß zu machen, die Datenübertragungsgeschwindigkeit der jeweiligen internen Datenbusleitungen gleich groß zu machen, und dadurch einen Zugriff mit hoher Geschwindigkeit zu erzielen.
Fig. 33 ist eine schematische Darstellung des Aufbaus eines Halbleiterspeicherchips nach einer sechsten Ausführungsform. Wie in Fig. 33 dargestellt enthält der Halbleiterspeicherchip 1 Bankspeicherfelder 50a bis 50d, die jeweils die Bänke A bis D bilden. Jedes der Bankspeicherfelder 50a bis 50d ist durch das Spaltenadressbit CA<8> in vier Spaltenblöcke aufgeteilt. Fig. 33 zeigt stellvertretend die durch die Spaltenadresssignale CA8 und ZCA8 in dem Bankspeicherfeld 50a aufgeteilten Spaltenblöcke. Vorverstärkergruppen (PA) sind jeweils entsprechend den Bankspeicherfeldern 50a bis 50d an zwei Leitungen angeordnet. Fig. 33 zeigt stellvertretend die Vorverstärkerschaltungen 110a bis 110d, die entsprechend dem Bankspeicherfeld 50a angeordnet sind, sowie Vorverstärkerschaltungen 110a bis 110d, die entsprechend dem Bankspeicherfeld 50b angeordnet sind. Die Vorverstärkerschaltungen 110a bis 110d sind dieselben wie die in Fig. 29 bis 31 gezeigten Vorverstärkerschaltungen 110a bis 110d.
Für das Bankspeicherfeld 50a sind die Vorverstärkerschaltungen 110a und 110c in einer Linie ausgerichtet angeordnet, und die Vorverstärkerschaltungen 110b und 110d sind in einer Linie ausgerichtet angeordnet. Das Bankspeicherfeld 50b, dessen interner Aufbau später detailliert beschrieben wird, unterscheidet sich von dem Bankspeicherfeld 50a in der internen Datenbitzuordnung. Daher sind die Vorverstärkerschaltungen 110a und 110b für das Bankspeicherfeld 50b punktsymmetrisch zu den Vorverstärkerschaltungen 110a und 110b für das Bankspeicherfeld 50a angeordnet, und die Vorverstärkerschaltungen 110c und 110d sind punktsymmetrisch zu den Vorverstärkerschaltungen 110c und 110d für das Bankspeicherfeld 40a angeordnet.
In einem Bereich zwischen den Bankspeicherfeldern 50a und 50b und zwischen den Bankspeicherfeldern 50c und 50d sind 16-Bit- Datenbusse DBB0 und DBB1 bereitgestellt. Die 16-Bit-Datenbusse DBB0 und DBB1 haben einen Überkreuzungsbereich in einem Zentralbereich CETA in der Zeilenrichtung der Bankspeicherfelder 50a und 50b und einen Überkreuzungsbereich in einem Zentralbereich CETB in der Zeilenrichtung der Bankspeicherfelder 50c und 50d. An diesen Überkreuzungsbereichen tauschen die Datenbusse DBB0 und DBB1 ihre Positionen aus.
Der 16-Bit-Datenbus DBB0 enthält die 8-Bit-Datenbusse DB<15 : 8> und DB<31 : 24>, und der 16-Bit-Datenbus DBB1 enthält die 8-Bit- Datenbusse DB<23 : 16> und DB<7 : 0>. In den Zentralbereichen CETA und CETB weisen die Datenbusse DBB0 und DBB1 Überkreuzungsbereiche auf, wodurch der 32-Bit-Datenbus in dem Vierbankaufbau mit den jeweiligen Bänken verbunden werden kann und die Datenbitausgabeposition auf die vier getrennten Bereiche des Speicherchips 1 aufgeteilt werden kann.
Der 8-Bit-Datenbus DB<7 : 0> ist angrenzend an das Bankspeicherfeld 50a in einer Y-Richtung bereitgestellt. Der 8-Bit-Datenbus DB<15 : 8> ist angrenzend an das Bankspeicherfeld 50b in der Y- Richtung bereitgestellt.
In gleicher Weise ist der Datenbus DB<23 : 16> von 8 Bit angrenzend an das Bankspeicherfeld 50c in der Y-Richtung bereitgestellt. Der Datenbus DB<31 : 24> von 8 Bit ist angrenzend an das Bankspeicherfeld 50d in der Y-Richtung bereitgestellt. Die 8- Bit-Datenbusse DB<7 : 0>, DB<15 : 8>, DB<23 : 16> und DB<31 : 24> haben die gleiche Verbindungslänge und Last. Es ist daher möglich, die Last der Datenbusleitungen gleich groß zu machen und Datenbits mit derselben Übertragungsgeschwindigkeit zu übertragen.
Durch die symmetrische Anordnung der interne Datenbussen DBB0 und DBB1 um die Trennlinien der vier getrennten Bereiche der Bankspeicherfelder ist es insbesondere möglich, die Verbindungslänge der 8-Bit-Datenbusse DB<7 : 0>, DB<15 : 8>, DB<23 : 16> und DB<31 : 24> gleich zu machen und die Last dieser Datenbusse aneinander anzugleichen. Somit können unabhängig von der Lage einer ausgewählten Bank Daten mit demselben Zeitablauf zu den Datenanschlüssen übertragen werden, die verteilt in den vier getrennten Bereichen angeordnet sind.
Durch Überkreuzen der 16-Bit-Datenbusse DBB0 und DBB1 in den Zentralbereichen CETA und CETB können unabhängig von dem Wortaufbau des Halbleiterspeicherchips Datenbits von einer Bank zu den in den vier getrennten Bereichen verteilt angeordneten Datenanschlüssen übertragen werden. Weiterhin macht es ein solcher Kreuzungsaufbau möglich, dass die 16-Bit-Datenbusse DBB0 und DBB1 in dem Bereich zwischen den Vorverstärkerschaltungen bereitgestellt werden können.
Weiterhin kann zwischen den 16-Bit-Datenbussen DBB0 und DBB1 ein peripherer Schaltungsbildungsbereich H bereitgestellt werden. Dort können periphere Schaltungen leicht ausgelegt werden im Vergleich zu einem Aufbau, bei dem die 16-Bit-Datenbusse DBB0 und DBB1 sich in den Bereichen zwischen den Bankspeicherfeldern 50a und 50c und zwischen den Bankspeicherfeldern 50b und 50d linear in einer X-Richtung erstrecken.
Fig. 34 ist eine schematische Darstellung der Anordnung von internen Datenbusleitungen der internen 8-Bit-Datenbusse DB<7 : 0> und DB<15 : 8>. Wie in Fig. 34 dargestellt enthalten die internen Datenbusleitungen der internen Datenbusse DB<7 : 0> und DB<15 : 8> jeweils komplementäre Datenbusleitungen DB<i> und /DB<i>, wobei i zwischen 0 und 15 liegt. Bei einem Wortaufbau mit x32 Bit werden die internen Datenbusleitungen der internen Datenbusse DB<7 : 0> und DB<15 : 8> verwendet, um jeweils die internen Datenbits DQ<7 : 0> und DQ<15 : 8> zu übertragen.
Bei einem Wortaufbau mit x16 Bit werden die internen Datenbusleitungen der internen Datenbusse DB<7 : 0> abwechselnd zum Übertragen interner Datenbits verwendet, d. h. die geradzahligen Datenbusleitungen DB<2j> und /DB<2j> werden verwendet. Die ungradzahligen internen Datenbusleitungen DB<2j + 1> und /DB<2j + 1> werden auf eine Massespannung GND gelegt.
Bei einem Wortaufbau von x8 Bit werden die Datenbusleitungen DB<6>, /DB<6>, DB<1> und /DB<1> verwendet, um jeweils die Datenbits DQ<1>, /DQ<1>, DQ<0> und /DQ<0> zu übertragen. In dem Datenbus DB<15 : 8> werden die Datenbusleitungen DB<9>, /DB<9>, DB<14> und /DB<14> verwendet, um jeweils die Datenbits DQ<3>, /DQ<3>, DQ<2> und /DQ<2> zu übertragen.
Da mit internen Datenleitungen von 2 Bit als einem Satz sind die Datenbusleitungen so angeordnet, dass in jedem Satz die internen Datenbusleitungen die Datenbusleitung des anderen Bits umschließen. So sind zum Beispiel die internen Datenbusleitungen DB<6> und /DB<6> und die internen Datenbusleitungen DB<7> und /DB<7> abwechselnd angeordnet in der Reihenfolge DB<6>, DB<7>, /DB<6> und /DB<7>.
Weiterhin sind diese internen Datenbusleitungen in einem verseilten Aufbau mit Überkreuzungsabschnitten angeordnet. In Fig. 34 liegen die Überkreuzungsabschnitte der geradzahligen internen Datenbusleitungen in den Überkreuzungsabschnitten TWA und TWC. In einem Kreuzungsabschnitt TWB haben die geradzahligen internen Datenbusleitungen einen Überkreuzungsabschnitt. Mit diesen verseiltem Aufbau ist es möglich, die Koppelkapazität zwischen den internen Datenbusleitungen zu verringern. Durch abwechselndes Anordnen der komplementären internen Datenbusleitungen kann auf jeder der internen Datenbusleitungen eine gleichphasige Störung zum Verringern der Störung erzeugt werden.
Wie oben beschrieben werden bei den Wortaufbauten mit x16 Bit und x8 Bit die nicht verwendeten internen Datenbusleitungen auf Massespannung gehalten. Daher wirken die nicht verwendeten internen Datenbusleitungen als Abschirmleitungen für die verwendeten internen Datenbusleitungen, wodurch es möglich wird, die Erzeugung von Störungen auf Übertragungsdaten zu verringern und die Übertragungsraten genau als interne Daten zu verwenden. Auch wenn die internen Lesedaten ein Signal mit kleiner Amplitude sind, ist es insbesondere möglich, die internen Lesedaten genau mit hoher Geschwindigkeit zu übertragen ohne Einfluss von Störungen auf den internen Lesedaten.
Fig. 35 ist eine schematische Darstellung der Verbindung zwischen einem Unterbankspeicherfeld 50aa, das einen halben Bereich eines Bankspeicherfelds darstellt, und den internen Datenbusleitungen in dem 32-Bit-Wortaufbau. Wie in Fig. 35 dargestellt, enthält das Unterbankspeicherfeld 50aa Unterspeicherblöcke MBUA, MBLA, MBUB und MBLB.
Wenn das Zeilenadresssignal CA9 auf "0" liegt, werden die Unterspeicherblöcke MBUB und MBUA bezeichnet. Wenn das Spaltenadresssignal CA9 auf "1" liegt, werden die Unterspeicherblöcke MBLB und MBLA bezeichnet. Wenn das Spaltenadresssignal CA8 auf "1" liegt, werden die Unterspaltenblöcke MBUA und MBLA bezeichnet. Wenn das Spaltenadresssignal CA8 auf "0" liegt, werden die Unterspeicherblöcke MBUB und MBLB bezeichnet.
In jedem der Unterspeicherblöcke MBUA, MBLA, MBUB und MBLB werden entsprechend einem Spaltenauswahlsignal Speicherzellen von 4 Bit gleichzeitig ausgewählt.
In dem Wortaufbau mit x32 Bit wird das Spaltenadresssignal CA8 in einen entarteten Zustand versetzt, und für das Spaltenadressbit CA<8> werden beide Spaltenadresssignale CA8 und ZCA8 auf "1" gelegt. In dem Unterbankspeicherfeld 50aa werden daher alle Unterspeicherblöcke ausgewählt, und Speicherzellen von 8 Bit in den Unterspeicherblöcken MBUA und MBLA werden parallel mit dem internen Datenbus DB<7 : 0> verbunden, und Speicherzellen von 8 Bit in dem Unterspeicherblöcken MBUB und MBLB werden parallel mit den internen Datenbus DB<23 : 16> verbunden jeweils.
Fig. 36 ist eine schematische Darstellung der Verbindung zwischen ausgewählten Speicherzellen des Unterspeicherblocks und internen Datenbusleitungen in dem Wortaufbau mit x16 Bit. Wie in Fig. 36 dargestellt, ist das Bankspeicherfeld 50aa durch das Spaltenadressbit CA<8> in zwei Spaltenblöcke aufgeteilt. Ein Multiplexer (MUX) 120, der über das Spaltenadresssignal CA8 einen Spaltenblock auswählt, ist für die zwei Spaltenblöcke bereitgestellt. Der Multiplexer 120 wählt die Unterspeicherblöcke MBUA und MBLA aus, wenn das Spaltenadresssignal CA8 den Wert "1" hat, und die Unterspeicherblöcke MBUB und MBLB, wenn das Spaltenadresssignal CA8 den Wert "0" hat.
Von den Speicherzellendaten von 8 Bit, die durch den Multiplexer 120 ausgewählt wurden, werden 4 Bit des Unterspeicherblocks MBU mit geradzahligen Datenleitungen des internen Datenbusses DB<0 : 7> verbunden und 4 Bit des Unterspeicherblocks MBL mit geradzahligen Datenleitungen des internen Datenbusses DB<23 : 16>.
MOS-Transistoren TXUA und TXUB, die leitend gemacht werden, wenn das x16-Bit-Aufbaubezeichnungssignal MX16 aktiviert ist und die im leitenden Zustand die nicht verwendeten internen Datenbusleitungen auf den Massespannungspegel treiben, sind jeweils für die internen Datenbusse DB<7 : 0> und DB<23 : 16> bereitgestellt. Daher treibt der MOS-Transistor TXUA die ungradzahligen Datenleitungen DB1, DB3, DB5 und DB7, die bei einem Wortaufbau von x16 Bit in dem internen Datenbus nicht verwendet werden, auf den Massespannungspegel.
In gleicher Weise treiben die MOS-Transistoren TXUB die ungradzahligen Datenleitungen DB23, DB21, DB19 und DB17, die bei dem Wortaufbau von x16 Bit in dem internen Datenbus DB<23 : 16> nicht verwendet werden, auf den Massespannungspegel.
Mit dem in Fig. 36 dargestellten Aufbau werden daher 4-Bit- Daten von den oberen Unterspeicherblöcken MBUA und MBUB zu dem Datenbus DB<7 : 0> übertragen und 4-Bit-Daten von den unteren Unterspeicherblöcken MBLA und MBLB zu dem Datenbus DB<23 : 16>. 4- Bit-Daten werden parallel den geradzahligen Datenleitungen in dem internen Datenbus DB<23 : 16> übertragen, während die nicht verwendeten internen Datenleitungen durch den MOS-Transistor TXUB auf Massespannung gehalten werden.
Fig. 37 ist eine schematische Darstellung der Verbindung zwischen ausgewählten Speicherzellen der Unterspeicherblöcke und den internen Datenbusleitungen in dem Wortaufbau mit x8 Bit. Wie in Fig. 37 dargestellt, sind ein Multiplexer (MUX) 122, der entsprechend dem Spaltenadresssignal CA9 entweder die oberen Unterspeicherblöcke MBUA und MBUB oder die unteren Unterspeicherblöcke MBLA und MBLB auswählt, und ein Multiplexer (MUX) 124 bereitgestellt, der entsprechend dem Spaltenadresssignal CA8 aus den 8-Bit-Daten des Multiplexers 122 4-Bit-Daten erzeugt.
Der Multiplexer 122 wählt entsprechend dem Spaltenadresssignal CA9 8-Bit-Daten entweder von den oberen Unterspeicherblöcken oder von den unteren Unterspeicherblöcken aus. Der Multiplexer 124 wählt entsprechend dem Spaltenadresssignal CA8 einen der zwei Spaltenblöcke aus.
Von den durch den Multiplexer 124 ausgewählten 4-Bit-Daten werden 2-Bit-Daten an die internen Datenbusleitungen DB<1> und DB<6> des internen Datenbusses DB<7 : 0> übertragen, während die anderen 2-Bit-Daten zu den internen Datenleitungen DB<22> und DB<17> des internen Datenbus DB<23 : 16> übertragen werden. Alternativ dazu können 2-Bit-Daten parallel den internen Datenbusleitungen DB<2> und DB<6> des internen Datenbus DB<7 : 0> zugeführt werden und 2-Bit-Daten den internen Datenbusleitungen DB<16> und DB<20> des internen Datenbus DB<23 : 16>.
Für die nicht verwendeten internen Datenbusleitungen der internen Datenbusse DB<7 : 0> und DB<23 : 16> sind MOS-Transistoren TXUC und TXUD bereitgestellt, die entsprechend dem 8-Bit-Aufbaubezeichnungssignal MX8 leitend gemacht werden und in leitendem Zustand die Massespannung übertragen.
Mit dem in Fig. 37 dargestellten Aufbau wird von den Multiplexern 122 und 124 einer der Unterspeicherblöcke MBUA, MBUB, MBLA und MBLB ausgewählt, 4-Bit-Daten dieses ausgewählten Unterspeicherblocks werden in zwei 2-Bit-Daten aufgeteilt, und die zwei 2-Bit-Daten werden jeweils den entsprechenden internen Datenbusleitungen des internen Datenbusses DB<7 : 0> und des internen Datenbusses DB<23 : 16> zugeführt. Die nicht verwendeten internen Datenbusleitungen werden durch die MOS-Transistoren TXUC und TXUD auf Massespannungspegel gehalten.
Mit der in Fig. 35 bis 37 dargestellten Zuordnung der Spaltenadresssignale können die Wortaufbauten von x32 Bit, xl6 Bit und x8 Bit verwirklicht werden, indem der Verbindungspfad zwischen den internen Datenbussen und den Unterspeicherblöcken (Vorverstärkern/Schreibtreibern) unter Verwendung von Multiplexern entsprechend einer Änderung des Wortaufbaus geändert wird. In diesem Fall unterscheidet sich abhängig von dem Wortaufbau die Zuordnung der ausgewählten Speicherzellen und der internen Datenbusse im Hinblick auf einen Unterspeicherblock. Es ist jedoch möglich, die Verbindung zwischen den ausgewählten Speicherzellen und den internen Datenbussen für jeden Wortaufbau zuverlässig zu ändern und die nicht verwendeten internen Datenbusleitungen auf Massespannungspegel zu halten.
Fig. 38 zeigt eine Abwandlung der Zuordnung der Unterspeicherblöcke und Spaltenadressbits nach der sechsten Ausführungsform der vorliegenden Erfindung. Wie in Fig. 38 dargestellt, ist ein Bankunterspeicherfeld 50aa in vier Unterspaltenblöcke SCBK0 bis SCBK3 entlang einer Zeilenrichtung aufgeteilt. Jeder der Unterspaltenblöcke SCBK0 bis SCBK3 enthält einen oberen Unterspeicherblock UB und einen unteren Unterspeicherblock UL.
Dem oberen und unteren Unterspeicherblock UB und UL ist keine Spaltenadresse zugeordnet. Die Unterspaltenblöcke SCBK0 und SCBK1 sind durch das Spaltenadressbit CA8 = "0" bezeichnet, und das Spaltenadresssignal CA8 = "1" ist den Unterspaltenblöcken SCBK2 und SCBK3 zugeordnet. Das Spaltenadresssignal CA9 = "0" ist den Unterspaltenblöcken SCBK0 und SCBK2 zugeordnet und das Spaltenadresssignal CA9 = "1" den Unterspaltenblöcken SCBK1 und SCBK3.
Nach der in Fig. 38 dargestellten Zuordnung der Spaltenadressbits werden also die Spaltenadressbits CA8 und CA9 zur Aufteilung des Speicherfelds in die Spaltenblöcke verwendet, und auf den oberen Unterspaltenblock UB und auf den unteren Unterspaltenblock UL wird gleichzeitig zugegriffen. Interne Datenbusse DB<7 : 0> und DB<23 : 16> sind dem Bankunterspeicherfeld 50aa zugeordnet.
Fig. 39 ist eine schematische Darstellung des Aufbaus eines Datenschreib/leseabschnitts zum Schreiben und Lesen von Daten zu und von den oberen globalen Datenleitungen GIOU0 bis GIOU7, die entsprechend dem oberen Block UB des in Fig. 38 gezeigten Bankunterspeicherfelds 50aa angeordnet sind. Die oberen globalen Datenleitungen GIOU0 bis GIOU3 werden ausgewählt, wenn das Spaltenadresssignal CA8 den Wert "0" hat, und die oberen globalen Datenleitungen GIOU4 bis GIOU7 werden ausgewählt, wenn das Spaltenadresssignal CA8 den Wert "1" hat.
Die oberen globalen Datenleitungen GIOU0, GIOU1, GIOU4 und GIOU5 werden ausgewählt, wenn das Spaltenadresssignal CA9 den Wert "0" hat. Die oberen globalen Datenleitungen GIOU2, GIOU3, GIOU6 und GIOU7 werden ausgewählt, wenn das Spaltenadresssignal CA9 den Wert "1" hat.
Vorverstärker/Schreibtreiber (P/W) PW0 bis PW7 sind jeweils entsprechend den oberen globalen Datenleitungen GIOU0 bis GIOU7 angeordnet. Die Vorverstärker/Schreibtreiber PW0 bis PW7 werden unabhängig von dem Wortaufbau gleichzeitig aktiviert.
Interne Datenbusleitungen DB0 bis DB7 sind für die oberen globalen Datenleitungen GIOU0 bis GIOU7 angeordnet. Die internen Datenleitungen DB0 bis DB7 entsprechen dem in Fig. 38 gezeigten internen Datenbus DB<7 : 0>.
Schaltglieder (SW) SW0 bis SW7, die leitend gemacht werden, wenn das 32-Bit-Aufbaubezeichnungssignal MX32 aktiviert ist, sind jeweils entsprechend den Vorverstärkern/Schreibtreibern PW0 bis PW7 angeordnet. In leitendem Zustand verbinden die Schaltglieder SW0 bis SW7 die entsprechenden Vorverstärker/Schreibtreiber PW0 bis PW7 jeweils mit den internen Datenbusleitungen DB0 bis DB7.
Um einen Wortaufbau von x16 Bit zu verwirklichen, sind Multiplexer (MUX) 130a bis 130d bereitgestellt, die im aktiven Zustand entsprechend dem Spaltenadressbit CA8 Auswahlvorgänge durchführen, und Schaltglieder 131a bis 131d, die nicht leitend gemacht werden, wenn das 8-Bit-Aufbauanweisungssignal MX8 aktiviert wird. In leitendem Zustand verbindet das Schaltglied 131a den Multiplexer 130a mit der internen Datenbusleitung DB0, das Schaltglied 131b den Multiplexer 130b mit der internen Datenbusleitung DB2, das Schaltglied 131c den Multiplexer 130c mit der internen Datenbusleitung DB4 und das Schaltglied 131d den Multiplexer 130d mit der internen Datenbusleitung DB6.
Das Ausgangssignal einer OR-Schaltung 133, die das 16-Bit- Aufbauanweisungssignal MX16 und das 8-Bit-Aufbauanweisungssignal MX8 empfängt, wird als Aktiviersteuersignal den Multiplexern 130a bis 130d gemeinsam zugeführt. Die Multiplexer 130a bis 130d führen entsprechend dem Spaltenadresssignal CA8 Auswahlvorgänge durch, wenn das Ausgangssignal der OR-Schaltung 133 aktiv ist.
Wenn das Ausgangssignal der OR-Schaltung 133 nicht aktiv ist (auf L-Pegel liegt) werden die Multiplexer 130a bis 130d in nichtleitendem Zustand gehalten. Wenn das Ausgangssignal der OR-Schaltung 133 aktiv ist, führt jeder Multiplexer einen Datenleitungsauswahlvorgang durch. Insbesondere wählt der Multiplexer 130a einen der Vorverstärker/Schreibtreiber PWO und PW7 aus, der Multiplexer 130b einen der Vorverstärker/Schreibtreiber PW2 und PW5, der Multiplexer 130c einen der Vorverstärker/Schreibtreiber PW3 und PW4 und der Multiplexer 130d einen der Vorverstärker/Schreibtreiber PW1 und PW6.
Die Schaltglieder 131a bis 131d, die nichtleitend gemacht werden, wenn das 8-Hit-Aufbauanweisungssignal MX8 aktiv ist, sind jeweils zwischen den Multiplexern 130a bis 130d und den internen Datenbusleitungen DB0, DB2, DB4 und DB6 angeordnet. Die Schaltglieder SW0 bis SW7, die leitend gemacht werden, wenn das 32-Bit-Aufbauanweisungssignal MX32 aktiv ist, sind jeweils zwischen den Vorverstärkern/Schreibtreibern PW0 bis PW7 und den internen Datenbusleitungen DB0 bis DB7 angeordnet.
Bei dem Wortaufbau mit x16 Bit verbindet der Multiplexer 130a einen der Vorverstärker/Schreibtreiber PW0 und PW7 mit der internen Datenbusleitung DB0. Der Multiplexer 130b verbindet einen der Vorverstärker/Schreibtreiber PW2 und PW5 mit der internen Datenbusleitung DB2. Der Multiplexer 130c verbindet einen der Vorverstärker/Schreibtreiber PW3 und PW4 mit der internen Datenbusleitung DB4. Der Multiplexer 130d verbindet einen der Vorverstärker/Schreibtreiber PW1 und PW6 mit der internen Datenbusleitung DB6.
Um einen Wortaufbau mit x8 Hit zu verwirklichen, sind ein Multiplexer 132a, der entsprechend dem Spaltenadresssignal CA9 ein Ausgangssignal des Multiplexers 130a oder 130b auswählt und den ausgewählten Multiplexer mit der internen Datenbusleitung DB1 verbindet, und ein Multiplexer 132b bereitgestellt, der ein Ausgangssignal des Multiplexers 130c oder 130d entsprechend dem Spaltenadresssignal CA9 auswählt und den ausgewählten Multiplexer mit der internen Datenbusleitung DB6 verbindet. Die Multiplexer 132a und 132b werden leitend, wenn das 8-Bit-Aufbauanweisungssignal MX8 aktiv ist, und führen entsprechend dem Spaltenadresssignal CA9 Auswahlvorgänge durch. Die Multiplexer 132a und 132b werden nichtleitend gehalten, wenn das 8-Bit- Aufbauanweisungssignal MX8 nicht aktiv ist.
Wie in Fig. 39 durch gestrichelte Linien dargestellt, ist für jede der internen Datenbusleitungen DB0 bis DB7 ein Schalttransistor bereitgestellt, der die nicht verwendeten internen Datenbusleitungen auf Massespannungspegel treibt. Zum Vereinfachen der Zeichnung ist der Schalttransistor in Fig. 39 nicht dargestellt. Die interne Datenbusleitung DB0 wird bei dem Wortaufbau mit x8 Bit auf dem Massespannungspegel gehalten, und die interne Datenbusleitung DB1 wird bei dem Wortaufbau mit x16 Bit auf Massespannungspegel gehalten. Die interne Datenbusleitung DB2 wird bei dem Wortaufbau mit x8 Bit auf Massespannungspegel gehalten und die interne Datenbusleitung DB3 wird bei den Wortaufbauten mit x8 Bit oder x16 Bit auf Massespannungspegel gehalten. Die interne Datenbusleitung DB4 wird bei dem Wortaufbau mit x16 Bit auf Massespannungspegel gehalten und die interne Datenbusleitung DB5 wird in den Wortaufbauten mit x8 Bit oder x16 Bit auf Massespannungspegel gehalten. Die interne Datenbusleitung DB7 wird bei dem Wortaufbau mit x8 Bit oder x16 Bit auf Massepegel gehalten und die interne Datenbusleitung DB6 wird bei jedem Wortaufbau verwendet. Das selektive Fixieren der jeweiligen internen Datenbusleitung auf dem Massespannungspegel kann dadurch verwirklicht werden, dass der entsprechende MOS- Transistor in Übereinstimmung mit den Wortaufbauanweisungssignalen MX8 und MX16 leitend gemacht wird.
Fig. 40 zeigt ein Beispiel für den Aufbau der in Fig. 39 gezeigten Multiplexer 130a bis 130d und 132a bis 132b. Da diese Multiplexer denselben Aufbau haben, zeigt Fig. 40 stellvertretend den Aufbau eines Multiplexers. Wie in Fig. 40 dargestellt, enthält jeder der Multiplexer 130a bis 130d, 132a und 132b: ein CMOS-Übertragungsgatter TG0, das entsprechend dem Wortaufbauanweisungssignal MX (MX8 oder MX16) selektiv leitend gemacht wird und in leitendem Zustand die Knoten NDA und NDD elektrisch miteinander verbindet; CMOS-Übertragungsgatter TG1 und TG2, die entsprechend dem Wortaufbauanweisungssignal MX selektiv leitend gemacht werden; und CMOS-Übertragungsgatter TG3 und TG4, die komplementär zueinander entsprechend dem Spaltenadresssignal CA leitend gemacht werden, zum elektrischen Verbinden des internen Knotens NDD jeweils mit den CMOS-Übertragungsgattern TG1 und TG2. Die CMOS-Übertragungsgatter TG0 und TG1 sind jeweils mit den Knoten NDB und NDC verbunden.
Wenn das Wortaufbauanweisungssignal MX nicht aktiv ist, sind die CMOS-Übertragungsgatter TG0 bis TG3 alle nichtleitend, und die Knoten NDA, NDB und NDC sind elektrisch voneinander getrennt. In diesem Zustand wird der Multiplexer daher unabhängig von dem Spaltenadresssignal CA (CA8 oder CA9) in nichtleitendem Zustand gehalten und führt keinen Auswahlvorgang durch.
Wenn das Wortaufbauanweisungssignal MX (MX16 oder MX8) aktiv ist, werden die CMOS-Übertragungsgatter TG0 bis TG2 leitend. In diesem Zustand werden die CMOS-Übertragungsgatter TG3 und TG4 entsprechend dem Spaltenadresssignal CA leitend gemacht, und der Knoten NDA wird elektrisch entweder mit dem Knoten NDB oder NDC verbunden. Es ist möglich, entsprechend dem Wortaufbau und den Spaltenadressbits einen bidirektionalen Datenübertragungspfad einzustellen.
Fig. 41 ist eine schematische Darstellung der Verbindung zwischen globalen Datenleitungen GIUO0 bis GIOU7 und internen Datenbusleitungen bei dem Wortaufbau mit x32 Bit. Wie in Fig. 41 dargestellt, werden bei dem Wortaufbau mit x32 Bit in jedem der Unterspaltenblöcke SCBK0 bis SCBK3 die oberen globalen Datenleitungen von 2 Bit ausgewählt und parallel mit dem internen Datenbus DB<7 : 0> verbunden. In dem in Fig. 39 dargestellten Aufbau werden nämlich alle Multiplexer 130a bis 130d, 132a und 132b nicht leitend gehalten, alle Schaltglieder SW0 bis SW7 werden leitend gehalten, und die globalen Datenleitungen GIOU0 bis GIOU7 sind jeweils mit den internen Datenbusleitungen DB0 bis DB7 verbunden. Es sei angemerkt, dass jedes der Schaltglieder 130a bis 130d und SW0 bis SW7 z. B. aus einem CMOS-Übertragungsgatter ausgebildet ist.
Fig. 42 ist eine schematische Darstellung der Verbindung zwischen globalen Datenleitungen Glut bis GIU7 und internen Datenleitungen bei dem Wortaufbau mit x16 Bit. Wie in Fig. 42 dargestellt, werden bei dem Wortaufbau mit x16 Bit in dem oberen Block UB zwei globale Datenleitungen GIOU in einem der Unterspaltenblöcke SCBK0 und SCBK3 und zwei globale Datenleitungen GIOU in einem der Unterspaltenblöcke SCBK1 und SCBK2 ausgewählt und mit den entsprechenden internen Datenbusleitungen des internen Datenbusses DB<7 : 0> verbunden. Die Multiplexer 130a bis 130d sind nämlich aktiviert, um Auswahlvorgänge durchzuführen, und die Schaltglieder 131a bis 131d sind leitend gemacht. Daher wird ein Auswahlvorgang des Auswählens von einer der zwei Spaltenblöcke in jedem Block, d. h. des Auswählens von zwei Unterblöcken von den vier Unterspaltenblöcken durchgeführt.
Fig. 43 ist eine schematische Darstellung der Verbindung zwischen den globalen Datenleitungen GIOU0 bis GIOU7 und den internen Datenbusleitungen bei dem Wortaufbau mit x8 Bit. Wie in Fig. 43 dargestellt, sind die in Fig. 39 dargestellten Schaltglieder 131a bis 131d nichtleitend, und auch die Schaltglieder SW0 bis SW7 sind nichtleitend. Die Multiplexer 132a und 132d sind aktiviert, um entsprechend dem Spaltenadresssignal CA9 Auswahlvorgänge durchzuführen. Daher wird in jedem der Unterspaltenblöcke SCBK0 und SCBK3 eine globale Datenleitung aus den vier globalen Datenleitungen über die Spaltenadresssignale CA8 und CA9 ausgewählt und mit der internen Datenbusleitung DB1 oder DB6 verbunden. In gleicher Weise wird in jedem der Unterspaltenblöcke SCBK1 und SCBK2 eine globale Datenleitung aus den vier globalen Datenleitungen ausgewählt mit der anderen internen Datenbusleitung DB6 bzw. DB1 verbunden.
Wie in Fig. 39 bis 34 dargestellt, können daher durch Verwenden der Spaltenadresssignale CA8 und CA9 zum Auswählen eines Unterspaltenblocks von den 8-Bit-Daten des oberen Speicherblocks UB, der vier Unterspaltenblöcke enthält, für den 8-Bit-Datenbus DB<7 : 0> bei den Wortaufbauten mit x16 Bit und x8 Bit jeweils 4 Bit bzw. 2 Bit ausgewählt werden.
In dem unteren Block wird derselbe Datenleitungsauswahlvorgang durchgeführt. Wie oben beschrieben sind die internen Datenbusse nach der sechsten Ausführungsform der vorliegenden Erfindung intern symmetrisch in einer Einheit von internen Datenbusleitungen mit einer Breite von 8 Bit angeordnet und in ihrer Verbindungslänge gleich gemacht. Somit ist es möglich, die Last und den Zeitablaüfder Datenausgabe für die internen Datenbusleitungen unabhängig von dem Wortaufbau gleich groß zu machen. Durch Fixieren der nicht verwendeten internen Datenbusleitungen auf Massespannungspegel und durch ihre Verwendung als Schirmleitungen ist es möglich, Daten mit hoher Geschwindigkeit ohne Einfluss von Kopplungsstörungen bei der Datenübertragung zu übertragen.
Fig. 44 ist eine schematische Darstellung der Anordnung von internen Datenbussen einer Halbleiterspeichervorrichtung nach einer siebten Ausführungsform der vorliegenden Erfindung. Wie in Fig. 44 dargestellt enthalten die internen Datenbusse die 16- Bit-Datenbusse DBB0 und DBB1. Der 16-Bit Datenbus DBB0 enthält 8-Bit Datenbusse DB<15 : 8> und DB<31 : 20>. Der 16-Bit Datenbus DBB1 enthält 8-Bit Datenbusse DB<7 : 0> und DB<23 : 16>.
8-Bit Datenbusse MDB0 bis MDB3 sind jeweils entsprechend den Datenanschlussbereichen angeordnet. Die Datenbusse MDB0 bis MDB3 sind jeweils mit den Dateneingabe/ausgabeschaltungen verbunden, die entsprechend den Datenanschlüssen angeordnet sind.
Zwischen dem 16-Bit-Datenbus DBB1 und dem 8-Bit-Datenbus MDB0 ist ein Datenbusschaltglied 150a angeordnet. Zwischen dem 16- Bit-Datenbus DBB0 und dem 8-Bit-Datenbus MDB1 ist ein Datenbusschaltglied 150b angeordnet. Zwischen dem 16-Bit-Datenbus DBB1 und dem 8-Bit-Datenbus MDB2 ist ein Datenbusschaltglied 150c angeordnet. Zwischen dem 16-Bit-Datenbus DBB0 und dem 8-Bit- Datenbus MDB3 ist ein Datenbusschaltglied 150d angeordnet. Die Datenbusschaltglieder 150a bis 150d schalten entsprechend einem Betriebsartenauswahlsignal MDSL die Verbindungspfade zwischen dem Datenbus DBB1 und den Datenbussen MDB0 und MDB2 sowie zwischen dem Datenbus DBB0 und den Datenbussen MDB1 und MDB3. Das Betriebsartenauswahlsignal MDSL zeigt die Art eines Gehäuses und einen Wortaufbau an.
Bei dem Wortaufbau mit x32 Bit ist der 8-Bit-Datenbus MDB2 in einer Eins-zu-Eins-Entsprechung mit dem Datenbus DB<23 : 16> verbunden, und der Datenbus MDB3 ist in einer Eins-zu-Eins- Entsprechung mit dem internen Datenbus DB<31 : 24> verbunden. In gleicher Weise ist der 8-Bit-Datenbus MDB0 in einer Eins-zu- Eins-Entsprechung mit dem Datenbus DB<7 : 0> verbunden und der Datenbus MDB1 ist in einer Eins-zu-Eins-Entsprechung mit dem internen Datenbus DB<15 : 8> verbunden.
Fig. 45 ist eine schematische Darstellung eines Beispiels der Art der Busverschaltung durch die Datenbusschaltglieder 150a bis 150d. In dieser Halbleiterspeichervorrichtung sind vier Bänke A bis D bereitgestellt, und zwischen den Bänken sind Datenbusse DBB0 und DBB1 bereitgestellt. Bei einem Wortaufbau mit x16 Bit werden die Datenbits DB<7 : 0> zu dem Datenbus MDB2 ausgegeben und die Datenbits DB<15 : 8> zu dem Datenbus MDB3. Bei einem Wortaufbau mit x8 Bit werden vier Datenbits DB<3 : 0> zu dem Datenbus MDB2 ausgegeben und vier Datenbits DB<7 : 4> zu dem Datenbus MDB3. Somit werden keine Daten zu den in den Anschlussgruppenbereichen 95a und 95b bereitgestellten Anschlussflächen übertragen, sondern die Daten werden über die in den Datenanschlussbereichen 95c und 95d bereitgestellten Datenanschlussflächen übertragen.
Fig. 46 ist eine schematische Darstellung des Aufbaus der in Fig. 45 gezeigten Halbleiterspeichervorrichtung, wenn sie in einem Gehäuse angebracht ist. In Fig. 46 ist der Halbleiterspeicherchip 1 in einem TSOP-Gehäuse 160 angebracht. In dem TSOP-Gehäuse 160 sind Datenanschlussgruppen 165a und 165b jeweils an den ersten Enden zweier einander gegenüberliegenden Seiten eines rechteckigen Bereichs angeordnet. Anschlussgruppen 166a und 166b zum Empfangen von Steuer- und Adresssignalen sind an den anderen Enden der zwei entgegengesetzten Seiten angeordnet. In dem Halbleiterspeicherchip 1 werden Daten wie bereits dargestellt über die Datenbusschaltglieder 150a bis 150d zu den Datenanschlussgruppen 95c und 95d übertragen, die entlang einer Seite des rechteckigen Bereichs angeordnet sind.
Beim Einbauen in ein TSOP-Gehäuse 160 werden die Datenanschlussflächen der Datenanschlussgruppe 95c des Speicherchips 1 mit den Datenanschlüssen der Datenanschlussgruppe 165a des TSOP-Gehäuses 160 verbunden und die Datenanschlussflächen der Datenanschlussgruppe 95d mit den Datenanschlüssen der Datenanschlussgruppe 165b. Von den Datenanschlussgruppen, die in vier getrennte Bereiche aufgeteilt angeordnet sind, um die Halbleiterspeichervorrichtung mit demselben Chipaufbau in einem BGA- Gehäuse einbauen zu können, sind die verwendeten Datenanschlussflächen auf einer Seite des Halbleiterspeicherchips angeordnet, um das Einbauen des Halbleiterspeicherchips 1 in einem TSOP-Gehäuse 160 zu ermöglichen.
Die TSOP-Gehäuse beinhalten einen Typ, bei dem die Anschlussbeine auf einer längeren Seite angeordnet sind, und einen anderen Typ, bei dem die Anschlussbeine auf einer kürzeren Seite angeordnet sind. Unabhängig davon, von welchem Typ das TSOP- Gehäuse ist, ist es möglich, den Halbleiterspeicherchip 1 in dem TSOP-Gehäuse einzubauen, indem die zu verwendenden Datenanschlussflächen auf einer Seite des Halbleiterspeicherchips 1 angeordnet sind.
Fig. 47 zeigt ein Beispiel für die Anordnung von Datenanschlüssen beim Einbau in ein TSOP-Gehäuse für jeden Wortaufbau. Wie in Fig. 47 dargestellt, sind bei einem Wortaufbau mit x32 Bit die internen Datenbusleitungen DB0 bis DB31 mit den Datenanschlussflächen verbunden, die in den Datenanschlussgruppen 95a bis 95d angeordnet sind, um jeweils die Datenbits DQ<0> bis DQ<31> zu übertragen.
Bei einem Wortaufbau mit x16 Bit werden die Datenbits DQ<0> bis DQ<15> zu den Datenanschlussgruppen 95c und 95d übertragen, während zu den Datenanschlussgruppen 95a und 95b keine Daten übertragen werden. In diesem Zustand werden die in Fig. 44 gezeigten Datenbusschaltglieder 150a und 150b in einen Zustand hoher Ausgangsimpedanz versetzt, um dadurch den internen Datenbus DB<15 : 8> von dem internen Ausgabedatenbus MDB1 zu trennen und den Datenbus DB<7 : 0> von dem Ausgabedatenbus MDB0. Die Datenbusschaltglieder 150c und 150d schalten die Verbindung zwischen den internen Datenbussen DB<7 : 0> und DB<23 : 16> und dem Datenbus MDB2 sowie zwischen den internen Datenbussen DB<31 : 24> und DB<15 : 8> und dem Datenbus MDB3.
Bei einem Wortaufbau mit x8 Bit werden die Datenbits DQ<0> bis DQ<3> und DQ<4> bis DQ<7> an jeder zweiten Datenanschlussfläche in den Datenanschluss 95c und 95a ausgegeben.
Fig. 48 ist eine schematische Darstellung des Aufbaus eines mit dem in Fig. 44 gezeigten Datenbusschaltglied 150c zusammenhängenden Abschnitts. Das Datenbusschaltglied 150c schaltet die Verbindung zwischen den internen Datenbussen DB<23 : 16> und DB<7 : 0> und den Datenbussen MDBB<3 : 0> und MDBB<7 : 4>. Das 16- Bit-Aufbauanweisungssignal MX16, das 8-Bit-Aufbauanweisungssignal MX8 und ein Gehäuseanweisungssignal PTYTS werden als Betriebsartenauswahlsignal MDSL an das Datenbusschaltglied 150c angelegt. Wenn das TSOP-Gehäuse bei einem Wortaufbau mit x8 Bit oder x16 Bit als Gehäuse verwendet wird, wird das Gehäuseanweisungssignal PTYTS auf H-Pegel in einen aktiven Zustand versetzt.
Wenn das TSOP-Gehäuse bei einem Wortaufbau mit x32 Bit als Gehäuse verwendet wird, sind die Datenanschlüsse normalerweise entsprechend den vier getrennten Bereichen angeordnet. In diesem Fall ist es daher nicht besonders gefordert, die Verbindung mit den Datenanschlussflächen zu schalten.
Die Datenpfade DTPa und DTPb sind jeweils mit den internen Datenbussen DB<7 : 0> und DB<23 : 16> verbunden. Der Aufbau der Datenpfade DTPa und DTPb entspricht dem des Abschnitts, der die Verbindung zwischen den internen Datenbussen und den in Fig. 39 gezeigten Vorverstärkern/Schreibtreibern schaltet. Die Datenpfade DTPa und DTPb schalten die Verbindung zwischen den internen Datenbussen und den Vorverstärkern/Schreibtreibern entsprechend den Spaltenadresssignalen CA8 und CA9.
In dem Datenbusschaltglied 150c ist ein CMOS-Übertragungsgatter angeordnet, um den Datenübertragungsweg zu schalten. Durch Schalten der Verbindung zwischen den internen Datenbussen DB<7 : 0> und DB<23 : 16> und den Datenbussen MDBB<3 : 0> und MDBB<7 : 4> ist es möglich, die Anordnung der Datenanschlussflächen entsprechend dem Gehäuse zu verwirklichen, in dem der Halbleiterspeicherchip eingebaut ist.
Fig. 49 ist eine schematische Darstellung des Aufbaus eines Abschnitts des in Fig. 48 gezeigten Datenbusschaltglieds 150c, der mit den Datenbusleitungen MDBB0 und MDBB4 zusammenhängt. Die Datenbusleitung MDBB0 ist in dem Datenbus MDBB<3 : 0> enthalten und die Datenbusleitung MDBB4 in dem Datenbus MDBB<7 : 4>. Die Datenbusleitungen MDBB0 und MDBB4 entsprechen den Bereichen, die bei dem x16-Bit-Wortaufbau wie in Fig. 49 dargestellt jeweils die Datenbits DQ<0> und DQ<4> ausgeben.
Die internen Datenbusleitungen DB0, DB2 und DB16 sind mit den Vorverstärkern/Schreibtreibern verbunden, so dass sie die in Fig. 32 gezeigte Entsprechung zwischen den Datenbussen und den Datenanschlüssen erfüllen. Unter Verwendung der in Fig. 39 dargestellten Datenpfade werden Daten über die internen Datenbusleitungen DB0, DB2 und DB16 übertragen. Über die Datenbusleitung DB0 werden bei dem Wortaufbau mit x32 Bit oder x16 Bit interne Lesedaten übertragen, und zu der internen Datenbusleitung DB2 werden bei dem Wortaufbau mit x32 Bit interne Lesedaten übertragen. Zu der internen Datenbusleitung DB16 werden bei den Wortaufbauten mit x32 Bit, x16 Bit oder x8 Bit interne Lesedaten übertragen.
Für die interne Datenbusleitung DB0 ist ein CMOS-Übertragungsgatter 172a angeordnet und für die interne Datenbusleitung DB2 ein CMOS-Übertragungsgatter 172b. Wenn ein Ausgangssignal einer Gatterschaltung 170a, die das Gehäuseanweisungssignal PTYTS und das 16-Bit-Aufbauanweisungssignal MX16 empfängt, auf H-Pegel liegt, wird das CMOS-Übertragungsgatter 172a leitend und verbindet die interne Datenbusleitung DB0 elektrisch mit der Datenbusleitung MDBB0.
Wenn das Ausgangssignal einer Gatterschaltung 170b, die das 8- Bit-Aufbauanweisungssignal MX8 und das Gehäuseanweisungssignal PTYTS empfängt, auf H-Pegel liegt, wird das CMOS- Übertragungsgatter 172b leitend und verbindet die interne Datenbusleitung DB2 elektrisch mit der Datenbusleitung MDBB0.
Beim Einbau in ein TSOP-Gehäuse ist bei einem Wortaufbau mit x16 Bit die interne Datenbusleitung DB0 mit der Ausgabedatenbusleitung MDBBO verbunden, und bei einem Wortaufbau mit x8 Bit ist die interne Datenbusleitung DB2 mit der Ausgabedatenbusleitung MDBBO verbunden. Beim Einbau in ein BGP-Gehäuse (MCP- Gehäuse) sind bei einem Wortaufbau mit x32 Bit die CMOS- Übertragungsgatter 172a und 172b nichtleitend und trennen die internen Datenbusleitungen DB0 und DB2 von der Datenbusleitung MDBB0.
CMOS-Übertragungsgatter 173a und 173b, die entsprechend den Gehäuseanweisungssignalen PTYTS und ZPTYTS komplementär leitend gemacht werden, sind für die interne Datenbusleitung DB16 bereitgestellt. Wenn ein Montagegenäuse vom BGP-Typ ist (MCP), liegt das Gehäuseanweisungssignal PTYTS auf L-Pegel und das komplementäre Gehäuseanweisungssignal ZPTYTS auf H-Pegel. Dementsprechend ist das CMOS-Übertragungsgatter 173a leitend und das CMOS-Übertragungsgatter 173b nichtleitend. In diesem Fall wird die interne Datenbusleitung DB16 daher elektrisch mit der Datenbusleitung MDBB0 verbunden. Wenn das Gehäuseanweisungssignal PTYTS auf H-Pegel liegt und das komplementäre Gehäuseanweisungssignal ZPTYTS auf L-Pegel, ist TSOP als Montagegenäuse bezeichnet, das CMOS-Übertragungsgatter 173a ist nichtleitend und das CMOS-Übertragungsgatter 173b ist leitend. Dementsprechend wird die interne Datenbusleitung DB16 mit der Datenbusleitung MDBB4 verbunden.
Beim Anbringen in einem TSOP-Gehäuse werden bei dem Wortaufbau von x32 Bit, x16 Bit oder x8 Bit die von der internen Datenbusleitung DB16 übertragenen Daten zu der Datenbusleitung MDBB4 übertragen und dann über die entsprechende Ausgangspufferschaltung zu der externen Datenanschlussfläche.
Es sei angemerkt, dass der in Fig. 49 dargestellte Aufbau des Datenbusschaltglieds nur als Beispiel dargestellt ist. Die Verbindung der zu verwendenden internen Datenbusse mit den Busleitungen der Datenbusse, die mit den Endanschlussflächen verbunden sind, muss nur entsprechend der Beziehung zwischen den Datenanschlussflächen und den tatsächlich zu verwendenden Datenbits in geeigneter Weise eingestellt werden.
Die Spannungspegel der Wortaufbauanweisungssignale MX8 und MX16 und des Gehäuseanweisungssignals PTYTS können z. B. einfach durch Bonddrähte zu den in Fig. 28 gezeigten Betriebsartenauswahlanschlüssen MS eingestellt werden.
Fig. 50 ist eine schematische Darstellung der Verbindungen zwischen externen Anschlüssen und Anschlussflächen beim Einbau in ein TSOP-Gehäuse 160. Wie in Fig. 50 dargestellt sind in dem TSOP-Gehäuse 160 die Datenausgabeanschlussgruppen an den einen Enden seiner zwei einander gegenüberliegenden Seiten angeordnet. Zwischen den Datenausgabeanschlussgruppen sind Anschlussbeine zum Zuführen der Ausgangsversorgungsspannungen VddQ und VssQ angeordnet. An den Enden sind jeweils ein Versorgungsanschluss und ein Masseanschluss zum Zuführen der Versorgungsspannung VDD und der Massespannung VSS angeordnet.
In gleicher Weise sind an den anderen Enden der einander gegenüberliegenden zwei Seiten des TSOP-Gehäuses 160 jeweils ein Versorgungsanschluss und ein Masseanschluss, die die Versorgungsspannung VDD bzw. die Massespannung VSS empfangen, einander gegenüberliegend angeordnet. Angrenzend an den Versorgungsanschluss und den Masseanschluss sind jeweils Adressanschlussgruppen angeordnet. Diesen Adressanschlussgruppen werden Adresssignalbits AD zugeführt. Eine Steuereingangsanschlussgruppe ist angrenzend an die Adressanschlussgruppe auf einer Seite des TSOP-Gehäuses 160 bereitgestellt, und ein Taktanschluss, der das Taktsignal CLK empfängt, sowie ein Taktfreigabeanschluss, das Taktfreigabesignal CKE empfängt, sind angrenzend an die Adressanschlussgruppe auf der anderen Seite des TSOP-Gehäuses 160 bereitgestellt.
Weiterhin sind auf beiden Seiten einander gegenüberliegend DQ- Maskierungsanschlussbeine DQM zum Maskieren der Dateneingabe/ausgabe angeordnet. Ein Versorgungsanschluss und ein Masseanschluss zum Zuführen der Versorgungsspannung VDD und der Massespannung VSS sind in Zentralbereichen auf beiden Seiten einander gegenüberliegend angeordnet.
In dem Halbleiterspeicherchip 1 sind die DQ-Anschlussflächen und die Anschlussflächen zum Zuführen der Versorgungsspannung und der Massespannung in jeder der Datenanschlussgruppen 95c und 95d angeordnet. Diese Anschlussflächen sind über Anschlussrahmen und Bonddrähten mit den entsprechenden Anschlüssen verbunden. Weiterhin sind die Anschlussflächen zum Zuführen der Adresssignale, der Steuersignale und der Versorgungsspannung über Anschlussrahmen und Bonddrähte mit den Anschlüssen der Halbleiterspeicherchips 1 verbunden.
Adresssignalanschlussflächen, Versorgungsanschlussflächen und Masseanschlussflächen sind angrenzend an die Anschlussgruppen 95a und 95b des Halbleiterspeicherchips 1 angeordnet. Diese Anschlussflächen sind auch mit den Adressanschlüssen, Versorgungsanschlüssen und Masseanschlüssen verbunden, die an den anderen Enden der zwei einander gegenüberliegenden Seiten des TSOP-Gehäuses angeordnet sind.
Wie in Fig. 50 dargestellt ist es auch mit dem Aufbau, bei dem die Dateneingabe/ausgabeanschlüsse nur an einem Ende jeder der zwei einander gegenüberliegenden Seiten des Gehäuses angeordnet sind, möglich, die jeweiligen Anschlussflächen der Datenanschlussgruppen leicht mit den externen Anschlüssen zu verbinden und den Halbleiterspeicherchip 1 für den Wortaufbau mit x16 Bit oder x8 Bit in einem TSOP-Gehäuse anzubringen, indem die Datenanschlussgruppen entlang einer Seite des Halbleiterspeicherchips 1 angeordnet sind.
Es sei angemerkt, dass die Anordnung der Anschlussflächen bei einem Wortaufbau mit x32 Bit dieselbe ist wie die in Fig. 28 dargestellte. Bei dem Wortaufbau mit x16 Bit werden die wie in Fig. 28 dargestellt entlang einer Seite angeordneten Datenanschlussflächen von 16 Bit jeweils mit den Anschlussbeinen verbunden. Bei einem Wortaufbau mit x8 Bit werden jeweils Datenanschlussflächen von 8 Bit aus den Anschlussflächen von 16 Bit mit den Anschlussbeinen verbunden.
Wie oben beschrieben sind nach der siebten Ausführungsform die Datenanschlussflächen, die auf einer Seite eines Halbleiterspeicherchips angeordnet sind, so konfiguriert, dass sie mit den internen Datenbussen verbunden werden. Es ist daher möglich, einen Halbleiterspeicherchip in einem beliebigen BGP- Gehäuse oder TSOP-Gehäuse anzubringen, indem die Verbindungen der internen Datenbusse unter Verwendung von Bonddrähten geschaltet werden. Dementsprechend ist es möglich, Halbleiterspeicherchips mit demselben Chipaufbau in einem beliebigen Einzelchipgehäuse bzw. Mehrchipgehäuse anzubringen.
Fig. 51 ist eine schematische Darstellung des Aufbaus eines Datenausgabebereichs einer Halbleiterschaltungsvorrichtung nach der achten Ausführungsform der vorliegenden Erfindung. In Fig. 51 sind der Aufbau eines Datenleseabschnitts zwischen den globalen Datenleitungen GIO0 bis GIO7 von 8 Bit und den entsprechenden Datenanschlüssen DPD0 bis DPD7 schematisch dargestellt. Vorverstärker/Schreibtreiber PW0 bis PW7 sind jeweils entsprechend den globalen Datenleitungen GIO0 bis GI07 bereitgestellt.
Die Vorverstärker/Schreibtreiber PW0, PW3, PW4 und PW7 werden inaktiv gehalten, wenn das komplementär 8-Bit-Aufbauanweisungssignal ZMX8 auf L-Pegel liegt und einen Wortaufbau mit x8 Bit anzeigt. Bei dem Wortaufbau mit x8 Bit halten die Vorverstärker/Schreibtreiber PW0, PW3, PW4 und PW7 jeweils die internen Datenbusleitungen DB0, DB3, DB4 und DB7 auf Massespannungspegel.
Es sind Multiplexer (MUX) 200a bis 220d bereitgestellt, die bei einem Wortaufbau mit x8 Bit die globalen Datenleitung entsprechend dem Spaltenadresssignal CA9 auswählen. Die Multiplexer 200a bis 200d führen entsprechend dem 8-Bit-Aufbauanweisungssignal MX8 und dem Spaltenadresssignal CA9 Auswahlvorgänge durch. Der Multiplexer 200a wählt eine der globalen Datenleitungen GIO0 und GIO1 aus und verbindet die ausgewählte globale Datenleitung mit dem Vorverstärker/Schreibtreiber PW1. Der Multiplexer 200b wählt eine der globalen Datenleitungen GIO2 und GIO3 aus und verbindet die ausgewählte globale Datenleitung mit dem Vorverstärker/Schreibtreiber PW2. Der Multiplexer 200c wählt eine der globalen Datenleitungen GIO4 und GIO5 aus und verbindet die ausgewählte globale Datenleitung mit dem Vorverstärker/Schreibtreiber PW5. Der Multiplexer 200d wählt eine der globalen Datenleitungen GIO6 und GIO7 aus und verbindet die ausgewählte globale Datenleitung mit dem Vorverstärker/Schreibtreiber PW6.
Wenn das 8-Bit-Aufbauanweisungssignal MX8 auf L-Pegel liegt, verbinden die Multiplexer 200a bis 200d die globalen Datenleitung GIO1, GIO2, GIO5 und GIO6 jeweils mit den Vorverstärkern/Schreibtreibern PW1, PW2, PW5 und PW6. Wenn das 8-Bit- Aufbauanweisungssignal MX8 auf H-Pegel liegt, führen die Multiplexer 200a bis 200d entsprechend dem Spaltenadresssignal CA9 Auswahlvorgänge durch.
Das Spaltenadresssignal CA9 (und ZCA9) kann so konfiguriert sein, dass es entweder den oberen oder den unteren Block des entsprechenden Speicherfelds auswählt oder dass es aus dem Spaltenblock weiter Unterspaltenblöcke auswählt. Das Spaltenadresssignal CA9 wird zum Auswählen der vier globalen Datenleitungen aus den acht globalen Datenleitungen verwendet.
Die Vorverstärker/Schreibtreiber PW0 bis PW7 sind jeweils mit internen Datenbusleitungen DB0 bis DB7 verbunden. Lesetreiber RDR0 bis RDR7, die die empfangenen Daten entsprechend einem Lesetriggersignal RTEG verstärken und ausgeben, sind jeweils entsprechend den internen Datenbusleitungen DB0 bis DB7 bereitgestellt.
Ausgangspuffer OBF0 bis OBF7, die entsprechend den Datenanschlussflächen DPD0 bis DPD7 angeordnet sind, sind jeweils entsprechend den Lesetreibern RDR0 bis RDR7 bereitgestellt. Auch wenn jede Datenanschlussfläche einer DQ-Anschlussfläche DQP entspricht, wird sie durch ein anderes Bezugszeichen DPD bezeichnet, da der in Fig. 51 dargestellte Datenpfad in jedem der Datenanschlussbereiche 95a bis 95d angeordnet ist.
In dem Wortaufbau mit x32 Bit werden die Lesetreiber RDR0 und RDR3 aktiviert, um die empfangenen Daten entsprechend dem Lesetriggersignal RTEG zu verstärken. Die Lesetreiber RDR1 und RDR2 bleiben deaktiviert, wenn das 16-Bit- Aufbauanweisungssignal MX16 aktiv ist. Die Lesetreiber RDR4 bis RDR7 bleiben deaktiviert, wenn das 8-Bit-Aufbauanweisungssignal MX8 aktiv ist. Die Lesetreiber RDR0 bis RDR7 treiben ihre Ausgangsknoten beim Datenlesen auf Massespannungspegel, wenn sie deaktiviert sind. Während des Datenschreibens werden die Lesetreiber RDR0 bis RDR7 in einen Zustand mit hoher Ausgangsimpedanz versetzt.
Die Ausgangspuffer OBF0 bis OBF7 werden wie die entsprechenden Lesetreiber RDR0 bis RDR7 entsprechend dem Wortaufbau selektiv freigegeben. Die Ausgangspuffer OBF0 und OBF3 treiben also im aktiven Zustand jeweils die Datenanschlussflächen DBD0 bis DBD3 entsprechend den empfangenen Daten, wenn das 32-Bit- Aufbauanweisungssignal MX32 aktiv ist. Die Ausgangspuffer OBF1 und OBF2 werden gesperrt und in einen Zustand mit hoher Ausgangsimpedanz versetzt, wenn das 16-Bit-Aufbauanweisungssignal MX16 aktiv ist. Die Ausgangspuffer OBF4 bis OBF7 werden in einen Zustand mit hoher Ausgangsimpedanz versetzt, wenn das 8- Bit-Aufbauanweisungssignal MX8 aktiv ist.
Wenn die entsprechenden Datenanschlussflächen nicht verwendet werden, können die Ausgangspuffer OBF0 bis OBF7 offen eingestellt werden, und beim Einbau in ein Gehäuse werden in einigen Fällen keine Ausgangsversorgungsspannung und keine Ausgangsmassespannung zugeführt. In diesem Fall können die Ausgangsknoten der Ausgangspuffer, die entsprechend den nicht verwendeten Datenbussen angeordnet sind, einfach in einem Zustand mit hoher Ausgangsimpedanz gehalten oder auf den Massespannungspegel fixiert werden.
Um bei einem Wortaufbau mit x8 Bit einen Datenübertragungsweg einzustellen, sind Multiplexer 202a und 202b, die entsprechend dem 8-Bit-Aufbauanweisungssignal MX8 und dem Spaltenadresssignal CA8 Auswahlvorgänge durchführen, entsprechend den Lesetreibern RDR1 und RDR2 jeweils bereitgestellt. Der Multiplexer 202a wählt eine der internen Datenbusleitungen DB1 und DB5 aus und verbindet sie mit dem Lesetreiber RDR1. Weiterhin verbindet der Multiplexer 202b die ausgewählte Datenbusleitung mit dem Lesetreiber RDR2. Daher wählt der Multiplexer 202b in dem Wortaufbau mit x8 Bit eine der internen Datenbusleitungen DB2 und DB6 aus. In dem Datenausgabeabschnitt werden die Daten jeweils von den Lesetreibern RDR1 und RDR2 über Ausgangspuffer OBF1 und OBF2 zu den Datenanschlussflächen DPD1 und DPD2 ausgegeben.
Um bei einem Wortaufbau mit x16 Bit einen Datenübertragungsweg einzustellen, sind Multiplexer 204a bis 204d, die entsprechend dem 16-Bit-Aufbauanweisungssignal MX16 und der Spaltenadresssignal CA8 Auswahlvorgänge durchführen, jeweils entsprechend den Lesetreibern RDR3 bis RDR7 bereitgestellt.
Wenn der Auswahlvorgang ausgeführt wird, wählt der Multiplexer 204 eine der internen Datenbusleitungen DB0 und DB4 aus und verbindet sie mit dem Lesetreiber RDR4. Der Multiplexer 204b wählt eine der interne Datenbusleitungen DB1 und DB5 aus und verbindet sie mit dem Lesetreiber RDR5. Der Multiplexer 204c wählt eine der internen Datenbusleitungen DB2 und DB6 aus und verbindet sie mit dem Lesetreiber RDR6. Der Multiplexer 204d wählt eine der internen Datenbusleitungen DB3 und DB7 aus und verbindet sie mit dem Lesetreiber RDR7.
Wenn das 8-Bit-Aufbauanweisungssignal MX8 auf L-Pegel liegt, führen die Multiplexer 202a und 202b keine Auswahlvorgänge durch und verbinden die internen Datenbusleitungen DB1 und DB2 jeweils mit den Lesetreibern RDR1 und RDR2. Wenn das 8-Bit- Aufbauanweisungssignal MX8 zum Bezeichnen des Wortaufbaus mit x8 Bit auf H-Pegel liegt, führen die Multiplexer 202a und 202b entsprechend dem Spaltenadresssignal CA8 Auswahlvorgänge durch.
Wenn das 16-Bit-Aufbauanweisungssignal MX16 auf L-Pegel liegt, verbinden die Multiplexer 204a bis 204d die internen Datenbusleitungen DB4 bis DB7 jeweils mit den Lesetreibern RDR4 bis RDR7. Wenn das 16-Bit-Aufbauanweisungssignal MX16 auf H-Pegel liegt, führen die Multiplexer 204a bis 204d entsprechend dem Spaltenadresssignal CA8 Auswahlvorgänge durch. Bei dem Wortaufbau mit x16 Bit werden Daten jeweils entsprechend den Lesetreibern RDR4 bis RDR7 zu den Datenanschlussflächen DBD4 bis DBD7 ausgegeben.
Fig. 52 zeigt ein Beispiel für den Aufbau der Multiplexer 200a und 200b. Da die Multiplexer 200a und 200b denselben Aufbau haben, zeigt Fig. 52 stellvertretend einen Multiplexer 200. Der Multiplexer 200 ist entsprechend den globalen Datenleitungen GIOa und GIOb bereitgestellt und verbindet eine ausgewählte globale Datenleitung mit einem Vorverstärker/Schreibtreiber PWb.
Das Ausgangssignal eines AND-Gatters 210, das das Spaltenadresssignal CA9 und das 8-Bit-Aufbauanweisungssignal MX8 empfängt, und ein invertiertes Signal des Ausgangssignal werden gemeinsam an die Multiplexer 200a und 200b angelegt. Der Multiplexer 200 enthält ein CMOS-Übertragungsgatter 211a, das leitend gemacht wird, wenn das Ausgangssignal des AND-Gatters 210 auf H-Pegel liegt, um die globale Datenleitung GIOa mit dem Vorverstärker/Schreibtreiber PWb zu verbinden, und ein CMOS- Übertragungsgatter 211b, das leitend gemacht wird, wenn das Ausgangssignal des AND-Gatters 210 auf L-Pegel liegt, um die globale Datenleitung GIOb mit dem Vorverstärker/Schreibtreiber PWb zu verbinden.
Bei dem in Fig. 52 dargestellten Aufbau des Multiplexers 200 liegt das Ausgangssignal des AND-Gatters 210 bei einem Wortaufbau mit x16 Bit oder x32 Bit auf L-Pegel, und die globale Datenleitung GIOb wird mit dem Vorverstärker/Schreibtreiber PWb verbunden. Wenn das 8-Bit-Aufbauanweisungssignal MX8 auf H- Pegel liegt, wird das AND-Gatter 210 aktiviert, und entsprechend dem Spaltenadresssignal CA9 wird eines der CMOS- Übertragungsgatter 211a und 211b leitend. Daher ist es bei dem Wortaufbau mit x8 Bit möglich, entsprechend dem Spaltenadresssignal CA9 selektiv eine globale Datenleitung mit dem Vorverstärker/Schreibtreiber zu verbinden.
Fig. 53 zeigt ein Beispiel für den Aufbau der in Fig. 51 gezeigten Multiplexer 202a und 202b. Da die Multiplexer 202a und 202b denselben Aufbau haben, zeigt Fig. 53 stellvertretend einen Multiplexer 202. Der Multiplexer 202 ist zwischen den globalen Datenleitungen GIOa und GIOb und dem Lesetreiber RDRa bereitgestellt.
Das Ausgangssignal eines AND-Gatters 212, das das Spaltenadresssignal CA8 und das 8-Bit-Aufbauanweisungssignal MX8 empfängt, und ein invertiertes Signal des Ausgangssignal werden gemeinsam an die Multiplexer 202a und 202b angelegt. Der Multiplexer 202 enthält ein CMOS-Übertragungsgatter 213a, das leitend gemacht wird, wenn das Ausgangssignal des AND-Gatters 212 auf L-Pegel liegt, um die globale Datenleitung GIOa mit dem Lesetreiber RDRa zu verbinden, und ein CMOS-Übertragungsgatter 213b, das leitend gemacht wird, wenn das Ausgangssignal des AND-Gatters 212 auf H-Pegel liegt, um die globale Datenleitung GIOb mit dem Lesetreiber RDRa zu verbinden.
Wenn das 8-Bit-Aufbauanweisungssignal MX8 auf L-Pegel liegt, ist das Übertragungsgatter 203a leitend und das Übertragungsgatter 203b nichtleitend, und die interne Datenbusleitung DBa ist mit dem Lesetreiber RDRa verbunden. Wenn das 8-Bit- Aufbauanweisungssignal MX8 auf H-Pegel liegt und den Wortaufbau mit 8x Bit bezeichnet, wird das AND-Gatter 212 freigegeben, das Ausgangssignal des AND-Gatters 212 erhält entsprechend dem Spaltenadresssignal CA8 H-Pegel oder L-Pegel, und der Multiplexer 202 wählt eine der internen Datenbusleitungen DBa und DBb.
Fig. 54 zeigt ein Beispiel für den Aufbau der in Fig. 51 gezeigten Multiplexer 204a und 204b. Da die Multiplexer 204a und 204b denselben Aufbau haben, zeigt Fig. 54 stellvertretend einen Multiplexer 204. Der Multiplexer 204 wählt eine der globalen Datenleitungen DBc und DBd aus und verbindet sie mit dem Lesetreiber RDRb.
Das Ausgangssignal eines AND-Gatters 214, das das Spaltenadresssignal CA8 und das 16-Bit-Aufbauanweisungssignal MX16 empfängt, und ein invertiertes Signal des Ausgangssignal werden gemeinsam an die Multiplexer 204a und 204b angelegt. Der Multiplexer 204 enthält ein CMOS-Übertragungsgatter 215a, das leitend gemacht wird, wenn das Ausgangssignal des AND-Gatters 214 auf H-Pegel liegt, um die globale Datenleitung DBc mit dem Lesetreiber RDRb zu verbinden, und ein CMOS-Übertragungsgatter 215b, das leitend gemacht wird, wenn das Ausgangssignal des AND-Gatters 214 auf L-Pegel liegt, um die globale Datenleitung Dbd mit dem Lesetreiber RDRb zu verbinden.
Bei dem Wortaufbau mit x16 Bit liegt das 16-Bit-Aufbauanweisungssignal MX16 auf H-Pegel, und das AND-Gatter 214 ist freigegeben. In diesem Fall wird daher entsprechend dem Spaltenadresssignal CA8 eines der CMOS-Übertragungsgatter 215a und 215b ausgewählt. Bei dem Wortaufbau mit x32 Bit oder x8 Bit liegt das 16-Bit-Aufbauanweisungssignal MX16 auf L-Pegel, das Ausgangssignal des AND-Gatters 214 liegt auf L-Pegel, das CMOS- Übertragungsgatter 215b wird leitend und die interne Datenbusleitung DBd wird mit dem Lesetreiber RDRd verbunden.
Mit den in Fig. 52 bis 54 dargestellten Aufbauten der Multiplexer werden die globalen Datenleitungen GIO0 bis GIO3 bezeichnet, wenn das Spaltenadresssignal CA8 den Wert "0" hat, und die globalen Datenleitungen GIO4 bis GIO7 werden bezeichnet, wenn das Spaltenadresssignal CA8 den Wert "1" hat. Weiterhin werden die globalen Datenleitungen GIO0, GIO3, GIO4 und GIO7 bezeichnet, wenn das Spaltenadresssignal CA9 den Wert "0" hat. Die Zuordnung der Spaltenadressen muss jedoch lediglich entsprechend dem Feldaufbau geeignet eingestellt werden. Die Logikpegel der Spaltenadresssignale CA9 und CA8, die den in Fig. 52 bis 54 dargestellten Multiplexern zugeführt werden, müssen nur entsprechend den Spaltenadressbits, die den jeweiligen globalen Datenleitungen GIO0 bis GIO7 zugeordnet sind, geeignet geändert werden.
Fig. 55 ist eine schematische Darstellung der Verbindung zwischen internen Datenbusleitungen und Datenanschlussflächen. Fig. 55 zeigt die Zuordnung zwischen Datenbits und den Spaltenadresssignal CA8 in jedem der Speicherblöcke der Bänke A bis D.
Jede der Bänke A bis D ist entsprechend den Spaltenadresssignalen CA8 und /CA8 ( = ZCA8) in vier Spaltenblöcke aufgeteilt. Die globalen Datenleitungen in den oberen Unterspeicherblöcken sind mit den internen Datenbussen DB<7 : 0> und DB<15 : 8> verbunden und die in den unteren Unterspeicherblöcken mit den internen Datenbussen DB<23 : 16> und DB<31 : 24>.
In der in Fig. 55 dargestellten Anordnung ist der interne Datenbus DB<7 : 0> selektiv mit dem Datenbus MDB<7 : 0> verbunden und der interne Datenbus DB<15 : 7> selektiv mit dem Datenbus MDB<15 : 7>. Weiterhin ist der interne Datenbus DB<23 : 16> selektiv mit dem Datenbus MDB<23 : 16> verbunden und der interne Datenbus DB<31 : 24> selektiv mit dem Datenbus MDB<31 : 24>.
In vier Bereichen außerhalb der Bänke A bis D sind jeweils Datenanschlussbereiche 95a bis 95d angeordnet. Bei dem Wortaufbau mit x32 Bit führen die Multiplexer 200a, 200d, 202a, 202d und 204a bis 204d wie in Fig. 51 dargestellt keinen Auswahlvorgang durch. Daher ist der interne Datenbus DB<31 : 0> in einer Einszu-Eins-Entsprechung mit dem Datenbus MDB<31 : 0> verbunden.
Bei dem Wortaufbau mit x16 Bit wird der Verbindungspfad entsprechend dem Spaltenadresssignal CA8 geschaltet. Bei dem Wortaufbau mit x16 Bit werden nämlich entsprechend den Spaltenadresssignalen CA8 und /CA8 zwei Spaltenblöcke ausgewählt. In Fig. 51 führen die Multiplexer 204a bis 204d bei dem Wortaufbau mit x16 Bit entsprechend dem Spaltenadresssignal CA8 Auswahlvorgänge durch. Daher sind die internen Datenbusleitungen DB0 bis DB7 über Lesetreiber RDR4 bis RDR7, die entsprechend den internen Datenbusleitungen DB4 bis DB7 bereitgestellt sind, mit den Ausgangspuffern OBF4 bis OBF7 verbunden. Demzufolge werden jeweils vier Bit zu den Datenanschlussflächen DPD4 bis DPD7 ausgegeben.
In diesem Fall werden Daten auf den internen Datenbusleitungen DB0 bis DB3 durch die Auswahlvorgänge der Multiplexer 202a bis 204d jeweils als Datenbits DQ0 bis DQ3 ausgegeben, oder die Datenbits auf den internen Datenbusleitungen DB4 bis DB7 werden jeweils als Datenbits DQ0 bis DQ3 ausgegeben. Die Ausgangssignale der nicht verwendeten Lesetreiber RDR0 bis RDR3 werden auf Massespannungspegel gehalten. Auch in einem Datenschreibbetrieb übertragen die mit diesen nicht verwendeten Datenausgangsschaltungen verbundenen Datenleitungen keine Schreibdaten. Demzufolge tritt auch dann kein Problem in dem Datenschreibbetrieb auf, wenn das Ausgangssignal der nicht verwendeten Lesetreiber auf der Massespannung gehalten wird.
Bei dem Wortaufbau mit x16 Bit sind die in Fig. 51 gezeigten Vorverstärker/Schreibtreiber PW0 bis PW7 aktiv, und die internen Datenbusleitungen DB0 bis DB7 werden entsprechend den Lesedaten getrieben.
Bei dem Wortaufbau mit x8 Bit führen die Multiplexer 200a bis 200b oder die Multiplexer 202a und 202b Auswahlvorgänge durch. Die Multiplexer 204a bis 204d führen keine Auswahlvorgänge durch, und die Ausgänge der Lesetreiber RDR0 und RDR7, die bei dem Wortaufbau mit x8 Bit nicht verwendet werden, werden auf Massespannung GND gehalten.
Bei dem Wortaufbau mit x8 Bit führen die Multiplexer 200a bis 200d entsprechend dem Spaltenadresssignal CA9 eine 2 : 1-Auswahl von globalen Datenleitungen durch und übertragen die Daten der ausgewählten globalen Datenleitungen zu den internen Datenbusleitungen DB1, DB2, DB5 und DB6. Dann führen die Multiplexer 202a und 202b entsprechend dem Spaltenadresssignal CA8 Auswahlvorgänge durch, und die Lesetreiber RDR1 und RDR2 treiben jeweils die Datenanschlussflächen DPD1 und DPD23 über die Ausgangspuffer OBF1 und OBF2. In dem Datenanschlussbereich 95a zum Beispiel werden daher die Daten auf den internen Datenbusleitungen DB1 und DB2 jeweils zu den Datenanschlussflächen DPD1 und DPD2 ausgegeben, oder die Daten auf den internen Datenbusleitungen DB5 und DB6 werden zu den Datenanschlussflächen DPD1 und DPD2 jeweils ausgegeben.
In den verbleibenden Datenanschlussbereichen 95b bis 95d ist die derselbe Aufbau bereitgestellt wie in Fig. 51 dargestellt, und dieselben Auswahlvorgänge werden durchgeführt. In dem Wortaufbau mit x16 Bit und x8 Bit werden Auswahlvorgänge entsprechend den Spaltenadresssignalen CA8 und CA9 durchgeführt.
In dem in Fig. 51 dargestellten Aufbau können bei den Wortaufbauten mit x32 Bit, x16 Bit und x8 Bit gemeinsame Vorverstärker/Schreibtreiber verwendet werden. Bezüglich der Lesetreiber werden bei den Wortaufbauten mit x32 Bit und x8 Bit gemeinsame Lesetreiber verwendet, und bei dem x32-Bit-Aufbau und dem x16- Bit-Aufbau werden gemeinsame Lesetreiber verwendet. Daher ist es nicht erforderlich, Lesetreiber und Vorverstärker zugeordnet zu x16 Bit oder x8 Bit anzuordnen, wodurch die Schaltungsanordnung und das Layout des Vorverstärkerbands vereinfacht werden können.
Außerdem wird in den Datenanschlussbereichen 95a bis 95d die Verbindung zwischen den internen Datenbussen und den Datenbussen, die mit den Eingabe/Ausgabepuffern verbunden sind, einfach entsprechend dem Wortaufbau geschaltet. Es ist daher möglich, die Ausgangspuffer OBF0 bis OBF7 unabhängig von dem Wortaufbau gemeinsam anzuordnen und das gemeinsame Layout des Datenausgabeabschnitts für jeden Wortaufbau zu verwenden.
Fig. 56 ist eine schematische Darstellung einer Abwandlung der achten Ausführungsform. Wie in Fig. 56 dargestellt ist der globale Datenbus GIO über eine Vorverstärkerschaltung 220 mit dem internen Datenbus DBB verbunden. Die Vorverstärkerschaltung 220 enthält Vorverstärker, die jeweils entsprechend den globalen Datenleitungen des globalen Datenbusses GIO angeordnet sind. Die Verbindungspfade der in der Vorverstärkerschaltung 220 enthaltenen Vorverstärker werden entsprechend dem Spaltenadresssignal CA9 festgelegt. Der interne Datenbus DBB ist über eine Verbindungsschaltung 222 mit den Lesetreibern RDR0 bis RDR15 verbunden. Die Verbindungsschaltung 220 stellt ihre Verbindungswege entsprechend dem Spaltenadresssignal CA8 und den Wortaufbauanweisungssignalen MX8, MX16 und MX32 ein.
Mit dem in Fig. 56 dargestellten Aufbau ist es daher möglich, die Verbindung des 16-Bit-Datenbusses DBB entsprechend den Wortaufbauanweisungssignal und dem Spaltenadresssignal CA8 einzustellen, um eine beabsichtigte Verbindung zwischen den globalen Datenleitungen und den internen Datenbusleitungen (Lesetreibern) zu verwirklichen. Dementsprechend können die Anordnungspositionen der Datenanschlussflächen mit einem beliebigen Wortaufbau beliebig auf BGB und TSOP angepasst werden.
Alternativ dazu kann in der in Fig. 56 dargestellten Anordnung das Spaltenadresssignal CA9 an die Verbindungsschaltung 222 angelegt werden. Mit einem solchen Aufbau wird bei einem Wortaufbau mit x8 Bit die Vorverstärkerschaltung 220 entsprechend dem Spaltenadresssignal CA9 selektiv in einen aktiven Zustand versetzt, und der Übertragungspfad der Ausgangssignale der Vorverstärkerschaltung 220 in aktiven Zustand wird entsprechend dem Spaltenadresssignal CA9 durch die Verbindungsschaltung 222 eingestellt.
Bei dem in Fig. 56 dargestellten Aufbau ist der Aufbau für das Datenlesen gezeigt. Durch Ausbilden der Verbindungsschaltung 222 mit bidirektionalen Übertragungsgattern kann entsprechend den Positionen der zu verwendenden Datenanschlussflächen auch ein Datenschreibpfad ausgebildet werden.
Wie oben beschrieben wird nach der achten Ausführungsform der Verbindungsweg der internen Datenbusse zu den Lesetreibern zum Treiben der Ausgangspuffer, die zwischen den internen Datenbussen und den Ausgangsdatenbussen angeordnet sind, entsprechend dem Spaltenadresssignal eingestellt. Es ist daher möglich, den Aufbau des internen Dateneingabe/ausgabeabschnitts für die jeweiligen Wortaufbauten gemeinsam zu nutzen und dadurch das Layout des Vorverstärkerbands zu vereinfachen.
Durch Ändern des Verbindungspfads in Verbindung mit dem in Fig. 39 dargestellten Aufbau ist es weiterhin möglich, die Anordnung der Datenanschlussflächen leicht für einen beliebigen Wortaufbau zu verwirklichen. Es ist auch möglich, die Anordnung der Anschlussdatenflächen entsprechend einem beliebigen Gehäuse leicht zu erzielen.
Bei dem Einbringen in ein TSOP-Gehäuse werden bei einem Wortaufbau mit x8 Bit und x16 Bit die auf einer Seite des Halbleiterspeicherchips angeordneten Datenanschlussbereiche verwendet. In diesem Fall wird der Verbindungsschaltung 222 das Gehäuseanweisungssignal PTYPS zugeführt, die für die nicht verwendeten Anschlussbereiche angeordneten Lesetreiber werden von den internen Datenbussen getrennt, und ein Verbindungspfad für die entsprechenden Lesetreiber in den verwendeten Datenanschlussbereichen wird eingestellt. In diesem Fall ändert die Verbindungsschaltung 222 daher den Übertragungspfad der Ausgangssignale der in Fig. 51 gezeigten Multiplexer entsprechend den Positionen der Anschlussflächen unter Verwendung von CMOS- Übertragungsgattern.
Fig. 57 ist eine schematische Darstellung eines Hauptabschnitts einer Halbleiterschaltungsvorrichtung nach einer neunten Ausführungsform der vorliegenden Erfindung. In Fig. 57 sind eine Expandierschaltung 250 und eine Komprimierschaltung 260 für eine interne Schreib/Leseschaltung 70 bereitgestellt, die interne Schreib/Lesedaten zu ausgewählten Speicherzellen des Speicherfelds 50 sendet und von ihnen empfängt. Die Expandierschaltung 250 expandiert im Datenschreibbetrieb ein Signal auf einer internen Datenbusleitung DBw zur Übertragung an die interne Schreib/Leseschaltung 70, wenn das Mehrbittestbetriebsanweisungssignal MBT aktiv ist.
Die Komprimierschaltung 260 komprimiert im Datenlesebetrieb die von der internen Schreib/Leseschaltung 70 gelesenen Daten und überträgt ein Komprimierergebnis zu einer internen Datenleitung DBr, wenn das Mehrbittestbetriebsanweisungssignal MBT aktiv ist. Die internen Datenbusleitungen DBw und DBr sind getrennte Datenbusleitungen und gemeinsam mit einer Eingabe/Ausgabeschaltung 265 verbunden.
Die interne Schreib/Leseschaltung 70 überträgt Daten mit Datenbusleitungen von 32 Bit des internen Datenbusses DB. In der Eingabe/Ausgabeschaltung 265 sind Eingabe/Ausgabeschaltungen jeweils entsprechend den Datenbusleitungen des internen Datenbusses DB bereitgestellt.
In einem Mehrbittestbetrieb werden in eine Mehrzahl von Speicherzellen des Speicherfelds 50 durch die Expandierschaltung 250 gemeinsame Daten geschrieben, und Daten werden gemeinsam aus der Mehrzahl von Speicherzellen des Speicherzellenfelds 50 gelesen. Die Komprimierschaltung 260 erzeugt Daten, die eine Übereinstimmung/Nichtübereinstimmung der Logikpegel dieser Lesedaten anzeigen, und entsprechend den Komprimierergebnisdaten wird festgestellt, ob in der Mehrzahl von Speicherzellen eine fehlerhafte Speicherzelle vorhanden ist. Die Expandierschaltung 250 hat die Funktion, die Bitbreite der Daten zu erweitern und durch einen Kopiervorgang aus angelegten Testdaten Daten mit einer Mehrzahl von Bit zu erzeugen.
In einem solchen Mehrbittestbetrieb sind die interne Datenbusleitung DBw zum Übertragen der Mehrbittestschreibdaten und die Datenbusleitung DBr zum Übertragen der Daten, die das Komprimierergebnis anzeigen, getrennt bereitgestellt. Mit einem solchen Aufbau können die folgenden Vorteile erzielt werden: Wenn die Expandierschaltung 250 und die Komprimierschaltung 260 mit einer gemeinsamen Datenbusleitung verbunden sind, wird die Last dieser Datenbusleitung größer als die anderer Datenbusleitungen. In einem Normalbetrieb wird die Datenübertragungsgeschwindigkeit durch die Datenübertragungsgeschwindigkeit der Datenbusleitung gesteuert, die die schwere Last aufweist, und daher können Daten nicht mit hoher Geschwindigkeit übertragen werden. Durch getrenntes Bereitstellen der Busleitungen zum Übertragen der Mehrbittestschreibdaten und zum Übertragen der das Komprimierergebnis anzeigenden Daten ist es möglich, die Busleitungslast zu verteilen, und in einem Normalbetrieb können Daten mit hoher Geschwindigkeit übertragen werden.
Fig. 58 zeigt den Aufbau der in Fig. 57 gezeigten internen Schreib/Leseschaltung 70, Expandierschaltung 250 und Komprimierschaltung 260 genauer. Fig. 58 zeigt einen Abschnitt, der mit den globalen Datenleitungen GIOa bis GIOd zum Übertragen von 4-Bit-Daten zusammenhängt. Zum Vereinfachen der Beschreibung wird der Aufbau eines Mehrbittests für einen Wortaufbau mit x32 Bit beschrieben. Der Aufbau für Mehrbittests bei einem Wortaufbau mit x16 Bit und x8 Bit kann in ähnlicher Weise verwirklicht werden, indem für die Multiplexer, die Datenbits auswählen, Expandier/Komprimierschaltungen entsprechend dem Wortaufbau angeordnet werden.
Die interne Schreib/Leseschaltung 70 enthält Schreibtreiber WDRa bis WDRd und Vorverstärker PAa bis PAd, die jeweils entsprechend den globalen Datenleitungen GIOa bis GIOd bereitgestellt sind. Im Normalbetrieb übertragen der Schreibtreiber WDRa und der Vorverstärker PAa Daten zu der internen Datenbusleitung DBa. Im Normalbetrieb übertragen der Schreibtreiber WDRb und der Vorverstärker PAb Daten zu der internen Datenbusleitung DBb. Im Normalbetrieb übertragen der Schreibtreiber WDRc und der Vorverstärker PAc Daten zu der internen Datenbusleitung DBc. Im Normalbetrieb übertragen der Schreibtreiber WDRd und der Vorverstärker PAd Daten zu der internen Datenbusleitung DBd.
Die Expandierschaltung 250 enthält einen Testschreibtreiber 250a, der Daten auf der internen Datenbusleitung DBa puffert und die gepufferten Daten den Schreibtreibern WDRa bis WDRd gemeinsam zuführt, wenn das Mehrbittestbetriebanweisungssignal MBT aktiv ist. Die Komprimierschaltung 260 enthält einen Komprimierer 260a, der Daten von den Vorverstärkern PAa bis PAd auf 1-Bit-Daten komprimiert zum Übertragen an die interne Datenbusleitung DBb wenn das Mehrbittestbetriebsanweisungssignal MBT aktiv ist.
In einem Mehrbittestbetrieb werden daher durch den Testschreibtreiber 250a Daten mit demselben Logikpegel zu den Schreibtreibern WDRa bis WDRd übertragen, die ihrerseits Daten mit demselben Logikpegel zu den globalen Datenleitungen GIOa bis GIOd übertragen. Im Datenlesebetrieb werden Daten von ausgewählten Speicherzellen, die an die globalen Datenleitungen GIOa bis GIOd übertragen werden, von den Vorverstärkern PAa bis PAd verstärkt und zu dem Komprimierer 260a übertragen. Der Komprimierer 260a erzeugt ein Signal auf der internen Datenbusleitung DBb, das die Übereinstimmung/Nichtübereinstimmung der Logikpegel dieser empfangenen Daten anzeigt. Mit der internen Datenbusleitung DBa ist nur der Testschreibtreiber 250a verbunden und mit der internen Datenbusleitung DBb der Komprimierer 260a. Daher ist es möglich, die Lasten der internen Datenbusleitungen DBa und DBb zu verringern und Daten mit hoher Geschwindigkeit zu übertragen.
Fig. 59 zeigt ein Beispiel für den Aufbau der in Fig. 58 dargestellten Schreibtreiber WDRa bis WDRd. Da die Schreibtreiber WDRa bis WDRd denselben Aufbau haben, zeigt Fig. 59 stellvertretend den Aufbau eines Schreibtreibers WDR, der für die globale Datenleitung GIO bereitgestellt ist.
Wie in Fig. 59 dargestellt, enthält der Schreibtreiber WDR: eine Treiberschaltung 280, die die globale Datenleitung GIO entsprechend den angelegten Daten treibt, wenn ein Schreibtreiberfreigabesignal WDE aktiv ist; ein Übertragungsgatter 281, das leitend gemacht wird, wenn ein invertiertes Signal ZMBT des Mehrbittestbetriebsanweisungssignal MBT auf H-Pegel liegt, und die entsprechende interne Datenbusleitung DB in leitendem Zustand mit der Treiberschaltung 280 verbindet; und ein Übertragungsgatter 282, das leitend gemacht wird, wenn das Mehrbittestbetriebsanweisungssignal MBT aktiv ist, und das Ausgangssignal des Testschreibtreibers 250a in leitendem Zustand mit der Treiberschaltung 280 verbindet.
Im Normalbetrieb legt das Mehrbittestbetriebsanweisungssignal MBT auf L-Pegel, das Übertragungsgatter 281 ist leitend und das Übertragungsgatter 282 ist nicht leitend. Daher treibt die Treiberschaltung 280 die entsprechende globale Datenleitung GIO entsprechend dem Schreibtreiberfreigabesignal WDE in Übereinstimmung mit den Daten auf der entsprechenden internen Datenbusleitung DB.
Im Mehrbittestbetrieb liegt das Mehrbittestbetriebsanweisungssignal MBT auf H-Pegel, das Übertragungsgatter 281 ist nicht leitend, das Übertragungsgatter 282 ist leitend, und die Treiberschaltung 280 treibt die globale Datenleitung GIO in Übereinstimmung mit Testschreibdaten von dem Testschreibtreiber 250a.
Der Testschreibtreiber 250a kann eine Bustreiberschaltung sein, die eine interne Datenbusleitung treibt. In diesem Fall schreibt der Testschreibtreiber 250a interne Datenleitungen DBa bis DBa mit 4 Bit in Übereinstimmung mit Testdaten von einer entsprechenden Eingabeschaltung. Diese Bustreiberschaltung kann auch ein Bustreiber sein, der für jeden der internen Datenbusleitungen DBa bis DBd bereitgestellt ist. Im Mehrbittestbetrieb werden gemeinsame Testdaten von einer Eingangspufferschaltung zu diesen Bustreibern übertragen und die Bustreiber treiben die entsprechenden internen Datenbusleitungen DBa bis DBd in Übereinstimmung mit den übertragenen Testdaten.
Fig. 60 ist eine schematische Darstellung eines Beispiels für den Aufbau der in Fig. 58 gezeigten Vorverstärker PAa bis PAd. Da die Vorverstärker PAa bis PAd denselben Aufbau haben, zeigt Fig. 60 stellvertretend einen Vorverstärker PA, der für eine globale Datenleitung GIO bereitgestellt ist:
Wie in Fig. 60 dargestellt enthält der Vorverstärker PA: eine Vorverstärkerschaltung 290, die als Reaktion auf die Aktivierung eines Vorverstärkeraktiviersignals PAE Daten auf der entsprechenden globalen Datenleitung GIO verstärkt; ein Übertragungsgatter 292, das leitend gemacht wird, wenn das Mehrbittestbetriebsanweisungssignal MBT auf L-Pegel liegt und das komplementäre Mehrbittestbetriebsanweisungssignal ZMBT aktiviert wird, und die Vorverstärkerschaltung 290 mit der entsprechenden internen Datenbusleitung DB verbindet; und ein Übertragungsgatter 294, das leitend gemacht wird, wenn das Mehrbittestbetriebsanweisungssignal MBT auf H-Pegel liegt, und den Ausgang der Vorverstärkerschaltung 290 mit dem Komprimierer 260a verbindet.
In dem in Fig. 60 dargestellten Aufbau des Vorverstärkers PA ist die Vorverstärkerschaltung 290 im Normalbetrieb mit der entsprechenden internen Datenbusleitung DB verbunden. Im Mehrbittestbetrieb wird das Ausgangssignal der Vorverstärkerschaltung 290 zu dem Komprimierer 260a übertragen, und die Vorverstärkerschaltung 290 ist von dem entsprechenden internen Datenbusleitung DB getrennt. Durch Trennen der Vorverstärkerschaltung 290 von der entsprechenden internen Datenbusleitung DB im Mehrbittestbetrieb ist es möglich, die der internen Datenleitung, die ein Komprimierergebnis anzeigende Daten überträgt, benachbarten internen Datenbusleitungen auf Massespannungspegel zu halten und diese benachbarten internen Datenbusleitungen als Schirmleitungen zu verwenden, deren Aufbau später beschrieben wird.
Fig. 61 zeigt ein Beispiel für den Aufbau des in Fig. 58 gezeigten Komprimierers 260a. Wie in Fig. 61 dargestellt, enthält der Komprimierer 260a: eine Nichtübereinstimmungserfassschaltung (XOR-Schaltung) 300, die im Mehrbittestbetrieb Ausgangssignale der Vorverstärker PAa bis PAd empfängt; eine AND- Schaltung 302, die das Mehrbittestbetriebsanweisungssignal MBT und das Ausgangssignal der Nichtübereinstimmungserfassschaltung 300 empfängt; und ein Übertragungsgatter 304, das leitend gemacht wird, wenn das Mehrbittestbetriebsanweisungssignal MBT aktiv ist (H-Pegel), um ein Ausgangssignal der AND-Schaltung 302 zu der internen Datenbusleitung DBb zu übertragen.
Im Normalbetrieb liegt das Mehrbittestbetriebsanweisungssignal MBT auf L-Pegel, das Übertragungsgatter 304 ist nichtleitend, und das Ausgangssignal des Komprimierers 260a wird nicht zu der internen Datenbusleitung DBw übertragen.
Wenn das Mehrbittestbetriebsanweisungssignal MBT den H-Pegel erhält, wird das Übertragungsgatter 304 leitend, und das Ausgangssignal der AND-Schaltung 302 wird zu der internen Datenbusleitung DBb übertragen. Wie in Fig. 60 dargestellt wird weiterhin der Ausgang des Vorverstärkers PA mit dem Komprimierer 260a verbunden, während er von der entsprechenden Datenbusleitung getrennt ist.
Beim Datenschreiben werden die Ausgangssignale der Vorverstärker PAa bis PAd alle in einen Bereitschaftszustand z. B. auf H- Pegel gelegt, das Ausgangssignal der Nichtübereinstimmungserfassschaltung 300 liegt auf L-Pegel, und das Ausgangssignal der AND-Schaltung 302 erhält dementsprechend L-Pegel. Daher wird die interne Datenbusleitung DBb beim Schreiben von Testdaten im Mehrbittestbetrieb auf L-Pegel gehalten.
Wenn die Komprimierergebnisdaten in dem Mehrbittestbetrieb gelesen werden, werden die Ausgangssignale der Vorverstärker PAa bis PAd zu der Nichtübereinstimmungserfassschaltung 300 übertragen. Wenn die Logikpegel der Ausgangssignale der Vorverstärker PAa bis PAd dieselben sind, liegt das Ausgangssignal der Nichtübereinstimmungserfassschaltung 300 auf L-Pegel, und das Ausgangssignal der AND-Schaltung 302 wird dementsprechend auf L-Pegel gehalten. Wenn die Ausgangssignale der Vorverstärker PAa bis PAd dagegen sowohl ein Signal mit H-Pegel als auch ein Signal mit L-Pegel enthalten, erhält das Ausgangssignal der Nichtübereinstimmungserfassschaltung 300 den H-Pegel, und dementsprechend erhält das Ausgangssignal der AND-Schaltung 302 den H-Pegel. Somit ist es möglich, die Daten, die das 4-Bit- Datenkomprimierungsergebnis anzeigen, zu der internen Datenbusleitung DBb zu übertragen.
Wenn das Mehrbittestbetriebsanweisungssignal MBT auf L-Pegel liegt, ist der Vorverstärker PA wie in Fig. 60 dargestellt mit der entsprechenden Datenbusleitung verbunden, und ein Eingangssignal des Komprimierers 260a wird unbestimmt. Das Ausgangssignal des AND-Gatters 302 wird jedoch fest auf L-Pegel gehalten, und das Übertragungsgatter 304 wird nicht leitend gemacht. Somit tritt im Normalbetrieb kein Problem auf. In dem Schreibtreiber WDR ist die Treiberschaltung 280 wie in Fig. 59 dargestellt mit einer entsprechenden Datenbusleitung verbunden. Daher kann der Schreibtreiber WDR die entsprechende globale Datenleitung in Übereinstimmung mit den Schreibdaten genau treiben.
Fig. 62 ist eine schematische Darstellung des Aufbaus der in Fig. 57 gezeigten Eingabe/Ausgabeschaltung 265 und einer Eingabe/Ausgabeschaltung 310, die der internen Datenbusleitung DBb entspricht.
Wie in Fig. 62 dargestellt, enthält die Eingabe/Ausgabeschaltung 265: einen Eingabepuffer 312a, der aktiviert wird, wenn ein Schreibbetriebsanweisungssignal WE aktiv ist, um in Übereinstimmung mit den an einen Dateneingangsknoten angelegten Daten DQa interne Schreibdaten zu erzeugen; einen Ausgabepuffer 314a, der aktiviert wird, wenn ein Lesebetriebsaktiviersignal OE aktiv ist, um angelegte Daten zu puffern zum Erzeugen von Lesedaten DQa; und ein Übertragungsgatter 315, das entsprechend dem komplementären Mehrbittestbetriebsanweisungssignal ZMBT den Eingang des Ausgabepuffers 314a mit dem Ausgang des Eingabepuffers 312a verbindet.
Der Eingabepuffer 312a erzeugt im Normalbetrieb und im Mehrbittestbetrieb entsprechend den Daten DQa interne Schreibdaten und treibt die interne Datenbusleitung DBa. Im Normalbetrieb liegt das Mehrbittestbetriebsanweisungssignal ZMBT auf H-Pegel, das Übertragungsgatter 315 ist leitend, der Eingang des Ausgabepuffers 314a ist mit der internen Datenbusleitung DBa verbunden, und externe Lesedaten DQa werden entsprechend den auf der internen Datenbusleitung DBa übertragenen Daten erzeugt.
Die Eingabe/Ausgabeschaltung 310 enthält: einen Eingabepuffer 312b, der als Reaktion auf die Aktivierung des Schreibbetriebsanweisungssignal WE in Übereinstimmung mit dem externen Datenbit DQb interne Schreibdaten erzeugt; einen Ausgabepuffer 314b, der als Reaktion auf die Aktivierung des Lesebetriebsanweisungssignals OE aktiviert wird, um die angelegten Daten zu puffern zum Erzeugen externer Lesedaten DQb; und Übertragungsgatter 316 und 317, die leitend gemacht werden, wenn das komplementäre Mehrbittestbetriebsanweisungssignal ZMBT auf H-Pegel deaktiviert ist, um den Ausgang des Eingabepuffers 312a und den Eingang des Ausgabepuffers 314b mit der internen Datenbusleitung DBb zu verbinden.
Im Mehrbittestbetrieb liegt das komplementäre Mehrbittestbetriebsanweisungssignal ZMBT auf L-Pegel, die Übertragungsgatter 316 und 317 sind nichtleitend, und der Eingabepuffer 312b und der Ausgabepuffer 314b werden von der internen Datenbusleitung DBb getrennt.
Zum Ausgeben eines Mehrbittestergebnisses ist ein Übertragungsgatter 318 bereitgestellt, das leitend gemacht wird, wenn das Mehrbittestbetriebsanweisungssignal MBT aktiv ist, um den Ausgabepuffer 314a mit der internen Datenbusleitung DBb zu verbinden.
Im Normalbetrieb liegt das Mehrbittestbetriebsanweisungssignal MBT auf L-Pegel, und der Ausgabepuffer 314a ist von der internen Datenbusleitung DBb getrennt. Im Mehrbittestbetrieb liegt das Mehrbittestbetriebsanweisungssignal MBT auf H-Pegel, das Übertragungsgatter 318 ist leitend, und die auf der internen Datenbusleitung DBb übertragenen Komprimierergebnisdaten werden zu dem Ausgabepuffer 314a übertragen und als Lesedaten DQa ausgegeben.
Auch wenn die Schreibdaten und die Komprimierergebnisdaten im Mehrbittestbetrieb unter Verwendung derselben Anschlussfläche übertragen werden, ist es daher möglich, die Mehrbittestschreibdaten und die Komprimierergebnisdaten über verschiedene Datenbusleitungen zu übertragen.
Wie oben beschrieben werden nach der neunten Ausführungsform die Testschreibdaten und die Komprimierergebnisdaten im Mehrbittestbetrieb über verschiedene interne Datenbusleitungen übertragen. Daher ist es möglich, die Lasten der internen Datenbusleitungen zu verteilen und Daten im Normalbetrieb mit hoher Geschwindigkeit zu übertragen.
Fig. 63 ist eine schematische Darstellung des Aufbaus eines Hauptabschnitts einer Halbleiterspeichervorrichtung nach einer zehnten Ausführungsform der vorliegenden Erfindung. Fig. 63 zeigt den Aufbau eines Abschnitts, der mit den Datenanschlüssen DPDa bis DPDd zusammenhängt. Eingabe/Ausgabeschaltungen 350a bis 350d sind jeweils entsprechend den Datenanschlüssen DPDa bis DPDd bereitgestellt. Die Eingabe/Ausgabeschaltungen 350a bis 350d sind jeweils mit den internen Datenbusleitungen DBa bis DBd verbunden. Die internen Datenbusleitungen DBa bis DBd sind jeweils über Vorverstärker/Schreibtreiber PW0 bis PW3 mit den globalen Datenleitungen GIOa bis GIOd verbunden.
Für das Durchführen eines Mehrbittests sind bereitgestellt: ein Testschreibtreiber 352, der die interne Datenbusleitung DBa in Übereinstimmung mit Daten auf der internen Datenbusleitung DBc treibt, wenn das Mehrbittestbetriebsanweisungssignal MBT aktiv ist; ein Komprimierer 354a, der die Ausgangssignale der Vorverstärkerschaltungen PW0 und PW1 komprimiert und ein Komprimierergebnis an die interne Datenbusleitung DBb ausgibt; und ein Komprimierer 354b, der die Ausgangssignale der Vorverstärkerschaltungen der Vorverstärker/Schreibtreiber PW2 und PW3 komprimiert und ein Komprimierergebnis an die interne Datenbusleitung DBd ausgibt. Weiterhin ist die interne Datenbusleitung DBa mit dem Schreibtreiber des Vorverstärker/Schreibtreibers PW1 verbunden und die interne Datenbusleitung DBc mit dem Schreibtreiber des Vorverstärkers/Schreibtreibers PW3.
Die Vorverstärker/Schreibtreiber PW1 und PW3 haben denselben Aufbau wie der in Fig. 59 dargestellte Schreibtreiber. Die internen Datenbusleitungen DBa und DBc sind jeweils direkt mit den Schreibtreibern der Vorverstärker/Schreibtreiber PW0 und PW2 verbunden. Alternativ dazu können die Schreibtreiber der Vorverstärker/Schreibtreiber PW0 und PW2 denselben Aufbau haben wie der in Fig. 49 dargestellte Schreibtreiber.
Die Vorverstärker der Vorverstärker/Schreibtreiber PW0 bis PW3 haben denselben Aufbau wie die in Fig. 60 dargestellte Vorverstärkerschaltung.
Die Komprimierer 354a und 354b haben denselben Aufbau wie der in Fig. 61 dargestellte Komprimierer 260a, außer dass anstelle der Nichtübereinstimmungserfassschaltung mit vier Eingängen in jedem der Komprimierer 354a und 354b eine Nichtübereinstimmungserfassschaltung mit zwei Eingängen verwendet wird.
Bei dem in Fig. 63 dargestellten Aufbau sind die internen Datenbusleitungen zum Übertragen von Testschreibdaten und die zum Übertragen von Daten, die ein Komprimierergebnis anzeigen, wie in Fig. 64 dargestellt abwechselnd angeordnet. In Fig. 64 sind komplementäre Datenleitungspaare DB<i> und /DB<i> der internen Datenbusleitungen DB0 bis DB7 dargestellt, wobei i einen Wert zwischen 0 und 7 hat.
Die internen Datenbusleitungen DB<0>, /DB<0> bis DB<7>, /DB<7> sind mit einem verseilten Aufbau ausgebildet. Benachbarte interne Datenbusleitungspaare haben Überkreuzungsabschnitte an unterschiedlichen Stellen. Bei internen Datenbusleitungen von 2 Bit sind die Datenbusleitungen von 1 Bit zwischen den Datenbusleitungen der anderen 1-Bit-Daten angeordnet. In Fig. 64 ist z. B. die interne Datenbusleitung DB<6> bzw. /DB<6> zwischen den internen Datenbusleitungen DB<7> und /DB<7> angeordnet, und die interne Datenbusleitung DB<7> bzw. /DB<7> ist zwischen den internen Datenbusleitungen DB<6> und /DB<6> angeordnet.
Die Komprimierergebnisdaten werden zu den ungradzahligen internen Datenbusleitungen übertragen und die Testschreibdaten zu den geradzahligen internen Datenbusleitungen. In Fig. 64 werden also die Testschreibdaten zu den internen Datenbusleitungen DB<2k> und /DB<2k> übertragen und die Komprimierergebnisdaten zu den internen Datenbusleitungen DB<2k + 1> und /DB<2k + 1>, wobei k eine Zahl von 0 bis 3 ist.
Während der Übertragung der Testschreibdaten wirken die Datenbusleitungen zum Übertragen der Komprimierergebnisse daher als Schirmleitungen. Während des Lesens von Komprimierergebnisdaten wirken die Datenbusleitungen zum Übertragen der Testschreibdaten als Schirmleitungen.
Bei einem Aufbau, in dem die ungradzahligen internen Datenleitungen beim Übertragen von Komprimierergebnisdaten in dem Mehrbittest auf Massespannungspegel getrieben werden, kann der folgende Aufbau hinreichend sein. In der in Fig. 63 dargestellten Anordnung wird der Testschreibtreiber 352 unabhängig von dem Datenlese- bzw. -schreibbetrieb bei der Aktivierung des Mehrbittestbetriebsanweisungssignals MBT aktiviert. In der Eingabe/Ausgabeschaltung 350c ist der Eingangspuffer so aufgebaut, dass er im Lesebetrieb im Mehrbittestbetrieb die Massespannung an eine komplementäre Datenleitung der entsprechenden internen Datenleitungen überträgt.
Fig. 65 ist eine schematische Darstellung des Aufbaus der Ausgabeschaltung der in Fig. 63 dargestellten Eingabe/Ausgabeschaltung 350c. Wie in Fig. 65 dargestellt enthält die Eingabe/Ausgabeschaltung 350c: einen Ausgabepuffer 360, der an ihn angelegte Daten puffert und die gepufferten Daten an eine Datenanschlussfläche DPDc ausgibt, wenn das Lesebetriebanweisungssignal OE aktiviert ist; einen Eingabepuffer 368, der in Übereinstimmung mit den an der Datenanschlussfläche DPDc angelegten Daten interne Schreibdaten erzeugt, wenn das Schreibbetriebsanweisungssignal WE aktiviert ist; einen Komprimierer 366, der Daten auf den internen Datenbusleitungen DBb und DBd komprimiert, wenn das Mehrbittestbetriebsanweisungssignal MBT aktiviert ist; ein Übertragungsgatter 362, das leitend gemacht wird, wenn das Mehrbittestbetriebsanweisungssignal MBT aktiviert ist, um das Ausgangssignal des Komprimierers 366 zu dem Ausgabepuffer 360 zu übertragen; ein Übertragungsgatter 364, das leitend gemacht wird, wenn das komplementäre Mehrbittestbetriebsanweisungssignal ZMBT aktiviert ist, um den Ausgabepuffer 360 mit der internen Datenbusleitung DBc zu verbinden; eine AND-Schaltung 365, die das Mehrbittestbetriebsanweisungssignal MBT und das komplementäre Schreibbetriebsanweisungssignal /WE (= ZWE) empfängt; und ein Übertragungsgatter 366, das leitend gemacht wird wenn das Ausgangssignal des AND-Gatters 365 auf H- Pegel liegt, um die interne Datenbusleitung DBc auf Massespannungspegel zu halten. Der Testschreibtreiber 352 ist mit der internen Datenbusleitung DBc verbunden.
Der Komprimierer 366 unterscheidet sich in den folgenden Punkten von dem in Fig. 61 dargestellten Komprimierer 260a: Anstelle der Nichtübereinstimmungserfassschaltung mit vier Eingängen wird eine Nichtübereinstimmungserfassschaltung mit zwei Eingängen verwendet, und es wird kein Übertragungsgatter verwendet. Das in Fig. 61 dargestellte Übertragungsgatter 304 entspricht bei der in Fig. 65 dargestellten Anordnung dem Übertragungsgatter 362.
Im Normalbetrieb liegt das Mehrbittestbetriebsanweisungssignal MBT auf L-Pegel, und der Ausgabepuffer 360 ist über das Übertragungsgatter 364 mit der internen Datenbusleitung DBc verbunden. Auch der Eingabepuffer 368 ist mit der internen Datenbusleitung DBc verbunden. Im Normalbetrieb liegt das Ausgangssignal des AND-Gatters 365 auf L-Pegel, und das Übertragungsgatter 366' ist nichtleitend. Daher wird die interne Datenbusleitung DBc entsprechend dem an die Datenanschlussfläche DPDc angelegten Datenbit getrieben, und die Datenanschlussfläche DPDc wird durch den Ausgabepuffer 360 entsprechend den auf der internen Datenleitung DBc übertragenen Daten getrieben.
Im Mehrbittestbetrieb ist das Übertragungsgatter 364 nichtleitend, und das Übertragungsgatter 362 ist leitend. Während des Datenschreibens im Mehrbittestbetrieb liegt das Schreibbetriebanweisungssignal /WE auf L-Pegel, das Ausgangssignal des AND- Gatters 365 liegt dementsprechend auf L-Pegel, und das Übertragungsgatter 366' ist nichtleitend.
In diesem Zustand treibt der Eingabepuffer 368 die interne Datenbusleitung DBc in Übereinstimmung mit den an die Datenanschlussfläche DPDc angelegten Testschreibdaten DQc. Außerdem treibt der Testschreibtreiber 352 die in Fig. 63 dargestellte interne Datenbusleitung DBa in Übereinstimmung mit den Daten auf der internen Datenbusleitung DBc.
Während des Datenschreibens im Mehrbittestbetrieb liegt das Ausgangssignal des AND-Gatters 365 auf H-Pegel, und die interne Datenbusleitung DBc wird fest auf Massespannungspegel gehalten. Weiterhin wird die Datenbusleitung DBa durch den Testschreibtreiber 352 auf Massespannungspegel gehalten.
In diesem Zustand führt der Komprimierer 366 in Übereinstimmung mit den Daten auf den internen Datenbusleitungen DBb und DBd einen Komprimiervorgang durch und überträgt ein Komprimierergebnis über das Übertragungsgatter 362 zu dem Ausgabepuffer 360. Der Ausgabepuffer 360 treibt die Datenanschlussfläche DPDc entsprechend den an ihm anliegenden Komprimierergebnisdaten.
Mit dem in Fig. 63 dargestellten Aufbau werden Expandier/Komprimiervorgänge jeweils für 2 Bit durchgeführt. Insbesondere im Komprimierbetrieb wird ein Komprimiervorgang auf der Basis von 2 Bit durchgeführt, wodurch die Ausgangslast des Komprimierers auf die Datenbusleitungen DBb und DBd verteilt und die Last der Datenbusleitungen verringert werden kann. Wenn der in Fig. 61 dargestellte Aufbau des Komprimierers 260a verwendet wird, hat die Nichtübereinstimmungserfassschaltung mit vier Eingängen und einem Ausgang insbesondere eine schwerere Ausgangslast als die Nichtübereinstimmungserfassschaltung mit zwei Eingängen und einem Ausgang. Daher ist es erforderlich, die Größe der AND-Schaltung 302 entsprechend groß zu machen (zum Treiben eines hohen Durchsatzes entsprechend der Eingangskapazität). Dementsprechend wird die Größe des Übertragungsgatters 304 groß. Durch Verwenden der Nichtübereinstimmungserfassschaltung mit zwei Eingängen und einem Ausgang ist es möglich, die Größe jeder Komponente zu verringern, die Größe jedes Übertragungsgatters dementsprechend zu verringern und dadurch die Lasten der Datenbusse zu verringern.
Durch Übertragung von Daten auf der Datenbusleitung DBc über den Testschreibtreiber 352 zu der anderen internen Datenbusleitung DBa ist es möglich, im Normalbetrieb und im Mehrbittestbetrieb Testdaten und normale Daten unter Verwendung derselben Schreibtreiber (einschließlich eines später zu beschreibenden Bustreibers) zu schreiben. Daher ist es nicht erforderlich, dem Test zugeordnete Treiber anzuordnen, so dass die Layoutfläche der Schaltungen verringert wird.
Fig. 66 zeigt in Form einer List die Datenbits, die im Mehrbittestbetrieb über die internen Datenbusleitungen DB<15 : 0> übertragen werden. Wie in Fig. 66 dargestellt, werden im Normalbetrieb die an die Datenanschlussflächen DPD<15 : 0> angelegten Datenbits DQ<15 : 0> in einer Eins-zu-Eins-Entsprechung zu den internen Datenbusleitungen DB<15 : 0> übertragen. Im Mehrbittestbetrieb werden die Testdaten über Anschlüsse ein- und ausgegeben, die den Datenbits DQ<2>, DQ<6>, DQ<9> und DQ<13> entsprechen.
Beim Datenlesen im Mehrbittestbetrieb (TMBT-Lesen) werden die auf den Datenbusleitungen DB<1> und DB<3> auftretenden Komprimierdaten weiter komprimiert, um als Datenbit DQ<2> ausgegeben zu werden. Die auf den Datenbusleitungen DB<5> und DB<7> auftretenden Komprimierdaten werden weiter komprimiert, um als Datenbit DQ<6> ausgegeben zu werden, die auf den Datenbusleitungen DB<8> und DB<10> auftretenden Komprimierdaten werden weiter komprimiert, um als Datenbit DQ<9> ausgegeben zu werden. Die auf den Datenbusleitungen DB<12> und DB<14> auftretenden Komprimierdaten werden weiter komprimiert, um als Datenbit DQ<13> ausgegeben zu werden.
Beim Datenschreiben im Mehrbittestbetrieb werden die internen Datenbusleitungen DB<0> und DB<2> in Übereinstimmung mit dem Datenbit DQ<2> getrieben. Die internen Datenbusleitungen DB<4> und DB<6> werden in Übereinstimmung mit dem Datenbit DQ<6> getrieben. Die internen Datenbusleitungen DB<9> und DB<11> werden in Übereinstimmung mit dem Datenbit DB<9> getrieben. Die internen Datenbusleitungen DB<13> und DB<15> werden in Übereinstimmung mit dem Datenbit DQ<13> getrieben.
Auf dem Datenbus DB<7 : 0> werden Komprimierdaten an die ungradzahligen internen Datenbusleitungen ausgegeben, und Testschreibdaten werden zu den geradzahligen internen Datenbusleitungen übertragen. Auf dem Datenbus DB<15 : 8> dagegen werden Komprimierdaten an die geradzahligen internen Datenbusleitungen ausgegeben, und Testschreibdaten werden zu den ungradzahligen internen Datenbusleitungen übertragen. Der Grund dafür, dass die Busleitungen zum Übertragen von Komprimierdaten und die Busleitungen zum Übertragen von Testschreibdaten zwischen den Datenbussen in Bezug auf geradzahlig und ungradzahlig vertauscht werden, liegt darin, dass die Datenbusleitungen symmetrisch zwischen dem Datenbus DB<7 : 0> und dem Datenbus DB<15 : 8> angeordnet sind (siehe Fig. 55). Auch in diesem Fall sind die internen Datenbusse DB<7 : 0> und DB<15 : 8> beim Einbau in ein BGP-Gehäuse wie in Fig. 55 dargestellt entfernt voneinander angeordnet. Auf den 8-Bit-Datenbussen überträgt eine der benachbarten internen Datenbusleitungen Testschreibdaten und die andere Komprimierergebnisdaten. Beim Einbau in ein TSOP-Gehäuse mit einem Wortaufbau mit x16 Bit oder x8 Bit werden die internen Datenbusse DB<23 : 16> und DB<31 : 24> verwendet. Zwischen den internen Datenbussen DB<23 : 16> und DB<31 : 24> bleibt die Beziehung der von den internen Datenbusleitungen übertragenen Daten erhalten.
Mit einem beliebigen Aufbau werden einer internen Datenbusleitung im Mehrbittestbetrieb entweder Schreibdaten oder Komprimierergebnisdaten (Lesedaten) übertragen. Eine von zwei benachbarten internen Datenleitungen überträgt die Komprimierergebnisdaten, und die andere überträgt die Testschreibdaten.
Bei der in Fig. 67 dargestellten Busanordnung werden darüber hinaus die Komprimierergebnisdaten im Mehrbittestbetrieb zu den internen Datenleitungen DB<7> und DB<8> übertragen. Wie z. B. in Fig. 33 und 55 dargestellt, sind die internen Datenbusse DB<7 : 0> und DB<15 : 8> jedoch entfernt voneinander angeordnet. Der dem internen Datenbus DB<7 : 0> benachbart angeordnete Bus ist der Datenbus DB<23 : 16>, und der Bus zum Übertragen der Komprimierergebnisdaten und der Bus zum Übertragen des Testergebnisses und der Testschreibdaten sind einander benachbart angeordnet.
Wenn in einer allgemeinen Halbleiterspeichervorrichtung jedoch der interne 16-Bit-Datenbus DB<15 : 0> sich linear erstreckend angeordnet ist und die internen Datenbusleitungen des internen Datenbusses DB<15 : 0> einander benachbart angeordnet sind, wird die Anordnungsreihenfolge der internen Datenbusleitungen DB<15 : 8> geändert, und die Datenbusleitung DB<15> wird benachbart zu der internen Datenbusleitung DB<7> angeordnet. Mit einer solchen Busanordnung ist es möglich, die Busleitungen zum Übertragen der Schreibdaten und der Komprimierergebnissdaten im Mehrbittestbetrieb abwechselnd anzuordnen.
Wie oben beschrieben sind die Busleitung zum Übertragen der Testschreibdaten und die Busleitung zum Übertragen des Komprimierergebnisses im Mehrbittestbetrieb getrennt und abwechselnd angeordnet. Es ist daher möglich, durch kapazitive Kopplung zwischen den Datenbusleitungen bewirkte Störungen zu unterdrücken und Testdaten präzise zu übertragen.
Weiterhin werden die Testschreibdaten von einer Busleitung übertragen, die einem Eingabepuffer entspricht, der externe Mehrbitschreibdaten von einer anderen Busleitung empfängt. Es ist daher möglich, den Schaltungsaufbau zum Erzeugen von Testschreibdaten durch den Expandiervorgang sowohl im Normalbetrieb als auch im Mehrbittestbetrieb gemeinsam zu verwenden (wenn die Bustreiberschaltung bereitgestellt ist, kann diese Bustreiberschaltung sowohl im Normalbetrieb als auch im Mehrbittestbetrieb gemeinsam verwendet werden). Dadurch ist es möglich, die Layoutfläche der Schaltungen zu verringern.
Durch abwechselndes Anordnen der Testschreibdatenübertragungsbusleitung und der Komprimierergebnisdatenübertragungsbusleitung ist es weiterhin möglich, den Komprimiervorgang in einer Mehrzahl von Stufen durchzuführen, die Ausgangskapazität jeder Komprimierschaltung zu verringern und somit die Lasten der Busleitungen dementsprechend zu verringern.
Da die Expandierschaltung und die Komprimierschaltung verteilt über die Busleitungen angeordnet werden können, ist es außerdem möglich, die Lasten der Busleitungen gleichförmig zu machen.
Fig. 68 ist eine schematische Darstellung des Aufbaus des Dateneingabeabschnitts einer Halbleiterspeichervorrichtung nach einer elften Ausführungsform der vorliegenden Erfindung. Fig. 68 zeigt stellvertretend den Schaltungsteil, der die Datenbits DQ<0> und DQ<2> ein- und ausgibt.
Wie in Fig. 68 dargestellt, sind Eingabepuffer 400 und 401 jeweils entsprechend den Datenbits DQ<0> und DQ<2> bereitgestellt. Das Ausgangssignal des Eingabepuffers 400 wird über einen Inverterpuffer 402 an einen Bustreiber/Latch 404 angelegt. Der Bustreiber/Latch 404 erzeugt aus dem von dem Inverterpuffer 402 angelegten Signal ein komplementäres Schreibsignal und treibt die internen Datenbusleitungen DB<2> und /DB<2>, wenn ein Schreibdatentriggersignal WDTG aktiviert wird. Der Puffer 400 entspricht dem in Fig. 65 gezeigten Eingabepuffer 368. Außerdem entspricht das Paar interner Datenbusleitungen DB<2> und /DB<2> der internen Datenbusleitung DB2.
Als ein dem in Fig. 65 gezeigten Testschreibtreibers 352 entsprechender Aufbau ist bereitgestellt: eine NOR-Schaltung 406, die das Ausgangssignal des Eingabepuffers 400 und ein komplementäres Mehrbittestbetriebsanweisungssignal ZMBT empfängt; eine NOR-Schaltung 408, die das komplementäre Mehrbittestbetriebsanweisungssignal ZMBT und ein Testschreibdateninvertieranweisungssignal WDCNV empfängt; und ein zusammengesetztes Gatter 410, das die Ausgangssignale der NOR-Schaltungen 406 und 408 und das Ausgangssignal des Eingabepuffers 400 empfängt.
Die Ersatzschaltung des zusammengesetzten Gatters 410 enthält: ein AND-Gatter, das das Testschreibdateninvertieranweisungssignal WDCNV und das Ausgangssignal der NOR-Schaltung 406 empfängt; ein AND-Gatter, das die Ausgangssignale der NOR- Schaltung 408 und des Eingabepuffers 400 empfängt; und ein OR- Gatter, das die Ausgangssignale dieser AND-Gatter empfängt. Das zusammengesetzte Gatter 410 gibt im Normalbetrieb, in dem das komplementäre Mehrbittestbetriebsanweisungssignal ZMBT auf H- Pegel liegt, ein Signal mit L-Pegel aus, da die Ausgangssignale beider NOR-Schaltungen 406 und 408 auf L-Pegel liegen.
Im Mehrbittestbetrieb, bei dem das komplementäre Mehrbittestbetriebsanweisungssignal ZMBT auf L-Pegel liegt, arbeiten die NOR-Schaltungen 406 und 408 jeweils als Inverter. Wenn das Testschreibdateninvertieranweisungssignal WDCNV auf H-Pegel liegt, um Invertieren der Testschreibdaten anzuzeigen, liegt das Ausgangssignal der NOR-Schaltung 408 auf L-Pegel, und Daten, die den von dem Eingabepuffer 400 über die NOR-Schaltung 406 übertragenen Daten entsprechen, werden von dem zusammengesetzten Gatter 410 ausgegeben. Wenn das Testschreibdateninvertieranweisungssignal WDCNV auf H-Pegel liegt, wird im Mehrbittestbetrieb das invertierte Signal der Ausgabedaten des Eingabepuffers 400 vom zusammengesetzten Gatter 410 übertragen. Wenn das Testschreibdateninvertieranweisungssignal WDCNV im Mehrbittestbetrieb auf L-Pegel liegt, liegt das Ausgangssignal der NOR-Schaltung 408 auf H-Pegel, und von dem zusammengesetzten Gatter 410 wird ein Signal ausgegeben, das den Ausgabedaten des Eingabepuffers 400 entspricht.
Das Ausgangssignal des Eingangspuffers 401 wird über ein zusammengesetztes Gatter 412 zu dem Bustreiber/Latch 414 übertragen. Die Ersatzschaltung des zusammengesetzten Gatters 412 enthält ein AND-Gatter, das das komplementäre Mehrbittestbetriebsanweisungssignal ZMBT und das Ausgangssignal des Eingangspuffers 401 empfängt, und ein NOR-Gatter, das die Ausgangssignale des AND- Gatters und des zusammengesetzten Gatters 410 empfängt.
Der Bustreiber/Latch 410 nimmt als Reaktion auf die Aktivierung des Schreibdatentriggersignals WDTG die angelegten Daten auf, verriegelt sie und treibt die internen Datenbusleitungen DB<0> und /DB<0>. Die internen Datenbusleitungen DB<0> und /DB<0> entsprechen der internen Datenbusleitung DB0.
Da das komplementäre Mehrbittestbetriebsanweisungssignal ZMBT im Normalbetrieb auf H-Pegel und das Ausgangssignal des zusammengesetzten Gatters 410 auf L-Pegel liegt, invertiert das zusammengesetzte Gatter 412 das Ausgangssignal des Ausgabepuffers 401 und überträgt das invertierte Signal zu dem Bustreiber/Latch 414.
Wenn das komplementäre Mehrbittestbetriebsanweisungssignal ZMBT dagegen zum Anzeigen eines Mehrbittestbetriebs auf L-Pegel liegt, invertiert das zusammengesetzte Gatter 412 das Ausgangssignal des zusammengesetzten Gatters 410 und überträgt das invertierte Signal zu dem Bustreiber/Latch 414.
Insbesondere sind im Mehrbittestbetrieb, wenn das Testschreibdateninvertieranweisungssignal WDCNV auf H-Pegel liegt, die Ausgangssignale des Inverterpuffers 402 und des zusammengesetzten Gatters 412 im Logikpegel komplementär zueinander. Wenn das Testschreibdateninvertieranweisungssignal WDCNV auf L-Pegel liegt, sind die Logikpegel des Ausgangssignals des Inverterpuffers 402 und des zusammengesetzten Gatters 412 gleich.
Wie in Fig. 69 dargestellt werden daher im Mehrbittestbetrieb, wenn das Testschreibdateninvertieranweisungssignal WDCNV den Wert "1" (H-Pegel) hat, zu den internen Datenbusleitungen DB2 und DB0 entsprechend dem Datenbit DQ<2> jeweils komplementäre Daten übertragen. Wenn die Bustreiber 404 und 414 jeweils die daran angelegten Daten invertieren und die entsprechenden internen Datenbusleitungen DB0 und DB2 treiben, werden zu der internen Datenbusleitung DB0 Daten mit demselben Logikpegel wie der der Testschreibdaten DQ<2> übertragen, und zu der internen Datenbusleitung DB2 werden invertierte Daten der Testschreibdaten DQ<2> übertragen.
Im Mehrbittestbetrieb werden die globalen Datenleitung GIO2 und GIO3 in Übereinstimmung mit den Daten auf der internen Datenbusleitung DB2 getrieben und die globalen Datenleitungen GIO0 und GIO1 in Übereinstimmung mit den Daten auf der internen Datenbusleitung DB0. Daher sind die zu den globalen Datenleitungen GIO0 und GIO1 übertragenen Testschreibdaten im Logikpegel komplementär zu den zu den globalen Datenleitungen GIO2 und GIO3 übertragenen Testschreibdaten.
Wenn die globalen Datenleitungen GIO0 bis GIO3 entsprechend benachbarten Speicherzellen angeordnet sind, ist es dementsprechend möglich, im Mehrbittestbetrieb ein Schachbrettmuster mit den Logikpegeln der Speicherdaten zu schreiben, die in Einheiten von 2 Bit invertiert worden sind. Wenn die globalen Datenleitungen GIO0 und GIO2 mit Speicherzellen in dem oberen Block verbunden sind und die globalen Datenleitungen GIO1 und GIO3 mit Speicherzellen in dem unteren Block ist es außerdem möglich, in jedem Speicherblock Schreibdaten mit verschiedenen Logikpegeln in benachbarte Speicherzellen zu schreiben. Somit kann ein Test auf Bitleitungsinterferenz durchgeführt werden. Die Entsprechung zwischen den globalen Datenleitungen und den internen Datenbusleitungen brauchen nur geeignet eingestellt zu werden.
Wenn im Mehrbittestbetrieb das Testschreibdateninvertieranweisungssignal WDCNV den Wert "0" (L-Pegel) hat, erzeugt das zusammengesetzte Gatter 410 ein Signal mit demselben Logikpegel wie das Ausgangssignal des Eingabepuffers 400 und legt es an das zusammengesetzte Gatter 412 an. Daher werden von dem Inverterpuffer 402 und dem zusammengesetzten Gatter 412 Signale mit demselben Logikpegel ausgegeben.
In diesem Fall werden wie in Fig. 70 dargestellt Daten mit demselben Pegel zu den internen Datenbusleitungen DB2 und DB0 übertragen, und Daten mit demselben Pegel werden zu den globalen Datenleitungen GIO0 bis GIO3 entsprechend übertragen.
Im Normalbetrieb liegt das komplementäre Mehrbittestbetriebsanweisungssignal ZMBT auf H-Pegel, das Ausgangssignal des zusammengesetzten Gatters 410 liegt auf L-Pegel, und das zusammengesetzte Gatter 412 wirkt als Inverter. Daher erzeugen die Eingabepuffer 400 und 401 entsprechend den von außen zugeführten Datenbits DQ<2> und DQ<0> interne Schreibdaten und legen die erzeugten internen Schreibdaten jeweils an die Bustreiber 404 und 414 an.
In diesem Normalbetrieb werden die internen Datenbusleitungen DB0 bis DB3 daher jeweils entsprechend den externen Schreibdatenbits DQ<0> bis DQ<3> getrieben, und dementsprechend werden wie in Fig. 71 dargestellt Daten mit von den externen Schreibdatenbits DQ<0> bis DQ<3> eingestellten Logikpegeln zu den globalen Datenleitungen GIO0 bis GIO3 übertragen.
Mit dem in Fig. 68 dargestellten Aufbau ist es möglich, die Bustreiber/Latche sowohl im Mehrbittestbetrieb als auch im Normalbetrieb gemeinsam zu verwenden, und es ist nicht erforderlich, dem Mehrbittestbetrieb zugeordnete Bustreiber/Latche zu verwenden. Es ist daher möglich, den internen Schaltungsaufbau zu vereinfachen und auch die von den Schaltungen belegte Fläche zu verringern.
Durch Bereitstellen eines Testschreibtreibers, der die Testschreibdaten mit einer Dateninvertierfunktion zu einer anderen internen Datenbusleitung überträgt, ist es möglich, Schachbrettmuster mit verschiedenen Logikpegeln in Speicherzellen einer Mehrzahl von Bits zu schreiben.
Das Testschreibdateninvertieranweisungssignal WDCNV wird im Testbetrieb von außen angelegt. Alternativ dazu kann das Testschreibdateninvertieranweisungssignal WDCNV in Form eines Befehls zugeführt werden, der im Testbetrieb in einem Betriebsartenregister gesetzt wird. Das Schreibdatentriggersignal WDTG wird im Datenschreibbetrieb entsprechend dem Schreibbetriebanweisungssignal WE mit einem vorbestimmten Zeitablauf aktiviert. Wenn der Mehrbittestbetrieb bei Wortaufbauten mit x32 Bit, x16 Bit und x8 Bit durchgeführt werden, würde es reichen, dass der folgende Aufbau in den in Fig. 51 gezeigten Datenpfaden angewendet wird.
Insbesondere sind die in Fig. 68 dargestellten Bustreiber/Latche entsprechend den in Fig. 51 gezeigten Lesetreibern angeordnet. Der in Fig. 68 dargestellte Eingabepuffer ist entsprechend zu jedem der in Fig. 51 dargestellten Ausgabepuffer OBF0 bis OBF7 angeordnet.
In anderen Worten ist in dem in Fig. 51 gezeigten Aufbau ein erster Komprimierer bereitgestellt, der 4-Bit-Daten der internen Datenbusleitungen DB0 bis DB4 auf 2-Bit-Daten komprimiert und die komprimierten Daten an die ungradzahligen Lesetreiber überträgt, und ein zweiter Komprimierer, der die Ausgangssignale (interne Lesedaten) der Multiplexer 204a bis 204d empfängt und bei einem Wortaufbau von x32 Bit oder x16 Bit einen Komprimiervorgang durchführt, um die 4-Bit-Daten auf 2-Bit-Daten zu komprimieren zum Übertragen zu den ungradzahligen Lesetreibern. Die Ausgangssignale dieser Komprimierer werden schließlich durch eine Ausgabeschaltung, die entsprechend einem geradzahligen Datenanschluss bereitgestellt ist, auf 1-Bit-Daten komprimiert und ausgegeben. Daher werden die Daten aus den Speicherzellen von 4 Bit auf 1-Bit-Daten komprimiert, und die komprimierten 1-Bit-Daten werden über den entsprechenden Datenanschluss ausgegeben.
Im Wortaufbau mit x8 Bit übertragen die Lesetreiber RDR1 und RDR2 in dem in Fig. 51 dargestellten Aufbau Daten. Daher komprimiert die dem Datenbit DQ<0> entsprechende Ausgangsschaltung die 2-Bit-Daten auf 1-Bit-Daten und gibt die komprimierten Daten 1-Bit-Daten aus.
Beim Schreiben von Testdaten sind anstelle der in Fig. 51 gezeigten Lesetreiber RDR0 bis RDR7 Datenbustreiber/Latche angeordnet, und der in Fig. 68 dargestellte Aufbau ist für jeden internen Datenbus an der jedem Bustreiber/Latch vorausgehenden Stufe angeordnet. Da die in Fig. 51 gezeigten Multiplexer (MUX) je nach Wortaufbau selektiv leitend gemacht werden, ist es möglich, Testschreibdaten entsprechend dem Wortaufbau sicher zu übertragen.
Auch wenn der in der elften Ausführungsform gezeigte Aufbau verwendet wird, ist es daher möglich, entsprechen dem Wortaufbau sicher einen Mehrbittest durchzuführen. Wenn die Mehrbittestdaten invertiert werden, ist es nicht nötig, beim Datenlesen den Logikpegel empfangener entsprechender interner Lesedaten zu invertieren. Das liegt daran, dass die Übereinstimmung/Nichtübereinstimmung für die invertierten Daten und die Übereinstimmung/Nichtübereinstimmung für die nicht invertierten Daten getrennt voneinander festgestellt werden.
Wie oben beschrieben ist die Halbleiterspeichervorrichtung nach der elften Ausführungsform so aufgebaut, dass der Logikpegel der Testschreibdaten, die von einem Eingabepuffer zu der internen Datenbusleitung übertragen werden, invertiert werden kann. Beim Mehrbittestbetrieb ist es daher möglich, ein Schachbrettmuster zu erzeugen und zu schreiben, bei dem sich der Logikpegel der Schreibdaten für ausgewählte Speicherzellen ändert.
In der elften Ausführungsform können die globalen Datenleitungen GIO0 bis GIO3, die entsprechend den jeweiligen Datenanschlüssen angeordnet sind, die in einem Unterspeicherblock angeordneten sein, oder sie können globale Datenleitungen und untere globale Datenleitungen enthalten, die in einem Unterspaltenblock enthalten sind. Es ist möglich, eine gewünschte Zuordnung zwischen den Datenanschlüssen und den globalen Datenleitungen entsprechend der Beziehung zwischen den in Fig. 51 dargestellten Lesetreibern und globalen Datenleitungen einzustellen.
Weiterhin kann bei der zweiten bis elften Ausführungsform die Halbleiterspeichervorrichtung beliebig ein dynamischer Direktzugriffspeicher (DRAM), ein statischer Direktzugriffspeicher (SRAM) oder eine nichtflüchtige Halbleiterspeichervorrichtung sein. Insoweit die Halbleiterspeichervorrichtung eine Mehrzahl von Wortaufbauten mit demselben Chipaufbau abdeckt kann die vorliegende Erfindung angewandt werden.
Wie oben beschrieben sind die Datenanschlussflächen nach der vorliegenden Erfindung verteilt auf die vier getrennten Bereiche eines Chips angeordnet. Er kann daher für eine Mehrzahl von Arten von Montagegehäusen mit demselben Chipaufbau verwendet werden.
Außerdem wird der Aufbau der internen Datenbusse im Testbetrieb entsprechend dem Wortaufbau geändert. Auch wenn der Wortaufbau in Abhängigkeit von dem Gehäusetyp geändert wird, ist es daher möglich, einen Test präzise durchzuführen, ohne den internen Schaltungsaufbau zu verkomplizieren.
Weiterhin sind eine Mehrzahl von Auffrischzyklen vorgesehen, und einer dieser Auffrischzyklen wird selektiv aktiviert. Der Halbleiterspeicherchip mit demselben Aufbau kann sowohl für ein Mehrchipgehäuse als auch für ein Einzelchipgehäuse verwendet werden.

Claims

1. Halbleiterschaltungsvorrichtung mit
einer internen Schaltungsanordnung (190; 50a bis 50d), die Speicherzellen enthält, die Daten speichern und auf einem Halbleiterchip ausgebildet sind, und
einer Mehrzahl von Anschlüssen (95a bis 95d; DQ0 bis DQ15, DQM0 bis DQM3), die in einem äußeren Bereich der internen Schaltungsanordnung um einen Chip (CHA, CHB) herum angeordnet sind;
wobei die Mehrzahl von Anschlüssen eine Mehrzahl von Datenanschlüssen (DQ0 bis DQ15) enthält, die verteilt über äußere periphere Abschnitte von zumindest vier getrennten Bereichen des Chips angeordnet sind und in jedem der getrennten Bereiche entsprechend einem Wortaufbau (x8, x16, x32) der von der internen Schaltungsanordnung eingegebenen und ausgegebenen Daten selektiv verwendet werden.

2. Halbleiterschaltungsvorrichtung nach Anspruch 1, bei der der Chip (CHA, CHB) eine rechteckige Form hat und
die Mehrzahl von Datenanschlüssen (DQ0 bis DQ15) verteilt entlang zwei gegenüberliegenden Seiten des Chips angeordnet sind.

3. Halbleiterschaltungsvorrichtung nach Anspruch 1 oder 2, bei der
die Mehrzahl von Anschlüssen (95a bis 95d) Versorgungsanschlüsse (PV1 bis PV4, PS1 bis PS4) enthält, die entsprechend den Datenanschlüssen (DQ0 bis DQ15) angeordnet sind, die verteilt über die vier getrennten Bereiche angeordnet sind, und
die Datenanschlüsse und Versorgungsanschlüsse in jedem der getrennten Bereiche für einen verschiedenen Wortaufbau (x8, x16, x32) in einer verschiedenen Anzahl verwendet werden und die zu verwendenden Anschlüsse so ausgedünnt werden, dass bei einem von der maximal zulässigen Anzahl von Bits abweichenden Wortaufbau in jedem getrennten Bereich ein nicht verwendeter Anschluss zwischen verwendeten Anschlüssen angeordnet ist.

4. Halbleiterschaltungsvorrichtung nach einem der Ansprüche 1 bis 3, bei der
die interne Schaltungsanordnung eine Mehrzahl von Speicherschaltungen (50a bis 50d) enthält, die jeweils in den vier getrennten Bereichen bereitgestellt sind, jede zum Speichern von Daten, und
die Halbleiterschaltungsvorrichtung weiter eine Mehrzahl von Datenbussen (DBB0, DBB1) enthält zum Verbinden der Speicherschaltungen und der Mehrzahl von Datenanschlüssen, wobei die Lastkapazität jedes Datenbusses jeweils gleich der Lastkapazität eines anderen Datenbusses ist.

5. Halbleiterschaltungsvorrichtung nach einem der Ansprüche 1 bis 4, bei der
die interne Schaltungsanordnung eine Speicherauswahlschaltung (70) enthält zum Zugreifen auf die Speicherzellen und die Halbleiterschaltungsvorrichtung weiter beinhaltet:
eine Komprimierschaltung (260) zum Komprimieren und Ausgeben von Speicherzellendaten, die in einem Testbetrieb gleichzeitig von der Speicherauswahlschaltung ausgelesen werden, und
eine Verbindungssteuerschaltung (222) zum Herstellen einer Verbindung zwischen einem Ausgang der Komprimierschaltung und der Mehrzahl von Datenanschlüssen (DQ0 bis DQ15) entsprechend einem Wortaufbauanweisungssignal (MX8, MX16, MX32), das den Wortaufbau (x8, x16, x32) anzeigt.

6. Halbleiterschaltungsvorrichtung nach einem der Ansprüche 1 bis 5, bei der
der Chip (CHA, CHB) eine rechteckige Form hat und
die Mehrzahl von Datenanschlüssen (DQ0 bis DQ15) verteilt entlang zwei gegenüberliegenden Seiten des Chips angeordnet sind;
wobei die Datenanschlüsse (95a bis 95d), die verteilt über die vier getrennten Bereiche des Chips angeordnet sind, beim Einbau in ein erstes Gehäuse entsprechend dem Wortaufbau selektiv verwendet werden,
und die Datenanschlüsse (95a bis 95d), die verteilt entlang einer der zwei Seiten angeordnet sind, beim Einbau in ein zweites Gehäuse entsprechend dem Wortaufbau selektiv verwendet werden.

7. Halbleiterschaltungsvorrichtung nach einem der Ansprüche 1 bis 6 mit
einer Mehrzahl von Datenbusleitungen (DB0 bis DB7), die entsprechend der Mehrzahl von Datenanschlüssen (DQ0 bis DQ7) angeordnet sind,
wobei die Mehrzahl von Datenbusleitungen so angeordnet sind, dass entsprechend dem Wortaufbau (x8, x16, x32) eine nicht verwendete Datenbusleitung zwischen zu verwendenden Datenbusleitungen angeordnet ist.

8. Halbleiterschaltungsvorrichtung mit
einer Mehrzahl von Speicherzellen (50),
einer Testdatenschreibleitung (DBw, DBa) zum Übertragen von gleichzeitig zu schreibenden Daten zu einer vorbestimmten Anzahl von Speicherzellen aus der Mehrzahl von Speicherzellen in einem Testbetrieb,
einer Schreibschaltung (250, 70; 250a, WDRa bis WDRd) zum simultanen Schreiben der Daten auf der Testdatenschreibleitung in die vorbestimmte Anzahl von Speicherzellen im Testbetrieb,
einer Komprimierschaltung (260; 260a) zum Komprimieren von gleichzeitig aus der vorbestimmten Anzahl von Speicherzellen gelesenen Daten und zum Ausgeben eines das Komprimierergebnis darstellenden Signals zu einer Testdatenleseleitung (DBr), die von der Testdatenschreibleitung verschieden ist, im Testbetrieb;
wobei die Testdatenleseleitung (DBr) und die Testdatenschreibleitung (DBw) in einem von dem Testbetrieb verschiedenen Normalbetrieb sowohl in eine ausgewählte Speicherzelle zu schreibende Schreibdaten als auch aus einer ausgewählten Speicherzelle gelesene Lesedaten übertragen.

9. Halbleiterschaltungsvorrichtung nach Anspruch 8, bei der die Testdatenleseleitung (DBr) zumindest eine erste und eine zweite Datenleitung (DBb, DBd) enthält und
die Komprimierschaltung enthält:
eine erste und eine zweite Komprimierschaltung (354a, 354b), von denen jede entsprechend der vorbestimmten Anzahl von Speicherzellen bereitgestellt ist, die im aktivierten Zustand die aus den entsprechenden Speicherzellen gelesenen Daten komprimieren und das Komprimierergebnis jeweils zu der ersten und zweiten Datenleitung ausgeben, und
eine letzte Komprimierschaltung (366) zum Komprimieren der Ausgangssignale der ersten und zweiten Komprimierschaltung zum Erzeugen eines entgültigen Komprimierergebnisses im Testbetrieb und zum Ausgeben des entgültigen Komprimierergebnisses über eine Ausgabeschaltung (350c), die von den Ausgabeschaltungen (350b, 350d) verschieden ist, die für die erste und zweite Datenleitung angeordnet sind.

10. Halbleiterschaltungsvorrichtung nach Anspruch 8 oder 9 mit
einem internen Datenbus (DB<7 : 0>) zum Übertragen von Daten einer Mehrzahl von Bits im Normalbetrieb;
wobei die Testdatenschreibleitung (DBw) und die Testdatenleseleitung (DBr) in dem internen Datenbus benachbart zueinander angeordnet sind.

11. Halbleiterschaltungsvorrichtung nach einem der Ansprüche 8 bis 10, bei der
die Testdatenleseleitung (DBr) eine erste und eine zweite Datenleitung (DBb, DBd) enthält und
die Komprimierschaltung (260) beinhaltet:
eine erste Komprimierschaltung (354a) zum Komprimieren von Daten von einer ersten Anzahl von Speicherzellen aus der vorbestimmten Anzahl von Speicherzellen und zum Ausgeben eines das Komprimierergebnis darstellenden Signals an die erste Datenleitung und
eine zweite Komprimierschaltung (354b) zum Komprimieren von Daten von den verbleibenden Speicherzellen aus der vorbestimmten Anzahl von Speicherzellen und zum Ausgeben eines das Komprimierergebnis darstellenden Signals an die zweite Datenleitung.

12. Halbleiterschaltungsvorrichtung nach einem der Ansprüche 8 bis 11, bei der
die Testdatenschreibleitung (DBw) eine Mehrzahl von internen Datenleitungen (DBa, DBc) enthält, die für verschiedene Dateneingabe/ausgabeanschlüsse angeordnet sind, zum Übertragen von Daten von den entsprechenden Anschlüssen im Normalbetrieb;
wobei die Schreibschaltung (250, 70; 250a, WDRa bis WDRd) beinhaltet:
eine Koppelschaltung (352; 406, 408, 410) zum Übertragen von Daten von einer vorbestimmten internen Datenleitung (DBc) aus der Mehrzahl von internen Datenleitungen zu einer anderen internen Datenleitung (DBa) aus der Mehrzahl von internen Datenleitungen im Testbetrieb, und
einen Schreibtreiber (WDRa bis WDRb) zum Übertragen von Daten zu einer ausgewählten Speicherzelle entsprechend den Daten auf jeder der internen Datenleitungen;
wobei die vorbestimmte internen Datenleitung (DBc) im Normalbetrieb und im Testbetrieb Daten (DQ<2>, DQC) von einem entsprechenden gemeinsamen Dateneingabe/ausgabeanschluss (DPDc) überträgt und
zumindest die Koppelschaltung oder der Schreibtreiber eine Invertierschaltung (410) enthält, die empfangene Daten im Testbetrieb entsprechend einem Betriebsartenanweisungssignal selektiv invertiert und überträgt.

13. Halbleiterschaltungsvorrichtung mit
einer Mehrzahl von Speicherzellen (MC), von denen jede Daten speichert und das Auffrischen der Speicherdaten erfordert,
einer Auffrischschaltung (12, 13, 14) zum Auffrischen der Speicherdaten der Mehrzahl von Speicherzellen in einem eingastellten Auffrischzyklus und
einer Auffrischzykluseinstellschaltung (11) zum festen Einstellen des Auffrischzyklus entsprechend einem Gehäuse, das die Halbleiterschaltungsvorrichtung enthält.

14. Halbleiterschaltungsvorrichtung nach Anspruch 13, bei der die Auffrischzykluseinstellschaltung (11) den Auffrischzyklus auf der Grundlage einer Gehäusebezeichnungsinformation, die einen Gehäusetyp anzeigt, fest entweder auf einen ersten oder auf einen zweiten Auffrischzyklus (4k, 8k) einstellt.

15. Halbleiterschaltungsvorrichtung nach Anspruch 13 oder 14, bei der
der Auffrischzyklus einen 4k-Auffrischzyklus umfasst, der zum einmaligen Auffrischen der Speicherdaten der Mehrzahl von Speicherzellen (MC) 4k Auffrischvorgänge erfordert, und einen 8k-Auffrischzyklus, der zum einmaligen Auffrischen der Speicherdaten von jeder der Mehrzahl von Speicherzellen (MC) 8k Auffrischvorgänge erfordert, und
die Auffrischzykluseinstellschaltung (11) den Auffrischzyklus beim Einbau in ein Mehrchipmodul (2), in dem zwei Chips mit demselben Aufbau angebracht sind, auf den 8k- Auffrischzyklus einstellt.

16. Halbleiterschaltungsvorrichtung nach einem der Ansprüche 13 bis 15, bei der
die Auffrischschaltung (12, 13, 14) beinhaltet:
eine Auffrischzeitgeberschaltung (31) zum Ausgeben einer Auffrischanforderung zum Anfordern des Auffrischvorgangs in einem eingestellten Zyklus und
eine Auffrischausführschaltung (32, 21, 22a bis 22d) zum Ausführen des Auffrischvorgangs entsprechend der Auffrischanforderung;
wobei die Auffrischzykluseinstellschaltung (11) einen Auffrischanforderungsausgabezyklus der Auffrischzeitgeberschaltung entsprechend dem Montagegenäuse einstellt.

17. Halbleiterschaltungsvorrichtung nach einem der Ansprüche 13 bis 16 mit
einer Mehrzahl von globalen Datenleitungen (GIOU, GIOL), die entsprechend der Mehrzahl von Speicherzellen (MC) bereitgestellt sind und von denen jede Daten zu einer ausgewählten Speicherzelle überträgt und von ihr empfängt,
einer Datenleitungsauswahlschaltung (85) zum Erzeugen eines Datenleitungsauswahlsignals zum Auswählen einer globalen Datenleitung aus der Mehrzahl von globalen Datenleitungen und zum verbinden der ausgewählten globalen Datenleitung mit einem internen Datenbus entsprechend einem Adresssignal und
eine Schaltung (79 bis 84) zum Einstellen eines vorbestimmten Bits (BS) des an die Datenleitungsauswahlschaltung angelegten Adresssignals entsprechend dem Montagegenäuse entweder auf ein vorbestimmtes Bit (RA<12>) eines Zeilenadresssignals oder auf ein vorbestimmtes Bit (CA<9>) eines Spaltenadresssignals.

18. Halbleiterschaltungsvorrichtung mit
einer Mehrzahl von Eingabe/Ausgabeschaltungen (97a bis 97n; BDGQ0 bis BDGQ3), die jeweils in vier getrennten Bereichen eines Chips angeordnet sind, jede zum Eingeben und Ausgeben von Daten, und
Maskierungsanschlüssen (96), die jeweils entsprechend den vier getrennten Bereichen angeordnet sind, zum Eingeben einer Mehrzahl von Maskierungssignalen (DQM; DQM0 bis DQM3) zum Maskieren des Schreibens und Lesens von Daten durch die Eingabe/Ausgabeschaltungen in den entsprechenden Bereichen im aktivierten Zustand.

19. Halbleiterschaltungsvorrichtung nach Anspruch 18, bei der jede der Eingabe/Ausgabeschaltungen (BDGQ0 bis BDGQ3) Daten mit einer Mehrzahl von Bits einliest und ausgibt
jedes der Maskierungssignale (DQM; DQM0 bis DQM3) im aktivierten Zustand die Daten (DQPa bis DQPn) mit einer Mehrzahl von Bits für die Eingabe/Ausgabeschaltung in einem entsprechenden Bereich gemeinsam maskiert.

20. Halbleiterschaltungsvorrichtung nach Anspruch 18 oder 19 mit einer Mehrzahl von Anschlussgruppen (95a bis 95d), die an einem äußeren Rand des Chips jeweils entsprechend den vier getrennten Bereichen angeordnet sind und von denen jede eine Mehrzahl von Anschlüssen enthält, zum Kommunizieren von Daten mit der Eingabe/Ausgabeschaltung in einem entsprechenden Bereich.

21. Halbleiterschaltungsvorrichtung nach einem der Ansprüche 18 bis 20, wobei die Halbleiterschaltungsvorrichtung in einem Mehrchipgehäuse (2) angebracht ist und zumindest zwei Chips (CHA, CHB) mit demselben Aufbau in dem Mehrchipgehäuse angebracht sind.

22. Halbleiterschaltungsvorrichtung mit einem Speicherfeld (MBUA, MBUD, MBLA, MBLD) mit einer Mehrzahl von Speicherzellen,
einer Mehrzahl von globalen Datenleitungen (GIOU, GIOL), jede zum Übertragen und Empfangen von Daten zu und von einer ausgewählten Speicherzelle des Speicherfelds,
einer Mehrzahl von Vorverstärkerschaltungen (PW; PW0 bis PW7), die jeweils entsprechend den globalen Datenleitungen angeordnet sind, jede zum Verstärken und Ausgeben von Daten einer entsprechenden globalen Datenleitung im aktivierten Zustand,
einem internen Datenbus (DB0 bis DB7; DB<31 : 0>) mit einer vorbestimmten Bitbreite, der die Ausgangssignale der Mehrzahl von Vorverstärkerschaltungen überträgt,
einer Mehrzahl von Anschlüssen (95a bis 95d, DPD0 bis DPD7), die entsprechend den Busleitungen des internen Datenbusses angeordnet sind und dieselbe Anzahl haben wie die vorbestimmte Bitbreite, und
einer Anschlussverbindungsschaltung (120; 122, 124; 150a bis 150d; 202a, 202b, 204a bis 204d) zum Herstellen einer Verbindung zwischen den Busleitungen des internen Datenbusses und der Mehrzahl von Anschlüssen zumindest entsprechend einem Wortaufbau (x8, x16, x32), der eine Bitbreite der externen Eingabe- und Ausgabedaten anzeigt.

23. Halbleiterschaltungsvorrichtung nach Anspruch 22, bei der die Anschlussverbindungsschaltung (120; 122, 124; 150a bis 150d) beinhaltet:
eine Mehrzahl von Lesetreiberschaltungen (RDR0 bis RDR7), die jeweils entsprechend den Busleitungen des internen Datenbusses angeordnet sind, und
eine Verbindungsschaltung (202a, 202b, 204a bis 204d) zum Einstellen der Verbindung zwischen den Busleitungen (DB0 bis DB7) des internen Datenbusses und den Lesetreiberschaltungen entsprechend dem Wortaufbau (x8, x16, x32);
wobei Ausgangssignale der Lesetreiberschaltungen zu den entsprechenden Ausgangspufferschaltungen aus den Ausgangspufferschaltungen (OBF0 bis OBF7) übertragen werden, die jeweils entsprechend den Anschlüssen (DPD0 bis DPD7) angeordnet sind.

24. Halbleiterschaltungsvorrichtung nach Anspruch 22 oder 23, bei der
die Anschlussverbindungsschaltung (120; 122, 124; 150a bis 150d; 202a, 202b, 204a bis 204d) die Verbindung zwischen den Busleitungen (DB0 bis DB7) des internen Datenbusses und der Mehrzahl von Anschlüssen (DPD0 bis DPD7; 95a bis 95d) entsprechend einem Spaltenadresssignalbit (CA8) und einer den Wortaufbau (x8, x16, x32) anzeigenden Wortaufbauinformation (MX8, MX16, MX32) einstellt.

25. Halbleiterschaltungsvorrichtung nach einem der Ansprüche 22 bis 24, bei der die Verbindungsschaltung (222) weiter auf ein Signal reagiert, das entsprechend einem Spaltenadresssignalbit (CA8) erzeugt wird.

26. Halbleiterschaltungsvorrichtung nach einem der Ansprüche 22 bis 25, bei der die Verbindungsschaltung (202a-b, 204a-d, RDR0-7) weiter auf ein Spaltenadresssignalbit (CA8) und auf ein Signal reagiert, das von einem Datenverriegelungsanweisungssignal (RTEG) zum Anweisen internen Datenlesens/übertragens von den Vorverstärkerschaltungen (PW0 bis PW7) erzeugt wird.

27. Halbleiterschaltungsvorrichtung nach einem der Ansprüche 22 bis 26, bei der der interne Datenbus (DB) eine Mehrzahl von Busleitungen enthält und so angeordnet ist, dass beim Vorhandensein von nicht verwendeten Busleitungen (DB0, DB3 bis DB7; DB0 bis DB4, DB7) und von verwendeten Busleitungen (DB1, DB2; DB5, DB6) entsprechend dem Wortaufbau (x8, x16, x32) die verwendete Busleitung durch die nicht verwendeten Busleitungen von einer benachbarten verwendeten Busleitung abgeschirmt ist.