KR100598097B1 - 듀얼 칩 패키지 - Google Patents
듀얼 칩 패키지 Download PDFInfo
- Publication number
- KR100598097B1 KR100598097B1 KR1020030098803A KR20030098803A KR100598097B1 KR 100598097 B1 KR100598097 B1 KR 100598097B1 KR 1020030098803 A KR1020030098803 A KR 1020030098803A KR 20030098803 A KR20030098803 A KR 20030098803A KR 100598097 B1 KR100598097 B1 KR 100598097B1
- Authority
- KR
- South Korea
- Prior art keywords
- memory
- chip
- buffer
- memory chip
- flash
- Prior art date
Links
- 230000009977 dual effect Effects 0.000 title claims abstract description 39
- 230000015654 memory Effects 0.000 claims abstract description 192
- 230000004044 response Effects 0.000 claims abstract description 6
- 238000000034 method Methods 0.000 claims description 15
- 102100034033 Alpha-adducin Human genes 0.000 description 7
- 101000799076 Homo sapiens Alpha-adducin Proteins 0.000 description 7
- 101000629598 Rattus norvegicus Sterol regulatory element-binding protein 1 Proteins 0.000 description 7
- 102100037373 DNA-(apurinic or apyrimidinic site) endonuclease Human genes 0.000 description 6
- 101000806846 Homo sapiens DNA-(apurinic or apyrimidinic site) endonuclease Proteins 0.000 description 6
- 101000835083 Homo sapiens Tissue factor pathway inhibitor 2 Proteins 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 3
- 102100032282 26S proteasome non-ATPase regulatory subunit 14 Human genes 0.000 description 2
- 102100024348 Beta-adducin Human genes 0.000 description 2
- 102100034004 Gamma-adducin Human genes 0.000 description 2
- 101000590281 Homo sapiens 26S proteasome non-ATPase regulatory subunit 14 Proteins 0.000 description 2
- 101000689619 Homo sapiens Beta-adducin Proteins 0.000 description 2
- 101000799011 Homo sapiens Gamma-adducin Proteins 0.000 description 2
- 101001114059 Homo sapiens Protein-arginine deiminase type-1 Proteins 0.000 description 2
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012536 packaging technology Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/02—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding parasitic signals
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Read Only Memory (AREA)
- Memory System (AREA)
Abstract
여기에 개시되는 듀얼 칩 패키지는 2개의 메모리 칩들을 포함하며, 각 메모리 칩은 상이한 어드레스 체계를 갖는 버퍼 메모리 및 플래시 메모리를 포함한다. 각 메모리 칩은 메모리 칩의 선택 및 버퍼 메모리의 선택을 각각 나타내는 제 1 및 제 2 플래그 신호들을 저장하는 레지스터와, 상기 레지스터에 저장된 상기 제 1 및 제 2 플래그 신호들을 기준 신호가 각각 비교하여 플래시 액세스 신호 및 버퍼 액세스 신호를 각각 발생하는 비교 회로와, 상기 플래시 액세스 신호 및 상기 버퍼 액세스 신호에 응답하여 상기 버퍼 메모리 및 상기 플래시 메모리를 제어하는 제어기를 포함한다.
Description
도 1은 본 발명에 따른 듀얼 칩 패키지를 개략적으로 보여주는 블록도;
도 2는 본 발명에 따른 듀얼 칩 패키지의 버퍼 메모리에/로부터 데이터를 쓰고자/읽고자 할 때 하위 및 상위 메모리 칩들의 레지스터들의 설정 동작을 설명하기 위한 타이밍도; 그리고
도 3은 본 발명에 따른 듀얼 칩 패키지의 플래시 메모리에 데이터를 저장하고자 할 때 하위 및 상위 메모리 칩들의 레지스터들의 설정 동작을 설명하기 위한 타이밍도이다.
* 도면의 주요 부분에 대한 부호 설명 *
1000 : 듀얼 칩 패키지 1200, 1400 : 메모리 칩
1210, 1410 : 호스트 인터페이스 1220, 1420 : 버퍼 메모리
1230, 1430 : 플래시 메모리 1240, 1440 : 레지스터
1250, 1450 : 비교기 1260, 1460 : 제어기
본 발명은 반도체 장치에 관한 것으로, 좀 더 구체적으로는 단일의 패키지 내에 복수 개의 칩들이 실장되는 멀티 칩 패키지에 관한 것이다.
고성능, 고밀도, 낮은 비용, 그리고 구성 요소들 및 장치들의 소형화는 반도체 설계 및 제조에 있어 공통적인 목표이다. 0.18㎛ 또는 그 이하의 기술을 이용하여 반도체 장치들이 대부분 제조되고 있다. 그러나, 더 높은 밀도와 더 작은 크기는 여전히 높은 집적 레벨을 구현하기 위한 주된 관심이다. 전반적인 크기 및 비용을 줄이기 위해서, 2개 또는 그 보다 많은 개별 칩들을 단일의 패키지 내에 실장하는 기술이 개발되어 오고 있다. 이러한 종류의 패키지 기술이 차후에는 주류가 될 것이다. 멀티 칩 패키지 기술은 프로세서들과 메모리 칩들, 로직 칩들과 메모리 칩들, 또는 메모리 칩들을 단일의 패키지에 실장하는 데 사용될 수 있다. 따라서, 비용과 전반적인 크기가 줄어든다.
동일한 메모리 칩들 (예를 들면, 2개의 메모리 칩들)을 단일의 패키지 내에 실장하는 기술이 U.S. Patent No. 6,366,487에 "PLURALITY OF INTEGRATED CIRCUIT CHIPS"라는 제목으로 게재되어 있으며, 레퍼런스로 포함된다. 앞서 언급된 '487 특허에는 듀얼 칩 패키지 기술이 설명되어 있다. 단일의 패키지에는 동일한 타입의 메모리 칩들 (다이들 또는 장치들)이 실장되며, 그 결과 메모리 용량이 증가될 수 있다. 듀얼 칩 패키지 기술에 따르면, 단일의 패키지에 포함된 메모리 칩들이 외부 핀들 (어드레스, 제어 및 데이터 핀들)을 공유하도록 구성된다. 그러한 까닭에, 단일의 패키지에 포함된 메모리 칩들은 옵션 패드들을 이용하여 상위 메모리 칩과 하위 메모리 칩으로서 구별된다. 예를 들면, 하위 메모리 칩의 옵션 패드는 접지 전압에 연결되고, 상위 메모리 칩의 옵션 패드는 전원 전압에 연결된다. 외부로부터 입력된 어드레스가 하위 메모리 칩을 나타낼 때 (예를 들면, 입력된 어드레스의 최상위 어드레스 비트가 하위 메모리 칩의 옵션 패드의 값과 일치할 때), 입력된 어드레스를 이용하여 하위 메모리 칩을 액세스하는 것이 가능하다. 외부로부터 입력된 어드레스가 상위 메모리 칩을 나타낼 때 (예를 들면, 입력된 어드레스의 최상위 어드레스 비트가 상위 메모리 칩의 옵션 패드의 값과 일치할 때), 입력된 어드레스를 이용하여 상위 메모리 칩을 액세스하는 것이 가능하다.
단일의 패키지에 실장되는 각 메모리 칩이 상이한 어드레스 체계를 갖는 2개의 메모리들 (예를 들면, 랜덤 액세스 메모리 및 플래시 메모리)을 포함한다고 가정하자. 이러한 가정 하에서, 하위 메모리 칩과 상위 메모리 칩을 구별하기 위한 옵션 패드만을 이용하여 각 메모리 칩의 랜덤 액세스 메모리 및 플래시 메모리를 액세스하는 것이 불가능하다. 즉, 옵션 패드에 의해서 하위/상위 메모리 칩을 구별하는 것은 가능하지만, 선택된 메모리 칩의 랜덤 액세스 메모리 및 플래시 메모리 중 어느 것이 선택될 지의 여부는 알 수 없다.
따라서, 단일의 패키지에 실장되는 각 메모리 칩이 상이한 어드레스 체계를 갖는 적어도 2개의 메모리들을 포함할 때, 각 메모리 칩의 메모리들을 액세스할 수 있는 기술이 절실히 요구되고 있다.
본 발명은 각각이 상이한 어드레스 체계를 갖는 메모리들을 포함하는 메모리 칩들에서 각 메모리 칩의 메모리들을 자유롭게 액세스하는 것이 가능한 듀얼 칩 패키지를 제공하는 것이다.
상술한 제반 목적을 달성하기 위한 본 발명의 일 특징에 따르면, 복수 개의 핀들과; 그리고 상기 핀들을 공유하도록 구성된 하위 및 상위 메모리 칩들을 포함하는 듀얼 칩 패키지가 제공된다. 상기 하위 및 상위 메모리 칩들 각각은 버퍼 메모리 (예를 들면, 에스램), 플래시 메모리 (예를 들면, 낸드 플래시 메모리), 제 1 및 제 2 전압들 중 어느 하나에 연결되는 옵션 패드, 대응하는 메모리 칩의 선택을 나타내는 제 1 플래그 신호 및 상기 버퍼 메모리의 선택을 나타내는 제 2 플래그 신호를 저장하도록 구성된 레지스터, 상기 레지스터에 저장된 상기 제 1 및 제 2 플래그 신호들을 상기 옵션 패드의 값과 각각 비교하여 플래시 액세스 신호 및 버퍼 액세스 신호를 각각 발생하는 비교 회로, 그리고 플래시 액세스 신호 및 상기 버퍼 액세스 신호에 응답하여 상기 버퍼 메모리 및 상기 플래시 메모리를 제어하는 제어기를 포함한다.
이 실시예에 있어서, 상기 하위 메모리 칩의 옵션 패드는 상기 제 1 전압으로서 접지 전압에 연결되고, 상기 상위 메모리 칩의 옵션 패드는 상기 제 2 전압으로서 전원 전압에 연결된다.
이 실시예에 있어서, 상기 제 1 플래그 신호는 상기 각 메모리 칩의 플래시 메모리의 액세스 동작 이전에 매번 상기 하위 및 상위 메모리 칩들의 레지스터들에 프로그램된다.
이 실시예에 있어서, 상기 제 2 플래그 신호는 상기 각 메모리 칩의 버퍼 메모리의 액세스 동작 이전에 매번 상기 하위 및 상위 메모리 칩들의 레지스터들에 프로그램된다.
이 실시예에 있어서, 상기 하위 및 상위 메모리 칩들의 레지스터들에는 상기 각 메모리 칩의 플래시 메모리의 액세스 동작 이전에 상기 버퍼 메모리의 어드레스, 상기 플래시 메모리의 어드레스, 그리고 쓰기/읽기 명령이 프로그램된다.
이 실시예에 있어서, 상기 하위 메모리 칩의 플래시 액세스 신호가 활성화될 때, 상기 상위 메모리 칩의 제어기는 상기 상위 메모리 칩의 플래시 메모리의 액세스 동작이 수행되지 않도록 비활성화된다.
이 실시예에 있어서, 상기 하위 메모리 칩의 버퍼 액세스 신호가 활성화될 때, 상기 상위 메모리 칩의 제어기는 상기 상위 메모리 칩의 버퍼 메모리의 액세스 동작이 수행되지 않도록 비활성화된다.
이 실시예에 있어서, 상기 상위 메모리 칩의 플래시 액세스 신호가 활성화될 때, 상기 하위 메모리 칩의 제어기는 상기 하위 메모리 칩의 플래시 메모리의 액세스 동작이 수행되지 않도록 비활성화된다.
이 실시예에 있어서, 상기 상위 메모리 칩의 버퍼 액세스 신호가 활성화될 때, 상기 하위 메모리 칩의 제어기는 상기 하위 메모리 칩의 버퍼 메모리의 액세스 동작이 수행되지 않도록 비활성화된다.
본 발명의 바람직한 실시예들이 이하 참조 도면들에 의거하여 상세히 설명될 것이다.
본 발명에 따른 듀얼 칩 패키지를 개략적으로 보여주는 블록도가 도 1에 도시되어 있다.
도 1을 참조하면, 본 발명에 따른 듀얼 칩 패키지 (1000)는 2개의 메모리 칩들 (1200, 1400)을 포함한다. 듀얼 칩 패키지 (1000)는 호스트 (2000)로부터의 데이터를 저장하거나 호스트 (2000)에 의해서 요청된 데이터를 출력한다. 듀얼 칩 패키지 (1000)의 메모리 칩들 (1200, 1400)은 동일한 구성을 갖도록 설계된다. 듀얼 칩 패키지 (1000)는, 비록 도면에는 도시되지 않았지만, 호스트 (2000)와 전기적으로 연결되는 복수 개의 핀들 (예를 들면, 제어 핀들, 어드레스 핀들, 그리고 데이터 핀들)을 포함한다. 듀얼 칩 패키지 (1000)의 핀들은 메모리 칩들 (1200, 1400)에 의해서 공유된다. 다시 말해서, 제어신호/어드레스/데이터가 호스트 (2000)에서 듀얼 칩 패키지 (1000)로 제공될 때, 듀얼 칩 패키지 (1000)에 제공된 제어신호/어드레스/데이터는 메모리 칩들 (1200, 1400)에 동시에 공급된다.
본 발명에 따른 듀얼 칩 패키지 (1000)에 있어서, 메모리 칩 (1200)은 하위 메모리 칩 (bottom memory chip or LSB chip)이라 칭하고 메모리 칩 (1400)은 상위 메모리 칩 (top memory chip or MSB chip)이라 칭한다. 역으로, 메모리 칩 (1200)은 상위 메모리 칩이라 칭하고 메모리 칩 (1400)은 하위 메모리 칩이라 칭할 수 있음은 자명하다. 하위 메모리 칩 (1200)은 호스트 인터페이스 (host interface) (1210), 버퍼 메모리 (buffer memory) (1220), 플래시 메모리 (flash memory) (1230), 레지스터 (register) (1240), 비교기 (comparator) (1250), 그리고 제어기 (controller) (1260)를 포함한다. 호스트 인터페이스 (1210)는 호스트 (2000)와 인터페이스 역할을 수행하며, 다양한 인터페이스 방식들로 구현될 수 있다. 예를 들면, 호스트 인터페이스 (1210)는 에스램 인터페이스 방식을 갖도록 구현될 수 있 다. 또는, 호스트 인터페이스 (1210)는 에스램 인터페이스 방식과 유사한 노어 플래시 메모리의 인터페이스 방식을 갖도록 구현될 수 있다.
플래시 메모리 (1230)에 데이터를 저장하기 위해서, 호스트 (2000)는 저장될 데이터를 듀얼 칩 패키지 (1000)로 전송하고, 듀얼 칩 패키지 (1000)의 메모리 칩들 중 선택된 메모리 칩은 호스트 (2000)로부터 전송된 데이터를 버퍼 메모리 (1220)에 일시 저장한다. 하위 및 상위 메모리 칩들 (1200, 1400)을 선택하는 동작은 이후 상세히 설명될 것이다. 그 다음에, 선택된 메모리 칩의 경우, 버퍼 메모리 (1220)에 저장된 데이터는 제어기 (1260)의 제어에 따라 내부적으로 읽혀지고, 그렇게 읽혀진 데이터는 제어기 (1260)의 제어에 따라 플래시 메모리 (1230)에 저장된다. 플래시 메모리 (1230)에 저장된 데이터가 호스트 (2000)로 전송되는 경우, 먼저, 제어기 (1260)의 제어 하에서, 플래시 메모리 (1230)에서 데이터가 읽혀지고, 그렇게 읽혀진 데이터는 버퍼 메모리 (1220)에 임시로 저장된다. 그 다음에, 호스트 (2000)의 요청에 따라 버퍼 메모리 (1220)에 저장된 데이터는 제어기 (1260)의 제어에 따라 내부적으로 읽혀지고, 그렇게 읽혀진 데이터는 호스트 (2000)로 전송된다. 버퍼 메모리 (1220)를 이용한 플래시 메모리 (1230)의 데이터 읽기/쓰기 동작은 호스트 (2000)의 성능이 향상되게 한다.
이 실시예에 있어서, 버퍼 메모리 (1220)는, 예를 들면, 에스램을 이용하여 구현될 수 있다. 또한, 버퍼 메모리 (1220)가 다른 랜덤 액세스 메모리를 이용하여 구현될 수 있음은 자명하다. 이 경우, 버퍼 메모리 (1220)로서 채택된 램의 인터페이스 방식에 따라 호스트 인터페이스 (1210)의 인터페이스 방식이 결정될 것이다.
계속해서 도 1을 참조하면, 레지스터 (1240)는 하위 메모리 칩 (1200)이 선택되었는 지의 여부를 나타내는 제 1 플래그 신호를 저장하는 데 사용된다. 예를 들면, 하위 메모리 칩 (1200)을 선택하기 위해서는 로우 레벨의 제 1 플래그 신호가 레지스터 (1240)에 저장된다. 이 경우, 호스트 (2000)로부터 플래시 메모리의 읽기/쓰기 명령이 입력될 때, 하위 메모리 칩 (1200)의 플래시 메모리 (1230)가 액세스될 것이다. 하이 레벨의 제 1 플래그 신호가 레지스터 (1240)에 저장되는 경우, 호스트 (2000)로부터 플래시 메모리의 읽기/쓰기 명령이 입력되더라도 하위 메모리 칩 (1200)의 플래시 메모리 (1230)는 액세스되지 않는다. 또한, 레지스터 (1240)는 하위 메모리 칩 (1200)의 버퍼 메모리 (1220)가 선택되었는 지의 여부를 나타내는 제 2 플래그 신호를 저장하는 데 사용된다. 예를 들면, 하위 메모리 칩 (1200)의 버퍼 메모리 (1220)를 액세스하기 위해서는 로우 레벨의 제 2 플래그 신호가 레지스터 (1240)에 저장된다. 이 경우, 호스트 (2000)로부터 버퍼 메모리의 읽기/쓰기 명령이 입력될 때, 하위 메모리 칩 (1200)의 버퍼 메모리 (1220)가 액세스될 것이다. 하이 레벨의 제 2 플래그 신호가 레지스터 (1240)에 저장되는 경우, 호스트 (2000)로부터 버퍼 메모리의 읽기/쓰기 명령이 입력되더라도 하위 메모리 칩 (1200)의 버퍼 메모리 (1220)는 액세스되지 않는다.
게다가, 레지스터 (1240)는 호스트 인터페이스 (1210)를 통해 호스트 (2000)로부터 전달되는 어드레스 및 명령을 저장하는 데 사용된다. 예를 들면, 버퍼 메모리 (1220)의 버퍼 어드레스, 플래시 메모리 (1230)의 플래시 어드레스, 플래시 메모리의 읽기/쓰기 명령, 등을 포함한다.
계속해서 비교기 (1250)는 레지스터 (1240)에 저장된 제 1 및 제 2 플래그 신호들 (FLAG0, FLAG1)을 기준 신호 (REF0)와 각각 비교한다. 예를 들면, 비교기 (1250)는 제 1 플래그 신호 (FLAG0)가 기준 신호 (REF0)와 동일한 값을 가질 때 플래시 액세스 신호 (FA0)를 활성화시킨다. 비교기 (1250)는 제 2 플래그 신호 (FLAG1)가 기준 신호 (REF0)와 동일한 값을 가질 때 버퍼 액세스 신호 (BA0)를 활성화시킨다. 여기서, 도 1에 도시된 바와 같이, 기준 신호 (REF0)는 옵션 패드 (PAD0)의 값에 의해서 결정되며, 하위 메모리 칩 (1200)의 옵션 패드 (PAD0)는 접지 전압에 연결된다. 제어기 (1260)는 비교기 (1250)로부터 출력되는 신호들 (FA0, BA0)에 응답하여 버퍼 메모리 (1220) 및 플래시 메모리 (1230)의 액세스 동작들을 제어한다. 예를 들면, 플래시 액세스 신호 (FA0)가 활성화될 때, 제어기 (1260)는 버퍼 메모리 (1220)의 데이터가 플래시 메모리 (1230)에 또는 플래시 메모리 (1230)의 데이터가 버퍼 메모리 (1220)에 저장되도록 제어 동작을 수행한다. 버퍼 액세스 신호 (BA0)가 활성화될 때, 제어기 (1260)는 버퍼 메모리 (1220)가 호스트 (2000)에 의해서 액세스되도록 제어 동작을 수행한다.
본 발명에 따른 상위 메모리 칩 (1400)은 호스트 인터페이스 (1410), 버퍼 메모리 (1420), 플래시 메모리 (1430), 레지스터 (1440), 비교기 (1450), 그리고 제어기 (1460)를 포함한다. 상위 메모리 칩 (1400)의 호스트 인터페이스 (1410), 버퍼 메모리 (1420), 플래시 메모리 (1430), 그리고 제어기 (1460)는 하위 메모리 칩 (1200)의 구성 요소들 (1210, 1220, 1230, 1260)과 동일하게 동작하며, 그것에 대한 설명은 그러므로 생략된다.
상위 메모리 칩 (1400)에 있어서, 레지스터 (1440)는 상위 메모리 칩 (1400)이 선택되었는 지의 여부를 나타내는 제 1 플래그 신호를 저장하는 데 사용된다. 예를 들면, 상위 메모리 칩 (1400)을 선택하기 위해서는 하이 레벨의 제 1 플래그 신호가 레지스터 (1440)에 저장된다. 이 경우, 호스트 (2000)로부터 플래시 메모리의 읽기/쓰기 명령이 입력될 때, 상위 메모리 칩 (1400)의 플래시 메모리 (1430)가 액세스될 것이다. 로우 레벨의 제 1 플래그 신호가 레지스터 (1440)에 저장되는 경우, 호스트 (2000)로부터 플래시 메모리의 읽기/쓰기 명령이 입력되더라도 상위 메모리 칩 (1400)의 플래시 메모리 (1430)는 액세스되지 않는다. 또한, 레지스터 (1440)는 상위 메모리 칩 (1400)의 버퍼 메모리 (1420)가 선택되었는 지의 여부를 나타내는 제 2 플래그 신호를 저장하는 데 사용된다. 예를 들면, 상위 메모리 칩 (1400)의 버퍼 메모리 (1420)를 액세스하기 위해서는 하이 레벨의 제 2 플래그 신호가 레지스터 (1440)에 저장된다. 이 경우, 호스트 (2000)로부터 버퍼 메모리의 읽기/쓰기 명령이 입력될 때, 상위 메모리 칩 (1400)의 버퍼 메모리 (1420)가 액세스될 것이다. 로우 레벨의 제 2 플래그 신호가 레지스터 (1440)에 저장되는 경우, 호스트 (2000)로부터 버퍼 메모리의 읽기/쓰기 명령이 입력되더라도 상위 메모리 칩 (1400)의 버퍼 메모리 (1420)는 액세스되지 않는다.
게다가, 레지스터 (1440)는 호스트 인터페이스 (1410)를 통해 호스트 (2000)로부터 전달되는 어드레스 및 명령을 저장하는 데 사용된다. 예를 들면, 버퍼 메모리 (1420)의 버퍼 어드레스, 플래시 메모리 (1430)의 플래시 어드레스, 플래시 메모리의 읽기/쓰기 명령, 등을 포함한다.
계속해서 비교기 (1450)는 레지스터 (1440)에 저장된 제 1 및 제 2 플래그 신호들을 기준 신호 (REF1)와 각각 비교한다. 예를 들면, 비교기 (1450)는 제 1 플래그 신호가 기준 신호 (REF1)와 동일한 값을 가질 때 플래시 액세스 신호 (FA1)를 활성화시킨다. 비교기 (1450)는 제 2 플래그 신호가 기준 신호 (REF1)와 동일한 값을 가질 때 버퍼 액세스 신호 (BA1)를 활성화시킨다. 여기서, 도 1에 도시된 바와 같이, 기준 신호 (REF1)는 옵션 패드 (PAD1)의 값에 의해서 결정되며, 상위 메모리 칩 (1400)의 옵션 패드 (PAD1)는 전원 전압에 연결된다.
하위 및 상위 메모리 칩들 (1200, 1400)에 있어서, 제 1 플래그 신호의 값은 호스트 (2000)로부터 제공되는 것으로, 플래시 메모리 (1230/1430)를 액세스하기 이전에 레지스터 (1240/1440)에 프로그램된다. 예를 들면, 하위 및 상위 메모리 칩들 (1200, 1400) 중 어느 하나의 플래시 메모리에 데이터를 저장하고자 하는 할 때 그리고 하위 및 상위 메모리 칩들 (1200, 1400) 중 어느 하나의 플래시 메모리로부터 데이터를 읽고자 할 때, 레지스터들 (1240, 1440)에 제 1 플래그 신호의 값이 프로그램된다. 이러한 경우, 제 2 플래그 신호는 프로그램되지 않는다. 이에 반해서, 버퍼 메모리 (1220/1420)를 액세스하고자 하는 경우, 레지스터들 (1240, 1440)에 제 2 플래그 신호의 값이 프로그램된다.
도 2는 본 발명에 따른 듀얼 칩 패키지의 버퍼 메모리에/로부터 데이터를 쓰고자/읽고자 할 때 하위 및 상위 메모리 칩들의 레지스터들의 설정 동작을 설명하기 위한 타이밍도이다.
하위 메모리 칩 (1200)의 버퍼 메모리 (1220)로부터 데이터를 랜덤하게 읽고 자 하는 경우, 먼저, 호스트 (2000)는 칩 인에이블 신호 (nCE)를 로우로 활성화시킨다. 그 다음에, 도 2에 도시된 바와 같이, 어드레스 (ADD1)와 함께 제 2 플래그 신호의 값 (D1)이 nWE 신호에 동기되어 호스트 (2000)에서 듀얼 칩 패키지 (1000)로 출력된다. 어드레스 (ADD1)는 제 2 플래그 신호의 값 (D1)이 저장될 레지스터들 (1250, 1450)의 영역들을 지정하기 위한 것이다. 다시 말해서, 어드레스 (ADD1)에 대응하는 레지스터들 (1250, 1450)의 영역들에 제 2 플래그 신호의 값 (D1)이 각각 저장된다. 여기서, 제 2 플래그 신호의 값 (D1)이 로우 레벨이라고 가정하자. 이러한 가정에 따르면, 하위 메모리 칩 (1200)의 버퍼 메모리 (1220)가 액세스되는 반면에, 상위 메모리 칩 (1400)의 버퍼 메모리 (1420)에 대한 액세스는 차단된다. 즉, 하위 메모리 칩 (1200)의 비교기 (1250)는 제 2 플래그 신호 (FLAG1)와 기준 신호 (REF0)를 비교하여 버퍼 액세스 신호 (BA0)를 활성화시키며, 이는 하위 메모리 칩 (1200)의 제어기 (1260)가 정상적으로 동작하게 한다. 이에 반해서, 상위 메모리 칩 (1400)의 비교기 (1450)는 제 2 플래그 신호 (FLAG1)와 기준 신호 (REF1)를 비교하여 버퍼 액세스 신호 (BA1)를 비활성화시키며, 이는 상위 메모리 칩 (1400)의 제어기 (1460)가 동작하지 않게 한다.
이후, 호스트 (2000)는 정해진 타이밍에 따라 일련의 어드레스들을 듀얼 칩 패키지 (1000)로 출력한다. 듀얼 칩 패키지 (1000)의 하위 메모리 칩 (1200)에 있어서, 제어기 (1260)는 입력 어드레스들에 따라 버퍼 메모리 (1220)로부터 데이터가 읽혀지고 그렇게 읽혀진 데이터가 호스트 (2000)로 출력되도록 버퍼 메모리 (1220)를 제어한다.
이에 반해서, 하위 메모리 칩 (1200)의 버퍼 메모리 (1220)에 데이터를 저장하고자 하는 경우, 먼저, 호스트 (2000)는 칩 인에이블 신호 (nCE)를 로우로 활성화시킨다. 그 다음에, 어드레스 (ADD1)와 함께 제 2 플래그 신호의 값 (D1)이 nWE 신호에 동기되어 호스트 (2000)에서 듀얼 칩 패키지 (1000)로 출력된다. 제 2 플래그 신호의 값 (D1)이 로우 레벨이라고 가정하면, 앞서 설명된 바와 같이, 하위 메모리 칩 (1200)의 버퍼 메모리 (1220)가 액세스되는 반면에, 상위 메모리 칩 (1400)의 버퍼 메모리 (1420)에 대한 액세스는 차단된다. 이후, 호스트 (2000)는 정해진 타이밍에 따라 어드레스 및 데이터를 듀얼 칩 패키지 (1000)로 출력한다. 듀얼 칩 패키지 (1000)의 하위 메모리 칩 (1200)에 있어서, 제어기 (1260)는 입력 어드레스에 대응하는 버퍼 메모리 (1220)의 소정 영역에 데이터가 저장되도록 버퍼 메모리 (1220)를 제어한다.
상위 메모리 칩 (1400)의 버퍼 메모리 (1420)를 액세스하는 동작 역시 앞서 설명된 것과 동일한 방식으로 수행되며, 그것에 대한 설명은 그러므로 생략된다.
도 3은 본 발명에 따른 듀얼 칩 패키지의 플래시 메모리에 데이터를 저장하고자 할 때 하위 및 상위 메모리 칩들의 레지스터들의 설정 동작을 설명하기 위한 타이밍도이다. 플래시 메모리에 데이터를 저장하기 위해서, 먼저, 버퍼 메모리에 플래시 메모리에 저장하고자 하는 데이터가 로딩된다. 버퍼 메모리에 데이터가 로딩되는 일련의 동작들 (즉, 레지스터 설정 및 데이터 로딩 동작들)은 앞서 설명된 것과 동일하게 수행되며, 그것에 대한 설명은 그러므로 생략된다. 버퍼 메모리 (예를 들면, 하위 메모리 칩의 버퍼 메모리)에 데이터가 로딩된 후, 하위 및 상위 메 모리 칩들 (1200, 1400)의 레지스터들 (1250, 1450)에 제 1 플래그 신호, 버퍼 어드레스, 플래시 어드레스, 그리고 쓰기 명령이 프로그램될 것이다. 좀 더 구체적으로 설명하면 다음과 같다.
도 3에 도시된 바와 같이, 칩 인에이블 신호 (nCE)가 로우로 활성화된 후, 어드레스 (ADD1)와 함께 제 1 플래그 신호의 값 (D1)이 nWE 신호에 동기되어 호스트 (2000)에서 듀얼 칩 패키지 (1000)로 출력된다. 어드레스 (ADD1)는 제 1 플래그 신호의 값 (D1)이 저장될 레지스터들 (1250, 1450)의 영역들을 지정하기 위한 것이다. 다시 말해서, 어드레스 (ADD1)에 대응하는 레지스터들 (1250, 1450)의 영역들에 제 1 플래그 신호의 값 (D1)이 각각 저장된다. 버퍼 어드레스 (D1)와 함께 어드레스 (ADD2)는 nWE 신호에 동기되어 호스트 (2000)에서 듀얼 칩 패키지 (1000)로 출력되며, 어드레스 (ADD2)에 대응하는 레지스터들 (1250, 1450)의 영역들에 버퍼 어드레스 (D1)가 저장된다. 플래시 어드레스 (D3)와 함께 어드레스 (ADD3)는 nWE 신호에 동기되어 호스트 (2000)에서 듀얼 칩 패키지 (1000)로 출력되며, 어드레스 (ADD3)에 대응하는 레지스터들 (1250, 1450)의 영역들에 플래시 어드레스 (D3)가 저장된다. 마지막으로, 쓰기 명령 (D4)와 함께 어드레스 (ADD4)가 nWE 신호에 동기되어 호스트 (2000)에서 듀얼 칩 패키지 (1000)로 출력된다.
로우 레벨의 제 1 플래그 신호가 레지스터들 (1250, 1450)에 각각 저장되었다고 가정하자. 로우 레벨의 제 1 플래그 신호가 레지스터 (1250)에 저장되었기 때문에, 앞서 설명된 바와 같이, 하위 메모리 칩 (1200)은 동작하는 반면에 상위 메모리 칩 (1400)은 동작하지 않는다. 즉, 하위 메모리 칩 (1200)의 비교기 (1250)는 제 1 플래그 신호 (FLAG0)와 기준 신호 (REF0)를 비교하여 플래시 액세스 신호 (FA0)를 활성화시키며, 이는 하위 메모리 칩 (1200)의 제어기 (1260)가 정상적으로 동작하게 한다. 이에 반해서, 상위 메모리 칩 (1400)의 비교기 (1450)는 제 1 플래그 신호 (FLAG0)와 기준 신호 (REF1)를 비교하여 플래시 액세스 신호 (FA1)를 비활성화시키며, 이는 상위 메모리 칩 (1400)의 제어기 (1460)가 동작하지 않게 한다.
하위 메모리 칩 (1200)에 있어서, 제어기 (1260)는 레지스터 (1250)에 저장된 쓰기 명령에 응답하여 버퍼 메모리 (1220)에 저장된 데이터가 플래시 메모리 (1230)에 저장되도록 버퍼 및 플래시 메모리들 (1220, 1230)을 제어한다. 예를 들면, 제어기 (1260)는 버퍼 메모리 (1220)에 저장된 데이터를 읽고, 그렇게 읽혀진 데이터를 플래시 메모리 (1230)에 저장한다. 버퍼 메모리 (예를 들면, SRAM)의 읽기 동작 및 플래시 메모리 (예를 들면, NAND 플래시 메모리)의 프로그램 동작은 이 분야의 통상적인 지식을 습득한 자들에게 잘 알려져 있으며, 그것에 대한 설명은 그러므로 생략된다.
이에 반해서, 플래시 메모리에 저장된 데이터를 읽기 위해서, 먼저, 하위 및 상위 메모리 칩들 (1200, 1400)의 레지스터들 (1250, 1450)에 제 1 플래그 신호, 버퍼 어드레스, 플래시 어드레스, 그리고 쓰기 명령이 프로그램될 것이다. 좀 더 구체적으로 설명하면, 칩 인에이블 신호 (nCE)가 로우로 활성화된 후, 앞서 설명된 것과 동일한 방식으로 레지스터들 (1240, 1440)이 설정된다. 즉, 레지스터들 (1240, 1440) 각각에는 제 1 플래그 신호의 값, 버퍼 어드레스, 플래시 어드레스, 그리고 읽기 명령이 프로그램된다. 하이 레벨의 제 1 플래그 신호가 레지스터들 (1250, 1450)에 각각 저장되었다고 가정하자. 하이 레벨의 제 1 플래그 신호가 레지스터 (1450)에 저장되었기 때문에, 앞서 설명된 바와 같이, 하위 메모리 칩 (1200)은 동작하지 않는 반면에 상위 메모리 칩 (1400)은 동작한다.
상위 메모리 칩 (1400)에 있어서, 제어기 (1460)는 레지스터 (1450)에 저장된 읽기 명령에 응답하여 플래시 메모리 (1430)의 읽기 동작을 제어한다. 예를 들면, 잘 알려진 바와 같이, 플래시 메모리 (1430)에는 읽기 명령 및 어드레스가 순차적으로 입력된다. 플래시 메모리 (1430)는 잘 알려진 방식에 따라 데이터를 출력하고, 제어기 (1460)는 플래시 메모리 (1430)로부터 출력된 데이터가 레지스터 (1440)의 버퍼 어드레스에 대응하는 버퍼 메모리 (1420)의 소정 영역에 저장되도록 버퍼 메모리 (1420)를 제어한다. 잘 알려진 동작들을 통해 버퍼 메모리 (1420)에 데이터가 저장되면, 호스트 (2000)는 버퍼 메모리 (1420)에 저장된 데이터를 가져간다. 버퍼 메모리 (1420)에 저장된 데이터가 호스트 (2000)로 전달되기 이전에, 앞서 설명된 바와 같이, 레지스터들 (1240, 1440)은 호스트 (2000)의 제어 하에 재설정된다. 즉, 레지스터들 (1240, 1440)에는 각각 하이 레벨의 제 2 플래그 신호가 프로그램된다. 이후, 호스트 (2000)는 정해진 타이밍에 따라 일련의 어드레스들을 듀얼 칩 패키지 (1000)로 출력한다. 듀얼 칩 패키지 (1000)의 상위 메모리 칩 (1400)에 있어서, 제어기 (1460)는 입력 어드레스들에 따라 버퍼 메모리 (1420)로부터 데이터를 읽고, 읽혀진 데이터를 호스트 (2000)로 출력한다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
상술한 바와 같이, 각각이 상이한 어드레스 체계를 갖는 메모리들을 포함하는 메모리 칩들에 있어서, 각 메모리 칩을 액세스하기 이전에 레지스터들을 미리 설정함으로써 각 메모리 칩의 버퍼 메모리 및 플래시 메모리를 자유롭게 액세스하는 것이 가능하다.
Claims (10)
- 삭제
- 복수 개의 핀들과; 그리고 상기 핀들을 공유하도록 구성된 하위 및 상위 메모리 칩들을 포함하는 듀얼 칩 패키지에 있어서:상기 하위 및 상위 메모리 칩들 각각은버퍼 메모리와;플래시 메모리와;제 1 및 제 2 전압들 중 어느 하나에 연결되는 옵션 패드와;대응하는 메모리 칩의 선택을 나타내는 제 1 플래그 신호 및 상기 버퍼 메모리의 선택을 나타내는 제 2 플래그 신호를 저장하도록 구성된 레지스터와;상기 레지스터에 저장된 상기 제 1 및 제 2 플래그 신호들을 상기 옵션 패드의 값과 각각 비교하여 플래시 액세스 신호 및 버퍼 액세스 신호를 각각 발생하는 비교 회로와; 그리고상기 플래시 액세스 신호 및 상기 버퍼 액세스 신호에 응답하여 상기 버퍼 메모리 및 상기 플래시 메모리를 제어하는 제어기를 포함하되, 상기 하위 메모리 칩의 옵션 패드는 상기 제 1 전압으로서 접지 전압에 연결되고, 상기 상위 메모리 칩의 옵션 패드는 상기 제 2 전압으로서 전원 전압에 연결되는 것을 특징으로 하는 듀얼 칩 패키지.
- 제 2 항에 있어서,상기 제 1 플래그 신호는 상기 각 메모리 칩의 플래시 메모리의 액세스 동작 이전에 매번 상기 하위 및 상위 메모리 칩들의 레지스터들에 프로그램되는 것을 특징으로 하는 듀얼 칩 패키지.
- 제 2 항에 있어서,상기 제 2 플래그 신호는 상기 각 메모리 칩의 버퍼 메모리의 액세스 동작 이전에 매번 상기 하위 및 상위 메모리 칩들의 레지스터들에 프로그램되는 것을 특징으로 하는 듀얼 칩 패키지.
- 제 2 항에 있어서,상기 하위 및 상위 메모리 칩들의 레지스터들에는 상기 각 메모리 칩의 플래시 메모리의 액세스 동작 이전에 상기 버퍼 메모리의 어드레스, 상기 플래시 메모리의 어드레스, 그리고 쓰기/읽기 명령이 프로그램되는 것을 특징으로 하는 듀얼 칩 패키지.
- 제 2 항에 있어서,상기 버퍼 메모리는 에스램이고 상기 플래시 메모리는 낸드 플래시 메모리인 것을 특징으로 하는 듀얼 칩 패키지.
- 제 2 항에 있어서,상기 하위 메모리 칩의 플래시 액세스 신호가 활성화될 때, 상기 상위 메모리 칩의 제어기는 상기 상위 메모리 칩의 플래시 메모리의 액세스 동작이 수행되지 않도록 비활성화되는 반면에 상기 하위 메모리 칩의 제어기는 상기 하위 메모리 칩의 플래시 메모리의 액세스 동작이 수행되도록 활성화되는 것을 특징으로 하는 듀얼 칩 패키지.
- 제 2 항에 있어서,상기 하위 메모리 칩의 버퍼 액세스 신호가 활성화될 때, 상기 상위 메모리 칩의 제어기는 상기 상위 메모리 칩의 버퍼 메모리의 액세스 동작이 수행되지 않도록 비활성화되는 반면에, 상기 하위 메모리 칩의 제어기는 상기 하위 메모리 칩의 버퍼 메모리의 액세스 동작이 수행되도록 활성화되는 것을 특징으로 하는 듀얼 칩 패키지.
- 제 2 항에 있어서,상기 상위 메모리 칩의 플래시 액세스 신호가 활성화될 때, 상기 하위 메모리 칩의 제어기는 상기 하위 메모리 칩의 플래시 메모리의 액세스 동작이 수행되지 않도록 비활성화되는 반면에, 상기 상위 메모리 칩의 제어기는 상기 상위 메모리 칩의 플래시 메모리의 액세스 동작이 수행되도록 활성화되는 것을 특징으로 하는 듀얼 칩 패키지.
- 제 2 항에 있어서,상기 상위 메모리 칩의 버퍼 액세스 신호가 활성화될 때, 상기 하위 메모리 칩의 제어기는 상기 하위 메모리 칩의 버퍼 메모리의 액세스 동작이 수행되지 않도록 비활성화되는 반면에, 상기 상위 메모리 칩의 제어기는 상기 상위 메모리 칩의 버퍼 메모리의 액세스 동작이 수행되도록 활성화되는 것을 특징으로 하는 듀얼 칩 패키지.
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020030098803A KR100598097B1 (ko) | 2003-12-29 | 2003-12-29 | 듀얼 칩 패키지 |
US10/976,384 US8209460B2 (en) | 2003-12-29 | 2004-10-29 | Dual memory chip package operable to access heterogeneous memory chips |
JP2004322826A JP4555053B2 (ja) | 2003-12-29 | 2004-11-05 | デュアルチップパッケージ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020030098803A KR100598097B1 (ko) | 2003-12-29 | 2003-12-29 | 듀얼 칩 패키지 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020060024948A Division KR20060034257A (ko) | 2006-03-17 | 2006-03-17 | 듀얼 칩 패키지 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20050067784A KR20050067784A (ko) | 2005-07-05 |
KR100598097B1 true KR100598097B1 (ko) | 2006-07-07 |
Family
ID=34698656
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020030098803A KR100598097B1 (ko) | 2003-12-29 | 2003-12-29 | 듀얼 칩 패키지 |
Country Status (3)
Country | Link |
---|---|
US (1) | US8209460B2 (ko) |
JP (1) | JP4555053B2 (ko) |
KR (1) | KR100598097B1 (ko) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11822958B2 (en) | 2019-12-26 | 2023-11-21 | Alibaba Group Holding Limited | Method and a device for data transmission between an internal memory of a system-on-chip and an external memory |
Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7652922B2 (en) | 2005-09-30 | 2010-01-26 | Mosaid Technologies Incorporated | Multiple independent serial link memory |
US20070076502A1 (en) | 2005-09-30 | 2007-04-05 | Pyeon Hong B | Daisy chain cascading devices |
KR101293365B1 (ko) | 2005-09-30 | 2013-08-05 | 모사이드 테크놀로지스 인코퍼레이티드 | 출력 제어 메모리 |
KR100790444B1 (ko) * | 2005-10-06 | 2008-01-02 | 주식회사 하이닉스반도체 | 메모리 장치 |
KR100755668B1 (ko) | 2006-02-10 | 2007-09-05 | 삼성전자주식회사 | 반도체 칩 및 이를 포함하는 반도체 칩 패키지 |
KR100717285B1 (ko) | 2006-04-19 | 2007-05-15 | 삼성전자주식회사 | 듀얼 칩 패키지 |
TWI329836B (en) * | 2006-11-30 | 2010-09-01 | Prolific Technology Inc | System on chip start-up method and computer medium thereof |
KR100816761B1 (ko) | 2006-12-04 | 2008-03-25 | 삼성전자주식회사 | 낸드 플래시 메모리 및 에스램/노어 플래시 메모리를포함하는 메모리 카드 및 그것의 데이터 저장 방법 |
JPWO2008102610A1 (ja) * | 2007-02-23 | 2010-05-27 | パナソニック株式会社 | メモリコントローラ、不揮発性記憶装置、及び不揮発性記憶システム |
KR100861185B1 (ko) * | 2007-04-10 | 2008-09-30 | 주식회사 하이닉스반도체 | 반도체 패키지 |
JP5458568B2 (ja) * | 2008-12-25 | 2014-04-02 | ソニー株式会社 | 不揮発性記憶装置、情報記録システム、及び情報記録方法 |
CN102681952B (zh) * | 2012-05-12 | 2015-02-18 | 北京忆恒创源科技有限公司 | 将数据写入存储设备的方法与存储设备 |
US8751730B2 (en) * | 2012-07-27 | 2014-06-10 | Winbond Electronics Corp. | Serial interface flash memory apparatus and writing method for status register thereof |
KR20140144989A (ko) * | 2013-06-12 | 2014-12-22 | 에스케이하이닉스 주식회사 | 메모리 시스템, 반도체 메모리 장치 및 그것들의 동작 방법 |
US10838656B2 (en) * | 2016-12-20 | 2020-11-17 | Mediatek Inc. | Parallel memory access to on-chip memory containing regions of different addressing schemes by threads executed on parallel processing units |
EP3837611A4 (en) | 2018-08-14 | 2022-05-11 | Rambus Inc. | PACKAGED INTEGRATED DEVICE |
US10741249B1 (en) * | 2019-03-26 | 2020-08-11 | Synopsys, Inc. | Word all zero memory |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5966722A (en) * | 1994-01-04 | 1999-10-12 | Intel Corporation | Method and apparatus for controlling multiple dice with a single die |
KR20010055780A (ko) * | 1999-12-13 | 2001-07-04 | 윤종용 | 동일한 칩을 사용하는 멀티-칩 패키지 |
US6366487B1 (en) * | 1998-12-30 | 2002-04-02 | Samsung Electronics Co., Ltd. | Plurality of integrated circuit chips |
JP2003338175A (ja) * | 2002-05-20 | 2003-11-28 | Mitsubishi Electric Corp | 半導体回路装置 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
AU4798793A (en) * | 1992-08-10 | 1994-03-03 | Monolithic System Technology, Inc. | Fault-tolerant, high-speed bus system and bus interface for wafer-scale integration |
JP2768618B2 (ja) | 1992-08-28 | 1998-06-25 | シャープ株式会社 | 半導体ディスク装置 |
JPH07153286A (ja) * | 1993-11-30 | 1995-06-16 | Sony Corp | 半導体不揮発性記憶装置 |
US5438549A (en) * | 1994-02-28 | 1995-08-01 | Intel Corporation | Nonvolatile memory with volatile memory buffer and a backup power supply system |
US5696917A (en) * | 1994-06-03 | 1997-12-09 | Intel Corporation | Method and apparatus for performing burst read operations in an asynchronous nonvolatile memory |
US6473831B1 (en) * | 1999-10-01 | 2002-10-29 | Avido Systems Corporation | Method and system for providing universal memory bus and module |
JP3871184B2 (ja) | 2000-06-12 | 2007-01-24 | シャープ株式会社 | 半導体記憶装置 |
JP2003007963A (ja) | 2001-06-20 | 2003-01-10 | Hitachi Ltd | 半導体記憶装置および製造方法 |
JP4499982B2 (ja) * | 2002-09-11 | 2010-07-14 | 株式会社日立製作所 | メモリシステム |
US7752380B2 (en) * | 2003-07-31 | 2010-07-06 | Sandisk Il Ltd | SDRAM memory device with an embedded NAND flash controller |
-
2003
- 2003-12-29 KR KR1020030098803A patent/KR100598097B1/ko active IP Right Grant
-
2004
- 2004-10-29 US US10/976,384 patent/US8209460B2/en active Active
- 2004-11-05 JP JP2004322826A patent/JP4555053B2/ja active Active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5966722A (en) * | 1994-01-04 | 1999-10-12 | Intel Corporation | Method and apparatus for controlling multiple dice with a single die |
US6366487B1 (en) * | 1998-12-30 | 2002-04-02 | Samsung Electronics Co., Ltd. | Plurality of integrated circuit chips |
KR20010055780A (ko) * | 1999-12-13 | 2001-07-04 | 윤종용 | 동일한 칩을 사용하는 멀티-칩 패키지 |
JP2003338175A (ja) * | 2002-05-20 | 2003-11-28 | Mitsubishi Electric Corp | 半導体回路装置 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11822958B2 (en) | 2019-12-26 | 2023-11-21 | Alibaba Group Holding Limited | Method and a device for data transmission between an internal memory of a system-on-chip and an external memory |
Also Published As
Publication number | Publication date |
---|---|
KR20050067784A (ko) | 2005-07-05 |
US20050141318A1 (en) | 2005-06-30 |
US8209460B2 (en) | 2012-06-26 |
JP2005196739A (ja) | 2005-07-21 |
JP4555053B2 (ja) | 2010-09-29 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100598097B1 (ko) | 듀얼 칩 패키지 | |
US10497458B2 (en) | Post-packaging repair of redundant rows | |
US6366487B1 (en) | Plurality of integrated circuit chips | |
US9201730B2 (en) | Multiple level cell memory device with single bit per cell, re-mappable memory block | |
US6791877B2 (en) | Semiconductor device with non-volatile memory and random access memory | |
US7710754B2 (en) | Method of simple chip select for memory subsystems | |
US7149135B2 (en) | Multi chip package type memory system and a replacement method of replacing a defect therein | |
JP4869713B2 (ja) | マルチチップパッケージデバイス | |
KR100285063B1 (ko) | 동기형 램 장치와 시스템 버스를 공유하는 동기형 플래시 메모리 장치의 소거 및 쓰기 방법 | |
US20090063916A1 (en) | Method for self-test and self-repair in a multi-chip package environment | |
JP2008502090A (ja) | ユーザにより密度/動作性能を設定可能なメモリデバイス | |
JP2009026444A (ja) | パワーアップ時ピーク電流を減少させるマルチチップパッケージ | |
US6414885B2 (en) | Semiconductor integrated circuit and integrated circuit system | |
US9390049B2 (en) | Logical unit address assignment | |
US7822910B2 (en) | Method of flexible memory segment assignment using a single chip select | |
KR100305033B1 (ko) | 블럭 아키텍츄어 옵션 회로를 구비하는 불휘발성 반도체 메모리 장치 | |
KR100866624B1 (ko) | 둘 이상의 비휘발성 메모리 장치들을 제어하는 방법 및 그장치 | |
KR20060034257A (ko) | 듀얼 칩 패키지 | |
CN113362883B (zh) | 可配置软封装后修复(sppr)方案 | |
JP2019045910A (ja) | 半導体記憶装置 | |
KR100717285B1 (ko) | 듀얼 칩 패키지 | |
JP2008107897A (ja) | 半導体記憶装置 | |
KR20060024183A (ko) | 멀티칩 패키지 | |
JP2008077635A (ja) | メモリシステム | |
JP2005301831A (ja) | 不揮発性記憶装置、半導体記憶装置及び記憶システム |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E601 | Decision to refuse application | ||
J201 | Request for trial against refusal decision | ||
AMND | Amendment | ||
A107 | Divisional application of patent | ||
B701 | Decision to grant | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20130531 Year of fee payment: 8 |
|
FPAY | Annual fee payment |
Payment date: 20140530 Year of fee payment: 9 |
|
FPAY | Annual fee payment |
Payment date: 20150601 Year of fee payment: 10 |
|
FPAY | Annual fee payment |
Payment date: 20160531 Year of fee payment: 11 |
|
FPAY | Annual fee payment |
Payment date: 20190530 Year of fee payment: 14 |