KR20060034257A - 듀얼 칩 패키지 - Google Patents

듀얼 칩 패키지

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KR20060034257A
KR20060034257A KR1020060024948A KR20060024948A KR20060034257A KR 20060034257 A KR20060034257 A KR 20060034257A KR 1020060024948 A KR1020060024948 A KR 1020060024948A KR 20060024948 A KR20060024948 A KR 20060024948A KR 20060034257 A KR20060034257 A KR 20060034257A
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memory chip
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이진엽
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삼성전자주식회사
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    • A47K—SANITARY EQUIPMENT NOT OTHERWISE PROVIDED FOR; TOILET ACCESSORIES
    • A47K17/00—Other equipment, e.g. separate apparatus for deodorising, disinfecting or cleaning devices without flushing for toilet bowls, seats or covers; Holders for toilet brushes
    • E—FIXED CONSTRUCTIONS
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    • E04H1/00—Buildings or groups of buildings for dwelling or office purposes; General layout, e.g. modular co-ordination or staggered storeys
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Abstract

여기에 개시되는 듀얼 칩 패키지는 2개의 메모리 칩들을 포함하며, 각 메모리 칩은 상이한 어드레스 체계를 갖는 버퍼 메모리 및 플래시 메모리를 포함한다. 각 메모리 칩은 메모리 칩의 선택 및 버퍼 메모리의 선택을 각각 나타내는 제 1 및 제 2 플래그 신호들을 저장하는 레지스터와, 상기 레지스터에 저장된 상기 제 1 및 제 2 플래그 신호들을 기준 신호가 각각 비교하여 플래시 액세스 신호 및 버퍼 액세스 신호를 각각 발생하는 비교 회로와, 상기 플래시 액세스 신호 및 상기 버퍼 액세스 신호에 응답하여 상기 버퍼 메모리 및 상기 플래시 메모리를 제어하는 제어기를 포함한다.

Description

듀얼 칩 패키지{DUAL CHIP PACKAGE}
도 1은 본 발명에 따른 듀얼 칩 패키지를 개략적으로 보여주는 블록도;
도 2는 본 발명에 따른 듀얼 칩 패키지의 버퍼 메모리에/로부터 데이터를 쓰고자/읽고자 할 때 하위 및 상위 메모리 칩들의 레지스터들의 설정 동작을 설명하기 위한 타이밍도; 그리고
도 3은 본 발명에 따른 듀얼 칩 패키지의 플래시 메모리에 데이터를 저장하고자 할 때 하위 및 상위 메모리 칩들의 레지스터들의 설정 동작을 설명하기 위한 타이밍도이다.
* 도면의 주요 부분에 대한 부호 설명 *
1000 : 듀얼 칩 패키지 1200, 1400 : 메모리 칩
1210, 1410 : 호스트 인터페이스 1220, 1420 : 버퍼 메모리
1230, 1430 : 플래시 메모리 1240, 1440 : 레지스터
1250, 1450 : 비교기 1260, 1460 : 제어기
본 발명은 반도체 장치에 관한 것으로, 좀 더 구체적으로는 단일의 패키지 내에 복수 개의 칩들이 실장되는 멀티 칩 패키지에 관한 것이다.
고성능, 고밀도, 낮은 비용, 그리고 구성 요소들 및 장치들의 소형화는 반도체 설계 및 제조에 있어 공통적인 목표이다. 0.18㎛ 또는 그 이하의 기술을 이용하여 반도체 장치들이 대부분 제조되고 있다. 그러나, 더 높은 밀도와 더 작은 크기는 여전히 높은 집적 레벨을 구현하기 위한 주된 관심이다. 전반적인 크기 및 비용을 줄이기 위해서, 2개 또는 그 보다 많은 개별 칩들을 단일의 패키지 내에 실장하는 기술이 개발되어 오고 있다. 이러한 종류의 패키지 기술이 차후에는 주류가 될 것이다. 멀티 칩 패키지 기술은 프로세서들과 메모리 칩들, 로직 칩들과 메모리 칩들, 또는 메모리 칩들을 단일의 패키지에 실장하는 데 사용될 수 있다. 따라서, 비용과 전반적인 크기가 줄어든다.
동일한 메모리 칩들 (예를 들면, 2개의 메모리 칩들)을 단일의 패키지 내에 실장하는 기술이 U.S. Patent No. 6,366,487에 "PLURALITY OF INTEGRATED CIRCUIT CHIPS"라는 제목으로 게재되어 있으며, 레퍼런스로 포함된다. 앞서 언급된 '487 특허에는 듀얼 칩 패키지 기술이 설명되어 있다. 단일의 패키지에는 동일한 타입의 메모리 칩들 (다이들 또는 장치들)이 실장되며, 그 결과 메모리 용량이 증가될 수 있다. 듀얼 칩 패키지 기술에 따르면, 단일의 패키지에 포함된 메모리 칩들이 외부 핀들 (어드레스, 제어 및 데이터 핀들)을 공유하도록 구성된다. 그러한 까닭에, 단일의 패키지에 포함된 메모리 칩들은 옵션 패드들을 이용하여 상위 메모리 칩과 하위 메모리 칩으로서 구별된다. 예를 들면, 하위 메모리 칩의 옵션 패드는 접지 전압에 연결되고, 상위 메모리 칩의 옵션 패드는 전원 전압에 연결된다. 외부로부터 입력된 어드레스가 하위 메모리 칩을 나타낼 때 (예를 들면, 입력된 어드레스의 최상위 어드레스 비트가 하위 메모리 칩의 옵션 패드의 값과 일치할 때), 입력된 어드레스를 이용하여 하위 메모리 칩을 액세스하는 것이 가능하다. 외부로부터 입력된 어드레스가 상위 메모리 칩을 나타낼 때 (예를 들면, 입력된 어드레스의 최상위 어드레스 비트가 상위 메모리 칩의 옵션 패드의 값과 일치할 때), 입력된 어드레스를 이용하여 상위 메모리 칩을 액세스하는 것이 가능하다.
단일의 패키지에 실장되는 각 메모리 칩이 상이한 어드레스 체계를 갖는 2개의 메모리들 (예를 들면, 랜덤 액세스 메모리 및 플래시 메모리)을 포함한다고 가정하자. 이러한 가정 하에서, 하위 메모리 칩과 상위 메모리 칩을 구별하기 위한 옵션 패드만을 이용하여 각 메모리 칩의 랜덤 액세스 메모리 및 플래시 메모리를 액세스하는 것이 불가능하다. 즉, 옵션 패드에 의해서 하위/상위 메모리 칩을 구별하는 것은 가능하지만, 선택된 메모리 칩의 랜덤 액세스 메모리 및 플래시 메모리 중 어느 것이 선택될 지의 여부는 알 수 없다.
따라서, 단일의 패키지에 실장되는 각 메모리 칩이 상이한 어드레스 체계를 갖는 적어도 2개의 메모리들을 포함할 때, 각 메모리 칩의 메모리들을 액세스할 수 있는 기술이 절실히 요구되고 있다.
본 발명은 각각이 상이한 어드레스 체계를 갖는 메모리들을 포함하는 메모리 칩들에서 각 메모리 칩의 메모리들을 자유롭게 액세스하는 것이 가능한 듀얼 칩 패키지를 제공하는 것이다.
상술한 제반 목적을 달성하기 위한 본 발명의 일 특징에 따르면, 복수 개의 핀들과; 그리고 상기 핀들을 공유하도록 구성된 하위 및 상위 메모리 칩들을 포함하는 듀얼 칩 패키지가 제공된다. 상기 하위 및 상위 메모리 칩들 각각은 버퍼 메모리 (예를 들면, 에스램), 플래시 메모리 (예를 들면, 낸드 플래시 메모리), 제 1 및 제 2 전압들 중 어느 하나에 연결되는 옵션 패드, 대응하는 메모리 칩의 선택을 나타내는 제 1 플래그 신호 및 상기 버퍼 메모리의 선택을 나타내는 제 2 플래그 신호를 저장하도록 구성된 레지스터, 상기 레지스터에 저장된 상기 제 1 및 제 2 플래그 신호들을 상기 옵션 패드의 값과 각각 비교하여 플래시 액세스 신호 및 버퍼 액세스 신호를 각각 발생하는 비교 회로, 그리고 플래시 액세스 신호 및 상기 버퍼 액세스 신호에 응답하여 상기 버퍼 메모리 및 상기 플래시 메모리를 제어하는 제어기를 포함한다.
이 실시예에 있어서, 상기 하위 메모리 칩의 옵션 패드는 상기 제 1 전압으로서 접지 전압에 연결되고, 상기 상위 메모리 칩의 옵션 패드는 상기 제 2 전압으로서 전원 전압에 연결된다.
이 실시예에 있어서, 상기 제 1 플래그 신호는 상기 각 메모리 칩의 플래시 메모리의 액세스 동작 이전에 매번 상기 하위 및 상위 메모리 칩들의 레지스터들에 프로그램된다.
이 실시예에 있어서, 상기 제 2 플래그 신호는 상기 각 메모리 칩의 버퍼 메모리의 액세스 동작 이전에 매번 상기 하위 및 상위 메모리 칩들의 레지스터들에 프로그램된다.
이 실시예에 있어서, 상기 하위 및 상위 메모리 칩들의 레지스터들에는 상기 각 메모리 칩의 플래시 메모리의 액세스 동작 이전에 상기 버퍼 메모리의 어드레스, 상기 플래시 메모리의 어드레스, 그리고 쓰기/읽기 명령이 프로그램된다.
이 실시예에 있어서, 상기 하위 메모리 칩의 플래시 액세스 신호가 활성화될 때, 상기 상위 메모리 칩의 제어기는 상기 상위 메모리 칩의 플래시 메모리의 액세스 동작이 수행되지 않도록 비활성화된다.
이 실시예에 있어서, 상기 하위 메모리 칩의 버퍼 액세스 신호가 활성화될 때, 상기 상위 메모리 칩의 제어기는 상기 상위 메모리 칩의 버퍼 메모리의 액세스 동작이 수행되지 않도록 비활성화된다.
이 실시예에 있어서, 상기 상위 메모리 칩의 플래시 액세스 신호가 활성화될 때, 상기 하위 메모리 칩의 제어기는 상기 하위 메모리 칩의 플래시 메모리의 액세스 동작이 수행되지 않도록 비활성화된다.
이 실시예에 있어서, 상기 상위 메모리 칩의 버퍼 액세스 신호가 활성화될 때, 상기 하위 메모리 칩의 제어기는 상기 하위 메모리 칩의 버퍼 메모리의 액세스 동작이 수행되지 않도록 비활성화된다.
본 발명의 바람직한 실시예들이 이하 참조 도면들에 의거하여 상세히 설명될 것이다.
본 발명에 따른 듀얼 칩 패키지를 개략적으로 보여주는 블록도가 도 1에 도시되어 있다.
도 1을 참조하면, 본 발명에 따른 듀얼 칩 패키지 (1000)는 2개의 메모리 칩들 (1200, 1400)을 포함한다. 듀얼 칩 패키지 (1000)는 호스트 (2000)로부터의 데이터를 저장하거나 호스트 (2000)에 의해서 요청된 데이터를 출력한다. 듀얼 칩 패키지 (1000)의 메모리 칩들 (1200, 1400)은 동일한 구성을 갖도록 설계된다. 듀얼 칩 패키지 (1000)는, 비록 도면에는 도시되지 않았지만, 호스트 (2000)와 전기적으로 연결되는 복수 개의 핀들 (예를 들면, 제어 핀들, 어드레스 핀들, 그리고 데이터 핀들)을 포함한다. 듀얼 칩 패키지 (1000)의 핀들은 메모리 칩들 (1200, 1400)에 의해서 공유된다. 다시 말해서, 제어신호/어드레스/데이터가 호스트 (2000)에서 듀얼 칩 패키지 (1000)로 제공될 때, 듀얼 칩 패키지 (1000)에 제공된 제어신호/어드레스/데이터는 메모리 칩들 (1200, 1400)에 동시에 공급된다.
본 발명에 따른 듀얼 칩 패키지 (1000)에 있어서, 메모리 칩 (1200)은 하위 메모리 칩 (bottom memory chip or LSB chip)이라 칭하고 메모리 칩 (1400)은 상위 메모리 칩 (top memory chip or MSB chip)이라 칭한다. 역으로, 메모리 칩 (1200)은 상위 메모리 칩이라 칭하고 메모리 칩 (1400)은 하위 메모리 칩이라 칭할 수 있음은 자명하다. 하위 메모리 칩 (1200)은 호스트 인터페이스 (host interface) (1210), 버퍼 메모리 (buffer memory) (1220), 플래시 메모리 (flash memory) (1230), 레지스터 (register) (1240), 비교기 (comparator) (1250), 그리고 제어기 (controller) (1260)를 포함한다. 호스트 인터페이스 (1210)는 호스트 (2000)와 인터페이스 역할을 수행하며, 다양한 인터페이스 방식들로 구현될 수 있다. 예를 들면, 호스트 인터페이스 (1210)는 에스램 인터페이스 방식을 갖도록 구현될 수 있 다. 또는, 호스트 인터페이스 (1210)는 에스램 인터페이스 방식과 유사한 노어 플래시 메모리의 인터페이스 방식을 갖도록 구현될 수 있다.
플래시 메모리 (1230)에 데이터를 저장하기 위해서, 호스트 (2000)는 저장될 데이터를 듀얼 칩 패키지 (1000)로 전송하고, 듀얼 칩 패키지 (1000)의 메모리 칩들 중 선택된 메모리 칩은 호스트 (2000)로부터 전송된 데이터를 버퍼 메모리 (1220)에 일시 저장한다. 하위 및 상위 메모리 칩들 (1200, 1400)을 선택하는 동작은 이후 상세히 설명될 것이다. 그 다음에, 선택된 메모리 칩의 경우, 버퍼 메모리 (1220)에 저장된 데이터는 제어기 (1260)의 제어에 따라 내부적으로 읽혀지고, 그렇게 읽혀진 데이터는 제어기 (1260)의 제어에 따라 플래시 메모리 (1230)에 저장된다. 플래시 메모리 (1230)에 저장된 데이터가 호스트 (2000)로 전송되는 경우, 먼저, 제어기 (1260)의 제어 하에서, 플래시 메모리 (1230)에서 데이터가 읽혀지고, 그렇게 읽혀진 데이터는 버퍼 메모리 (1220)에 임시로 저장된다. 그 다음에, 호스트 (2000)의 요청에 따라 버퍼 메모리 (1220)에 저장된 데이터는 제어기 (1260)의 제어에 따라 내부적으로 읽혀지고, 그렇게 읽혀진 데이터는 호스트 (2000)로 전송된다. 버퍼 메모리 (1220)를 이용한 플래시 메모리 (1230)의 데이터 읽기/쓰기 동작은 호스트 (2000)의 성능이 향상되게 한다.
이 실시예에 있어서, 버퍼 메모리 (1220)는, 예를 들면, 에스램을 이용하여 구현될 수 있다. 또한, 버퍼 메모리 (1220)가 다른 랜덤 액세스 메모리를 이용하여 구현될 수 있음은 자명하다. 이 경우, 버퍼 메모리 (1220)로서 채택된 램의 인터페이스 방식에 따라 호스트 인터페이스 (1210)의 인터페이스 방식이 결정될 것이다.
계속해서 도 1을 참조하면, 레지스터 (1240)는 하위 메모리 칩 (1200)이 선택되었는 지의 여부를 나타내는 제 1 플래그 신호를 저장하는 데 사용된다. 예를 들면, 하위 메모리 칩 (1200)을 선택하기 위해서는 로우 레벨의 제 1 플래그 신호가 레지스터 (1240)에 저장된다. 이 경우, 호스트 (2000)로부터 플래시 메모리의 읽기/쓰기 명령이 입력될 때, 하위 메모리 칩 (1200)의 플래시 메모리 (1230)가 액세스될 것이다. 하이 레벨의 제 1 플래그 신호가 레지스터 (1240)에 저장되는 경우, 호스트 (2000)로부터 플래시 메모리의 읽기/쓰기 명령이 입력되더라도 하위 메모리 칩 (1200)의 플래시 메모리 (1230)는 액세스되지 않는다. 또한, 레지스터 (1240)는 하위 메모리 칩 (1200)의 버퍼 메모리 (1220)가 선택되었는 지의 여부를 나타내는 제 2 플래그 신호를 저장하는 데 사용된다. 예를 들면, 하위 메모리 칩 (1200)의 버퍼 메모리 (1220)를 액세스하기 위해서는 로우 레벨의 제 2 플래그 신호가 레지스터 (1240)에 저장된다. 이 경우, 호스트 (2000)로부터 버퍼 메모리의 읽기/쓰기 명령이 입력될 때, 하위 메모리 칩 (1200)의 버퍼 메모리 (1220)가 액세스될 것이다. 하이 레벨의 제 2 플래그 신호가 레지스터 (1240)에 저장되는 경우, 호스트 (2000)로부터 버퍼 메모리의 읽기/쓰기 명령이 입력되더라도 하위 메모리 칩 (1200)의 버퍼 메모리 (1220)는 액세스되지 않는다.
게다가, 레지스터 (1240)는 호스트 인터페이스 (1210)를 통해 호스트 (2000)로부터 전달되는 어드레스 및 명령을 저장하는 데 사용된다. 예를 들면, 버퍼 메모리 (1220)의 버퍼 어드레스, 플래시 메모리 (1230)의 플래시 어드레스, 플래시 메모리의 읽기/쓰기 명령, 등을 포함한다.
계속해서 비교기 (1250)는 레지스터 (1240)에 저장된 제 1 및 제 2 플래그 신호들 (FLAG0, FLAG1)을 기준 신호 (REF0)와 각각 비교한다. 예를 들면, 비교기 (1250)는 제 1 플래그 신호 (FLAG0)가 기준 신호 (REF0)와 동일한 값을 가질 때 플래시 액세스 신호 (FA0)를 활성화시킨다. 비교기 (1250)는 제 2 플래그 신호 (FLAG1)가 기준 신호 (REF0)와 동일한 값을 가질 때 버퍼 액세스 신호 (BA0)를 활성화시킨다. 여기서, 도 1에 도시된 바와 같이, 기준 신호 (REF0)는 옵션 패드 (PAD0)의 값에 의해서 결정되며, 하위 메모리 칩 (1200)의 옵션 패드 (PAD0)는 접지 전압에 연결된다. 제어기 (1260)는 비교기 (1250)로부터 출력되는 신호들 (FA0, BA0)에 응답하여 버퍼 메모리 (1220) 및 플래시 메모리 (1230)의 액세스 동작들을 제어한다. 예를 들면, 플래시 액세스 신호 (FA0)가 활성화될 때, 제어기 (1260)는 버퍼 메모리 (1220)의 데이터가 플래시 메모리 (1230)에 또는 플래시 메모리 (1230)의 데이터가 버퍼 메모리 (1220)에 저장되도록 제어 동작을 수행한다. 버퍼 액세스 신호 (BA0)가 활성화될 때, 제어기 (1260)는 버퍼 메모리 (1220)가 호스트 (2000)에 의해서 액세스되도록 제어 동작을 수행한다.
본 발명에 따른 상위 메모리 칩 (1400)은 호스트 인터페이스 (1410), 버퍼 메모리 (1420), 플래시 메모리 (1430), 레지스터 (1440), 비교기 (1450), 그리고 제어기 (1460)를 포함한다. 상위 메모리 칩 (1400)의 호스트 인터페이스 (1410), 버퍼 메모리 (1420), 플래시 메모리 (1430), 그리고 제어기 (1460)는 하위 메모리 칩 (1200)의 구성 요소들 (1210, 1220, 1230, 1260)과 동일하게 동작하며, 그것에 대한 설명은 그러므로 생략된다.
상위 메모리 칩 (1400)에 있어서, 레지스터 (1440)는 상위 메모리 칩 (1400)이 선택되었는 지의 여부를 나타내는 제 1 플래그 신호를 저장하는 데 사용된다. 예를 들면, 상위 메모리 칩 (1400)을 선택하기 위해서는 하이 레벨의 제 1 플래그 신호가 레지스터 (1440)에 저장된다. 이 경우, 호스트 (2000)로부터 플래시 메모리의 읽기/쓰기 명령이 입력될 때, 상위 메모리 칩 (1400)의 플래시 메모리 (1430)가 액세스될 것이다. 로우 레벨의 제 1 플래그 신호가 레지스터 (1440)에 저장되는 경우, 호스트 (2000)로부터 플래시 메모리의 읽기/쓰기 명령이 입력되더라도 상위 메모리 칩 (1400)의 플래시 메모리 (1430)는 액세스되지 않는다. 또한, 레지스터 (1440)는 상위 메모리 칩 (1400)의 버퍼 메모리 (1420)가 선택되었는 지의 여부를 나타내는 제 2 플래그 신호를 저장하는 데 사용된다. 예를 들면, 상위 메모리 칩 (1400)의 버퍼 메모리 (1420)를 액세스하기 위해서는 하이 레벨의 제 2 플래그 신호가 레지스터 (1440)에 저장된다. 이 경우, 호스트 (2000)로부터 버퍼 메모리의 읽기/쓰기 명령이 입력될 때, 상위 메모리 칩 (1400)의 버퍼 메모리 (1420)가 액세스될 것이다. 로우 레벨의 제 2 플래그 신호가 레지스터 (1440)에 저장되는 경우, 호스트 (2000)로부터 버퍼 메모리의 읽기/쓰기 명령이 입력되더라도 상위 메모리 칩 (1400)의 버퍼 메모리 (1420)는 액세스되지 않는다.
게다가, 레지스터 (1440)는 호스트 인터페이스 (1410)를 통해 호스트 (2000)로부터 전달되는 어드레스 및 명령을 저장하는 데 사용된다. 예를 들면, 버퍼 메모리 (1420)의 버퍼 어드레스, 플래시 메모리 (1430)의 플래시 어드레스, 플래시 메모리의 읽기/쓰기 명령, 등을 포함한다.
계속해서 비교기 (1450)는 레지스터 (1440)에 저장된 제 1 및 제 2 플래그 신호들을 기준 신호 (REF1)와 각각 비교한다. 예를 들면, 비교기 (1450)는 제 1 플래그 신호가 기준 신호 (REF1)와 동일한 값을 가질 때 플래시 액세스 신호 (FA1)를 활성화시킨다. 비교기 (1450)는 제 2 플래그 신호가 기준 신호 (REF1)와 동일한 값을 가질 때 버퍼 액세스 신호 (BA1)를 활성화시킨다. 여기서, 도 1에 도시된 바와 같이, 기준 신호 (REF1)는 옵션 패드 (PAD1)의 값에 의해서 결정되며, 상위 메모리 칩 (1400)의 옵션 패드 (PAD1)는 전원 전압에 연결된다.
하위 및 상위 메모리 칩들 (1200, 1400)에 있어서, 제 1 플래그 신호의 값은 호스트 (2000)로부터 제공되는 것으로, 플래시 메모리 (1230/1430)를 액세스하기 이전에 레지스터 (1240/1440)에 프로그램된다. 예를 들면, 하위 및 상위 메모리 칩들 (1200, 1400) 중 어느 하나의 플래시 메모리에 데이터를 저장하고자 하는 할 때 그리고 하위 및 상위 메모리 칩들 (1200, 1400) 중 어느 하나의 플래시 메모리로부터 데이터를 읽고자 할 때, 레지스터들 (1240, 1440)에 제 1 플래그 신호의 값이 프로그램된다. 이러한 경우, 제 2 플래그 신호는 프로그램되지 않는다. 이에 반해서, 버퍼 메모리 (1220/1420)를 액세스하고자 하는 경우, 레지스터들 (1240, 1440)에 제 2 플래그 신호의 값이 프로그램된다.
도 2는 본 발명에 따른 듀얼 칩 패키지의 버퍼 메모리에/로부터 데이터를 쓰고자/읽고자 할 때 하위 및 상위 메모리 칩들의 레지스터들의 설정 동작을 설명하기 위한 타이밍도이다.
하위 메모리 칩 (1200)의 버퍼 메모리 (1220)로부터 데이터를 랜덤하게 읽고 자 하는 경우, 먼저, 호스트 (2000)는 칩 인에이블 신호 (nCE)를 로우로 활성화시킨다. 그 다음에, 도 2에 도시된 바와 같이, 어드레스 (ADD1)와 함께 제 2 플래그 신호의 값 (D1)이 nWE 신호에 동기되어 호스트 (2000)에서 듀얼 칩 패키지 (1000)로 출력된다. 어드레스 (ADD1)는 제 2 플래그 신호의 값 (D1)이 저장될 레지스터들 (1250, 1450)의 영역들을 지정하기 위한 것이다. 다시 말해서, 어드레스 (ADD1)에 대응하는 레지스터들 (1250, 1450)의 영역들에 제 2 플래그 신호의 값 (D1)이 각각 저장된다. 여기서, 제 2 플래그 신호의 값 (D1)이 로우 레벨이라고 가정하자. 이러한 가정에 따르면, 하위 메모리 칩 (1200)의 버퍼 메모리 (1220)가 액세스되는 반면에, 상위 메모리 칩 (1400)의 버퍼 메모리 (1420)에 대한 액세스는 차단된다. 즉, 하위 메모리 칩 (1200)의 비교기 (1250)는 제 2 플래그 신호 (FLAG1)와 기준 신호 (REF0)를 비교하여 버퍼 액세스 신호 (BA0)를 활성화시키며, 이는 하위 메모리 칩 (1200)의 제어기 (1260)가 정상적으로 동작하게 한다. 이에 반해서, 상위 메모리 칩 (1400)의 비교기 (1450)는 제 2 플래그 신호 (FLAG1)와 기준 신호 (REF1)를 비교하여 버퍼 액세스 신호 (BA1)를 비활성화시키며, 이는 상위 메모리 칩 (1400)의 제어기 (1460)가 동작하지 않게 한다.
이후, 호스트 (2000)는 정해진 타이밍에 따라 일련의 어드레스들을 듀얼 칩 패키지 (1000)로 출력한다. 듀얼 칩 패키지 (1000)의 하위 메모리 칩 (1200)에 있어서, 제어기 (1260)는 입력 어드레스들에 따라 버퍼 메모리 (1220)로부터 데이터가 읽혀지고 그렇게 읽혀진 데이터가 호스트 (2000)로 출력되도록 버퍼 메모리 (1220)를 제어한다.
이에 반해서, 하위 메모리 칩 (1200)의 버퍼 메모리 (1220)에 데이터를 저장하고자 하는 경우, 먼저, 호스트 (2000)는 칩 인에이블 신호 (nCE)를 로우로 활성화시킨다. 그 다음에, 어드레스 (ADD1)와 함께 제 2 플래그 신호의 값 (D1)이 nWE 신호에 동기되어 호스트 (2000)에서 듀얼 칩 패키지 (1000)로 출력된다. 제 2 플래그 신호의 값 (D1)이 로우 레벨이라고 가정하면, 앞서 설명된 바와 같이, 하위 메모리 칩 (1200)의 버퍼 메모리 (1220)가 액세스되는 반면에, 상위 메모리 칩 (1400)의 버퍼 메모리 (1420)에 대한 액세스는 차단된다. 이후, 호스트 (2000)는 정해진 타이밍에 따라 어드레스 및 데이터를 듀얼 칩 패키지 (1000)로 출력한다. 듀얼 칩 패키지 (1000)의 하위 메모리 칩 (1200)에 있어서, 제어기 (1260)는 입력 어드레스에 대응하는 버퍼 메모리 (1220)의 소정 영역에 데이터가 저장되도록 버퍼 메모리 (1220)를 제어한다.
상위 메모리 칩 (1400)의 버퍼 메모리 (1420)를 액세스하는 동작 역시 앞서 설명된 것과 동일한 방식으로 수행되며, 그것에 대한 설명은 그러므로 생략된다.
도 3은 본 발명에 따른 듀얼 칩 패키지의 플래시 메모리에 데이터를 저장하고자 할 때 하위 및 상위 메모리 칩들의 레지스터들의 설정 동작을 설명하기 위한 타이밍도이다. 플래시 메모리에 데이터를 저장하기 위해서, 먼저, 버퍼 메모리에 플래시 메모리에 저장하고자 하는 데이터가 로딩된다. 버퍼 메모리에 데이터가 로딩되는 일련의 동작들 (즉, 레지스터 설정 및 데이터 로딩 동작들)은 앞서 설명된 것과 동일하게 수행되며, 그것에 대한 설명은 그러므로 생략된다. 버퍼 메모리 (예를 들면, 하위 메모리 칩의 버퍼 메모리)에 데이터가 로딩된 후, 하위 및 상위 메 모리 칩들 (1200, 1400)의 레지스터들 (1250, 1450)에 제 1 플래그 신호, 버퍼 어드레스, 플래시 어드레스, 그리고 쓰기 명령이 프로그램될 것이다. 좀 더 구체적으로 설명하면 다음과 같다.
도 3에 도시된 바와 같이, 칩 인에이블 신호 (nCE)가 로우로 활성화된 후, 어드레스 (ADD1)와 함께 제 1 플래그 신호의 값 (D1)이 nWE 신호에 동기되어 호스트 (2000)에서 듀얼 칩 패키지 (1000)로 출력된다. 어드레스 (ADD1)는 제 1 플래그 신호의 값 (D1)이 저장될 레지스터들 (1250, 1450)의 영역들을 지정하기 위한 것이다. 다시 말해서, 어드레스 (ADD1)에 대응하는 레지스터들 (1250, 1450)의 영역들에 제 1 플래그 신호의 값 (D1)이 각각 저장된다. 버퍼 어드레스 (D1)와 함께 어드레스 (ADD2)는 nWE 신호에 동기되어 호스트 (2000)에서 듀얼 칩 패키지 (1000)로 출력되며, 어드레스 (ADD2)에 대응하는 레지스터들 (1250, 1450)의 영역들에 버퍼 어드레스 (D1)가 저장된다. 플래시 어드레스 (D3)와 함께 어드레스 (ADD3)는 nWE 신호에 동기되어 호스트 (2000)에서 듀얼 칩 패키지 (1000)로 출력되며, 어드레스 (ADD3)에 대응하는 레지스터들 (1250, 1450)의 영역들에 플래시 어드레스 (D3)가 저장된다. 마지막으로, 쓰기 명령 (D4)와 함께 어드레스 (ADD4)가 nWE 신호에 동기되어 호스트 (2000)에서 듀얼 칩 패키지 (1000)로 출력된다.
로우 레벨의 제 1 플래그 신호가 레지스터들 (1250, 1450)에 각각 저장되었다고 가정하자. 로우 레벨의 제 1 플래그 신호가 레지스터 (1250)에 저장되었기 때문에, 앞서 설명된 바와 같이, 하위 메모리 칩 (1200)은 동작하는 반면에 상위 메모리 칩 (1400)은 동작하지 않는다. 즉, 하위 메모리 칩 (1200)의 비교기 (1250)는 제 1 플래그 신호 (FLAG0)와 기준 신호 (REF0)를 비교하여 플래시 액세스 신호 (FA0)를 활성화시키며, 이는 하위 메모리 칩 (1200)의 제어기 (1260)가 정상적으로 동작하게 한다. 이에 반해서, 상위 메모리 칩 (1400)의 비교기 (1450)는 제 1 플래그 신호 (FLAG0)와 기준 신호 (REF1)를 비교하여 플래시 액세스 신호 (FA1)를 비활성화시키며, 이는 상위 메모리 칩 (1400)의 제어기 (1460)가 동작하지 않게 한다.
하위 메모리 칩 (1200)에 있어서, 제어기 (1260)는 레지스터 (1250)에 저장된 쓰기 명령에 응답하여 버퍼 메모리 (1220)에 저장된 데이터가 플래시 메모리 (1230)에 저장되도록 버퍼 및 플래시 메모리들 (1220, 1230)을 제어한다. 예를 들면, 제어기 (1260)는 버퍼 메모리 (1220)에 저장된 데이터를 읽고, 그렇게 읽혀진 데이터를 플래시 메모리 (1230)에 저장한다. 버퍼 메모리 (예를 들면, SRAM)의 읽기 동작 및 플래시 메모리 (예를 들면, NAND 플래시 메모리)의 프로그램 동작은 이 분야의 통상적인 지식을 습득한 자들에게 잘 알려져 있으며, 그것에 대한 설명은 그러므로 생략된다.
이에 반해서, 플래시 메모리에 저장된 데이터를 읽기 위해서, 먼저, 하위 및 상위 메모리 칩들 (1200, 1400)의 레지스터들 (1250, 1450)에 제 1 플래그 신호, 버퍼 어드레스, 플래시 어드레스, 그리고 쓰기 명령이 프로그램될 것이다. 좀 더 구체적으로 설명하면, 칩 인에이블 신호 (nCE)가 로우로 활성화된 후, 앞서 설명된 것과 동일한 방식으로 레지스터들 (1240, 1440)이 설정된다. 즉, 레지스터들 (1240, 1440) 각각에는 제 1 플래그 신호의 값, 버퍼 어드레스, 플래시 어드레스, 그리고 읽기 명령이 프로그램된다. 하이 레벨의 제 1 플래그 신호가 레지스터들 (1250, 1450)에 각각 저장되었다고 가정하자. 하이 레벨의 제 1 플래그 신호가 레지스터 (1450)에 저장되었기 때문에, 앞서 설명된 바와 같이, 하위 메모리 칩 (1200)은 동작하지 않는 반면에 상위 메모리 칩 (1400)은 동작한다.
상위 메모리 칩 (1400)에 있어서, 제어기 (1460)는 레지스터 (1450)에 저장된 읽기 명령에 응답하여 플래시 메모리 (1430)의 읽기 동작을 제어한다. 예를 들면, 잘 알려진 바와 같이, 플래시 메모리 (1430)에는 읽기 명령 및 어드레스가 순차적으로 입력된다. 플래시 메모리 (1430)는 잘 알려진 방식에 따라 데이터를 출력하고, 제어기 (1460)는 플래시 메모리 (1430)로부터 출력된 데이터가 레지스터 (1440)의 버퍼 어드레스에 대응하는 버퍼 메모리 (1420)의 소정 영역에 저장되도록 버퍼 메모리 (1420)를 제어한다. 잘 알려진 동작들을 통해 버퍼 메모리 (1420)에 데이터가 저장되면, 호스트 (2000)는 버퍼 메모리 (1420)에 저장된 데이터를 가져간다. 버퍼 메모리 (1420)에 저장된 데이터가 호스트 (2000)로 전달되기 이전에, 앞서 설명된 바와 같이, 레지스터들 (1240, 1440)은 호스트 (2000)의 제어 하에 재설정된다. 즉, 레지스터들 (1240, 1440)에는 각각 하이 레벨의 제 2 플래그 신호가 프로그램된다. 이후, 호스트 (2000)는 정해진 타이밍에 따라 일련의 어드레스들을 듀얼 칩 패키지 (1000)로 출력한다. 듀얼 칩 패키지 (1000)의 상위 메모리 칩 (1400)에 있어서, 제어기 (1460)는 입력 어드레스들에 따라 버퍼 메모리 (1420)로부터 데이터를 읽고, 읽혀진 데이터를 호스트 (2000)로 출력한다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
상술한 바와 같이, 각각이 상이한 어드레스 체계를 갖는 메모리들을 포함하는 메모리 칩들에 있어서, 각 메모리 칩을 액세스하기 이전에 레지스터들을 미리 설정함으로써 각 메모리 칩의 버퍼 메모리 및 플래시 메모리를 자유롭게 액세스하는 것이 가능하다.

Claims (10)

  1. 복수 개의 핀들과; 그리고 상기 핀들을 공유하도록 구성된 하위 및 상위 메모리 칩들을 포함하는 듀얼 칩 패키지에 있어서:
    상기 하위 및 상위 메모리 칩들 각각은
    버퍼 메모리와;
    플래시 메모리와;
    제 1 및 제 2 전압들 중 어느 하나에 연결되는 옵션 패드와;
    대응하는 메모리 칩의 선택을 나타내는 제 1 플래그 신호 및 상기 버퍼 메모리의 선택을 나타내는 제 2 플래그 신호를 저장하도록 구성된 레지스터와;
    상기 레지스터에 저장된 상기 제 1 및 제 2 플래그 신호들을 상기 옵션 패드의 값과 각각 비교하여 플래시 액세스 신호 및 버퍼 액세스 신호를 각각 발생하는 비교 회로와; 그리고
    상기 플래시 액세스 신호 및 상기 버퍼 액세스 신호에 응답하여 상기 버퍼 메모리 및 상기 플래시 메모리를 제어하는 제어기를 포함하는 것을 특징으로 하는 듀얼 칩 패키지.
  2. 제 1 항에 있어서,
    상기 하위 메모리 칩의 옵션 패드는 상기 제 1 전압으로서 접지 전압에 연결되고, 상기 상위 메모리 칩의 옵션 패드는 상기 제 2 전압으로서 전원 전압에 연결 되는 것을 특징으로 하는 듀얼 칩 패키지.
  3. 제 1 항에 있어서,
    상기 제 1 플래그 신호는 상기 각 메모리 칩의 플래시 메모리의 액세스 동작 이전에 매번 상기 하위 및 상위 메모리 칩들의 레지스터들에 프로그램되는 것을 특징으로 하는 듀얼 칩 패키지.
  4. 제 1 항에 있어서,
    상기 제 2 플래그 신호는 상기 각 메모리 칩의 버퍼 메모리의 액세스 동작 이전에 매번 상기 하위 및 상위 메모리 칩들의 레지스터들에 프로그램되는 것을 특징으로 하는 듀얼 칩 패키지.
  5. 제 1 항에 있어서,
    상기 하위 및 상위 메모리 칩들의 레지스터들에는 상기 각 메모리 칩의 플래시 메모리의 액세스 동작 이전에 상기 버퍼 메모리의 어드레스, 상기 플래시 메모리의 어드레스, 그리고 쓰기/읽기 명령이 프로그램되는 것을 특징으로 하는 듀얼 칩 패키지.
  6. 제 1 항에 있어서,
    상기 버퍼 메모리는 에스램이고 상기 플래시 메모리는 낸드 플래시 메모리인 것을 특징으로 하는 듀얼 칩 패키지.
  7. 제 1 항에 있어서,
    상기 하위 메모리 칩의 플래시 액세스 신호가 활성화될 때, 상기 상위 메모리 칩의 제어기는 상기 상위 메모리 칩의 플래시 메모리의 액세스 동작이 수행되지 않도록 비활성화되는 반면에 상기 하위 메모리 칩의 제어기는 상기 하위 메모리 칩의 플래시 메모리의 액세스 동작이 수행되도록 활성화되는 것을 특징으로 하는 듀얼 칩 패키지.
  8. 제 1 항에 있어서,
    상기 하위 메모리 칩의 버퍼 액세스 신호가 활성화될 때, 상기 상위 메모리 칩의 제어기는 상기 상위 메모리 칩의 버퍼 메모리의 액세스 동작이 수행되지 않도록 비활성화되는 반면에, 상기 하위 메모리 칩의 제어기는 상기 하위 메모리 칩의 버퍼 메모리의 액세스 동작이 수행되도록 활성화되는 것을 특징으로 하는 듀얼 칩 패키지.
  9. 제 1 항에 있어서,
    상기 상위 메모리 칩의 플래시 액세스 신호가 활성화될 때, 상기 하위 메모리 칩의 제어기는 상기 하위 메모리 칩의 플래시 메모리의 액세스 동작이 수행되지 않도록 비활성화되는 반면에, 상기 상위 메모리 칩의 제어기는 상기 상위 메모리 칩의 플래시 메모리의 액세스 동작이 수행되도록 활성화되는 것을 특징으로 하는 듀얼 칩 패키지.
  10. 제 1 항에 있어서,
    상기 상위 메모리 칩의 버퍼 액세스 신호가 활성화될 때, 상기 하위 메모리 칩의 제어기는 상기 하위 메모리 칩의 버퍼 메모리의 액세스 동작이 수행되지 않도록 비활성화되는 반면에, 상기 상위 메모리 칩의 제어기는 상기 상위 메모리 칩의 버퍼 메모리의 액세스 동작이 수행되도록 활성화되는 것을 특징으로 하는 듀얼 칩 패키지.
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