JP2005301831A - 不揮発性記憶装置、半導体記憶装置及び記憶システム - Google Patents
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Abstract
【課題】 デバイスIDなどのLSIベンダーに固有の情報を対応テーブルなどを用いて解釈すること無くアクセス主体によるアクセスに必要な仕様を取得可能にする。
【解決手段】 不揮発性記憶可能な複数のメモリセルと、複数のメモリセルからの情報の読み出し、消去、及び書き込みを制御する制御回路(10)とを有する。上記制御回路は外部から供給される電圧の検出に応じて上記複数のメモリセルの一部から情報の読み出しを行い、外部から供給される読み出し制御信号(/RE)に応じて上記読み出された情報を出力させる。上記読み出された情報には上記不揮発性記憶装置の仕様を示す情報が含まれており、上記不揮発性記憶装置は外部に接続される半導体処理装置に応じた形式で上記不揮発性記憶装置の仕様を示す情報を出力可能である。
【選択図】 図1
Description
本発明は、フラッシュメモリなどの不揮発性記憶装置のアクセス仕様を認識可能にする技術に関し、例えばコマンドに従ってアクセスされるストレージデバイスとしてのフラッシュメモリをシステム立ち上げに必要なコードデータ格納用のブートデバイスに利用する記憶システムに適用して有効な技術に関する。
フラッシュメモリとカードコントローラを備えたMultiMediaCard(MultiMediaCardは、Infineon Technologies AGの登録商標である。以下、「MMCカード」と略記する。)はその記憶領域にカード特性データ(CSD)を保有し、外部からのCSD送信コマンドに応答してCSDを出力する。CSDはコマンドクラス、メモリの記憶容量、アクセス時間、データブロック長などの情報を含む(特許文献1)。カードホストはそのCSDを用いてカードアクセスを行う。
ICカードのデバイス間におけるインタフェース端子及び転送プロトコルについて記載される特許文献2には、例えば、ATR(Answer To Reset)等について記載がある。ATRは、リセット処理に対する応答としてリセット処理後にICカードからインタフェースデバイスに向けて送られる通信プロトコルを示すための情報である、とされる。
フラッシュメモリをアクセスするマイクロコンピュータは消去単位や書き込みデータ単位などのアクセス仕様を認識することが必要である。また、NOR型のフラッシュメモリはランダムアクセス可能であるが、AND型、NAND型、スーパーAND型などのストレージデバイスをアクセスするにはそのコマンド仕様も認識しておかなければならない。フラッシュメモリは特定領域にベンダーコードや各ベンダーに固有のデバイスIDを保有する領域を有し、ベンダー間で統一されたIDリードコマンドが投入されることによって前記ベンダーコードやデバイスIDを出力することができる。マイクロコンピュータは、前記ベンダーコードやデバイスIDとフラッシュメモリのアクセス仕様との対応テーブルを有し、この対応テーブルを用いてベンダーコードやデバイスIDに対応するフラッシュメモリのアクセス仕様を認識することができる。このようなアクセス仕様の認識により、フラッシュメモリとマイクロコンピュータを用いて所定の記憶システムを提供するセットメーカは、マイクロコンピュータを種々のフラッシュメモリに汎用的に利用可能になる。したがって、LSIベンダーからアクセス仕様の新しいフラッシュメモリが提供された場合にはその対応表を更新することが必要になる。それらの事情は、前記MMCカードのフラッシュメモリとカードコントローラとの間でも同様である。
本発明者はフラッシュメモリなどの不揮発性記憶装置のアクセス仕様を認識可能にする技術について検討した。これによれば、上記対応表がマイクロコンピュータやカードコントローラのマスクROMに格納されている場合、アクセス仕様の新しいフラッシュメモリが提供される度にマスクROMの対応表を変更することは難しい。よって、本発明者はアクセス仕様の認識には新たな手法を採用することの必要性を見出した。特に本発明者は、LSIベンダーコードが格納されているようなLSIベンダーに固有の領域ではなくLSIユーザに開放された領域を用い、その領域をシステムブート時も参照可能にすることについて検討した。システムブート時も参照可能にするのに例えばパワーオンオートリード機能に着目した。パワーオンオートリード機能は、パワーオン時にパワーオンオートリード信号のような所定の信号がイネーブルにされることにより、アクセスコマンド及びアドレスの入力を要することなくの所定セクタのデータをメモリアレイから読み出し、読み出したデータを外部に出力可能にする機能である。このパワーオンオートリード機能は、未だ公開されていない特願2002−278952に記載されたスーパーAND型フラッシュメモリに採用されているセクタリード機能である。
本発明の目的は、デバイスIDなどのLSIベンダーに固有の情報を対応テーブルなどを用いて解釈すること無くアクセス主体によるアクセスに必要な仕様を取得可能にする技術を提供することにある。
本発明の目的は、LSIユーザに開放された領域を用いて、不揮発性記憶装置のアクセス仕様を認識可能にする技術を提供することにある。
本発明の別の目的は、LSIユーザに開放された領域を用い、その領域をアドレス及びコマンド入力を要することなく参照可能なリード機能を用いて、不揮発性記憶装置のアクセス仕様を認識可能にする技術を提供することにある。
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
〔1〕本発明に係る不揮発性記憶装置は、不揮発性記憶可能な複数のメモリセルと、上記複数のメモリセルからの情報の読み出し、消去、及び書き込みを制御する制御回路とを有する。上記制御回路は外部から供給される電圧の検出に応じて上記複数のメモリセルの一部から情報の読み出しを行い、外部から供給される読み出し制御信号に応じて上記読み出された情報を出力させる。上記読み出された情報には上記不揮発性記憶装置の仕様を示す情報が含まれており、上記不揮発性記憶装置は外部に接続される半導体処理装置に応じた形式で上記不揮発性記憶装置の仕様を示す情報を出力可能である。
上記した手段によれば、外部に接続される半導体処理装置に応じた形式で上記不揮発性記憶装置の仕様を示す情報を出力可能であるから、前記ベンダーコードやデバイスIDといったLSIベンダーに固有の情報を解釈する為の対応テーブルを用いることを要しない。読み出される仕様情報は外部に接続可能にされる半導体処理装置が必要とする形式で格納されているから、記憶スペースに無駄がなく、パワーオンオートリード等による読み出し時間にも無駄を生じない。
本発明の一つの具体的な形態では、上記不揮発性記憶装置の仕様を示す情報は、外部に接続可能とされる半導体処理装置に対応して複数格納されており、上記不揮発性記憶装置の仕様を示す情報の出力に際して、接続されている半導体処理装置の種類情報を入力し、入力された上記半導体処理装置の種類情報に応じた形式の上記不揮発性記憶装置の仕様を示す情報を選択し出力する。種々の半導体処理装置に対して最適な形式で仕様情報を短時間で供給可能になる。
本発明の一つの具体的な形態では、外部からの供給電圧レベルが所定の電圧レベルより高くなったことを検出し、その検出に応じて外部からの動作指示に因ることなく上記仕様情報の読み出しを行ってよい。或いは、外部からの供給電圧レベルが所定の電圧レベルより高くなったことを検出し、その検出後、外部に接続された半導体処理装置からの読み出し動作指示に応じて上記情報の読み出しを行うようにしてもよい。これにより、パワーオンオートリードによって上記仕様情報を外部に出力することが可能になる。
本発明の一つの具体的な形態では、上記不揮発性記憶装置の仕様を示す情報は、以下に上記不揮発性記憶装置の仕様を示す情報が後続することを示す所定のフラグ情報を伴うのがよい。パワーオンオートリードによる読み出し動作又は従来からのデバイスIDなどの読み出し動作を選択することが可能になる。
本発明の一つの具体的な形態では、上記不揮発性記憶装置の仕様を示す情報には、1回の消去動作指示に応じて消去対象とされる情報の大きさ、及び1回の書込動作指示に応じて書込対象とされる情報の大きさの少なくとも一方が含まれている。
〔2〕本発明に係る半導体記憶装置は、半導体処理装置と不揮発性記憶装置とを有し、上記半導体処理装置は上記不揮発性記憶装置に格納されている情報の読み出し及び情報の書き込みに際し所定のパルス信号を供給し、上記不揮発性記憶装置は不揮発性記憶可能な複数のメモリセルと、上記複数のメモリセルからの情報の読み出し、消去、及び書き込みを制御する制御回路とを有する。上記制御回路は、情報の読み出し動作において所定のメモリセルから読み出した情報を上記パルス信号に同期して上記半導体処理装置に出力し、情報の書き込み動作において上記半導体処理装置から上記パルス信号に同期して供給された情報を所定のメモリセルに格納する。上記複数のメモリセルの一部には該不揮発性記憶装置の仕様に関する情報が格納されており、上記不揮発性記憶装置は上記半導体処理装置に応じた形式で上記不揮発性記憶装置の仕様を含む情報を出力可能である。上記半導体記憶装置は、例えば半導体処理装置としてメモリコントローラと不揮発性記憶装置とを搭載したメモリモジュール等に適用される。
上記した手段によれば、LSIユーザに開放された領域を用いて、不揮発性記憶装置のアクセス仕様を認識可能にすることができ、前記ベンダーコードやデバイスIDとアクセス仕様との対応テーブルを用いることを要しない。そして、読み出される仕様情報は外部に接続可能にされる半導体処理装置が必要とする形式で格納されているから、記憶スペースに無駄がなく、その仕様情報を読み出す時間にも無駄を生じない。
本発明の一つの具体的な形態では、上記複数のメモリセルの一部には、上記半導体処理装置を含む複数の半導体処理装置に応じた形式で、該不揮発性記憶装置の仕様を含む情報が格納されており、上記制御回路は、上記複数の半導体処理装置に応じた形式で格納された上記情報のうち、上記半導体処理装置に応じた情報を選択して、上記所定のパルス信号に同期して上記半導体処理装置へ出力する。
本発明の一つの具体的な形態では、上記半導体処理装置は、上記制御回路が上記半導体処理装置に応じた形式の上記不揮発性記憶装置の仕様を含む情報を選択するために、半導体処理装置の種類を示す情報を上記不揮発性記憶装置へ供給する。
本発明の一つの具体的な形態では、上記不揮発性記憶装置は、外部からの供給電圧レベルが所定の電圧レベルより高くなったことを検出し、その検出に応じて外部からの動作指示に因ることなく上記情報の読み出しを行う。要するに、パワーオンオートリードで前記仕様情報を外部に出力する。
本発明の一つの具体的な形態では、上記不揮発性記憶装置の仕様を示す情報は、以下に上記不揮発性記憶装置の仕様を示す情報が後続することを示す所定のフラグ情報を伴う。このとき、上記半導体処理装置は、例えば上記所定のフラグ情報を検出したときは、上記不揮発性記憶装置に上記所定のパルス信号を供給し、上記所定のフラグ情報を検出できないときは上記不揮発性記憶装置に所定のIDリードコマンドを供給する。IDリードコマンドが供給された不揮発性気記憶装置は、例えばLSIベンダー固有の領域からベンダーコードとデバイスIDを外部に出力する。
本発明の一つの具体的な形態では、上記不揮発性記憶装置の仕様を示す情報には、1回の消去動作指示に応じて消去対象とされる情報の大きさ、及び1回の書込動作指示に応じて書込対象とされる情報の大きさの少なくとも一方が含まれている。
〔3〕本発明に係る記憶システムは、半導体処理装置と、第1の半導体記憶装置と、第2の半導体記憶装置とを有し、1のパッケージに封入されて構成される。上記半導体処理装置は、上記第1の半導体記憶装置と上記第2の半導体記憶装置とのそれぞれに対して、情報の読み出し又は情報の書き込みのいずれかの動作指示を可能とされる。上記第1の半導体記憶装置は不揮発性記憶可能な複数のメモリセルを有し、上記複数のメモリセルの一部には該第1の半導体記憶装置の仕様に関する情報が格納されており、上記第1の半導体記憶装置は上記半導体処理装置に応じた形式で上記第1の半導体記憶装置の仕様を含む情報を上記半導体処理装置に出力可能とされる。上記記憶システムは、例えば半導体処理装置としてのカードコントローラと複数の半導体記憶装置とをカード基板に搭載したメモリカードなどに適用される。
本発明の一つの具体的な形態では、上記第2の半導体記憶装置は不揮発性記憶可能な複数のメモリセルを有し、上記第2の半導体記憶装置の仕様に関する情報が、前記第1の不揮発性記憶装置に格納されており、上記第1の半導体記憶装置は上記半導体処理装置に応じた形式で、上記第1の半導体記憶装置の仕様を含む情報と共に、上記第2の半導体記憶装置の仕様に関する情報を出力可能とされる。
本発明の一つの具体的な形態では、上記第1の半導体記憶装置の仕様に関する情報には、上記第1の半導体記憶装置に1の消去動作を示す動作指示が供給された場合に、上記複数のメモリセルから消去されるデータの大きさを示す情報を含む。また、上記第2の半導体記憶装置の仕様に関する情報には、上記第2の半導体記憶装置に1の消去動作を示す動作指示が供給された場合に、上記複数のメモリセルから消去されるデータの大きさを示す情報を含む。
本発明の一つの具体的な形態では、上記第1の半導体記憶装置は電圧検出回路を有し、外部から供給される電圧が所定の電圧レベルより高くなったことを検出し、その検出に応じて上記半導体処理装置からの動作指示に因らず上記第1及び第2の半導体記憶装置の仕様に関する情報のうち少なくとも一方が上記メモリセルから読み出される。
本発明の一つの更に具体的な形態では、上記半導体処理装置は、上記第1の半導体記憶装置に所定のパルス信号を出力し、上記第1の半導体記憶装置は、上記所定のパルス信号に同期して上記第1及び第2の半導体記憶装置の仕様に関する情報のうち少なくとも一方を出力する。
本発明の一つの更に具体的な形態では、上記不揮発性記憶装置の仕様を示す情報は、以下に上記不揮発性記憶装置の仕様を示す情報が後続することを示す所定のフラグ情報を伴う。上記半導体処理装置は、上記所定のフラグ情報を検出したときは、上記不揮発性記憶装置に上記所定のパルス信号を供給し、上記所定のフラグ情報を検出できないときは上記不揮発性記憶装置に所定のIDリードコマンドを供給する。
本発明の一つの具体的な形態では、上記第2の半導体記憶装置は揮発性記憶可能な複数のメモリセルを有するものであってもよい。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
すなわち、デバイスIDなどのLSIベンダーに固有の情報を対応テーブルなどを用いて解釈すること無くアクセス主体によるアクセスに必要な仕様を取得可能にすることができる。
更には、LSIベンダーとLSIユーザとの間で合意がされている所定の形式によりアクセスに必要な仕様を提供するようにすることで、LSIベンダーとLSIユーザのそれぞれは、相互に接続されるべき不揮発性記憶装置と半導体処理装置とを自由に選択することが出来るようになる。
図1には記憶システムのブロック図が示される。1は不揮発性記憶装置としてのフラッシュメモリ(FLASH)、2は半導体処理装置としてのプロセッサ(MPU)2である。プロセッサ2は例えばCPU、マスクROM及びワークRAMを備えた汎用マイクロプロセッサ若しくは汎用マイクロコンピュータであってもよいが、不揮発性メモリモジュールとして記憶システムを構成する場合にはプロセッサ2はメモリコントローラとされる。メモリコントローラはマイクロコンピュータ等からのアクセス指示に応答してフラッシュメモリ1に対するアクセス制御を行なう。MMCなどのメモリカードとして記憶システムを構成する場合にはプロセッサ2はカードコントローラとされる。カードコントローラは、そのカード仕様に則ってカードホストとのインタフェース制御を行なうと共にフラッシュメモリ1とのインタフェース制御を行なう。
フラッシュメモリ1は、単結晶シリコンなどの1個の半導体基板に形成される。3で示されるものはデータ領域としてのメモリアレイ(MRY)であり、メモリマット及びセンスラッチ回路を有する。メモリアレイ3は電気的に消去及び書き込み可能な不揮発性のメモリセルトランジスタを多数有する。メモリセルトランジスタは、特に図示はしないが、フローティングゲートに絶縁膜を介してコントロールゲートを重ねたスタックドゲート構造、或いは選択トランジスタとシリコン窒化膜を有する記憶トランジスタとを直列配置したスプリットゲート構造など適宜のメモリセル構造を採用可能である。例えばスタックドゲート構造の不揮発性メモリセルトランジスタの場合、コントロールゲートはワード線に、ドレインはビット線に、ソースはソース線に接続される。スタックドゲート構造の不揮発性メモリセルトランジスタに対する消去動作は、特に制限されないが、コントロールゲートに高電圧を印加してフローティングゲートの電子を放出する方向に移動させることで閾値電圧を低くする動作とされる。スタックドゲート構造の不揮発性メモリセルトランジスタに対する書き込み動作は、特に制限されないが、ドレインに高電圧を印加してフローティングゲートに電子を注入することで閾値電圧を高くする動作とされる。読み出し動作は、消去動作による低い閾値電圧と書込み動作による高い閾値電圧との間の所定の電圧をワード線選択レベルとしてメモリセルトランジスタを選択したときビット線に流れる電流変化若しくはビット線のレベル変化を検出して記憶情報を読み出す動作とされる。
外部入出力端子I/O1〜I/O16は、アドレス入力端子、データ入力端子、データ出力端子、コマンド入力端子に兼用され、マルチプレクサ4に接続される。外部入出力端子I/O1〜I/O16に入力されたセクタアドレスはマルチプレクサ(MPX)4からセクタアドレスバッファ(SABUF)5に入力され、Yアドレス(カラムアドレス)はマルチプレクサ4からYアドレスカウンタ(YACUNT)6にプリセットされる。外部入出力端子I/O1〜I/O16に入力された書き込みデータはマルチプレクサ4からデータ入力バッファ7(DIBUF)に供給され、データ出力バッファ(DOBUF)8から出力されるリードデータはマルチプレクサ4を介して外部入出力端子I/O1〜I/O16から出力される。
外部入出力端子I/O1〜I/O16に供給されたコマンドコードとアドレス信号の一部はマルチプレクサ4から内部制御回路(IPCNT)10に供給される。
セクタアドレスバッファ5に供給されたセクタアドレスはXデコーダ(XDEC)9でデコードされ、そのデコード結果にしたがってメモリアレイ3からワード線を選択する。YアドレスがプリセットされるYアドレスカウンタ6は、特に制限されないが、11ビットのカウンタとされ、プリセット値を起点にアドレスカウントを行なって、Yデコーダ(YDEC)11にYゲート(YGAT)12の選択信号を順次出力させる。Yゲート12は2048バイトのデータレジスタ(DREG)13をバイト単位で入力データコントローラ(IDCNT)15のバイト出力に導通させ、またはデータ出力バッファ8のバイト入力に導通させる。例えばセクタの途中のアドレスがYアドレスカウンタ6にプリセットされた場合、データ出力動作では、データレジスタ13に読み出されたセクタデータがその先頭アドレスを起点に順次バイト単位でYゲート12からデータ出力バッファ8に供給され、また、データ入力動作では入力データバッファ7から入力データコントローラ15に与えられるデータがその先頭アドレスを起点にYゲート12からバイト単位でデータレジスタ13にラッチされる。
制御信号バッファ(CSBUF)18には、外部からのアクセス制御信号としてチップイネーブル信号/CE、コマンドラッチイネーブル信号CLE、アドレスラッチイネーブル信号ALE、ライトイネーブル信号/WE、リードイネーブル信号/RE、ライトプロテクト信号/WP、パワーオンオートリードイネーブル信号PRE、及びリセット信号/RESが供給される。尚、信号の先頭に付された記号“/”はその信号がローイネーブルであることを意味する。
チップイネーブル信号/CEはフラッシュメモリ1の選択を行なう信号であり、ローレベルでフラッシュメモリ(デバイス)1をアクティブに、ハイレベルでフラッシュメモリ1をスタンバイ状態にする。リードイネーブル信号/REは外部入出力端子I/O1〜I/O16からのデータ出力タイミングを制御し、当該信号のクロック変化に同期してデータが読み出される。ライトイネーブル信号/WEはその立ち上がりエッジで、コマンド、アドレス、及びデータをフラッシュメモリ1に取込み指示する。コマンドラッチイネーブル信号CLEは外部入出力端子I/O1〜I/O16に外部から供給されるデータをコマンドデータとして指定する信号であり、出力端子I/O1〜I/O16のデータがCLE=“H”(ハイレベル)の状態時に/WEの立ち上がりエッジに同期して採りこまれ、コマンドとして認識される。アドレスラッチイネーブル信号ALEは外部入出力端子I/O1〜I/O16に外部から供給されるデータをアドレスとして指定する信号であり、出力端子I/O1〜I/O16のデータがALE=“H”(ハイレベル)の状態時に/WEの立ち上がりエッジに同期して採りこまれ、アドレスとして認識される。ライトプロテクト信号/WPはローレベルによりフラッシュメモリ1は消去及び書き込み禁止とされる。パワー・オンオートリードイネーブル信号PREは電源投入後にコマンド及びアドレスを入力すること無く所定セクタのデータを読み出すパワーオンオートリード機能を使用するときイネーブルにされる。リセット信号/RESは電源投入後ローレベルからハイレベルに遷移されることによりフラッシュメモリ1に初期化動作を指示する。
上記アクセス制御信号によって指示されるフラッシュメモリ1のアドレス入力、コマンド入力、データ入力/出力動作の各動作モードを整理して示せば図2に示される通りとされる。
内部制御回路10は図2に示される動作モードにしたがったインタフェース制御を行なうと共に、コマンドコードに従った消去、書き込み及び読み出しなどの内部動作を制御する。更に内部制御回路10は電源電圧検出回路を有し、フラッシュメモリに電源電圧Vccが投入されるとき、そのレベルが動作保証レベルに到達するのを検出して、パワーオンの検出を行なうことができる。
図3にはフラッシュメモリ1がサポートするコマンドの定義が例示される。内部制御回路10はレディー・ビジー信号R/B、マスタリセット信号/MRESを出力する。レディー・ビジー信号R/Bはフラッシュメモリ1の動作中にそのローレベルによりビジー状態を外部に通知する。マスタリセット信号/MRESはパワー・オン・リード機能使用時に外部のプロセッサ2へのリセット信号として使用可能な信号であり、ローレベルからハイレベルへの変化により、パワーオンオートリードによる読み出しデータの外部出力が可能になったことを通知する。プロセッサ2はマスタリセット信号/MRESがハイレベルに変化されると、例えばリードイネーブル信号/REをクロック変化させて、パワーオンオートリードによる読み出しデータを順次読み込む動作を行なうことができる。
図4には内部制御回路10の制御によるリード動作サイクルが例示される。コマンドインプットモードによりリードモードコマンド“00H”が入力され、続いてアドレスインプットモードによりカラムアドレスCA1,CA2が入力され、セクタアドレスSA1,SA2が入力される。入力セクタアドレスSA1,SA2にしたがってそのセクタのデータがメモリアレイ3からデータレジスタ13に内部転送され、転送されたデータがカラムアドレスを起点にYゲート12で選択され、順次リードイネーブル信号REbのクロック変化に同期して、リードデータが出力端子I/O1〜I/O16から出力される。
図5には内部制御回路10の制御によるパワーオンオートリード動作サイクルが例示される。電源電圧Vccが所定のレベルVccminに到達し、リセット信号/RESがハイレベル、パワーオンオートリードイネーブル信号PREがハイレベルであるときに、パワーオンオートリードが有効になる。パワーオンオートリードが有効にされると、コマンド及びアドレスを入力することなく、セクタアドレス0からセクタアドレス3のデータがデータバッファ8に読み出される。メモリアレイ3からデータバッファ8へのデータ読み出しが完了されると、信号/MRESがハイレベルにされて外部に出力可能とされる。この後、リードイネーブル/REがクロック変化されると、その立ち下がりに同期して前記データ出力バッファ8に保持されているデータが順次外部に出力される。
前記メモリアレイ3はLSIユーザにとって書き込み及び消去可能なユーザ領域(USR)30とLSIベンダー固有の領域(BDR)31とに大別される。LSIベンダー固有の領域31に対しては特定のIDリードコマンドによって読み出しのみ可能にされる。前記LSIベンダー固有の領域31にはLSIベンダーコードとLSIベンダー固有のデバイスIDが格納される。LSIベンダーコードによってそのフラッシュメモリを提供するLSIベンダーを特定することができる。デバイスIDによってそのフラッシュメモリの種別を特定することができる。ユーザ領域30の一部、例えばセクタ0からセクタ3には、フラッシュメモリ2のID情報格納領域32が割当てられる。ID情報格納領域32には前記プロセッサ2の種類に応じた形式でフラッシュメモリのアクセス仕様を示すことができる情報(単にアクセス仕様情報SPaccと称する)が格納される。プロセッサ2の種類とは、フラッシュメモリインタフェース制御機能が相違するという意味での種類でありる。例えば、プロセッサ2が搭載するCPUのデータ処理能力、CPUの命令セットがサポートするメモリアクセス機能、フラッシュメモリインタフェースに利用可能な並列データビット数、等の相違による種類である。
図6には前記アクセス仕様情報の一例が示される。ID情報格納領域32は例えばセクタ0の先頭から割り当てられ、その先頭にアクセス仕様情報SPaccをパワーオンオートリード可能であるか否かを示すフラグ情報FLGが配置される。フラグ情報FLGは複数ビットから成る所定のコード情報として与えられる。フラグ情報FLGに続けて、電源電圧、語数構成(外部インタフェースビット数)、ブロックサイズ(1回の消去動作の指示に応じて消去対象とされる情報の大きさである消去単位)、総ブロック数、セクタサイズ(1回の書込み同左の指示に応じて書込み対象とされる情報の大きさである書込み単位)、総セクタ数等の情報が配置されている。図6に例示されるアクセス仕様情報SPaccの内容は特定のプロセッサ2の種類に応じた形式でフラッシュメモリのアクセス仕様を示すことができる情報を例示している。例えばそのプロセッサ2がサポートする電源電圧及び外部インタフェースビット数が固定である場合には上記電源電圧及び語数構成に関する情報は、当該プロセッサ2との関係ではアクセス仕様情報SPaccから除外される。
前記アクセス仕様情報SPaccはユーザ領域30に格納されるから、LSIユーザはアクセス仕様情報SPaccの書込みを行なうことができる。また、アクセス仕様情報SPaccの書込みはLSIユーザに代わって出荷前にLSIベンダーが書き込んでおくことも可能である。いずれにしても、フラッシュメモリ1のユーザは、プロセッサ2の機能若しくは構成に対応してフラッシュメモリアクセスに必要なフラッシュメモリのアクセス仕様情報SPaccを所定のフォーマットでユーザ領域30のID情報格納領域32に書き込んでおけばよい。前記プロセッサ2を新たなフラッシュメモリに対応させる場合も同様にして必要なアクセス仕様情報を当該新たなフラッシュメモリに書き込んでおけばよい。LSIベンダーコードとLSIベンダー固有のデバイスIDで対処する場合にはプロセッサ2はLSIベンダーコード及びデバイスIDと仕様情報との対応表をマスクROMなどに用意しておかなければならない。プロセッサ2を種々のフラッシュメモリに汎用的に利用する場合や新たなフラッシュメモリに対応させる場合、前記アクセス仕様情報をSPaccを用いることにより、マスクROM上の対応表を変更することを一切要しない。要するに、フラッシュメモリに対するプロセッサ2の汎用性を容易に達成可能になる。
図7にはアクセス仕様情報の読出しフローが示される。電源投入時、プロセッサ2がフラッシュメモリ1に対するパワーオンオートリードを有効にすると、ユーザ領域30のセクタ0からセクタ3の記憶情報がデータ出力バッファ8に読み出され(S1)、プロセッサ2は/REに同期して仕様情報の先頭のフラグ情報を読み込む(S2)。読み込んだフラグ情報によってアクセス仕様情報のパワーオンオートリードが可能であるか否かを判別する(S3)。可能であれば、プロセッサ2は継続してリードイネーブル信号/REを変化させて順次アクセス仕様情報SPaccを読み込んで(S4)、アクセス仕様情報SPaccを取得する(S5)。前述の通り、アクセス仕様情報SPaccはプロセッサ2の種類に応じた形式で提供され、プロセッサ2は読み込んだアクセス仕様情報SPaccによってフラッシュメモリ1をアクセスする為に必要な語構成、セクタサイズ、ブロックサイズなどを認識し、それにしたがって、フラッシュメモリ1にコマンド及びアドレスなどを供給してアクセスすることが可能にされる(S6)。
プロセッサ2は、ステップS3においてアクセス仕様情報SPaccのパワーオンオートリードが不可能であると判別した場合には、フラッシュメモリにIDリードコマンドを発行し(S7)、LSIベンダーコードとLSIベンダー固有のデバイスIDを読み込む(S8)。プロセッサ2がそのLSIベンダーコード及びデバイスIDに対応するフラッシュメモリの仕様情報を対応表等から取得できれば(S9)、それにしたがって、フラッシュメモリをアクセスすることができる(S10)。プロセッサ2が保有する対応表にそのLSIベンダーコード及びデバイスIDがなければプロセッサ2はフラッシュメモリ1に対するアクセス手法が分からず、アクセスを行なうことができない。
図8にはフラッシュメモリ1に対する取扱い形態が例示される。LSIベンダーはフラッシュメモリ1を製造したとき、特定のプロセッサ2に対応したアクセス仕様情報SPaccをユーザ領域30のセクタ0〜セクタ3に割当てられたID情報格納領域32を利用して所定のフォーマットで格納し(S20)、それから出荷する(S21)。そのフラッシュメモリ1のユーザは、プロセッサ2を有する所望の記憶システムに実装して用いようとするフラッシュメモリ1に対してその仕様情報が使用可能であるかを判別する(S22)。使用可能な場合はそのまま使用する(S23)。使用不可能な場合は、ユーザが用いるプロセッサ2の種類に適応したアクセス仕様情報SPaccを格納し(S24)、その後に使用する(S25)。アクセス仕様情報SPaccを格納するセクタ0〜セクタ3は、通常のユーザデータと同様に書込みが可能であり、例えばPROMライタを用いてアクセス仕様情報SPaccの書き込みや書き換えを行なうことができる。
図9には複数プロセッサに対応したアクセス仕様情報をパワーオンオートリード可能に保有するフラッシュメモリが示される。ユーザ領域30のセクタ0〜セクタ3には複数のプロセッサの夫々に対応するアクセス仕様情報SPacc1〜SPaccNが順番に格納されている。プロセッサ毎のアクセス仕様情報には対応プロセッサを示すプロセッサコードPCODEが付されている。パワーオンオートリードが有効にされてユーザエリア30からアクセス仕様情報を読み出す場合、プロセッサ2はデータバッファ8に読み出されている情報を読み込んでオートリード可能であることを示すフラグ情報FLGを検出した後、順次アクセス仕様情報を読み込んでいく。このとき、プロセッサ2は自らのプロセッサコードを認識するまでアクセス仕様情報を読み飛ばし、自らのプロセッサコードに付随するアクセス仕様情報を取得する。
図10には複数プロセッサに対応したアクセス仕様情報をプロセッサコードで選択可能に保有するフラッシュメモリが示される。ユーザ領域30のセクタ0〜セクタ3には複数のプロセッサの夫々に対応するアクセス仕様情報SPacc1〜SPaccNが順番に格納されている。パワーオンオートリードが有効にされてユーザエリア30の先頭から記憶情報を読み出す場合、先頭のフラグ情報FLGがパワーオンオートリードによるアクセス仕様情報の読み出し可能であることを示しているとき、その後に供給されるプロセッサコードPCODEをプロセッサコードデコーダ(CDEC)40で解読し、解読結果にしたがって対応する一つのアクセス仕様情報を領域32からバッファ8に読み出すようになっている。
図11には複数プロセッサに対応したアクセス仕様情報をプロセッサコードで選択可能に保有するフラッシュメモリの別の例が示される。図10との相違点は領域32の先頭にフラグ情報FLGを保有せず、その代わりに、各アクセス仕様情報SPacc1〜SPaccNの先頭にフラグ情報を備える。この場合に、アクセス仕様情報を取得するには最初にプロセッサコードを発行して対応するアクセス仕様情報を選択して読み出し、読み出したアクセス仕様情報の先頭に配置されたフラグ情報からオートリード可能である否かを判定し、可能な場合に/REのクロック変化に同期してそのアクセス仕様情報を外部に出力可能にする。
図12には複数のプロセッサに対応したシステムにおける仕様情報の読出しフローが示される。フラッシュメモリは図9の構成を備える。電源投入後、フラッシュメモリに対しするパワーオンリードが有効にされると、セクタ0〜セクタ3の記憶情報がデータバッファに読み出され(S30)、プロセッサ2からのリード指示を待つ。プロセッサ2はリードイネーブル信号/RE信号にてフラグ情報FLGをデータバッファから読み込み(S31)、パワーオンオートリードの可否を判別する(S32)。可能な場合はそのまま、リードイネーブル信号/RE信号を変化させて仕様情報を順次読み込み(S33)、読み込んだ仕様情報が保有するプロセッサコードPCODEがプロセッサ2に対応するか否かを判別し(S34)、対応するまで仕様情報の読み込みを繰返す。プロセッサ2は対応するアクセス仕様情報を読み込むと、当該仕様情報に基づいてフラッシュメモリをアクセスする(S35)。パワーオンオートリード不可能と判別したときプロセッサ2はフラッシュメモリにIDリードコマンドを発行し(S36)、LSIベンダーコードとデバイスIDを取得する(S37)。LSIベンダーコード及びデバイスIDに対応するメモリ仕様情報を対応表から取得できれば(S38)、取得した仕様情報に基づいてフラッシュメモリをアクセスする(S39)。
図13には図12の変形例に係るアクセス仕様情報の読み出しフローが示される。図12との相違点はステップS32でパワーオンオートリード不可能と判断された場合の処理である。即ち、プロセッサ2はIDリードコマンドの次にMPUコードを発行し(S40)、フラッシュメモリ1はプロセッサコードPCODEをデコーダ40を用いて識別し(S41)、識別されたプロセッサコードPCODEに対応するベンダーコードとデバイスIDを出力する(S42)。プロセッサ2はそのベンダーコードとデバイスIDに対応するアクセス仕様情報を対応表から求めて(S38)、フラッシュメモリ1のアクセスに利用する。この例において、対応表がベンダーコード及びデバイスIDと対応させて保有するアクセス仕様情報は、例えば図10の領域32に格納されているようなプロセッサの種類に対応されるアクセス仕様情報SPacc1〜SPaccNとされる。
図14には複数のプロセッサに対応したシステムにおける仕様情報の読出しフローが示される。フラッシュメモリは図10の構成を備える。電源投入後、フラッシュメモリに対しするパワーオンリードが有効にされると、領域32の先頭に配置されたフラグ情報FLGの領域がデータバッファ8に読み出され(S45)、プロセッサ2からのリード指示を待つ。プロセッサ2はリードイネーブル信号/RE信号にてフラグ情報FLGをデータバッファから読み込み(S46)、パワーオンオートリードの可否を判別する(S32)。可能な場合は、プロセッサコードPCODEを発行する(S47)。フラッシュメモリ1はプロセッサコードPCODEをデコーダ40で解読し(S48)、対応するアクセス仕様情報SPaccをメモリアレイからデータバッファ8に読み出す。読み出されたアクセス仕様情報はリードイネーブル信号/RE信号の変化に同期してプロセッサ2に向けて出力される(S49)。プロセッサ2は対応するアクセス仕様情報を読み込むと、当該仕様情報に基づいてフラッシュメモリをアクセスする(S35)。パワーオンオートリード不可能と判別したときの処理は図13と同じである。
図15には複数のプロセッサに対応したシステムにおける仕様情報の読出しフローが示される。フラッシュメモリは図11の構成を備える。電源投入時に、プロセッサ2はプロセッサコードPCODEをフラッシュメモリ2に発行する(S51)。フラッシュメモリ2はプロセッサコードPCODEをデコーダ40で解読する(S52)。この後フラッシュメモリに対するパワーオンリードが有効にされると、解読されたプロセッサコードに対応するアクセス仕様情報SPaccが領域32からデータバッファ8に読み出され(S53)、プロセッサ2からのリード指示を待つ。プロセッサ2はリードイネーブル信号/RE信号に同期して先頭のアクセスフラグ情報FLGをデータバッファから読み込み(S46)、パワーオンオートリードの可否を判別する(S32)。可能な場合は、続けてリードイネーブル信号/RE信号に同期して残りのアクセス仕様情報を読み込む(S49)。プロセッサ2は対応するアクセス仕様情報を読み込むと、当該仕様情報に基づいてフラッシュメモリをアクセスする(S35)。パワーオンオートリード不可能と判別したときの処理は図13と同じである。
図16にはフラッシュメモリとして複合メモリを採用した場合の例が示される。ここでは複合メモリ(MCP)43は3個のメモリ44,45,46を有する。例えば3個のメモリ44,45,46は夫々図1のフラッシュメモリ1とされる。プロセッサ2はそれぞれのメモリ44,45,46をアクセス制御する。3個のメモリ44,45,46の一つ、例えばメモリ46の領域32には、例えば3個のメモリ44,45,46のアクセス仕様情報SPacc1〜SPaccNがそれぞれ個別に格納されている。アクセス仕様情報SPacc1〜SPaccNは前述の通りである。電源投入時に複合メモリ43にパワーオンオートリードが有効にされると、所定の一つのメモリ46のユーザ領域のセクタ0〜セクタ3の記憶情報がそのメモリのデータバッファ8に読み出される。フラグ情報FLGが判定され、アクセス仕様情報が後続する場合に信号/REを変化されると、データバッファ8から各メモリのアクセス仕様情報SPacc1〜SPaccNが順次出力される。パワーオンオートリード不可能と判別されたときはプロセッサ2は複合メモリ43にIDリードコマンドを発行し、プロセッサコードを発行する。複合メモリ43はプロセッサコードを識別し、そのプロセッサコードに対応したLSIベンダーコードとデバイスIDを出力する。
図1の記憶システムは、フラッシュメモリを有するシングルチップマイクロコンピュータ、MMCなどのメモリカードであってもよい。前者の場合、プロセッサ2は、CPU、フラッシュメモリコントローラ、CPUのデータテーブルなどを保有するマスクROM、及びCPUのワーク領域に利用されるRAMなどが内部バスで接続されて構成される。後者の場合、プロセッサ2はカードコントローラとされ、カードホストとのインタフェース制御、フラッシュメモリとのインタフェース制御、更にICカードマイコン等のセキュリティーコントローラとのインタフェース制御を行なう。このとき、図16の3個のメモリ44,45,46の内の一部は揮発性メモリであってもよい。そのような揮発性メモリはカードコントローラと外部との間のデータ転送におけるバッファメモリ、カードコントローラとフラッシュメモリとの間のバッファメモリ等に用いることが可能になる。
図6のSPaccの説明においては、フラッシュメモリに接続されるプロセッサ2に応じて格納する情報を変更することができ、プロセッサ2にとって必要な情報のみを格納することを説明したが、LSIベンダー及びLSIユーザ双方が合意している1のデータ格納フォーマットに従ってアクセス仕様情報をフラッシュメモリに格納しておくことも可能である。
この場合LSIベンダーは製造するフラッシュメモリのそれぞれに一定のデータ格納フォーマットによりアクセス仕様を格納出来るため、製造コストや製品の管理コストの増加を抑えることが出来る。
一方LSIユーザにとってはプロセッサに接続するフラッシュメモリがどの様なアクセス仕様を持つものかをベンダーIDコードから取得するために対応情報を持っておく必要はなく、またLSIユーザにおいて図6のSPaccの格納を行うコストを抑えることが出来る。更にはプロセッサの製造後に製造されベンダーIDコードに対応したアクセス仕様情報がないフラッシュメモリと接続する場合であっても、フラッシュメモリのアクセス仕様を判別することが出来ることが考えられる。
この場合、LSIベンダー及びLSIユーザ双方が合意しているプロトコルに基づいて、フラッシュメモリはアクセス仕様情報を出力するようにすればよい。例えばデータ格納フォーマット中にLSIベンダーコードとデバイスIDを格納する領域をも定義しておき、プロセッサ2がIDリードコマンドを発行した場合に、フラッシュメモリはLSIベンダーコードとデバイスIDをも含めてアクセス仕様情報を出力するようにし、若しくはプロセッサ2が別の所定のコマンドを発行した場合に、フラッシュメモリはアクセス仕様情報をデータ格納フォーマットに基づいて出力するようにしても良い。
上記記憶システムによれば以下の作用効果を得る。
(1)プロセッサ毎に必要なアクセス仕様情報をフラッシュメモリの所定のユーザエリアに保持させることで、プロセッサをフラッシュメモリの世代によらず汎用的に利用することが可能である。
(2)システム立ち上げ時に実行するプログラムを保有するブートデバイスとして前記フラッシュメモリを用いる場合にも、プロセッサはそのフラッシュメモリのアクセス仕様をプロセッサのブート時に認識できる。システムブートを行なう記憶システムに対しても、プロセッサをフラッシュメモリの世代によらず汎用的に利用することが可能になる。
(3)フラッシュメモリのユーザ領域に前記アクセス仕様情報を格納するから、LSIベンダーからフラッシュメモリが出荷される前であっても、後であっても、所要のアクセス仕様情報を格納する事が容易である。ユーザデータと同様にPROMライタを用いて容易にアクセス仕様情報を書き込み、或いは書き換えることができる。
(4)ユーザがアクセス仕様情報を格納を可能であるから、ユーザが独自に必要とするアクセス仕様情報だけを保持することにも対応することができる。
(5)パワーオンオートリード可能領域にアクセス仕様情報を格納することで、コマンド及びアドレス入力無しでアクセス仕様情報を読み出すことができる。
(6)予め複数種類のプロセッサに対応できるようにプロセッサ毎で個別にアクセス仕様情報を格納しておくことにより、複数種類のプロセッサに広く適応可能になる。
(7)プロセッサ毎で個別にアクセス仕様情報が格納されているとき、必要なアクセス仕様情報をプロセッサコード等に代表される特定コードに対応させて外部に出力可能にすることにより、プロセッサは必要なアクセス仕様情報を高速に取得することが可能になる。
(8)パワーオンオートリード可能か否かを示すフラグFLGを持つことにより、IDコマンドを介するLSIベンダーコードやデバイスコード経由のアクセス仕様の取得と、ユーザ領域に記憶のアクセス仕様の取得とを意図的に選択することが可能になる。
(9)ベンダーとユーザの双方が合意している1のデータ格納フォーマットに基づきアクセス仕様情報を格納することで、プロセッサとフラッシュメモリの双方をどの様に組み合わせたとしても、プロセッサをフラッシュメモリの世代に因らず汎用的に利用することが可能である。
更にベンダーとユーザの双方が合意しているアクセス手順に基づくことで、アクセス仕様情報をフラッシュメモリの世代に因らず、かつ容易にアクセス仕様情報を取得することが可能になる。
更にベンダーとユーザの双方が合意しているアクセス手順に基づくことで、アクセス仕様情報をフラッシュメモリの世代に因らず、かつ容易にアクセス仕様情報を取得することが可能になる。
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
例えば、フラッシュメモリは図1のスーパーANDに限定されない。AND型或いはNAND型フラッシュメモリのような別のストレージデバイスであってもよい。また、NOR型フラッシュメモリのようなランダムアクセス可能なフラッシュメモリであってもよい。半導体処理装置は、CPU、プロセッサ、マイクロコンピュータ、フラッシュメモリコントローラ、カードコントローラなど何れであってもよく、フラッシュメモリに対するインタフェース制御機能を有していればよい。本発明に係る半導体記憶装置や記憶システムはメモリモジュール、メモリカード、更にはシステムオンチップのLSIやデータ処理モジュールにも適用することができる。フラッシュメモリ、マルチチップでパッケージされたフラッシュメモリモジュール等に適用することができる。
1 フラッシュメモリ
2 プロセッサ
3 メモリアレイ
30 ユーザ領域
31 LSIベンダー固有の領域
32 ID情報格納領域
SPaac、SPacc1〜SPaccN アクセス仕様情報
43 複合メモリ
44〜46 メモリ
2 プロセッサ
3 メモリアレイ
30 ユーザ領域
31 LSIベンダー固有の領域
32 ID情報格納領域
SPaac、SPacc1〜SPaccN アクセス仕様情報
43 複合メモリ
44〜46 メモリ
Claims (22)
- 不揮発性記憶可能な複数のメモリセルと、
上記複数のメモリセルからの情報の読み出し、消去、及び書き込みを制御する制御回路とを有する不揮発性記憶装置であって、
上記制御回路は外部から供給される電圧の検出に応じて上記複数のメモリセルの一部から情報の読み出しを行い、外部から供給される読み出し制御信号に応じて上記読み出された情報を出力させ、
上記読み出された情報には上記不揮発性記憶装置の仕様を示す情報が含まれており、上記不揮発性記憶装置は外部に接続される半導体処理装置に応じた形式で上記不揮発性記憶装置の仕様を示す情報を出力可能な不揮発性記憶装置。 - 上記不揮発性記憶装置の仕様を示す情報は、外部に接続可能とされる半導体処理装置に対応して複数格納されており、
上記不揮発性記憶装置の仕様を示す情報の出力に際して、接続されている半導体処理装置の種類情報を入力し、入力された上記半導体処理装置の種類情報に応じた形式の上記不揮発性記憶装置の仕様を示す情報を選択し出力する請求項1の不揮発性記憶装置。 - 上記不揮発性記憶装置は、外部からの供給電圧レベルが所定の電圧レベルより高くなったことを検出し、その検出に応じて外部からの動作指示に因ることなく上記情報の読み出しを行う請求項2の不揮発性記憶装置。
- 上記不揮発性記憶装置は、外部からの供給電圧レベルが所定の電圧レベルより高くなったことを検出し、その検出後、外部に接続された半導体処理装置からの読み出し動作指示に応じて上記情報の読み出しを行う請求項2の不揮発性記憶装置。
- 上記不揮発性記憶装置の仕様を示す情報は、以下に上記不揮発性記憶装置の仕様を示す情報が後続することを示す所定のフラグ情報を伴う、請求項4記載の不揮発性記憶装置。
- 上記不揮発性記憶装置の仕様を示す情報には、1回の消去動作指示に応じて消去対象とされる情報の大きさ、及び1回の書込動作指示に応じて書込対象とされる情報の大きさの少なくとも一方が含まれている請求項1の不揮発性記憶装置。
- 半導体処理装置と不揮発性記憶装置とを有する半導体記憶装置であって、
上記半導体処理装置は上記不揮発性記憶装置に格納されている情報の読み出し及び情報の書き込みに際し所定のパルス信号を供給し、
上記不揮発性記憶装置は不揮発性記憶可能な複数のメモリセルと、上記複数のメモリセルからの情報の読み出し、消去、及び書き込みを制御する制御回路とを有し、
上記制御回路は、情報の読み出し動作において所定のメモリセルから読み出した情報を上記パルス信号に同期して上記半導体処理装置に出力し、情報の書き込み動作において上記半導体処理装置から上記パルス信号に同期して供給された情報を所定のメモリセルに格納し、
上記複数のメモリセルの一部には該不揮発性記憶装置の仕様に関する情報が格納されており、上記不揮発性記憶装置は上記半導体処理装置に応じた形式で上記不揮発性記憶装置の仕様を含む情報を出力可能な半導体記憶装置。 - 上記複数のメモリセルの一部には、上記半導体処理装置を含む複数の半導体処理装置に応じた形式で、該不揮発性記憶装置の仕様を含む情報が格納されており、
上記制御回路は、上記複数の半導体処理装置に応じた形式で格納された上記情報のうち、上記半導体処理装置に応じた情報を選択して、上記所定のパルス信号に同期して上記半導体処理装置へ出力される請求項7の半導体記憶装置。 - 上記半導体処理装置は、上記制御回路が上記半導体処理装置に応じた形式の上記不揮発性記憶装置の仕様を含む情報を選択するために、半導体処理装置の種類を示す情報を上記不揮発性記憶装置へ供給する請求項8の半導体記憶装置。
- 上記不揮発性記憶装置は、外部からの供給電圧レベルが所定の電圧レベルより高くなったことを検出し、その検出に応じて外部からの動作指示に因ることなく上記情報の読み出しを行う請求項7の半導体記憶装置。
- 上記不揮発性記憶装置の仕様を示す情報は、以下に上記不揮発性記憶装置の仕様を示す情報が後続することを示す所定のフラグ情報を伴う、請求項10記載の半導体記憶装置。
- 上記半導体処理装置は、上記所定のフラグ情報を検出したときは、上記不揮発性記憶装置に上記所定のパルス信号を供給し、上記所定のフラグ情報を検出できないときは上記不揮発性記憶装置に所定のIDリードコマンドを供給する、請求項11記載の半導体記憶装置。
- 上記不揮発性記憶装置の仕様を示す情報には、1回の消去動作指示に応じて消去対象とされる情報の大きさ、及び1回の書込動作指示に応じて書込対象とされる情報の大きさの少なくとも一方が含まれている請求項7の半導体記憶装置。
- 半導体処理装置と、第1の半導体記憶装置と、第2の半導体記憶装置とを有し、1のパッケージに封入されて構成される記憶システムであって、
上記半導体処理装置は、上記第1の半導体記憶装置と上記第2の半導体記憶装置とのそれぞれに対して、情報の読み出し又は情報の書き込みのいずれかの動作指示を可能とされ、
上記第1の半導体記憶装置は不揮発性記憶可能な複数のメモリセルを有し、上記複数のメモリセルの一部には該第1の半導体記憶装置の仕様に関する情報が格納されており、上記第1の半導体記憶装置は上記半導体処理装置に応じた形式で上記第1の半導体記憶装置の仕様を含む情報を上記半導体処理装置に出力可能とされる記憶システム。 - 上記第2の半導体記憶装置は不揮発性記憶可能な複数のメモリセルを有し、上記第2の半導体記憶装置の仕様に関する情報が、前記第1の不揮発性記憶装置に格納されており、
上記第1の半導体記憶装置は上記半導体処理装置に応じた形式で、上記第1の半導体記憶装置の仕様を含む情報と共に、上記第2の半導体記憶装置の仕様に関する情報を出力可能とされる請求項14の記憶システム。 - 上記第1の半導体記憶装置の仕様に関する情報には、上記第1の半導体記憶装置に1の消去動作を示す動作指示が供給された場合に、上記複数のメモリセルから消去されるデータの大きさを示す情報を含む請求項15の記憶システム。
- 上記第2の半導体記憶装置の仕様に関する情報には、上記第2の半導体記憶装置に1の消去動作を示す動作指示が供給された場合に、上記複数のメモリセルから消去されるデータの大きさを示す情報を含む請求項16の記憶システム。
- 上記第1の半導体記憶装置は電圧検出回路を有し、外部から供給される電圧が所定の電圧レベルより高くなったことを検出し、その検出に応じて上記半導体処理装置からの動作指示に因らず上記第1及び第2の半導体記憶装置の仕様に関する情報のうち少なくとも一方が上記メモリセルから読み出される請求項17の記憶システム。
- 上記半導体処理装置は、上記第1の半導体記憶装置に所定のパルス信号を出力し、
上記第1の半導体記憶装置は、上記所定のパルス信号に同期して上記第1及び第2の半導体記憶装置の仕様に関する情報のうち少なくとも一方を出力する請求項18の記憶システム。 - 上記不揮発性記憶装置の仕様を示す情報は、以下に上記不揮発性記憶装置の仕様を示す情報が後続することを示す所定のフラグ情報を伴う、請求項19記載の半導体記憶装置。
- 上記半導体処理装置は、上記所定のフラグ情報を検出したときは、上記不揮発性記憶装置に上記所定のパルス信号を供給し、上記所定のフラグ情報を検出できないときは上記不揮発性記憶装置に所定のIDリードコマンドを供給する、請求項20記載の半導体記憶装置。
- 上記第2の半導体記憶装置は揮発性記憶可能な複数のメモリセルを有する請求項14の記憶システム。
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