JP2005301831A - 不揮発性記憶装置、半導体記憶装置及び記憶システム - Google Patents

Abstract

【課題】 デバイスＩＤなどのＬＳＩベンダーに固有の情報を対応テーブルなどを用いて解釈すること無くアクセス主体によるアクセスに必要な仕様を取得可能にする。
【解決手段】 不揮発性記憶可能な複数のメモリセルと、複数のメモリセルからの情報の読み出し、消去、及び書き込みを制御する制御回路（１０）とを有する。上記制御回路は外部から供給される電圧の検出に応じて上記複数のメモリセルの一部から情報の読み出しを行い、外部から供給される読み出し制御信号（／ＲＥ）に応じて上記読み出された情報を出力させる。上記読み出された情報には上記不揮発性記憶装置の仕様を示す情報が含まれており、上記不揮発性記憶装置は外部に接続される半導体処理装置に応じた形式で上記不揮発性記憶装置の仕様を示す情報を出力可能である。
【選択図】 図１

Description

本発明は、フラッシュメモリなどの不揮発性記憶装置のアクセス仕様を認識可能にする技術に関し、例えばコマンドに従ってアクセスされるストレージデバイスとしてのフラッシュメモリをシステム立ち上げに必要なコードデータ格納用のブートデバイスに利用する記憶システムに適用して有効な技術に関する。

フラッシュメモリとカードコントローラを備えたＭｕｌｔｉＭｅｄｉａＣａｒｄ（ＭｕｌｔｉＭｅｄｉａＣａｒｄは、Ｉｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ ＡＧの登録商標である。以下、「ＭＭＣカード」と略記する。）はその記憶領域にカード特性データ（ＣＳＤ）を保有し、外部からのＣＳＤ送信コマンドに応答してＣＳＤを出力する。ＣＳＤはコマンドクラス、メモリの記憶容量、アクセス時間、データブロック長などの情報を含む（特許文献１）。カードホストはそのＣＳＤを用いてカードアクセスを行う。

ＩＣカードのデバイス間におけるインタフェース端子及び転送プロトコルについて記載される特許文献２には、例えば、ＡＴＲ（Ａｎｓｗｅｒ Ｔｏ Ｒｅｓｅｔ）等について記載がある。ＡＴＲは、リセット処理に対する応答としてリセット処理後にＩＣカードからインタフェースデバイスに向けて送られる通信プロトコルを示すための情報である、とされる。

フラッシュメモリをアクセスするマイクロコンピュータは消去単位や書き込みデータ単位などのアクセス仕様を認識することが必要である。また、ＮＯＲ型のフラッシュメモリはランダムアクセス可能であるが、ＡＮＤ型、ＮＡＮＤ型、スーパーＡＮＤ型などのストレージデバイスをアクセスするにはそのコマンド仕様も認識しておかなければならない。フラッシュメモリは特定領域にベンダーコードや各ベンダーに固有のデバイスＩＤを保有する領域を有し、ベンダー間で統一されたＩＤリードコマンドが投入されることによって前記ベンダーコードやデバイスＩＤを出力することができる。マイクロコンピュータは、前記ベンダーコードやデバイスＩＤとフラッシュメモリのアクセス仕様との対応テーブルを有し、この対応テーブルを用いてベンダーコードやデバイスＩＤに対応するフラッシュメモリのアクセス仕様を認識することができる。このようなアクセス仕様の認識により、フラッシュメモリとマイクロコンピュータを用いて所定の記憶システムを提供するセットメーカは、マイクロコンピュータを種々のフラッシュメモリに汎用的に利用可能になる。したがって、ＬＳＩベンダーからアクセス仕様の新しいフラッシュメモリが提供された場合にはその対応表を更新することが必要になる。それらの事情は、前記ＭＭＣカードのフラッシュメモリとカードコントローラとの間でも同様である。

ＭＭＣ Ｓｐｅｃｉｆｉｃａｔｉｏｎ Ｖｅｒ． ４．０

ＩＳＯ／ＩＥＣ ７８１６−３ Second edition（１９９７−１２−１５）

本発明者はフラッシュメモリなどの不揮発性記憶装置のアクセス仕様を認識可能にする技術について検討した。これによれば、上記対応表がマイクロコンピュータやカードコントローラのマスクＲＯＭに格納されている場合、アクセス仕様の新しいフラッシュメモリが提供される度にマスクＲＯＭの対応表を変更することは難しい。よって、本発明者はアクセス仕様の認識には新たな手法を採用することの必要性を見出した。特に本発明者は、ＬＳＩベンダーコードが格納されているようなＬＳＩベンダーに固有の領域ではなくＬＳＩユーザに開放された領域を用い、その領域をシステムブート時も参照可能にすることについて検討した。システムブート時も参照可能にするのに例えばパワーオンオートリード機能に着目した。パワーオンオートリード機能は、パワーオン時にパワーオンオートリード信号のような所定の信号がイネーブルにされることにより、アクセスコマンド及びアドレスの入力を要することなくの所定セクタのデータをメモリアレイから読み出し、読み出したデータを外部に出力可能にする機能である。このパワーオンオートリード機能は、未だ公開されていない特願２００２−２７８９５２に記載されたスーパーＡＮＤ型フラッシュメモリに採用されているセクタリード機能である。

本発明の目的は、デバイスＩＤなどのＬＳＩベンダーに固有の情報を対応テーブルなどを用いて解釈すること無くアクセス主体によるアクセスに必要な仕様を取得可能にする技術を提供することにある。

本発明の目的は、ＬＳＩユーザに開放された領域を用いて、不揮発性記憶装置のアクセス仕様を認識可能にする技術を提供することにある。

本発明の別の目的は、ＬＳＩユーザに開放された領域を用い、その領域をアドレス及びコマンド入力を要することなく参照可能なリード機能を用いて、不揮発性記憶装置のアクセス仕様を認識可能にする技術を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。

〔１〕本発明に係る不揮発性記憶装置は、不揮発性記憶可能な複数のメモリセルと、上記複数のメモリセルからの情報の読み出し、消去、及び書き込みを制御する制御回路とを有する。上記制御回路は外部から供給される電圧の検出に応じて上記複数のメモリセルの一部から情報の読み出しを行い、外部から供給される読み出し制御信号に応じて上記読み出された情報を出力させる。上記読み出された情報には上記不揮発性記憶装置の仕様を示す情報が含まれており、上記不揮発性記憶装置は外部に接続される半導体処理装置に応じた形式で上記不揮発性記憶装置の仕様を示す情報を出力可能である。

上記した手段によれば、外部に接続される半導体処理装置に応じた形式で上記不揮発性記憶装置の仕様を示す情報を出力可能であるから、前記ベンダーコードやデバイスＩＤといったLＳＩベンダーに固有の情報を解釈する為の対応テーブルを用いることを要しない。読み出される仕様情報は外部に接続可能にされる半導体処理装置が必要とする形式で格納されているから、記憶スペースに無駄がなく、パワーオンオートリード等による読み出し時間にも無駄を生じない。

本発明の一つの具体的な形態では、上記不揮発性記憶装置の仕様を示す情報は、外部に接続可能とされる半導体処理装置に対応して複数格納されており、上記不揮発性記憶装置の仕様を示す情報の出力に際して、接続されている半導体処理装置の種類情報を入力し、入力された上記半導体処理装置の種類情報に応じた形式の上記不揮発性記憶装置の仕様を示す情報を選択し出力する。種々の半導体処理装置に対して最適な形式で仕様情報を短時間で供給可能になる。

本発明の一つの具体的な形態では、外部からの供給電圧レベルが所定の電圧レベルより高くなったことを検出し、その検出に応じて外部からの動作指示に因ることなく上記仕様情報の読み出しを行ってよい。或いは、外部からの供給電圧レベルが所定の電圧レベルより高くなったことを検出し、その検出後、外部に接続された半導体処理装置からの読み出し動作指示に応じて上記情報の読み出しを行うようにしてもよい。これにより、パワーオンオートリードによって上記仕様情報を外部に出力することが可能になる。

本発明の一つの具体的な形態では、上記不揮発性記憶装置の仕様を示す情報は、以下に上記不揮発性記憶装置の仕様を示す情報が後続することを示す所定のフラグ情報を伴うのがよい。パワーオンオートリードによる読み出し動作又は従来からのデバイスＩＤなどの読み出し動作を選択することが可能になる。

本発明の一つの具体的な形態では、上記不揮発性記憶装置の仕様を示す情報には、１回の消去動作指示に応じて消去対象とされる情報の大きさ、及び１回の書込動作指示に応じて書込対象とされる情報の大きさの少なくとも一方が含まれている。

〔２〕本発明に係る半導体記憶装置は、半導体処理装置と不揮発性記憶装置とを有し、上記半導体処理装置は上記不揮発性記憶装置に格納されている情報の読み出し及び情報の書き込みに際し所定のパルス信号を供給し、上記不揮発性記憶装置は不揮発性記憶可能な複数のメモリセルと、上記複数のメモリセルからの情報の読み出し、消去、及び書き込みを制御する制御回路とを有する。上記制御回路は、情報の読み出し動作において所定のメモリセルから読み出した情報を上記パルス信号に同期して上記半導体処理装置に出力し、情報の書き込み動作において上記半導体処理装置から上記パルス信号に同期して供給された情報を所定のメモリセルに格納する。上記複数のメモリセルの一部には該不揮発性記憶装置の仕様に関する情報が格納されており、上記不揮発性記憶装置は上記半導体処理装置に応じた形式で上記不揮発性記憶装置の仕様を含む情報を出力可能である。上記半導体記憶装置は、例えば半導体処理装置としてメモリコントローラと不揮発性記憶装置とを搭載したメモリモジュール等に適用される。

上記した手段によれば、ＬＳＩユーザに開放された領域を用いて、不揮発性記憶装置のアクセス仕様を認識可能にすることができ、前記ベンダーコードやデバイスＩＤとアクセス仕様との対応テーブルを用いることを要しない。そして、読み出される仕様情報は外部に接続可能にされる半導体処理装置が必要とする形式で格納されているから、記憶スペースに無駄がなく、その仕様情報を読み出す時間にも無駄を生じない。

本発明の一つの具体的な形態では、上記複数のメモリセルの一部には、上記半導体処理装置を含む複数の半導体処理装置に応じた形式で、該不揮発性記憶装置の仕様を含む情報が格納されており、上記制御回路は、上記複数の半導体処理装置に応じた形式で格納された上記情報のうち、上記半導体処理装置に応じた情報を選択して、上記所定のパルス信号に同期して上記半導体処理装置へ出力する。

本発明の一つの具体的な形態では、上記半導体処理装置は、上記制御回路が上記半導体処理装置に応じた形式の上記不揮発性記憶装置の仕様を含む情報を選択するために、半導体処理装置の種類を示す情報を上記不揮発性記憶装置へ供給する。

本発明の一つの具体的な形態では、上記不揮発性記憶装置は、外部からの供給電圧レベルが所定の電圧レベルより高くなったことを検出し、その検出に応じて外部からの動作指示に因ることなく上記情報の読み出しを行う。要するに、パワーオンオートリードで前記仕様情報を外部に出力する。

本発明の一つの具体的な形態では、上記不揮発性記憶装置の仕様を示す情報は、以下に上記不揮発性記憶装置の仕様を示す情報が後続することを示す所定のフラグ情報を伴う。このとき、上記半導体処理装置は、例えば上記所定のフラグ情報を検出したときは、上記不揮発性記憶装置に上記所定のパルス信号を供給し、上記所定のフラグ情報を検出できないときは上記不揮発性記憶装置に所定のＩＤリードコマンドを供給する。ＩＤリードコマンドが供給された不揮発性気記憶装置は、例えばＬＳＩベンダー固有の領域からベンダーコードとデバイスＩＤを外部に出力する。

本発明の一つの具体的な形態では、上記不揮発性記憶装置の仕様を示す情報には、１回の消去動作指示に応じて消去対象とされる情報の大きさ、及び１回の書込動作指示に応じて書込対象とされる情報の大きさの少なくとも一方が含まれている。

〔３〕本発明に係る記憶システムは、半導体処理装置と、第１の半導体記憶装置と、第２の半導体記憶装置とを有し、１のパッケージに封入されて構成される。上記半導体処理装置は、上記第１の半導体記憶装置と上記第２の半導体記憶装置とのそれぞれに対して、情報の読み出し又は情報の書き込みのいずれかの動作指示を可能とされる。上記第１の半導体記憶装置は不揮発性記憶可能な複数のメモリセルを有し、上記複数のメモリセルの一部には該第１の半導体記憶装置の仕様に関する情報が格納されており、上記第１の半導体記憶装置は上記半導体処理装置に応じた形式で上記第１の半導体記憶装置の仕様を含む情報を上記半導体処理装置に出力可能とされる。上記記憶システムは、例えば半導体処理装置としてのカードコントローラと複数の半導体記憶装置とをカード基板に搭載したメモリカードなどに適用される。

本発明の一つの具体的な形態では、上記第２の半導体記憶装置は不揮発性記憶可能な複数のメモリセルを有し、上記第２の半導体記憶装置の仕様に関する情報が、前記第１の不揮発性記憶装置に格納されており、上記第１の半導体記憶装置は上記半導体処理装置に応じた形式で、上記第１の半導体記憶装置の仕様を含む情報と共に、上記第２の半導体記憶装置の仕様に関する情報を出力可能とされる。

本発明の一つの具体的な形態では、上記第１の半導体記憶装置の仕様に関する情報には、上記第１の半導体記憶装置に１の消去動作を示す動作指示が供給された場合に、上記複数のメモリセルから消去されるデータの大きさを示す情報を含む。また、上記第２の半導体記憶装置の仕様に関する情報には、上記第２の半導体記憶装置に１の消去動作を示す動作指示が供給された場合に、上記複数のメモリセルから消去されるデータの大きさを示す情報を含む。

本発明の一つの具体的な形態では、上記第１の半導体記憶装置は電圧検出回路を有し、外部から供給される電圧が所定の電圧レベルより高くなったことを検出し、その検出に応じて上記半導体処理装置からの動作指示に因らず上記第１及び第２の半導体記憶装置の仕様に関する情報のうち少なくとも一方が上記メモリセルから読み出される。

本発明の一つの更に具体的な形態では、上記半導体処理装置は、上記第１の半導体記憶装置に所定のパルス信号を出力し、上記第１の半導体記憶装置は、上記所定のパルス信号に同期して上記第１及び第２の半導体記憶装置の仕様に関する情報のうち少なくとも一方を出力する。

本発明の一つの更に具体的な形態では、上記不揮発性記憶装置の仕様を示す情報は、以下に上記不揮発性記憶装置の仕様を示す情報が後続することを示す所定のフラグ情報を伴う。上記半導体処理装置は、上記所定のフラグ情報を検出したときは、上記不揮発性記憶装置に上記所定のパルス信号を供給し、上記所定のフラグ情報を検出できないときは上記不揮発性記憶装置に所定のＩＤリードコマンドを供給する。

本発明の一つの具体的な形態では、上記第２の半導体記憶装置は揮発性記憶可能な複数のメモリセルを有するものであってもよい。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。

すなわち、デバイスＩＤなどのＬＳＩベンダーに固有の情報を対応テーブルなどを用いて解釈すること無くアクセス主体によるアクセスに必要な仕様を取得可能にすることができる。

更には、ＬＳＩベンダーとＬＳＩユーザとの間で合意がされている所定の形式によりアクセスに必要な仕様を提供するようにすることで、ＬＳＩベンダーとＬＳＩユーザのそれぞれは、相互に接続されるべき不揮発性記憶装置と半導体処理装置とを自由に選択することが出来るようになる。

図１には記憶システムのブロック図が示される。１は不揮発性記憶装置としてのフラッシュメモリ（ＦＬＡＳＨ）、２は半導体処理装置としてのプロセッサ（ＭＰＵ）２である。プロセッサ２は例えばＣＰＵ、マスクＲＯＭ及びワークＲＡＭを備えた汎用マイクロプロセッサ若しくは汎用マイクロコンピュータであってもよいが、不揮発性メモリモジュールとして記憶システムを構成する場合にはプロセッサ２はメモリコントローラとされる。メモリコントローラはマイクロコンピュータ等からのアクセス指示に応答してフラッシュメモリ１に対するアクセス制御を行なう。ＭＭＣなどのメモリカードとして記憶システムを構成する場合にはプロセッサ２はカードコントローラとされる。カードコントローラは、そのカード仕様に則ってカードホストとのインタフェース制御を行なうと共にフラッシュメモリ１とのインタフェース制御を行なう。

フラッシュメモリ１は、単結晶シリコンなどの１個の半導体基板に形成される。３で示されるものはデータ領域としてのメモリアレイ（ＭＲＹ）であり、メモリマット及びセンスラッチ回路を有する。メモリアレイ３は電気的に消去及び書き込み可能な不揮発性のメモリセルトランジスタを多数有する。メモリセルトランジスタは、特に図示はしないが、フローティングゲートに絶縁膜を介してコントロールゲートを重ねたスタックドゲート構造、或いは選択トランジスタとシリコン窒化膜を有する記憶トランジスタとを直列配置したスプリットゲート構造など適宜のメモリセル構造を採用可能である。例えばスタックドゲート構造の不揮発性メモリセルトランジスタの場合、コントロールゲートはワード線に、ドレインはビット線に、ソースはソース線に接続される。スタックドゲート構造の不揮発性メモリセルトランジスタに対する消去動作は、特に制限されないが、コントロールゲートに高電圧を印加してフローティングゲートの電子を放出する方向に移動させることで閾値電圧を低くする動作とされる。スタックドゲート構造の不揮発性メモリセルトランジスタに対する書き込み動作は、特に制限されないが、ドレインに高電圧を印加してフローティングゲートに電子を注入することで閾値電圧を高くする動作とされる。読み出し動作は、消去動作による低い閾値電圧と書込み動作による高い閾値電圧との間の所定の電圧をワード線選択レベルとしてメモリセルトランジスタを選択したときビット線に流れる電流変化若しくはビット線のレベル変化を検出して記憶情報を読み出す動作とされる。

外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６は、アドレス入力端子、データ入力端子、データ出力端子、コマンド入力端子に兼用され、マルチプレクサ４に接続される。外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６に入力されたセクタアドレスはマルチプレクサ（ＭＰＸ）４からセクタアドレスバッファ（ＳＡＢＵＦ）５に入力され、Ｙアドレス（カラムアドレス）はマルチプレクサ４からＹアドレスカウンタ（ＹＡＣＵＮＴ）６にプリセットされる。外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６に入力された書き込みデータはマルチプレクサ４からデータ入力バッファ７（ＤＩＢＵＦ）に供給され、データ出力バッファ（ＤＯＢＵＦ）８から出力されるリードデータはマルチプレクサ４を介して外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６から出力される。

外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６に供給されたコマンドコードとアドレス信号の一部はマルチプレクサ４から内部制御回路（ＩＰＣＮＴ）１０に供給される。

セクタアドレスバッファ５に供給されたセクタアドレスはＸデコーダ（ＸＤＥＣ）９でデコードされ、そのデコード結果にしたがってメモリアレイ３からワード線を選択する。ＹアドレスがプリセットされるＹアドレスカウンタ６は、特に制限されないが、１１ビットのカウンタとされ、プリセット値を起点にアドレスカウントを行なって、Ｙデコーダ（ＹＤＥＣ）１１にＹゲート（ＹＧＡＴ）１２の選択信号を順次出力させる。Ｙゲート１２は２０４８バイトのデータレジスタ（ＤＲＥＧ）１３をバイト単位で入力データコントローラ（ＩＤＣＮＴ）１５のバイト出力に導通させ、またはデータ出力バッファ８のバイト入力に導通させる。例えばセクタの途中のアドレスがＹアドレスカウンタ６にプリセットされた場合、データ出力動作では、データレジスタ１３に読み出されたセクタデータがその先頭アドレスを起点に順次バイト単位でＹゲート１２からデータ出力バッファ８に供給され、また、データ入力動作では入力データバッファ７から入力データコントローラ１５に与えられるデータがその先頭アドレスを起点にＹゲート１２からバイト単位でデータレジスタ１３にラッチされる。

制御信号バッファ（ＣＳＢＵＦ）１８には、外部からのアクセス制御信号としてチップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ、ライトプロテクト信号／ＷＰ、パワーオンオートリードイネーブル信号ＰＲＥ、及びリセット信号／ＲＥＳが供給される。尚、信号の先頭に付された記号“／”はその信号がローイネーブルであることを意味する。

チップイネーブル信号／ＣＥはフラッシュメモリ１の選択を行なう信号であり、ローレベルでフラッシュメモリ（デバイス）１をアクティブに、ハイレベルでフラッシュメモリ１をスタンバイ状態にする。リードイネーブル信号／ＲＥは外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６からのデータ出力タイミングを制御し、当該信号のクロック変化に同期してデータが読み出される。ライトイネーブル信号／ＷＥはその立ち上がりエッジで、コマンド、アドレス、及びデータをフラッシュメモリ１に取込み指示する。コマンドラッチイネーブル信号ＣＬＥは外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６に外部から供給されるデータをコマンドデータとして指定する信号であり、出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６のデータがＣＬＥ＝“Ｈ”（ハイレベル）の状態時に／ＷＥの立ち上がりエッジに同期して採りこまれ、コマンドとして認識される。アドレスラッチイネーブル信号ＡＬＥは外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６に外部から供給されるデータをアドレスとして指定する信号であり、出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６のデータがＡＬＥ＝“Ｈ”（ハイレベル）の状態時に／ＷＥの立ち上がりエッジに同期して採りこまれ、アドレスとして認識される。ライトプロテクト信号／ＷＰはローレベルによりフラッシュメモリ1は消去及び書き込み禁止とされる。パワー・オンオートリードイネーブル信号ＰＲＥは電源投入後にコマンド及びアドレスを入力すること無く所定セクタのデータを読み出すパワーオンオートリード機能を使用するときイネーブルにされる。リセット信号／ＲＥＳは電源投入後ローレベルからハイレベルに遷移されることによりフラッシュメモリ１に初期化動作を指示する。

上記アクセス制御信号によって指示されるフラッシュメモリ１のアドレス入力、コマンド入力、データ入力／出力動作の各動作モードを整理して示せば図２に示される通りとされる。

内部制御回路１０は図２に示される動作モードにしたがったインタフェース制御を行なうと共に、コマンドコードに従った消去、書き込み及び読み出しなどの内部動作を制御する。更に内部制御回路１０は電源電圧検出回路を有し、フラッシュメモリに電源電圧Ｖｃｃが投入されるとき、そのレベルが動作保証レベルに到達するのを検出して、パワーオンの検出を行なうことができる。

図３にはフラッシュメモリ１がサポートするコマンドの定義が例示される。内部制御回路１０はレディー・ビジー信号Ｒ／Ｂ、マスタリセット信号／ＭＲＥＳを出力する。レディー・ビジー信号Ｒ／Ｂはフラッシュメモリ１の動作中にそのローレベルによりビジー状態を外部に通知する。マスタリセット信号／ＭＲＥＳはパワー・オン・リード機能使用時に外部のプロセッサ２へのリセット信号として使用可能な信号であり、ローレベルからハイレベルへの変化により、パワーオンオートリードによる読み出しデータの外部出力が可能になったことを通知する。プロセッサ２はマスタリセット信号／ＭＲＥＳがハイレベルに変化されると、例えばリードイネーブル信号／ＲＥをクロック変化させて、パワーオンオートリードによる読み出しデータを順次読み込む動作を行なうことができる。

図４には内部制御回路１０の制御によるリード動作サイクルが例示される。コマンドインプットモードによりリードモードコマンド“００Ｈ”が入力され、続いてアドレスインプットモードによりカラムアドレスＣＡ１，ＣＡ２が入力され、セクタアドレスＳＡ１，ＳＡ２が入力される。入力セクタアドレスＳＡ１，ＳＡ２にしたがってそのセクタのデータがメモリアレイ３からデータレジスタ１３に内部転送され、転送されたデータがカラムアドレスを起点にＹゲート１２で選択され、順次リードイネーブル信号ＲＥｂのクロック変化に同期して、リードデータが出力端子Ｉ／Ｏ１〜Ｉ／Ｏ１６から出力される。

図５には内部制御回路１０の制御によるパワーオンオートリード動作サイクルが例示される。電源電圧Ｖｃｃが所定のレベルＶｃｃｍｉｎに到達し、リセット信号／ＲＥＳがハイレベル、パワーオンオートリードイネーブル信号ＰＲＥがハイレベルであるときに、パワーオンオートリードが有効になる。パワーオンオートリードが有効にされると、コマンド及びアドレスを入力することなく、セクタアドレス０からセクタアドレス３のデータがデータバッファ８に読み出される。メモリアレイ３からデータバッファ８へのデータ読み出しが完了されると、信号／ＭＲＥＳがハイレベルにされて外部に出力可能とされる。この後、リードイネーブル／ＲＥがクロック変化されると、その立ち下がりに同期して前記データ出力バッファ８に保持されているデータが順次外部に出力される。

前記メモリアレイ３はＬＳＩユーザにとって書き込み及び消去可能なユーザ領域（ＵＳＲ）３０とＬＳＩベンダー固有の領域（ＢＤＲ）３１とに大別される。ＬＳＩベンダー固有の領域３１に対しては特定のＩＤリードコマンドによって読み出しのみ可能にされる。前記ＬＳＩベンダー固有の領域３１にはＬＳＩベンダーコードとＬＳＩベンダー固有のデバイスＩＤが格納される。ＬＳＩベンダーコードによってそのフラッシュメモリを提供するＬＳＩベンダーを特定することができる。デバイスＩＤによってそのフラッシュメモリの種別を特定することができる。ユーザ領域３０の一部、例えばセクタ０からセクタ３には、フラッシュメモリ２のＩＤ情報格納領域３２が割当てられる。ＩＤ情報格納領域３２には前記プロセッサ２の種類に応じた形式でフラッシュメモリのアクセス仕様を示すことができる情報（単にアクセス仕様情報ＳＰａｃｃと称する）が格納される。プロセッサ２の種類とは、フラッシュメモリインタフェース制御機能が相違するという意味での種類でありる。例えば、プロセッサ２が搭載するＣＰＵのデータ処理能力、ＣＰＵの命令セットがサポートするメモリアクセス機能、フラッシュメモリインタフェースに利用可能な並列データビット数、等の相違による種類である。

図６には前記アクセス仕様情報の一例が示される。ＩＤ情報格納領域３２は例えばセクタ０の先頭から割り当てられ、その先頭にアクセス仕様情報ＳＰａｃｃをパワーオンオートリード可能であるか否かを示すフラグ情報ＦＬＧが配置される。フラグ情報ＦＬＧは複数ビットから成る所定のコード情報として与えられる。フラグ情報ＦＬＧに続けて、電源電圧、語数構成（外部インタフェースビット数）、ブロックサイズ（１回の消去動作の指示に応じて消去対象とされる情報の大きさである消去単位）、総ブロック数、セクタサイズ（１回の書込み同左の指示に応じて書込み対象とされる情報の大きさである書込み単位）、総セクタ数等の情報が配置されている。図６に例示されるアクセス仕様情報ＳＰａｃｃの内容は特定のプロセッサ２の種類に応じた形式でフラッシュメモリのアクセス仕様を示すことができる情報を例示している。例えばそのプロセッサ２がサポートする電源電圧及び外部インタフェースビット数が固定である場合には上記電源電圧及び語数構成に関する情報は、当該プロセッサ２との関係ではアクセス仕様情報ＳＰａｃｃから除外される。

前記アクセス仕様情報ＳＰａｃｃはユーザ領域３０に格納されるから、ＬＳＩユーザはアクセス仕様情報ＳＰａｃｃの書込みを行なうことができる。また、アクセス仕様情報ＳＰａｃｃの書込みはＬＳＩユーザに代わって出荷前にＬＳＩベンダーが書き込んでおくことも可能である。いずれにしても、フラッシュメモリ１のユーザは、プロセッサ２の機能若しくは構成に対応してフラッシュメモリアクセスに必要なフラッシュメモリのアクセス仕様情報ＳＰａｃｃを所定のフォーマットでユーザ領域３０のＩＤ情報格納領域３２に書き込んでおけばよい。前記プロセッサ２を新たなフラッシュメモリに対応させる場合も同様にして必要なアクセス仕様情報を当該新たなフラッシュメモリに書き込んでおけばよい。ＬＳＩベンダーコードとＬＳＩベンダー固有のデバイスＩＤで対処する場合にはプロセッサ２はＬＳＩベンダーコード及びデバイスＩＤと仕様情報との対応表をマスクＲＯＭなどに用意しておかなければならない。プロセッサ２を種々のフラッシュメモリに汎用的に利用する場合や新たなフラッシュメモリに対応させる場合、前記アクセス仕様情報をＳＰａｃｃを用いることにより、マスクＲＯＭ上の対応表を変更することを一切要しない。要するに、フラッシュメモリに対するプロセッサ２の汎用性を容易に達成可能になる。

図７にはアクセス仕様情報の読出しフローが示される。電源投入時、プロセッサ２がフラッシュメモリ１に対するパワーオンオートリードを有効にすると、ユーザ領域３０のセクタ０からセクタ３の記憶情報がデータ出力バッファ８に読み出され（Ｓ１）、プロセッサ２は／ＲＥに同期して仕様情報の先頭のフラグ情報を読み込む（Ｓ２）。読み込んだフラグ情報によってアクセス仕様情報のパワーオンオートリードが可能であるか否かを判別する（Ｓ３）。可能であれば、プロセッサ２は継続してリードイネーブル信号／ＲＥを変化させて順次アクセス仕様情報ＳＰａｃｃを読み込んで（Ｓ４）、アクセス仕様情報ＳＰａｃｃを取得する（Ｓ５）。前述の通り、アクセス仕様情報ＳＰａｃｃはプロセッサ２の種類に応じた形式で提供され、プロセッサ２は読み込んだアクセス仕様情報ＳＰａｃｃによってフラッシュメモリ１をアクセスする為に必要な語構成、セクタサイズ、ブロックサイズなどを認識し、それにしたがって、フラッシュメモリ１にコマンド及びアドレスなどを供給してアクセスすることが可能にされる（Ｓ６）。

プロセッサ２は、ステップＳ３においてアクセス仕様情報ＳＰａｃｃのパワーオンオートリードが不可能であると判別した場合には、フラッシュメモリにＩＤリードコマンドを発行し（Ｓ７）、ＬＳＩベンダーコードとＬＳＩベンダー固有のデバイスＩＤを読み込む（Ｓ８）。プロセッサ２がそのＬＳＩベンダーコード及びデバイスＩＤに対応するフラッシュメモリの仕様情報を対応表等から取得できれば（Ｓ９）、それにしたがって、フラッシュメモリをアクセスすることができる（Ｓ１０）。プロセッサ２が保有する対応表にそのＬＳＩベンダーコード及びデバイスＩＤがなければプロセッサ２はフラッシュメモリ１に対するアクセス手法が分からず、アクセスを行なうことができない。

図８にはフラッシュメモリ１に対する取扱い形態が例示される。ＬＳＩベンダーはフラッシュメモリ１を製造したとき、特定のプロセッサ２に対応したアクセス仕様情報ＳＰａｃｃをユーザ領域３０のセクタ０〜セクタ３に割当てられたＩＤ情報格納領域３２を利用して所定のフォーマットで格納し（Ｓ２０）、それから出荷する（Ｓ２１）。そのフラッシュメモリ１のユーザは、プロセッサ２を有する所望の記憶システムに実装して用いようとするフラッシュメモリ１に対してその仕様情報が使用可能であるかを判別する（Ｓ２２）。使用可能な場合はそのまま使用する（Ｓ２３）。使用不可能な場合は、ユーザが用いるプロセッサ２の種類に適応したアクセス仕様情報ＳＰａｃｃを格納し（Ｓ２４）、その後に使用する（Ｓ２５）。アクセス仕様情報ＳＰａｃｃを格納するセクタ０〜セクタ３は、通常のユーザデータと同様に書込みが可能であり、例えばＰＲＯＭライタを用いてアクセス仕様情報ＳＰａｃｃの書き込みや書き換えを行なうことができる。

図９には複数プロセッサに対応したアクセス仕様情報をパワーオンオートリード可能に保有するフラッシュメモリが示される。ユーザ領域３０のセクタ０〜セクタ３には複数のプロセッサの夫々に対応するアクセス仕様情報ＳＰａｃｃ１〜ＳＰａｃｃＮが順番に格納されている。プロセッサ毎のアクセス仕様情報には対応プロセッサを示すプロセッサコードＰＣＯＤＥが付されている。パワーオンオートリードが有効にされてユーザエリア３０からアクセス仕様情報を読み出す場合、プロセッサ２はデータバッファ８に読み出されている情報を読み込んでオートリード可能であることを示すフラグ情報ＦＬＧを検出した後、順次アクセス仕様情報を読み込んでいく。このとき、プロセッサ２は自らのプロセッサコードを認識するまでアクセス仕様情報を読み飛ばし、自らのプロセッサコードに付随するアクセス仕様情報を取得する。

図１０には複数プロセッサに対応したアクセス仕様情報をプロセッサコードで選択可能に保有するフラッシュメモリが示される。ユーザ領域３０のセクタ０〜セクタ３には複数のプロセッサの夫々に対応するアクセス仕様情報ＳＰａｃｃ１〜ＳＰａｃｃＮが順番に格納されている。パワーオンオートリードが有効にされてユーザエリア３０の先頭から記憶情報を読み出す場合、先頭のフラグ情報ＦＬＧがパワーオンオートリードによるアクセス仕様情報の読み出し可能であることを示しているとき、その後に供給されるプロセッサコードＰＣＯＤＥをプロセッサコードデコーダ（ＣＤＥＣ）４０で解読し、解読結果にしたがって対応する一つのアクセス仕様情報を領域３２からバッファ８に読み出すようになっている。

図１１には複数プロセッサに対応したアクセス仕様情報をプロセッサコードで選択可能に保有するフラッシュメモリの別の例が示される。図１０との相違点は領域３２の先頭にフラグ情報ＦＬＧを保有せず、その代わりに、各アクセス仕様情報ＳＰａｃｃ１〜ＳＰａｃｃＮの先頭にフラグ情報を備える。この場合に、アクセス仕様情報を取得するには最初にプロセッサコードを発行して対応するアクセス仕様情報を選択して読み出し、読み出したアクセス仕様情報の先頭に配置されたフラグ情報からオートリード可能である否かを判定し、可能な場合に／ＲＥのクロック変化に同期してそのアクセス仕様情報を外部に出力可能にする。

図１２には複数のプロセッサに対応したシステムにおける仕様情報の読出しフローが示される。フラッシュメモリは図９の構成を備える。電源投入後、フラッシュメモリに対しするパワーオンリードが有効にされると、セクタ０〜セクタ３の記憶情報がデータバッファに読み出され（Ｓ３０）、プロセッサ２からのリード指示を待つ。プロセッサ２はリードイネーブル信号／ＲＥ信号にてフラグ情報ＦＬＧをデータバッファから読み込み（Ｓ３１）、パワーオンオートリードの可否を判別する（Ｓ３２）。可能な場合はそのまま、リードイネーブル信号／ＲＥ信号を変化させて仕様情報を順次読み込み（Ｓ３３）、読み込んだ仕様情報が保有するプロセッサコードＰＣＯＤＥがプロセッサ２に対応するか否かを判別し（Ｓ３４）、対応するまで仕様情報の読み込みを繰返す。プロセッサ２は対応するアクセス仕様情報を読み込むと、当該仕様情報に基づいてフラッシュメモリをアクセスする（Ｓ３５）。パワーオンオートリード不可能と判別したときプロセッサ２はフラッシュメモリにＩＤリードコマンドを発行し（Ｓ３６）、ＬＳＩベンダーコードとデバイスＩＤを取得する（Ｓ３７）。ＬＳＩベンダーコード及びデバイスＩＤに対応するメモリ仕様情報を対応表から取得できれば（Ｓ３８）、取得した仕様情報に基づいてフラッシュメモリをアクセスする（Ｓ３９）。

図１３には図１２の変形例に係るアクセス仕様情報の読み出しフローが示される。図１２との相違点はステップＳ３２でパワーオンオートリード不可能と判断された場合の処理である。即ち、プロセッサ２はＩＤリードコマンドの次にＭＰＵコードを発行し（Ｓ４０）、フラッシュメモリ１はプロセッサコードＰＣＯＤＥをデコーダ４０を用いて識別し（Ｓ４１）、識別されたプロセッサコードＰＣＯＤＥに対応するベンダーコードとデバイスＩＤを出力する（Ｓ４２）。プロセッサ２はそのベンダーコードとデバイスＩＤに対応するアクセス仕様情報を対応表から求めて（Ｓ３８）、フラッシュメモリ１のアクセスに利用する。この例において、対応表がベンダーコード及びデバイスＩＤと対応させて保有するアクセス仕様情報は、例えば図１０の領域３２に格納されているようなプロセッサの種類に対応されるアクセス仕様情報ＳＰａｃｃ１〜ＳＰａｃｃＮとされる。

図１４には複数のプロセッサに対応したシステムにおける仕様情報の読出しフローが示される。フラッシュメモリは図１０の構成を備える。電源投入後、フラッシュメモリに対しするパワーオンリードが有効にされると、領域３２の先頭に配置されたフラグ情報ＦＬＧの領域がデータバッファ８に読み出され（Ｓ４５）、プロセッサ２からのリード指示を待つ。プロセッサ２はリードイネーブル信号／ＲＥ信号にてフラグ情報ＦＬＧをデータバッファから読み込み（Ｓ４６）、パワーオンオートリードの可否を判別する（Ｓ３２）。可能な場合は、プロセッサコードＰＣＯＤＥを発行する（Ｓ４７）。フラッシュメモリ１はプロセッサコードＰＣＯＤＥをデコーダ４０で解読し（Ｓ４８）、対応するアクセス仕様情報ＳＰａｃｃをメモリアレイからデータバッファ８に読み出す。読み出されたアクセス仕様情報はリードイネーブル信号／ＲＥ信号の変化に同期してプロセッサ２に向けて出力される（Ｓ４９）。プロセッサ２は対応するアクセス仕様情報を読み込むと、当該仕様情報に基づいてフラッシュメモリをアクセスする（Ｓ３５）。パワーオンオートリード不可能と判別したときの処理は図１３と同じである。

図１５には複数のプロセッサに対応したシステムにおける仕様情報の読出しフローが示される。フラッシュメモリは図１１の構成を備える。電源投入時に、プロセッサ２はプロセッサコードＰＣＯＤＥをフラッシュメモリ２に発行する（Ｓ５１）。フラッシュメモリ２はプロセッサコードＰＣＯＤＥをデコーダ４０で解読する（Ｓ５２）。この後フラッシュメモリに対するパワーオンリードが有効にされると、解読されたプロセッサコードに対応するアクセス仕様情報ＳＰａｃｃが領域３２からデータバッファ８に読み出され（Ｓ５３）、プロセッサ２からのリード指示を待つ。プロセッサ２はリードイネーブル信号／ＲＥ信号に同期して先頭のアクセスフラグ情報ＦＬＧをデータバッファから読み込み（Ｓ４６）、パワーオンオートリードの可否を判別する（Ｓ３２）。可能な場合は、続けてリードイネーブル信号／ＲＥ信号に同期して残りのアクセス仕様情報を読み込む（Ｓ４９）。プロセッサ２は対応するアクセス仕様情報を読み込むと、当該仕様情報に基づいてフラッシュメモリをアクセスする（Ｓ３５）。パワーオンオートリード不可能と判別したときの処理は図１３と同じである。

図１６にはフラッシュメモリとして複合メモリを採用した場合の例が示される。ここでは複合メモリ（ＭＣＰ）４３は３個のメモリ４４，４５，４６を有する。例えば３個のメモリ４４，４５，４６は夫々図１のフラッシュメモリ１とされる。プロセッサ２はそれぞれのメモリ４４，４５，４６をアクセス制御する。３個のメモリ４４，４５，４６の一つ、例えばメモリ４６の領域３２には、例えば３個のメモリ４４，４５，４６のアクセス仕様情報ＳＰａｃｃ１〜ＳＰａｃｃＮがそれぞれ個別に格納されている。アクセス仕様情報ＳＰａｃｃ１〜ＳＰａｃｃＮは前述の通りである。電源投入時に複合メモリ４３にパワーオンオートリードが有効にされると、所定の一つのメモリ４６のユーザ領域のセクタ０〜セクタ３の記憶情報がそのメモリのデータバッファ８に読み出される。フラグ情報ＦＬＧが判定され、アクセス仕様情報が後続する場合に信号／ＲＥを変化されると、データバッファ８から各メモリのアクセス仕様情報ＳＰａｃｃ１〜ＳＰａｃｃＮが順次出力される。パワーオンオートリード不可能と判別されたときはプロセッサ２は複合メモリ４３にＩＤリードコマンドを発行し、プロセッサコードを発行する。複合メモリ４３はプロセッサコードを識別し、そのプロセッサコードに対応したＬＳＩベンダーコードとデバイスＩＤを出力する。

図１の記憶システムは、フラッシュメモリを有するシングルチップマイクロコンピュータ、ＭＭＣなどのメモリカードであってもよい。前者の場合、プロセッサ２は、ＣＰＵ、フラッシュメモリコントローラ、ＣＰＵのデータテーブルなどを保有するマスクＲＯＭ、及びＣＰＵのワーク領域に利用されるＲＡＭなどが内部バスで接続されて構成される。後者の場合、プロセッサ２はカードコントローラとされ、カードホストとのインタフェース制御、フラッシュメモリとのインタフェース制御、更にＩＣカードマイコン等のセキュリティーコントローラとのインタフェース制御を行なう。このとき、図１６の３個のメモリ４４，４５，４６の内の一部は揮発性メモリであってもよい。そのような揮発性メモリはカードコントローラと外部との間のデータ転送におけるバッファメモリ、カードコントローラとフラッシュメモリとの間のバッファメモリ等に用いることが可能になる。

図６のＳＰａｃｃの説明においては、フラッシュメモリに接続されるプロセッサ２に応じて格納する情報を変更することができ、プロセッサ２にとって必要な情報のみを格納することを説明したが、ＬＳＩベンダー及びＬＳＩユーザ双方が合意している１のデータ格納フォーマットに従ってアクセス仕様情報をフラッシュメモリに格納しておくことも可能である。

この場合ＬＳＩベンダーは製造するフラッシュメモリのそれぞれに一定のデータ格納フォーマットによりアクセス仕様を格納出来るため、製造コストや製品の管理コストの増加を抑えることが出来る。

一方ＬＳＩユーザにとってはプロセッサに接続するフラッシュメモリがどの様なアクセス仕様を持つものかをベンダーＩＤコードから取得するために対応情報を持っておく必要はなく、またＬＳＩユーザにおいて図６のＳＰａｃｃの格納を行うコストを抑えることが出来る。更にはプロセッサの製造後に製造されベンダーＩＤコードに対応したアクセス仕様情報がないフラッシュメモリと接続する場合であっても、フラッシュメモリのアクセス仕様を判別することが出来ることが考えられる。

この場合、ＬＳＩベンダー及びＬＳＩユーザ双方が合意しているプロトコルに基づいて、フラッシュメモリはアクセス仕様情報を出力するようにすればよい。例えばデータ格納フォーマット中にＬＳＩベンダーコードとデバイスＩＤを格納する領域をも定義しておき、プロセッサ２がＩＤリードコマンドを発行した場合に、フラッシュメモリはＬＳＩベンダーコードとデバイスＩＤをも含めてアクセス仕様情報を出力するようにし、若しくはプロセッサ２が別の所定のコマンドを発行した場合に、フラッシュメモリはアクセス仕様情報をデータ格納フォーマットに基づいて出力するようにしても良い。

上記記憶システムによれば以下の作用効果を得る。

（１）プロセッサ毎に必要なアクセス仕様情報をフラッシュメモリの所定のユーザエリアに保持させることで、プロセッサをフラッシュメモリの世代によらず汎用的に利用することが可能である。

（２）システム立ち上げ時に実行するプログラムを保有するブートデバイスとして前記フラッシュメモリを用いる場合にも、プロセッサはそのフラッシュメモリのアクセス仕様をプロセッサのブート時に認識できる。システムブートを行なう記憶システムに対しても、プロセッサをフラッシュメモリの世代によらず汎用的に利用することが可能になる。

（３）フラッシュメモリのユーザ領域に前記アクセス仕様情報を格納するから、ＬＳＩベンダーからフラッシュメモリが出荷される前であっても、後であっても、所要のアクセス仕様情報を格納する事が容易である。ユーザデータと同様にＰＲＯＭライタを用いて容易にアクセス仕様情報を書き込み、或いは書き換えることができる。

（４）ユーザがアクセス仕様情報を格納を可能であるから、ユーザが独自に必要とするアクセス仕様情報だけを保持することにも対応することができる。

（５）パワーオンオートリード可能領域にアクセス仕様情報を格納することで、コマンド及びアドレス入力無しでアクセス仕様情報を読み出すことができる。

（６）予め複数種類のプロセッサに対応できるようにプロセッサ毎で個別にアクセス仕様情報を格納しておくことにより、複数種類のプロセッサに広く適応可能になる。

（７）プロセッサ毎で個別にアクセス仕様情報が格納されているとき、必要なアクセス仕様情報をプロセッサコード等に代表される特定コードに対応させて外部に出力可能にすることにより、プロセッサは必要なアクセス仕様情報を高速に取得することが可能になる。

（８）パワーオンオートリード可能か否かを示すフラグＦＬＧを持つことにより、ＩＤコマンドを介するＬＳＩベンダーコードやデバイスコード経由のアクセス仕様の取得と、ユーザ領域に記憶のアクセス仕様の取得とを意図的に選択することが可能になる。

（９）ベンダーとユーザの双方が合意している１のデータ格納フォーマットに基づきアクセス仕様情報を格納することで、プロセッサとフラッシュメモリの双方をどの様に組み合わせたとしても、プロセッサをフラッシュメモリの世代に因らず汎用的に利用することが可能である。
更にベンダーとユーザの双方が合意しているアクセス手順に基づくことで、アクセス仕様情報をフラッシュメモリの世代に因らず、かつ容易にアクセス仕様情報を取得することが可能になる。

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、フラッシュメモリは図１のスーパーＡＮＤに限定されない。ＡＮＤ型或いはＮＡＮＤ型フラッシュメモリのような別のストレージデバイスであってもよい。また、ＮＯＲ型フラッシュメモリのようなランダムアクセス可能なフラッシュメモリであってもよい。半導体処理装置は、ＣＰＵ、プロセッサ、マイクロコンピュータ、フラッシュメモリコントローラ、カードコントローラなど何れであってもよく、フラッシュメモリに対するインタフェース制御機能を有していればよい。本発明に係る半導体記憶装置や記憶システムはメモリモジュール、メモリカード、更にはシステムオンチップのＬＳＩやデータ処理モジュールにも適用することができる。フラッシュメモリ、マルチチップでパッケージされたフラッシュメモリモジュール等に適用することができる。

記憶システムの一例を示すブロック図である。 内部制御回路によるフラッシュメモリの動作モードを例示する説明図である。 フラッシュメモリがサポートするコマンドの定義を例示する説明図である。 フラッシュメモリのリード動作サイクルを例示するタイミングチャートである。 フラッシュメモリのパワーオンオートリード動作サイクルを例示するタイミングチャートである。 デバイス仕様情報の一例を示す説明図である。 デバイス仕様情報の読出し動作の一例を示すフローチャートである。 フラッシュメモリに対する取扱い形態を例示するフローチャートである。 複数プロセッサに対応したデバイス仕様情報をパワーオンオートリード可能に保有するフラッシュメモリの一例を示する説明図である。 複数プロセッサに対応したデバイス仕様情報をプロセッサコードで選択可能に保有するフラッシュメモリの一例を示する説明図である。 複数プロセッサに対応したデバイス仕様情報をプロセッサコードで選択可能に保有するフラッシュメモリの別の例を示す説明図である。 複数のプロセッサに対応したシステムにおけるデバイス仕様情報の読出し動作を例示するフローチャートである。 複数のプロセッサに対応したシステムにおけるデバイス仕様情報の別の読み出し動作を例示するフローチャートである。 複数のプロセッサに対応したシステムにおけるデバイス仕様情報の更に別の読み出し動作を例示するフローチャートである。 複数のプロセッサに対応したシステムにおける仕様情報の更に別の読み出し動作を例示するフローチャートである。 フラッシュメモリとして複合メモリを採用した場合の例を示す説明図である。

符号の説明

１ フラッシュメモリ
２ プロセッサ
３ メモリアレイ
３０ ユーザ領域
３１ ＬＳＩベンダー固有の領域
３２ ＩＤ情報格納領域
ＳＰａａｃ、ＳＰａｃｃ１〜ＳＰａｃｃＮ アクセス仕様情報
４３ 複合メモリ
４４〜４６ メモリ

Claims (22)

1. 不揮発性記憶可能な複数のメモリセルと、
   上記複数のメモリセルからの情報の読み出し、消去、及び書き込みを制御する制御回路とを有する不揮発性記憶装置であって、
   上記制御回路は外部から供給される電圧の検出に応じて上記複数のメモリセルの一部から情報の読み出しを行い、外部から供給される読み出し制御信号に応じて上記読み出された情報を出力させ、
   上記読み出された情報には上記不揮発性記憶装置の仕様を示す情報が含まれており、上記不揮発性記憶装置は外部に接続される半導体処理装置に応じた形式で上記不揮発性記憶装置の仕様を示す情報を出力可能な不揮発性記憶装置。
2. 上記不揮発性記憶装置の仕様を示す情報は、外部に接続可能とされる半導体処理装置に対応して複数格納されており、
   上記不揮発性記憶装置の仕様を示す情報の出力に際して、接続されている半導体処理装置の種類情報を入力し、入力された上記半導体処理装置の種類情報に応じた形式の上記不揮発性記憶装置の仕様を示す情報を選択し出力する請求項１の不揮発性記憶装置。
3. 上記不揮発性記憶装置は、外部からの供給電圧レベルが所定の電圧レベルより高くなったことを検出し、その検出に応じて外部からの動作指示に因ることなく上記情報の読み出しを行う請求項２の不揮発性記憶装置。
4. 上記不揮発性記憶装置は、外部からの供給電圧レベルが所定の電圧レベルより高くなったことを検出し、その検出後、外部に接続された半導体処理装置からの読み出し動作指示に応じて上記情報の読み出しを行う請求項２の不揮発性記憶装置。
5. 上記不揮発性記憶装置の仕様を示す情報は、以下に上記不揮発性記憶装置の仕様を示す情報が後続することを示す所定のフラグ情報を伴う、請求項４記載の不揮発性記憶装置。
6. 上記不揮発性記憶装置の仕様を示す情報には、１回の消去動作指示に応じて消去対象とされる情報の大きさ、及び１回の書込動作指示に応じて書込対象とされる情報の大きさの少なくとも一方が含まれている請求項１の不揮発性記憶装置。
7. 半導体処理装置と不揮発性記憶装置とを有する半導体記憶装置であって、
   上記半導体処理装置は上記不揮発性記憶装置に格納されている情報の読み出し及び情報の書き込みに際し所定のパルス信号を供給し、
   上記不揮発性記憶装置は不揮発性記憶可能な複数のメモリセルと、上記複数のメモリセルからの情報の読み出し、消去、及び書き込みを制御する制御回路とを有し、
   上記制御回路は、情報の読み出し動作において所定のメモリセルから読み出した情報を上記パルス信号に同期して上記半導体処理装置に出力し、情報の書き込み動作において上記半導体処理装置から上記パルス信号に同期して供給された情報を所定のメモリセルに格納し、
   上記複数のメモリセルの一部には該不揮発性記憶装置の仕様に関する情報が格納されており、上記不揮発性記憶装置は上記半導体処理装置に応じた形式で上記不揮発性記憶装置の仕様を含む情報を出力可能な半導体記憶装置。
8. 上記複数のメモリセルの一部には、上記半導体処理装置を含む複数の半導体処理装置に応じた形式で、該不揮発性記憶装置の仕様を含む情報が格納されており、
   上記制御回路は、上記複数の半導体処理装置に応じた形式で格納された上記情報のうち、上記半導体処理装置に応じた情報を選択して、上記所定のパルス信号に同期して上記半導体処理装置へ出力される請求項７の半導体記憶装置。
9. 上記半導体処理装置は、上記制御回路が上記半導体処理装置に応じた形式の上記不揮発性記憶装置の仕様を含む情報を選択するために、半導体処理装置の種類を示す情報を上記不揮発性記憶装置へ供給する請求項８の半導体記憶装置。
10. 上記不揮発性記憶装置は、外部からの供給電圧レベルが所定の電圧レベルより高くなったことを検出し、その検出に応じて外部からの動作指示に因ることなく上記情報の読み出しを行う請求項７の半導体記憶装置。
11. 上記不揮発性記憶装置の仕様を示す情報は、以下に上記不揮発性記憶装置の仕様を示す情報が後続することを示す所定のフラグ情報を伴う、請求項１０記載の半導体記憶装置。
12. 上記半導体処理装置は、上記所定のフラグ情報を検出したときは、上記不揮発性記憶装置に上記所定のパルス信号を供給し、上記所定のフラグ情報を検出できないときは上記不揮発性記憶装置に所定のＩＤリードコマンドを供給する、請求項１１記載の半導体記憶装置。
13. 上記不揮発性記憶装置の仕様を示す情報には、１回の消去動作指示に応じて消去対象とされる情報の大きさ、及び１回の書込動作指示に応じて書込対象とされる情報の大きさの少なくとも一方が含まれている請求項７の半導体記憶装置。
14. 半導体処理装置と、第１の半導体記憶装置と、第２の半導体記憶装置とを有し、１のパッケージに封入されて構成される記憶システムであって、
    上記半導体処理装置は、上記第１の半導体記憶装置と上記第２の半導体記憶装置とのそれぞれに対して、情報の読み出し又は情報の書き込みのいずれかの動作指示を可能とされ、
    上記第１の半導体記憶装置は不揮発性記憶可能な複数のメモリセルを有し、上記複数のメモリセルの一部には該第１の半導体記憶装置の仕様に関する情報が格納されており、上記第１の半導体記憶装置は上記半導体処理装置に応じた形式で上記第１の半導体記憶装置の仕様を含む情報を上記半導体処理装置に出力可能とされる記憶システム。
15. 上記第２の半導体記憶装置は不揮発性記憶可能な複数のメモリセルを有し、上記第２の半導体記憶装置の仕様に関する情報が、前記第１の不揮発性記憶装置に格納されており、
    上記第１の半導体記憶装置は上記半導体処理装置に応じた形式で、上記第１の半導体記憶装置の仕様を含む情報と共に、上記第２の半導体記憶装置の仕様に関する情報を出力可能とされる請求項１４の記憶システム。
16. 上記第１の半導体記憶装置の仕様に関する情報には、上記第１の半導体記憶装置に１の消去動作を示す動作指示が供給された場合に、上記複数のメモリセルから消去されるデータの大きさを示す情報を含む請求項１５の記憶システム。
17. 上記第２の半導体記憶装置の仕様に関する情報には、上記第２の半導体記憶装置に１の消去動作を示す動作指示が供給された場合に、上記複数のメモリセルから消去されるデータの大きさを示す情報を含む請求項１６の記憶システム。
18. 上記第１の半導体記憶装置は電圧検出回路を有し、外部から供給される電圧が所定の電圧レベルより高くなったことを検出し、その検出に応じて上記半導体処理装置からの動作指示に因らず上記第１及び第２の半導体記憶装置の仕様に関する情報のうち少なくとも一方が上記メモリセルから読み出される請求項１７の記憶システム。
19. 上記半導体処理装置は、上記第１の半導体記憶装置に所定のパルス信号を出力し、
    上記第１の半導体記憶装置は、上記所定のパルス信号に同期して上記第１及び第２の半導体記憶装置の仕様に関する情報のうち少なくとも一方を出力する請求項１８の記憶システム。
20. 上記不揮発性記憶装置の仕様を示す情報は、以下に上記不揮発性記憶装置の仕様を示す情報が後続することを示す所定のフラグ情報を伴う、請求項１９記載の半導体記憶装置。
21. 上記半導体処理装置は、上記所定のフラグ情報を検出したときは、上記不揮発性記憶装置に上記所定のパルス信号を供給し、上記所定のフラグ情報を検出できないときは上記不揮発性記憶装置に所定のＩＤリードコマンドを供給する、請求項２０記載の半導体記憶装置。
22. 上記第２の半導体記憶装置は揮発性記憶可能な複数のメモリセルを有する請求項１４の記憶システム。

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