TWI640994B - 半導體儲存裝置、快閃記憶體及其連續讀出方法 - Google Patents

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Abstract

本發明提供一種半導體儲存裝置、快閃記憶體及其連續讀出方法，實現頁面的連續讀出的高速化。本發明的快閃記憶體100包括：儲存胞元陣列110；頁面讀出部件，選擇儲存胞元陣列110的頁面，將選擇頁面的資料讀出至頁面緩衝器/讀出電路180；頁面資訊保存部160，保存與連續讀出的範圍相關的頁面資訊；以及控制部150，控制頁面的連續讀出。控制部150基於頁面資訊來判定是否繼續連續讀出，在判定為繼續的情況下，即使晶片選擇信號被切換，仍可無頁面資料讀出命令及頁面位址的輸入地進行連續讀出。

Description

半導體儲存裝置、快閃記憶體及其連續讀出方法
本發明涉及一種快閃記憶體（flash memory）等半導體儲存裝置，尤其涉及一個或多個頁面的連續讀出。
反及（NAND）型快閃記憶體與反或（NOR）型快閃記憶體相比，能夠實現集成度高的儲存胞元陣列（memory cell array），因此，適合於圖像資料（data）或音樂資料等大容量的資料儲存。另一方面，由於需要從儲存胞元陣列向頁面緩衝器（page buffer）的資料讀出，因此與NOR型快閃記憶體相比，讀出所需的時間變長。
近年的快閃記憶體中，搭載以少的端子數來實現輸入/輸出資料的高速化的序列介面（serial interface）的記憶體正在增加。對於序列介面，例如有需要8位元（bit）指令碼（command code）及24位元位址（address）的標準串列外設介面（Serial Peripheral Interface，SPI）。專利文獻1公開了一種無須變更SPI的協議（protocol）而擴展位址能力的串列快閃記憶體。 現有技術文獻 專利文獻
專利文獻1：日本專利特開2015-8021號公報 [發明所要解決的問題]
NOR型快閃記憶體可如所謂的高載模式（burst mode）般進行資料的連續讀出。圖1（A）表示此種快閃記憶體的連續讀出動作的時序圖（timing chart）。當晶片選擇（chip select）信號CS成為低電位準（level）時，快閃記憶體成為有效（active），例如同步於串列時脈的上升而從輸入端子輸入讀出命令及位址。快閃記憶體使位址自動增量（increment），並依序將所讀出的資料同步於串列時脈的下降而從輸出端子予以輸出。當晶片選擇信號CS成為高電位準時，快閃記憶體成為非選擇（待命（standby）狀態），資料的連續讀出停止。
另一方面，在NAND型快閃記憶體中，為了實現與NOR型串列快閃記憶體的相容性，搭載序列介面的記憶體也已實用化。NAND型快閃記憶體不同於NOR型快閃記憶體，必須從儲存胞元陣列的頁面將資料暫時讀出至頁面緩衝器/讀出電路，為此需要特有的命令或指令（command）。以下，將所述特有的命令稱作“頁面資料讀出命令”。因而，當在NAND型快閃記憶體中進行連續讀出時，必須輸入頁面資料讀出命令與開始讀出的頁面位址，在相當於來自儲存胞元陣列的頁面的資料讀出期間的等待時間（latency）之後，必須輸入用於使由頁面緩衝器/讀出電路所保持的資料串列輸出的讀出命令。
為了連續進行資料的串列輸入/串列輸出，NAND型快閃記憶體具備保持從頁面緩衝器/讀出電路轉發的資料的資料暫存器（data register）（或高速緩衝暫存器（cache register）），由頁面緩衝器/讀出電路與資料暫存器構成兩級的管線（pipe line）。在連續讀出時，頁面自動增量，頁面資料依序被轉發至頁面緩衝器/讀出電路，在此期間，由資料暫存器所保持的資料同步於串列時脈而串列輸出至外部。
圖1（B）表示NAND型快閃記憶體的連續讀出動作的時序圖。當晶片選擇信號CS成為低電位準有效（low active）時，從主機（host）裝置輸入8位元的頁面資料讀出命令（例如“13h”）與16位元的頁面位址PA（用於選擇塊（block）及頁面的列位址），在相當於儲存胞元陣列的選擇頁面的資料被轉發至頁面緩衝器/讀出電路的時間的等待時間之後，輸入用於連續讀出的8位元讀出命令及16位元位址（這是空的虛設位址（dummy address））。NAND型快閃記憶體通過這些一連串的命令及位址的輸入而成為連續讀出模式，所輸入的頁面位址PA自動增量，所讀出的頁面資料依序同步於串列時脈而串列輸出至外部。在晶片選擇信號CS為低電位準的期間內，即，在為連續讀出模式的期間內，對於快閃記憶體不需要頁面資料讀出命令及頁面位址PA的輸入。
當晶片選擇信號CS切換（toggle）為H電位準時，連續讀出動作結束。當再次開始連續讀出時，將晶片選擇信號CS設為L電位準，再次輸入頁面資料讀出命令“13h”、頁面位址PA，在一定的等待時間後，輸入用於連續讀出的讀出命令及位址。如此，當晶片選擇信號CS切換時，連續讀出模式結束。
而且，在搭載有序列介面的快閃記憶體的一般的使用形態下，能夠一次讀出的資料大小受到主機裝置側中央處理器（Central Processing Unit，CPU）的高速緩衝暫存器的大小的限制。即，當CPU的高速緩衝暫存器被來自快閃記憶體的資料占滿時，主機裝置將晶片選擇信號CS設為H電位準，使快閃記憶體的連續讀出停止，在此期間，CPU對由高速緩衝暫存器所保持的資料進行處理。當CPU的資料處理結束時，主機裝置將晶片選擇信號CS設為L電位準，再次對快閃記憶體進行存取（access），開始連續讀出。
圖2表示當CPU的高速緩衝暫存器為1 K位元組（byte）時，從NOR型快閃記憶體讀出10 K位元組的資料時的關係。當對快閃記憶體輸入用於連續讀出的命令及位址時，從快閃記憶體向主機裝置輸出資料，當資料大小達到1 K位元組時，主機裝置將晶片選擇信號CS設為H電位準，在此期間，對由高速緩衝暫存器所保持的1 K位元組的資料進行處理。接下來，主機裝置將晶片選擇信號CS設為L電位準，再次輸出用於連續讀出的命令及位址，從快閃記憶體接受1 K位元組的資料。
當在NAND型快閃記憶體中進行連續讀出時，在獲得與NOR型快閃記憶體的高相容性的方面而言，在晶片選擇信號CS切換時，也期望與NOR型同樣的命令及位址的輸入。進而，為了實現連續讀出的高速化，也希望每當晶片選擇信號CS切換時，避免頁面資料讀出命令或頁面位址的輸入。
本發明的目的在於，解決此種習知的問題，提供一種實現連續讀出的高速化的半導體儲存裝置。 [解決問題的手段]
本發明的半導體儲存裝置包括：儲存胞元陣列；頁面讀出部件，選擇所述儲存胞元陣列的頁面，將選擇頁面的資料讀出至資料保持部；設定部件，設定與頁面的連續讀出的範圍相關的頁面資訊；以及控制部件，控制所述頁面讀出部件對頁面的連續讀出，所述控制部件基於所述頁面資訊來判定是否繼續連續讀出模式。
優選的是，在連續讀出時所述頁面讀出部件所選擇的頁面為由所述頁面資訊所規定的頁面範圍內時，控制部件判定為繼續連續讀出模式，當所選擇的頁面為頁面範圍外時，控制部件判定為不繼續連續讀出模式。優選的是，在判定為不繼續連續讀出模式的情況下，所述控制部件回應於外部控制信號被禁能（disable）而使連續讀出結束，在判定為繼續連續讀出模式的情況下，當所述外部控制信號被禁能而隨後被致能（enable）時，所述控制部件能夠無頁面資料讀出命令的輸入地進行連續讀出。優選的是，在判定為繼續連續讀出模式的情況下，所述控制部件儲存所述外部控制信號被禁能時的頁面位址及行位址，且繼續保持由所述頁面讀出部件所讀出的資料，當所述外部控制信號被致能時，所述控制部件基於所儲存的頁面位址及行位址來輸出由所述頁面讀出部件所保持的資料。優選的是，所述設定部件設定至少一對最小頁面位址與最大頁面位址，以作為所述頁面資訊。優選的是，所述設定部件設定對用於連續讀出的頁面數進行規定的突發長度，以作為所述頁面資訊。
本發明的NAND型快閃記憶體包括：NAND型的儲存胞元陣列；頁面緩衝器，保持從儲存胞元陣列的所選擇的頁面轉發的資料，或者保持要編程的資料；資料暫存器，能夠在與頁面緩衝器之間進行雙向的資料收發；連續讀出部件，連續讀出儲存胞元陣列的頁面，並將所讀出的資料經由所述資料暫存器來同步於串列時脈而串列輸出；以及設定部件，設定與連續讀出的範圍相關的頁面資訊，所述連續讀出部件能夠無頁面資料讀出命令地進行由所述頁面資訊所規定的頁面範圍內的連續讀出。
本發明的NAND型快閃記憶體中的頁面的連續讀出方法是設定與連續讀出的範圍相關的頁面資訊，在由所述頁面資訊所規定的範圍內的連續讀出的情況下，即使外部控制信號被禁能，仍無頁面資料讀出命令地進行連續讀出。 [發明的效果]
根據本發明，設定與連續讀出的範圍相關的頁面資訊，並基於所述頁面資訊來判定是否繼續連續讀出模式，因此在判定為繼續連續讀出模式的情況下，即使因外部控制信號的切換導致連續讀出暫時中斷，隨後也能夠無頁面資料讀出命令地再次開始連續讀出。
以下，參照附圖來詳細說明本發明的實施方式。本發明的半導體儲存裝置可為NAND型快閃記憶體或者嵌入有此種快閃記憶體的半導體儲存裝置。在優選形態中，NAND型快閃記憶體具備序列介面。但是，NAND型快閃記憶體也可具備序列介面與平行介面（parallel interface）這兩者。序列介面例如包括用於輸入串列時脈SCK的端子、用於輸入串列資料的端子、用於輸出串列資料的端子、進行晶片選擇的端子、進行防寫（write protect）的端子、電源Vdd及GND用的端子等。輸入串列資料的端子及輸出串列資料的端子的位元寬並不限於×1，也可為×4、×8。在序列介面中，當晶片選擇信號CS被置位（assert）為低電位準時，同步於外部串列時脈SCK來進行資料的輸入/輸出或者指令或位址的輸入。 [實施例]
接下來，對本發明的實施例進行說明。圖3是本發明的實施例的系統的一例。本實施例的系統10包含主機裝置20與NAND型快閃記憶體100。快閃記憶體100經由SPI之類的序列介面而與主機裝置20連接。主機裝置20例如可為處理器（processor）、控制器（controller）、電腦（computer）。系統10可為經封裝（package）化的半導體器件（device）、電腦裝置、電腦系統、儲存裝置、儲存系統的全部或一部分。
圖4表示本實施例的NAND型快閃記憶體100的結構。快閃記憶體100包括：儲存胞元陣列110，形成有呈矩陣狀排列的多個儲存胞元；輸入/輸出緩衝器120，連接於外部端子；資料暫存器130，從輸入/輸出緩衝器120接收資料，或者向輸入/輸出緩衝器120輸出資料；位址暫存器140，接收來自輸入/輸出緩衝器120的位址資料；控制部150，基於來自輸入/輸出緩衝器120的命令（指令）或外部控制信號（晶片選擇信號CS、防寫信號WP等）來控制讀出、編程、抹除等；頁面資訊保存部160，保存與連續讀出的範圍相關的頁面資訊；字元線（word line）選擇電路170，對來自位址暫存器140的列位址資訊Ax進行解碼（decode），並基於解碼結果來進行儲存胞元陣列110的塊或頁面的選擇等；頁面緩衝器/讀出電路180，經由位元線（bit line）來保持所讀出的資料，或者經由位元線來保持要編程的資料等；以及行選擇電路190，對來自位址暫存器140的行位址資訊Ay進行解碼，並基於所述解碼結果來進行位元線的選擇等。而且，此處雖未圖示，但快閃記憶體100可包含內部電壓產生電路，所述內部電壓產生電路生成資料的讀出、編程（寫入）及抹除等所需的電壓（編程電壓Vpgm、通過（pass）電壓Vpass、讀出電壓Vread、抹除電壓Vers（包含抹除脈衝（pulse））。
儲存胞元陣列110包含多個塊（例如，塊0～塊1023），在1個塊中，如圖5所示，沿列方向排列有n+1個（例如2 KB）將多個儲存胞元串聯連接而成的NAND串NU。1個NAND串NU包括：串聯連接的多個儲存胞元MCi（i=1、2、3…、64）；位元線側選擇電晶體（transistor）TD，連接於其中一個端部即儲存胞元MC64的汲極（drain）側；以及源極線（source line）側選擇電晶體TS，連接於儲存胞元MC0的源極側。位元線側選擇電晶體TD的汲極連接於位元線GBL0～GBLn中對應的一條位元線GBL，源極線側選擇電晶體TS的源極連接於共用的源極線SL。
表1是表示在快閃記憶體的各動作時施加的偏電壓的一例的表。在讀出動作時，對位元線施加某正電壓，對所選擇的字元線施加某電壓（例如0 V），對非選擇字元線施加通過電壓Vpass（例如4.5 V），對選擇閘極線SGD、SGS施加正電壓（例如4.5 V），使位元線側選擇電晶體TD、源極線側選擇電晶體TS導通，將共用源極線SL設為0 V。在編程動作時，對所選擇的字元線施加高電壓的編程電壓Vprog（15 V～20 V），對非選擇的字元線施加中間電位（例如10 V），使位元線側選擇電晶體TD導通，使源極線側選擇電晶體TS斷開，將與資料“0”或“1”相應的電位供給至位元線GBL。在抹除動作時，對塊內的所選擇的字元線施加0 V，對P阱（well）施加高電壓（例如20 V），將浮動閘極（floating gate）的電子抽出至基板，由此以塊為單位來抹除數據。表1
頁面緩衝器/讀出電路180包含鎖存電路，所述鎖存電路保持從儲存胞元陣列110讀出的資料，或者保持要編程至儲存胞元陣列110的資料。所述鎖存電路可保持1頁面的資料（例如2 KB）。
頁面緩衝器/讀出電路180的鎖存電路經由可進行雙向資料轉發的轉發電路而連接於資料暫存器130。資料暫存器130也與鎖存電路同樣，可保持1頁面的資料。鎖存電路與資料暫存器130分別具備第1高速緩衝部分與第2高速緩衝部分，能夠獨立地轉發第1高速緩衝部分與第2高速緩衝部分的資料。例如，能夠將鎖存電路的第1高速緩衝部分所保持的資料轉發至資料暫存器130的第1高速緩衝部分，或者將鎖存電路的第2高速緩衝部分所保持的資料轉發至資料暫存器130的第2高速緩衝部分。
由頁面緩衝器/讀出電路180的鎖存電路與資料暫存器130構成兩級的管線，由此能夠使頁面的連續讀出高速化。例如，如圖6（A）所示，在對塊（P）的頁面A、頁面B、…頁面M為止進行連續讀出的情況下，首先，將頁面A的資料轉發至頁面緩衝器180的鎖存電路LT，接下來，將所述頁面資料轉發至資料暫存器130。接下來，在串列輸出由資料暫存器130所保持的資料的期間內，將下個頁面B的資料轉發至鎖存電路LT。
圖6（B）表示鎖存電路LT及資料暫存器130的第1高速緩衝部分Ca0及第2高速緩衝部分Ca1的詳細動作。第1高速緩衝部分Ca0及第2高速緩衝部分Ca1分別保持1/2頁面的資料，而且，A0、A1、B0、B1、C0、C1分別為1/2頁面。
在序列（sequence）1中，從資料暫存器130的第1高速緩衝部分Ca0輸出頁面資料A0，在序列2中，從資料暫存器130的第2高速緩衝部分Ca1輸出頁面資料A1。此時，將鎖存電路LT的第1高速緩衝部分Ca0的頁面資料B0轉發至資料暫存器130的第1高速緩衝部分Ca0。在序列3中，在輸出資料暫存器130的第1高速緩衝部分Ca0的頁面資料B0的期間，將鎖存電路LT的第2高速緩衝部分Ca1的頁面資料B1轉發至資料暫存器130的第2高速緩衝部分Ca1。在序列4中，在輸出資料暫存器130的第2高速緩衝部分Ca1的頁面資料B1的期間，將鎖存電路LT的第1高速緩衝部分Ca0的頁面資料C0轉發至資料暫存器130的第1高速緩衝部分Ca0。從資料暫存器130讀出的資料同步於內部時脈CLK而被轉發至輸入/輸出緩衝器120，轉發的資料同步於外部串列時脈SCK而從外部輸出端子串列輸出。
本實施例的快閃記憶體100可設定與連續讀出的範圍相關的頁面資訊，所設定的頁面資訊被保存在頁面資訊保存部160中。頁面資訊保存部160能夠設定為任意的儲存區域，例如為儲存胞元陣列110、暫存器、其他儲存區域中的任一個皆可，優選為非易失性的儲存區域。頁面資訊優選的是規定進行連續讀出的頁面範圍，所述頁面資訊被用於判定是否繼續連續讀出模式。
在一個優選例中，頁面資訊包含一對或多對最小頁面位址（LSP）與最大頁面位址（MSP）。表2是表示本發明的第1實施例的快閃記憶體的頁面資訊保存部中所保存的頁面資訊的一例。表2的示例中，設定有兩對LSP與MSP。設置（set）1設定有LSP規定為塊0的頁面0、MSP規定為塊3的頁面63的頁面範圍，設置2設定有LSP規定為塊15的頁面8、MSP規定為塊15的頁面20的頁面範圍。這些頁面範圍對應於進行連續讀出的資料的大小。LSP與MSP的對既可設定在一個塊內，也可跨多個塊間。表2
接下來，圖7表示頁面資訊的設定例。在晶片選擇信號CS被置位為低的期間，回應串列時脈SCK，輸入用於設置頁面資訊的命令“xxh”與LSP及MSP。圖例中，與SPI對應，命令為8位元，LSP及MSP的位址分別為16位元。控制部150在收到對頁面資訊進行編程的命令“xxh”時，基於所述命令，將接下來輸入的LSP及MSP的頁面位址編程至頁面資訊保存部160中。當存在多對LSP及MSP時，多次反覆圖7所示的設定動作，控制部150在設置1、設置2、…設置n中保存LSP/MSP對。當頁面資訊的預設置（preset）結束時，在進行連續讀出時，控制部150參照頁面資訊來判定是否繼續連續讀出模式。
接下來，參照圖8的流程圖來說明本實施例的快閃記憶體的連續讀出動作。當晶片選擇信號CS被置位為低電位準時，從主機裝置20對快閃記憶體100，同步於串列時脈而輸入頁面資料讀出命令（例如“13h”）及頁面位址PA（S100、S110）。控制部150回應頁面資料讀出命令來從儲存胞元陣列110中選擇由頁面位址PA所指定的頁面，將所選擇的資料讀出至頁面緩衝器/讀出電路180中。所述輸入的頁面位址PA成為進行連續讀出時最先選擇的頁面的位址。
接下來，控制部150參照頁面資訊保存部160的頁面資訊，判定頁面位址PA是否為由LSP/MSP所規定的頁面範圍內（S120）。在頁面位址PA為頁面範圍外的情況下，控制部150是與圖1（B）所示的習知同樣，使連續讀出模式結束（S130）。即，當晶片選擇信號CS變為高電位準時，結束連續讀出。此時，由頁面緩衝器/讀出電路180所保持的資料變為不定，或者由頁面緩衝器/讀出電路180所保持的資料被重置（reset）。即，當晶片選擇信號CS變為高電位準時，資料輸出結束在哪個頁面的哪個行位址並不知曉，因此作為不定或重置來進行處理，當晶片選擇信號CS接下來變為低電位準時，需要再次輸入頁面資料讀出命令“13h”與頁面位址PA。
另一方面，在頁面位址PA為頁面範圍內的情況下，判定為繼續連續讀出模式（S140）。即，在晶片選擇信號CS變為高電位準而連續讀出暫時中斷後，當晶片選擇信號CS變為低電位準時，不輸入頁面資料讀出命令“13h”及頁面位址PA而再次開始連續讀出。具體而言，控制部150在判定為繼續連續讀出模式的情況下，當晶片選擇信號CS變為高電位準時，儲存最後讀出的頁面位址及行位址。進而，頁面緩衝器/讀出電路180的資料及資料暫存器130的資料不會被重置而是照原樣保持。控制部150在晶片選擇信號CS轉移為低電位準並輸入有隨後的讀出命令等時，參照所儲存的頁面位址及行位址，從讀出暫時中斷的頁面的下個行位址開始讀出。因此，不需要輸入頁面資料讀出命令“13h”及頁面位址PA。而且，如圖2所示，主機裝置20在晶片選擇信號CS為高電位準的期間內，能夠進行CPU的高速緩衝暫存器的處理。連續讀出模式繼續至選擇頁面與MSP一致為止。
圖9（A）是頁面位址PA處於頁面範圍內時的連續讀出的時序圖。在最先的讀出期間1內，輸入頁面資料讀出命令（“13h”）與頁面位址PA，從儲存胞元陣列110將由頁面位址PA所指定的頁面的資料讀出至頁面緩衝器/讀出電路180。在相當於所述讀出期間的等待時間Lat後，輸入用於連續讀出的命令與位址。另外，在NAND快閃記憶體中，是以頁面為單位來進行讀出，在連續讀出時，行位址是從指定位址開始讀出，因此僅使用連續讀出功能的情況下，事實上不需要所述位址，因此輸入虛設（空）位址。由此，快閃記憶體100將從頁面位址PA開始的頁面資料（Dout 0～Dout m）同步於外部串列時脈SCK而串列輸出至主機裝置20。
主機裝置20以高速緩衝暫存器來接收從快閃記憶體100串列輸出的資料，當高速緩衝暫存器變得無空余容量時，在CPU對高速緩衝暫存器內的資料進行處理的期間，晶片選擇信號CS變為H電位準（待命期間1）。快閃記憶體100回應晶片選擇信號CS的H電位準來暫時中斷連續讀出。在快閃記憶體100中，晶片選擇信號CS變為H電位準時的行位址、即最後輸出的資料的行位址例如被保持於行選擇電路190的位址計數器（address counter）中，當連續讀出再次開始時，從所保持的行位址的下個行位址輸出資料。
在讀出期間2內，主機裝置20在CPU的處理結束時，將晶片選擇信號CS置位為低電位準。此時，快閃記憶體100繼續連續讀出模式，因此主機裝置20不請求頁面資料讀出命令“13h”及頁面位址PA的輸入。因此，無須等待相當於從儲存胞元陣列110的頁面資料的讀出期間的等待時間Lat，而能夠立即輸入用於連續讀出的命令與位址（虛設）。控制部150回應所述命令而串列輸出在前次的連續讀出中最後輸出的資料的下個資料（Dout m+1）（讀出期間2）。以後，同樣，即使晶片選擇信號CS被切換，仍繼續連續讀出模式，不輸入頁面資料讀出命令“13h”及頁面位址PA而進行連續讀出，直至到達MSP的頁面為止。
如此，根據本實施例，為由LSP/MSP所規定的頁面範圍內的連續讀出的情況下，無論晶片選擇信號CS是否切換，均繼續不需要輸入頁面資料讀出命令“13h”及頁面位址PA的連續讀出模式，因此與習知相比，能夠縮短連續讀出時的資料讀出時間，另一方面，能夠對主機裝置20給予CPU的處理時間，且能夠減輕主機裝置20的負擔。進而，不需要輸入NAND快閃記憶體特有的頁面資料的讀出命令“13h”及頁面位址PA，由此，能夠提高與NOR型串列快閃記憶體的相容性。
接下來，對本發明的第2實施例進行說明。所述實施例中，作為頁面資訊，設定有基於LSP/MSP的頁面範圍，但在第2實施例中，作為頁面資訊，設定對用於連續讀出的頁面數進行指定的突發長度。在一個優選例中，與第1實施例時同樣（參照圖7），緊跟著設定頁面資訊的命令而串列輸入用於設定突發長度的頁面位址（例如16位元），所述突發長度被保存於頁面資訊保存部160。
圖10是對第2實施例的連續讀出的動作進行說明的流程圖。控制部150在輸入有頁面資料讀出命令“13h”及頁面位址PA時（S200、S210），判定頁面資訊保存部160內是否設定有突發長度（S220）。在未設定突發長度的情況下，如圖1（B）所示，結束與習知同樣的連續讀出模式（S230）。另一方面，在設定有突發長度的情況下，控制部150從所輸入的頁面位址PA開始，在由突發長度所指定的頁面範圍內繼續連續讀出模式（S240）。即，在連續讀出模式繼續的期間，無論晶片選擇信號CS是否切換，主機裝置20均不請求頁面資料讀出命令“13h”及頁面位址PA的輸入，而是依照圖9（A）所示的時序圖來進行連續讀出。例如，在通過突發長度將頁面數設置為10，且作為頁面位址PA而輸入有“10”的情況下，快閃記憶體100對從頁面“10”直至“20”為止頁面位址進行增量，在此期間，進行基於連續讀出模式的讀出。
接下來，對本發明的第3實施例進行說明。快閃記憶體100具備下述功能：在電源導通時，作為上電（power up）序列，將儲存胞元陣列的預先決定的頁面的資料自動讀出至頁面緩衝器/讀出電路180中。例如，在上電序列中，首先對配置暫存器（configuration register）進行存取，依照保存於其中的結構資訊來開始動作，而在所述結構資訊中設定有當電源導通時從儲存胞元陣列最先進行讀出的頁面位址。第3實施例中，控制部150將在上電序列中從儲存胞元陣列最先讀出的頁面位址（以下為了方便而稱作起始頁面位址）用於LSP及頁面位址PA。
圖11表示第3實施例的連續讀出動作的流程圖。控制部150監控電源的導通（S300），當電源導通時，獲取在上電序列中獲取的起始頁面位址（S310）。接下來，控制部150將起始頁面位址自動設定為頁面資訊的LSP及頁面位址PA（S320），並轉移到連續續出模式（S330）。由此，主機裝置20不對快閃記憶體100輸入頁面資料讀出命令“13h”及頁面位址PA，而是輸入用於連續讀出的命令（例如“03h”），由此能夠使快閃記憶體100開始連續讀出。另外，由於起始頁面位址被用於頁面位址PA，因此讀出命令後輸入的位址是虛設（空）的。之後，控制部150在從起始頁面位址直至由MSP所規定的頁面範圍（第1實施例的情況）或者從起始頁面位址直至由突發長度所規定的頁面範圍（第2實施例的情況下）為止，繼續連續讀出模式（S340）。
圖9（B）表示第3實施例的連續讀出的時序圖。此處應留意的是，在最先的讀出期間1中，不同於第1實施例及第2實施例的情況，不需要頁面資料讀出命令“13h”及頁面位址PA的輸入。如此，根據第3實施例，能夠進一步縮短連續讀出所需的時間，且能夠減輕主機裝置的負擔並進一步提高與NOR型串列快閃記憶體的相容性。
習知的搭載序列介面的NAND型快閃記憶體的連續讀出模式是在晶片選擇信號CS被禁能時結束。與此相對，本實施例的搭載序列介面的NAND型快閃記憶體中，只要是所設定的頁面範圍內的讀出，便繼續連續讀出模式，即使在晶片選擇信號被切換的情況下，儲存胞元陣列的所選擇的頁面的資料仍被保持於頁面緩衝器/讀出電路180中，且資料暫存器的130的資料也被保持，因此，避免頁面資料讀出命令“13h”及頁面位址PA的輸入。
而且，本發明在儲存胞元儲存二值資料的快閃記憶體或者儲存胞元儲存多值資料的快閃記憶體中的任一個中均可適用。進而，本發明在記憶體陣列的NAND串形成於基板表面的二維型快閃記憶體、或者NAND串形成於基板表面上的導電層（例如多晶矽層）的三維型快閃記憶體的任一個中均可適用。
如上所述，對本發明的優選實施方式進行了詳述，但本發明並不限定於特定的實施方式，在權利要求書所記載的本發明的主旨的範圍內可進行各種變形、變更。
10‧‧‧系統
20‧‧‧主機裝置
100‧‧‧快閃記憶體
110‧‧‧儲存胞元陣列
120‧‧‧輸入/輸出緩衝器
130‧‧‧資料暫存器
140‧‧‧位址暫存器
150‧‧‧控制部
160‧‧‧頁面資訊保存部
170‧‧‧字元線選擇電路
180‧‧‧頁面緩衝器/讀出電路
190‧‧‧行選擇電路
A0、A1、B0、B1、C0、C1、Dout、Dout 0~Dout m‧‧‧頁面資料
Ax‧‧‧列位址資訊
Ay‧‧‧行位址資訊
Ca0‧‧‧第1高速緩衝部分
Ca1‧‧‧第2高速緩衝部分
CLK‧‧‧內部時脈
CS‧‧‧晶片選擇信號
GBL‧‧‧位元線
Lat‧‧‧等待時間
LSP‧‧‧最小頁面位址
LT‧‧‧鎖存電路
MSP‧‧‧最大頁面位址
MC1~MC64‧‧‧儲存胞元
NU‧‧‧NAND串
PA‧‧‧頁面位址
S100~S140、S200~S240、S300~S340‧‧‧步驟
SCK‧‧‧串列時脈
SGD、SGS‧‧‧選擇閘極線
SL‧‧‧共用的源極線
TD‧‧‧位元線側選擇電晶體
TS‧‧‧源極線側選擇電晶體
圖1（A）是說明NOR型快閃記憶體的連續讀出動作的概略的圖，圖1（B）是說明與序列介面對應的NAND型快閃記憶體的連續讀出動作的概略的圖。 圖2是說明具備序列介面功能的快閃記憶體的一般的使用形態的圖。 圖3是表示本發明的實施例的系統結構的圖。 圖4是表示本發明的實施例的與序列介面對應的NAND型快閃記憶體的結構的圖。 圖5是表示NAND串的結構的圖。 圖6（A）及圖6（B）是說明本實施例的快閃記憶體的連續讀出動作時的頁面緩衝器/讀出電路的鎖存電路及資料暫存器的動作的圖。 圖7是說明本發明的第1實施例的快閃記憶體的頁面資訊的設定動作的時序圖。 圖8是說明本發明的第1實施例的快閃記憶體的連續讀出動作的流程圖。 圖9（A）及圖9（B）是說明本實施例的快閃記憶體的連續讀出動作時的時序的圖。 圖10是說明本發明的第2實施例的快閃記憶體的連續讀出動作的流程圖。 圖11是說明本發明的第3實施例的快閃記憶體的連續讀出動作的流程圖。

Claims (19)

  1. 一種半導體儲存裝置，包括：儲存胞元陣列；頁面讀出部件，選擇所述儲存胞元陣列的頁面，將選擇頁面的資料讀出至資料保持部；設定部件，設定與頁面的連續讀出的範圍相關的頁面資訊；以及控制部件，控制所述頁面讀出部件對頁面的連續讀出，所述控制部件基於所述頁面資訊來判定是否繼續連續讀出模式，其中，在判定為繼續所述連續讀出模式的情況下，所述控制部件儲存外部控制信號被禁能時的頁面位址及行位址，且繼續保持由所述頁面讀出部件所讀出的資料，當所述外部控制信號被致能時，所述控制部件基於所儲存的頁面位址及行位址來輸出由所述頁面讀出部件所保持的資料。
  2. 如申請專利範圍第1項所述的半導體儲存裝置，其中，在所述頁面讀出部件所選擇的頁面為由所述頁面資訊所規定的頁面範圍內時，所述控制部件判定為繼續所述連續讀出模式，當所選擇的頁面為頁面範圍外時，所述控制部件判定為不繼續所述連續讀出模式。
  3. 如申請專利範圍第1項或第2項所述的半導體儲存裝置，其中，在判定為不繼續所述連續讀出模式的情況下，所述控制部件回應於所述外部控制信號被禁能而使連續讀出結束，在判定為繼續所述連續讀出模式的情況下，當所述外部控制信號被禁能而隨後被致能時，所述控制部件能夠無頁面資料讀出命令的輸入地進行連續讀出。
  4. 如申請專利範圍第1項或第2項所述的半導體儲存裝置，其中，所述設定部件包含將所述頁面資訊保存於頁面資訊保存部中的操作。
  5. 如申請專利範圍第1項所述的半導體儲存裝置，其中，所述設定部件設定至少一對最小頁面位址與最大頁面位址，以作為所述頁面資訊。
  6. 如申請專利範圍第1項所述的半導體儲存裝置，其中，所述設定部件設定對用於連續讀出的頁面數進行規定的突發長度，以作為所述頁面資訊。
  7. 如申請專利範圍第1項或第2項所述的半導體儲存裝置，其中，在連續讀出時所述頁面讀出部件最先選擇的頁面是基於所輸入的頁面位址來指定。
  8. 如申請專利範圍第1項或第2項所述的半導體儲存裝置，其中，在連續讀出時所述頁面讀出部件最先選擇的頁面是基於預先決定的頁面位址來指定。
  9. 如申請專利範圍第8項所述的半導體儲存裝置，其中，所述預先決定的頁面位址是在電源接通時從所述儲存胞元陣列最先讀出的頁面位址。
  10. 如申請專利範圍第1項或第2項所述的半導體儲存裝置，其中，所述半導體儲存裝置更包括：輸出部件，回應外部的串列時脈來串列輸出連續讀出的資料。
  11. 如申請專利範圍第10項所述的半導體儲存裝置，其中，所述輸出部件包含另一資料保持部件，所述另一資料保持部件保持從資料保持部件轉發的資料，在從所述另一資料保持部件輸出資料的期間，所述儲存胞元陣列的選擇頁面的資料被保持於所述資料保持部件中。
  12. 如申請專利範圍第1項或第2項所述的半導體儲存裝置，其中，所述半導體儲存裝置是反及型的快閃記憶體。
  13. 一種快閃記憶體，包括：反及型的儲存胞元陣列；頁面緩衝器，保持從所述儲存胞元陣列的所選擇的頁面轉發的資料，或者保持要編程的資料；資料暫存器，能夠在與所述頁面緩衝器之間進行雙向的資料收發；連續讀出部件，連續讀出所述儲存胞元陣列的頁面，並將所讀出的資料經由所述資料暫存器來同步於串列時脈而串列輸出；以及設定部件，設定與連續讀出的範圍相關的頁面資訊，所述連續讀出部件能夠無頁面資料讀出命令地進行由所述頁面資訊所規定的頁面範圍內的連續讀出，其中，在判定為繼續所述連續讀出模式的情況下，控制部件儲存外部控制信號被禁能時的頁面位址及行位址，且繼續保持由頁面讀出部件所讀出的資料，當所述外部控制信號被致能時，所述控制部件基於所儲存的頁面位址及行位址來輸出由所述頁面讀出部件所保持的資料。
  14. 如申請專利範圍第13項所述的快閃記憶體，其中，所述快閃記憶體回應外部控制信號的邏輯電位準而被設為有效，即使外部控制信號被切換所述連續讀出部件也繼續連續讀出模式。
  15. 一種快閃記憶體的連續讀出方法，包括：設定與連續讀出的範圍相關的頁面資訊；以及在由所述頁面資訊所規定的範圍內的連續讀出的情況下，即使外部控制信號被禁能，仍無頁面資料讀出命令地進行連續讀出，其中，在判定為繼續連續讀出模式的情況下，儲存外部控制信號被禁能時的頁面位址及行位址，且繼續保持由頁面讀出部件所讀出的資料，當所述外部控制信號被致能時，基於所儲存的頁面位址及行位址來輸出由所述頁面讀出部件所保持的資料。
  16. 如申請專利範圍第15項所述的連續讀出方法，其中，所述連續讀出方法更包括：同步於串列時脈而串列輸出頁面資料。
  17. 一種半導體儲存裝置，包括：儲存胞元陣列；頁面讀出部件，選擇所述儲存胞元陣列的頁面，將選擇頁面的資料讀出至資料保持部；設定部件，設定與頁面的連續讀出的範圍相關的頁面資訊；以及控制部件，控制所述頁面讀出部件對頁面的連續讀出，所述控制部件基於所述頁面資訊來判定是否繼續連續讀出模式，其中，在連續讀出時所述頁面讀出部件最先選擇的頁面是基於預先決定的頁面位址來指定，所述預先決定的頁面位址是在電源接通時從所述儲存胞元陣列最先讀出的頁面位址。
  18. 如申請專利範圍第17項所述的半導體儲存裝置，其中，所述控制部件設定至少一對最小頁面位址與最大頁面位址，以作為所述頁面資訊。
  19. 如申請專利範圍第17項所述的半導體儲存裝置，其中，所述控制部件設定對用於連續讀出的頁面數進行規定的突發長度，以作為所述頁面資訊。
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