CN107871521A - 半导体存储装置、快闪存储器及其连续读出方法 - Google Patents

半导体存储装置、快闪存储器及其连续读出方法 Download PDF

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Abstract

本发明提供一种半导体存储装置、快闪存储器及其连续读出方法，实现页面的连续读出的高速化。本发明的快闪存储器(100)包括：存储胞元阵列(110)；页面读出部件，选择存储胞元阵列(110)的页面，将选择页面的数据读出至页面缓冲器/读出电路(180)；页面信息保存部(160)，保存与连续读出的范围相关的页面信息；以及控制部(150)，控制页面的连续读出。控制部(150)基于页面信息来判定是否继续连续读出，在判定为继续的情况下，即使芯片选择信号被切换，仍可无页面数据读出命令及页面地址的输入地进行连续读出。

Description

半导体存储装置、快闪存储器及其连续读出方法
技术领域
本发明涉及一种快闪存储器(flash memory)等半导体存储装置，尤其涉及一个或多个页面的连续读出。
背景技术
与非(NAND)型快闪存储器与或非(NOR)型快闪存储器相比，能够实现集成度高的存储胞元阵列(memory cell array)，因此，适合于图像数据(data)或音乐数据等大容量的数据存储。另一方面，由于需要从存储胞元阵列向页面缓冲器(page buffer)的数据读出，因此与NOR型快闪存储器相比，读出所需的时间变长。
近年的快闪存储器中，搭载以少的端子数来实现输入/输出数据的高速化的串行接口(serial interface)的存储器正在增加。对于串行接口，例如有需要8位(bit)指令码(command code)及24位地址(address)的标准串行外设接口(Serial PeripheralInterface，SPI)。专利文献1公开了一种无须变更SPI的协议(protocol)而扩展地址能力的串行快闪存储器。
现有技术文献
专利文献
专利文献1：日本专利特开2015-8021号公报
[发明所要解决的问题]
NOR型快闪存储器可如所谓的突发模式(burst mode)般进行数据的连续读出。图1(A)表示此种快闪存储器的连续读出动作的时序图(timing chart)。当芯片选择(chipselect)信号CS成为低电平(level)时，快闪存储器成为有效(active)，例如同步于串行时钟的上升而从输入端子输入读出命令及地址。快闪存储器使地址自动增量(increment)，并依序将所读出的数据同步于串行时钟的下降而从输出端子予以输出。当芯片选择信号CS成为高电平时，快闪存储器成为非选择(待命(standby)状态)，数据的连续读出停止。
另一方面，在NAND型快闪存储器中，为了实现与NOR型串行快闪存储器的兼容性，搭载串行接口的存储器也已实用化。NAND型快闪存储器不同于NOR型快闪存储器，必须从存储胞元阵列的页面将数据暂时读出至页面缓冲器/读出电路，为此需要特有的命令或指令(command)。以下，将所述特有的命令称作“页面数据读出命令”。因而，当在NAND型快闪存储器中进行连续读出时，必须输入页面数据读出命令与开始读出的页面地址，在相当于来自存储胞元阵列的页面的数据读出期间的等待时间(latency)之后，必须输入用于使由页面缓冲器/读出电路所保持的数据串行输出的读出命令。
为了连续进行数据的串行输入/串行输出，NAND型快闪存储器具备保持从页面缓冲器/读出电路转发的数据的数据寄存器(data register)(或高速缓冲寄存器(cacheregister))，由页面缓冲器/读出电路与数据寄存器构成两级的管线(pipe line)。在连续读出时，页面自动增量，页面数据依序被转发至页面缓冲器/读出电路，在此期间，由数据寄存器所保持的数据同步于串行时钟而串行输出至外部。
图1(B)表示NAND型快闪存储器的连续读出动作的时序图。当芯片选择信号CS成为低电平有效(low active)时，从主机(host)装置输入8位的页面数据读出命令(例如“13h”)与16位的页面地址PA(用于选择块(block)及页面的行地址)，在相当于存储胞元阵列的选择页面的数据被转发至页面缓冲器/读出电路的时间的等待时间之后，输入用于连续读出的8位读出命令及16位地址(这是空的虚设地址(dummy address))。NAND型快闪存储器通过这些一连串的命令及地址的输入而成为连续读出模式，所输入的页面地址PA自动增量，所读出的页面数据依序同步于串行时钟而串行输出至外部。在芯片选择信号CS为低电平的期间内，即，在为连续读出模式的期间内，对于快闪存储器不需要页面数据读出命令及页面地址PA的输入。
当芯片选择信号CS切换(toggle)为H电平时，连续读出动作结束。当再次开始连续读出时，将芯片选择信号CS设为L电平，再次输入页面数据读出命令“13h”、页面地址PA，在一定的等待时间后，输入用于连续读出的读出命令及地址。如此，当芯片选择信号CS切换时，连续读出模式结束。
而且，在搭载有串行接口的快闪存储器的一般的使用形态下，能够一次读出的数据大小受到主机装置侧中央处理器(Central Processing Unit，CPU)的高速缓冲寄存器的大小的限制。即，当CPU的高速缓冲寄存器被来自快闪存储器的数据占满时，主机装置将芯片选择信号CS设为H电平，使快闪存储器的连续读出停止，在此期间，CPU对由高速缓冲寄存器所保持的数据进行处理。当CPU的数据处理结束时，主机装置将芯片选择信号CS设为L电平，再次对快闪存储器进行存取(access)，开始连续读出。
图2表示当CPU的高速缓冲寄存器为1K字节(byte)时，从NOR型快闪存储器读出10K字节的数据时的关系。当对快闪存储器输入用于连续读出的命令及地址时，从快闪存储器向主机装置输出数据，当数据大小达到1K字节时，主机装置将芯片选择信号CS设为H电平，在此期间，对由高速缓冲寄存器所保持的1K字节的数据进行处理。接下来，主机装置将芯片选择信号CS设为L电平，再次输出用于连续读出的命令及地址，从快闪存储器接受1K字节的数据。
当在NAND型快闪存储器中进行连续读出时，在获得与NOR型快闪存储器的高兼容性的方面而言，在芯片选择信号CS切换时，也期望与NOR型同样的命令及地址的输入。进而，为了实现连续读出的高速化，也希望每当芯片选择信号CS切换时，避免页面数据读出命令或页面地址的输入。
发明内容
本发明的目的在于，解决此种现有的问题，提供一种实现连续读出的高速化的半导体存储装置。
[解决问题的手段]
本发明的半导体存储装置包括：存储胞元阵列；页面读出部件，选择所述存储胞元阵列的页面，将选择页面的数据读出至数据保持部；设定部件，设定与页面的连续读出的范围相关的页面信息；以及控制部件，控制所述页面读出部件对页面的连续读出，所述控制部件基于所述页面信息来判定是否继续连续读出模式。
优选的是，在连续读出时所述页面读出部件所选择的页面为由所述页面信息所规定的页面范围内时，控制部件判定为继续连续读出模式，当所选择的页面为页面范围外时，控制部件判定为不继续连续读出模式。优选的是，在判定为不继续连续读出模式的情况下，所述控制部件响应于外部控制信号被禁能(disable)而使连续读出结束，在判定为继续连续读出模式的情况下，当所述外部控制信号被禁能而随后被使能(enable)时，所述控制部件能够无页面数据读出命令的输入地进行连续读出。优选的是，在判定为继续连续读出模式的情况下，所述控制部件存储所述外部控制信号被禁能时的页面地址及列地址，且继续保持由所述页面读出部件所读出的数据，当所述外部控制信号被使能时，所述控制部件基于所存储的页面地址及列地址来输出由所述页面读出部件所保持的数据。优选的是，所述设定部件设定至少一对最小页面地址与最大页面地址，以作为所述页面信息。优选的是，所述设定部件设定对用于连续读出的页面数进行规定的突发长度，以作为所述页面信息。
本发明的NAND型快闪存储器包括：NAND型的存储胞元阵列；页面缓冲器，保持从存储胞元阵列的所选择的页面转发的数据，或者保持要编程的数据；数据寄存器，能够在与页面缓冲器之间进行双向的数据收发；连续读出部件，连续读出存储胞元阵列的页面，并将所读出的数据经由所述数据寄存器来同步于串行时钟而串行输出；以及设定部件，设定与连续读出的范围相关的页面信息，所述连续读出部件能够无页面数据读出命令地进行由所述页面信息所规定的页面范围内的连续读出。
本发明的NAND型快闪存储器中的页面的连续读出方法是设定与连续读出的范围相关的页面信息，在由所述页面信息所规定的范围内的连续读出的情况下，即使外部控制信号被禁能，仍无页面数据读出命令地进行连续读出。
[发明的效果]
根据本发明，设定与连续读出的范围相关的页面信息，并基于所述页面信息来判定是否继续连续读出模式，因此在判定为继续连续读出模式的情况下，即使因外部控制信号的切换导致连续读出暂时中断，随后也能够无页面数据读出命令地再次开始连续读出。
附图说明
图1(A)是说明NOR型快闪存储器的连续读出动作的概略的图。
图1(B)是说明与串行接口对应的NAND型快闪存储器的连续读出动作的概略的图。
图2是说明具备串行接口功能的快闪存储器的一般的使用形态的图。
图3是表示本发明的实施例的系统结构的图。
图4是表示本发明的实施例的与串行接口对应的NAND型快闪存储器的结构的图。
图5是表示NAND串的结构的图。
图6(A)及图6(B)是说明本实施例的快闪存储器的连续读出动作时的页面缓冲器/读出电路的锁存电路及数据寄存器的动作的图。
图7是说明本发明的第1实施例的快闪存储器的页面信息的设定动作的时序图。
图8是说明本发明的第1实施例的快闪存储器的连续读出动作的流程图。
图9(A)及图9(B)是说明本实施例的快闪存储器的连续读出动作时的时序的图。
图10是说明本发明的第2实施例的快闪存储器的连续读出动作的流程图。
图11是说明本发明的第3实施例的快闪存储器的连续读出动作的流程图。
附图标记说明
10：系统
20：主机装置
100：快闪存储器
110：存储胞元阵列
120：输入/输出缓冲器
130：数据寄存器
140：地址寄存器
150：控制部
160：页面信息保存部
170：字线选择电路
180：页面缓冲器/读出电路
190：列选择电路
A0、A1、B0、B1、C0、C1、Dout、Dout 0～Dout m：页面数据
Ax：行地址信息
Ay：列地址信息
Ca0：第1高速缓冲部分
Ca1：第2高速缓冲部分
CLK：内部时钟
CS：芯片选择信号
GBL：位线
Lat：等待时间
LSP：最小页面地址
LT：锁存电路
MSP：最大页面地址
MC1～MC64：存储胞元
NU：NAND串
PA：页面地址
S100～S140、S200～S240、S300～S340：步骤
SCK：串行时钟
SGD、SGS：选择栅极线
SL：共用的源极线
TD：位线侧选择晶体管
TS：源极线侧选择晶体管
具体实施方式
以下，参照附图来详细说明本发明的实施方式。本发明的半导体存储装置可为NAND型快闪存储器或者嵌入有此种快闪存储器的半导体存储装置。在优选形态中，NAND型快闪存储器具备串行接口。但是，NAND型快闪存储器也可具备串行接口与并行接口(parallel interface)这两者。串行接口例如包括用于输入串行时钟SCK的端子、用于输入串行数据的端子、用于输出串行数据的端子、进行芯片选择的端子、进行写保护(writeprotect)的端子、电源Vdd及GND用的端子等。输入串行数据的端子及输出串行数据的端子的位宽并不限于×1，也可为×4、×8。在串行接口中，当芯片选择信号CS被置位(assert)为低电平时，同步于外部串行时钟SCK来进行数据的输入/输出或者指令或地址的输入。
[实施例]
接下来，对本发明的实施例进行说明。图3是本发明的实施例的系统的一例。本实施例的系统10包含主机装置20与NAND型快闪存储器100。快闪存储器100经由SPI之类的串行接口而与主机装置20连接。主机装置20例如可为处理器(processor)、控制器(controller)、计算机(computer)。系统10可为经封装(package)化的半导体器件(device)、计算机装置、计算机系统、存储装置、存储系统的全部或一部分。
图4表示本实施例的NAND型快闪存储器100的结构。快闪存储器100包括：存储胞元阵列110，形成有呈矩阵状排列的多个存储胞元；输入/输出缓冲器120，连接于外部端子；数据寄存器130，从输入/输出缓冲器120接收数据，或者向输入/输出缓冲器120输出数据；地址寄存器140，接收来自输入/输出缓冲器120的地址数据；控制部150，基于来自输入/输出缓冲器120的命令(指令)或外部控制信号(芯片选择信号CS、写保护信号WP等)来控制读出、编程、擦除等；页面信息保存部160，保存与连续读出的范围相关的页面信息；字线(wordline)选择电路170，对来自地址寄存器140的行地址信息Ax进行解码(decode)，并基于解码结果来进行存储胞元阵列110的块或页面的选择等；页面缓冲器/读出电路180，经由位线(bit line)来保持所读出的数据，或者经由位线来保持要编程的数据等；以及列选择电路190，对来自地址寄存器140的列地址信息Ay进行解码，并基于所述解码结果来进行位线的选择等。而且，此处虽未附图，但快闪存储器100可包含内部电压产生电路，所述内部电压产生电路生成数据的读出、编程(写入)及擦除等所需的电压(编程电压Vpgm、通过(pass)电压Vpass、读出电压Vread、擦除电压Vers(包含擦除脉冲(pulse))。
存储胞元阵列110包含多个块(例如，块0～块1023)，在1个块中，如图5所示，沿行方向排列有n+1个(例如2KB)将多个存储胞元串联连接而成的NAND串NU。1个NAND串NU包括：串联连接的多个存储胞元MCi(i＝1、2、3…、64)；位线侧选择晶体管(transistor)TD，连接于其中一个端部即存储胞元MC64的漏极(drain)侧；以及源极线(source line)侧选择晶体管TS，连接于存储胞元MC0的源极侧。位线侧选择晶体管TD的漏极连接于位线GBL0～GBLn中对应的一条位线GBL，源极线侧选择晶体管TS的源极连接于共用的源极线SL。
表1是表示在快闪存储器的各动作时施加的偏电压的一例的表。在读出动作时，对位线施加某正电压，对所选择的字线施加某电压(例如0V)，对非选择字线施加通过电压Vpass(例如4.5V)，对选择栅极线SGD、SGS施加正电压(例如4.5V)，使位线侧选择晶体管TD、源极线侧选择晶体管TS导通，将共用源极线SL设为0V。在编程动作时，对所选择的字线施加高电压的编程电压Vprog(15V～20V)，对非选择的字线施加中间电位(例如10V)，使位线侧选择晶体管TD导通，使源极线侧选择晶体管TS断开，将与数据“0”或“1”相应的电位供给至位线GBL。在擦除动作时，对块内的所选择的字线施加0V，对P阱(well)施加高电压(例如20V)，将浮动栅极(floating gate)的电子抽出至基板，由此以块为单位来擦除数据。
表1
页面缓冲器/读出电路180包含锁存电路，所述锁存电路保持从存储胞元阵列110读出的数据，或者保持要编程至存储胞元阵列110的数据。所述锁存电路可保持1页面的数据(例如2KB)。
页面缓冲器/读出电路180的锁存电路经由可进行双向数据转发的转发电路而连接于数据寄存器130。数据寄存器130也与锁存电路同样，可保持1页面的数据。锁存电路与数据寄存器130分别具备第1高速缓冲部分与第2高速缓冲部分，能够独立地转发第1高速缓冲部分与第2高速缓冲部分的数据。例如，能够将锁存电路的第1高速缓冲部分所保持的数据转发至数据寄存器130的第1高速缓冲部分，或者将锁存电路的第2高速缓冲部分所保持的数据转发至数据寄存器130的第2高速缓冲部分。
由页面缓冲器/读出电路180的锁存电路与数据寄存器130构成两级的管线，由此能够使页面的连续读出高速化。例如，如图6(A)所示，在对块(P)的页面A、页面B、…页面M为止进行连续读出的情况下，首先，将页面A的数据转发至页面缓冲器180的锁存电路LT，接下来，将所述页面数据转发至数据寄存器130。接下来，在串行输出由数据寄存器130所保持的数据的期间内，将下个页面B的数据转发至锁存电路LT。
图6(B)表示锁存电路LT及数据寄存器130的第1高速缓冲部分Ca0及第2高速缓冲部分Ca1的详细动作。第1高速缓冲部分Ca0及第2高速缓冲部分Ca1分别保持1/2页面的数据，而且，A0、A1、B0、B1、C0、C1分别为1/2页面。
在序列(sequence)1中，从数据寄存器130的第1高速缓冲部分Ca0输出页面数据A0，在序列2中，从数据寄存器130的第2高速缓冲部分Ca1输出页面数据A1。此时，将锁存电路LT的第1高速缓冲部分Ca0的页面数据B0转发至数据寄存器130的第1高速缓冲部分Ca0。在序列3中，在输出数据寄存器130的第1高速缓冲部分Ca0的页面数据B0的期间，将锁存电路LT的第2高速缓冲部分Ca1的页面数据B1转发至数据寄存器130的第2高速缓冲部分Ca1。在序列4中，在输出数据寄存器130的第2高速缓冲部分Ca1的页面数据B1的期间，将锁存电路LT的第1高速缓冲部分Ca0的页面数据C0转发至数据寄存器130的第1高速缓冲部分Ca0。从数据寄存器130读出的数据同步于内部时钟CLK而被转发至输入/输出缓冲器120，转发的数据同步于外部串行时钟SCK而从外部输出端子串行输出。
本实施例的快闪存储器100可设定与连续读出的范围相关的页面信息，所设定的页面信息被保存在页面信息保存部160中。页面信息保存部160能够设定为任意的存储区域，例如为存储胞元阵列110、寄存器、其他存储区域中的任一个皆可，优选为非易失性的存储区域。页面信息优选的是规定进行连续读出的页面范围，所述页面信息被用于判定是否继续连续读出模式。
在一个优选例中，页面信息包含一对或多对最小页面地址(LSP)与最大页面地址(MSP)。表2是表示本发明的第1实施例的快闪存储器的页面信息保存部中所保存的页面信息的一例。表2的示例中，设定有两对LSP与MSP。设置(set)1设定有LSP规定为块0的页面0、MSP规定为块3的页面63的页面范围，设置2设定有LSP规定为块15的页面8、MSP规定为块15的页面20的页面范围。这些页面范围对应于进行连续读出的数据的大小。LSP与MSP的对既可设定在一个块内，也可跨多个块间。
表2
接下来，图7表示页面信息的设定例。在芯片选择信号CS被置位为低的期间，响应串行时钟SCK，输入用于设置页面信息的命令“xxh”与LSP及MSP。图例中，与SPI对应，命令为8位，LSP及MSP的地址分别为16位。控制部150在收到对页面信息进行编程的命令“xxh”时，基于所述命令，将接下来输入的LSP及MSP的页面地址编程至页面信息保存部160中。当存在多对LSP及MSP时，多次反复图7所示的设定动作，控制部150在设置1、设置2、…设置n中保存LSP/MSP对。当页面信息的预设置(preset)结束时，在进行连续读出时，控制部150参照页面信息来判定是否继续连续读出模式。
接下来，参照图8的流程图来说明本实施例的快闪存储器的连续读出动作。当芯片选择信号CS被置位为低电平时，从主机装置20对快闪存储器100，同步于串行时钟而输入页面数据读出命令(例如“13h”)及页面地址PA(S100、S110)。控制部150响应页面数据读出命令来从存储胞元阵列110中选择由页面地址PA所指定的页面，将所选择的数据读出至页面缓冲器/读出电路180中。所述输入的页面地址PA成为进行连续读出时最先选择的页面的地址。
接下来，控制部150参照页面信息保存部160的页面信息，判定页面地址PA是否为由LSP/MSP所规定的页面范围内(S120)。在页面地址PA为页面范围外的情况下，控制部150是与图1(B)所示的现有同样，使连续读出模式结束(S130)。即，当芯片选择信号CS变为高电平时，结束连续读出。此时，由页面缓冲器/读出电路180所保持的数据变为不定，或者由页面缓冲器/读出电路180所保持的数据被重置(reset)。即，当芯片选择信号CS变为高电平时，数据输出结束在哪个页面的哪个列地址并不知晓，因此作为不定或重置来进行处理，当芯片选择信号CS接下来变为低电平时，需要再次输入页面数据读出命令“13h”与页面地址PA。
另一方面，在页面地址PA为页面范围内的情况下，判定为继续连续读出模式(S140)。即，在芯片选择信号CS变为高电平而连续读出暂时中断后，当芯片选择信号CS变为低电平时，不输入页面数据读出命令“13h”及页面地址PA而再次开始连续读出。具体而言，控制部150在判定为继续连续读出模式的情况下，当芯片选择信号CS变为高电平时，存储最后读出的页面地址及列地址。进而，页面缓冲器/读出电路180的数据及数据寄存器130的数据不会被重置而是照原样保持。控制部150在芯片选择信号CS转移为低电平并输入有随后的读出命令等时，参照所存储的页面地址及列地址，从读出暂时中断的页面的下个列地址开始读出。因此，不需要输入页面数据读出命令“13h”及页面地址PA。而且，如图2所示，主机装置20在芯片选择信号CS为高电平的期间内，能够进行CPU的高速缓冲寄存器的处理。连续读出模式继续至选择页面与MSP一致为止。
图9(A)是页面地址PA处于页面范围内时的连续读出的时序图。在最先的读出期间1内，输入页面数据读出命令(“13h”)与页面地址PA，从存储胞元阵列110将由页面地址PA所指定的页面的数据读出至页面缓冲器/读出电路180。在相当于所述读出期间的等待时间Lat后，输入用于连续读出的命令与地址。另外，在NAND快闪存储器中，是以页面为单位来进行读出，在连续读出时，列地址是从指定地址开始读出，因此仅使用连续读出功能的情况下，事实上不需要所述地址，因此输入虚设(空)地址。由此，快闪存储器100将从页面地址PA开始的页面数据(Dout 0～Dout m)同步于外部串行时钟SCK而串行输出至主机装置20。
主机装置20以高速缓冲寄存器来接收从快闪存储器100串行输出的数据，当高速缓冲寄存器变得无空余容量时，在CPU对高速缓冲寄存器内的数据进行处理的期间，芯片选择信号CS变为H电平(待命期间1)。快闪存储器100响应芯片选择信号CS的H电平来暂时中断连续读出。在快闪存储器100中，芯片选择信号CS变为H电平时的列地址、即最后输出的数据的列地址例如被保持于列选择电路190的地址计数器(address counter)中，当连续读出再次开始时，从所保持的列地址的下个列地址输出数据。
在读出期间2内，主机装置20在CPU的处理结束时，将芯片选择信号CS置位为低电平。此时，快闪存储器100继续连续读出模式，因此主机装置20不请求页面数据读出命令“13h”及页面地址PA的输入。因此，无须等待相当于从存储胞元阵列110的页面数据的读出期间的等待时间Lat，而能够立即输入用于连续读出的命令与地址(虚设)。控制部150响应所述命令而串行输出在前次的连续读出中最后输出的数据的下个数据(Dout m+1)(读出期间2)。以后，同样，即使芯片选择信号CS被切换，仍继续连续读出模式，不输入页面数据读出命令“13h”及页面地址PA而进行连续读出，直至到达MSP的页面为止。
如此，根据本实施例，为由LSP/MSP所规定的页面范围内的连续读出的情况下，无论芯片选择信号CS是否切换，均继续不需要输入页面数据读出命令“13h”及页面地址PA的连续读出模式，因此与现有相比，能够缩短连续读出时的数据读出时间，另一方面，能够对主机装置20给予CPU的处理时间，且能够减轻主机装置20的负担。进而，不需要输入NAND快闪存储器特有的页面数据的读出命令“13h”及页面地址PA，由此，能够提高与NOR型串行快闪存储器的兼容性。
接下来，对本发明的第2实施例进行说明。所述实施例中，作为页面信息，设定有基于LSP/MSP的页面范围，但在第2实施例中，作为页面信息，设定对用于连续读出的页面数进行指定的突发长度。在一个优选例中，与第1实施例时同样(参照图7)，紧跟着设定页面信息的命令而串行输入用于设定突发长度的页面地址(例如16位)，所述突发长度被保存于页面信息保存部160。
图10是对第2实施例的连续读出的动作进行说明的流程图。控制部150在输入有页面数据读出命令“13h”及页面地址PA时(S200、S210)，判定页面信息保存部160内是否设定有突发长度(S220)。在未设定突发长度的情况下，如图1(B)所示，结束与现有同样的连续读出模式(S230)。另一方面，在设定有突发长度的情况下，控制部150从所输入的页面地址PA开始，在由突发长度所指定的页面范围内继续连续读出模式(S240)。即，在连续读出模式继续的期间，无论芯片选择信号CS是否切换，主机装置20均不请求页面数据读出命令“13h”及页面地址PA的输入，而是依照图9(A)所示的时序图来进行连续读出。例如，在通过突发长度将页面数设置为10，且作为页面地址PA而输入有“10”的情况下，快闪存储器100对从页面“10”直至“20”为止页面地址进行增量，在此期间，进行基于连续读出模式的读出。
接下来，对本发明的第3实施例进行说明。快闪存储器100具备下述功能：在电源导通时，作为上电(power up)序列，将存储胞元阵列的预先决定的页面的数据自动读出至页面缓冲器/读出电路180中。例如，在上电序列中，首先对配置寄存器(configurationregister)进行存取，依照保存于其中的结构信息来开始动作，而在所述结构信息中设定有当电源导通时从存储胞元阵列最先进行读出的页面地址。第3实施例中，控制部150将在上电序列中从存储胞元阵列最先读出的页面地址(以下为了方便而称作起始页面地址)用于LSP及页面地址PA。
图11表示第3实施例的连续读出动作的流程图。控制部150监控电源的导通(S300)，当电源导通时，获取在上电序列中获取的起始页面地址(S310)。接下来，控制部150将起始页面地址自动设定为页面信息的LSP及页面地址PA(S320)，并转移到连续读出模式(S330)。由此，主机装置20不对快闪存储器100输入页面数据读出命令“13h”及页面地址PA，而是输入用于连续读出的命令(例如“03h”)，由此能够使快闪存储器100开始连续读出。另外，由于起始页面地址被用于页面地址PA，因此读出命令后输入的地址是虚设(空)的。之后，控制部150在从起始页面地址直至由MSP所规定的页面范围(第1实施例的情况)或者从起始页面地址直至由突发长度所规定的页面范围(第2实施例的情况下)为止，继续连续读出模式(S340)。
图9(B)表示第3实施例的连续读出的时序图。此处应留意的是，在最先的读出期间1中，不同于第1实施例及第2实施例的情况，不需要页面数据读出命令“13h”及页面地址PA的输入。如此，根据第3实施例，能够进一步缩短连续读出所需的时间，且能够减轻主机装置的负担并进一步提高与NOR型串行快闪存储器的兼容性。
现有的搭载串行接口的NAND型快闪存储器的连续读出模式是在芯片选择信号CS被禁能时结束。与此相对，本实施例的搭载串行接口的NAND型快闪存储器中，只要是所设定的页面范围内的读出，便继续连续读出模式，即使在芯片选择信号被切换的情况下，存储胞元阵列的所选择的页面的数据仍被保持于页面缓冲器/读出电路180中，且数据寄存器的130的数据也被保持，因此，避免页面数据读出命令“13h”及页面地址PA的输入。
而且，本发明在存储胞元存储二值数据的快闪存储器或者存储胞元存储多值数据的快闪存储器中的任一个中均可适用。进而，本发明在存储器阵列的NAND串形成于基板表面的二维型快闪存储器、或者NAND串形成于基板表面上的导电层(例如多晶硅层)的三维型快闪存储器的任一个中均可适用。
如上所述，对本发明的优选实施方式进行了详述，但本发明并不限定于特定的实施方式，在权利要求书所记载的本发明的主旨的范围内可进行各种变形、变更。

Claims (17)

1.一种半导体存储装置，其特征在于包括：
存储胞元阵列；
页面读出部件，选择所述存储胞元阵列的页面，将选择页面的数据读出至数据保持部；
设定部件，设定与页面的连续读出的范围相关的页面信息；以及
控制部件，控制所述页面读出部件对页面的连续读出，
所述控制部件基于所述页面信息来判定是否继续连续读出模式。
2.根据权利要求1所述的半导体存储装置，其特征在于，
在所述页面读出部件所选择的页面为由所述页面信息所规定的页面范围内时，所述控制部件判定为继续所述连续读出模式，当所选择的页面为页面范围外时，所述控制部件判定为不继续所述连续读出模式。
3.根据权利要求1或2所述的半导体存储装置，其特征在于，
在判定为不继续所述连续读出模式的情况下，所述控制部件响应于外部控制信号被禁能而使连续读出结束，在判定为继续所述连续读出模式的情况下，当所述外部控制信号被禁能而随后被使能时，所述控制部件能够无页面数据读出命令的输入地进行连续读出。
4.根据权利要求3所述的半导体存储装置，其特征在于，
在判定为继续所述连续读出模式的情况下，所述控制部件存储所述外部控制信号被禁能时的页面地址及列地址，且继续保持由所述页面读出部件所读出的数据，当所述外部控制信号被使能时，所述控制部件基于所存储的页面地址及列地址来输出由所述页面读出部件所保持的数据。
5.根据权利要求1或2所述的半导体存储装置，其特征在于，
所述设定部件包含将所述页面信息保存于页面信息保存部中的操作。
6.根据权利要求1所述的半导体存储装置，其特征在于，
所述设定部件设定至少一对最小页面地址与最大页面地址，以作为所述页面信息。
7.根据权利要求1所述的半导体存储装置，其特征在于，
所述设定部件设定对用于连续读出的页面数进行规定的突发长度，以作为所述页面信息。
8.根据权利要求1或2所述的半导体存储装置，其特征在于，
在连续读出时所述页面读出部件最先选择的页面是基于所输入的页面地址来指定。
9.根据权利要求1或2所述的半导体存储装置，其特征在于，
在连续读出时所述页面读出部件最先选择的页面是基于预先决定的页面地址来指定。
10.根据权利要求9所述的半导体存储装置，其特征在于，
所述预先决定的页面地址是在电源接通时从所述存储胞元阵列最先读出的页面地址。
11.根据权利要求1或2所述的半导体存储装置，其特征在于，
所述半导体存储装置还包括：
输出部件，响应外部的串行时钟来串行输出连续读出的数据。
12.根据权利要求11所述的半导体存储装置，其特征在于，
所述输出部件包含另一数据保持部件，所述另一数据保持部件保持从数据保持部件转发的数据，在从所述另一数据保持部件输出数据的期间，所述存储胞元阵列的选择页面的数据被保持于所述数据保持部件中。
13.根据权利要求1或2所述的半导体存储装置，其特征在于，
所述半导体存储装置是与非型的快闪存储器。
14.一种快闪存储器，其特征在于包括：
与非型的存储胞元阵列；
页面缓冲器，保持从所述存储胞元阵列的所选择的页面转发的数据，或者保持要编程的数据；
数据寄存器，能够在与所述页面缓冲器之间进行双向的数据收发；
连续读出部件，连续读出所述存储胞元阵列的页面，并将所读出的数据经由所述数据寄存器来同步于串行时钟而串行输出；以及
设定部件，设定与连续读出的范围相关的页面信息，
所述连续读出部件能够无页面数据读出命令地进行由所述页面信息所规定的页面范围内的连续读出。
15.根据权利要求14所述的快闪存储器，其特征在于，
所述快闪存储器响应外部控制信号的逻辑电平而被设为有效，即使外部控制信号被切换所述连续读出部件也继续连续读出模式。
16.一种快闪存储器的连续读出方法，其特征在于包括：
设定与连续读出的范围相关的页面信息；以及
在由所述页面信息所规定的范围内的连续读出的情况下，即使外部控制信号被禁能，仍无页面数据读出命令地进行连续读出。
17.根据权利要求16所述的连续读出方法，其特征在于，
所述连续读出方法还包括：
同步于串行时钟而串行输出页面数据。
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