JP2009289155A - 半導体記憶装置 - Google Patents

Abstract

【課題】書き込み前に消去が必要な複数の不揮発性メモリを有した半導体記憶装置において、チップサイズの増大を抑えつつ、小規模なデータの書き換えの高速化を図る。
【解決手段】書き込み前に消去が必要な複数の不揮発性メモリ素子からなるフラッシュメモリアレイ１１８と、上書き可能な複数の不揮発性メモリ素子からなる強誘電体メモリアレイ１１３とを設ける。そして、制御回路１０４によって、データの書き換えの要求を受け付けるとともに、該制御回路１０４により、書き換えデータの容量が強誘電体メモリアレイ１１３の容量以下の場合には強誘電体メモリアレイ１１３に対して該書き換えデータを書き込む。
【選択図】図１

Description

本発明は、不揮発性メモリを備えた半導体記憶装置に関するものである。

最近、携帯端末機器やＩＣカード等の記憶機能を備えた小型かつ高性能の電子機器類の普及に伴い、これに適した低電圧、低消費電力及び高速動作の半導体記憶装置の要望が高まっている。特に不揮発性メモリの要望が高く、代表的な不揮発性メモリとしては、フラッシュメモリや強誘電体メモリがあげられる。フラッシュメモリは、メモリセル面積を小さくでき、小チップ化が可能という長所があるが、書き換え可能回数が磁気ディスクなどと比べて小さいという欠点がある。一方、強誘電体メモリは、低消費電力性、高速動作性という長所がある。このように、フラッシュメモリ、強誘電体メモリは、それぞれの長所を有しており、それぞれの長所をいかして、半導体記憶装置をフラッシュメモリと強誘電体メモリで構成する技術が今後、更に注目される。

例えば、フラッシュメモリの長所を生かしつつその欠点を補うために、フラッシュメモリに対する書き換えの頻度に応じて、強誘電体メモリをフラッシュメモリの代替記憶手段として使用するようにしたものがある（例えば特許文献１を参照）。これにより、フラッシュメモリの書き換え可能回数の制限の問題を解消することが可能になる。
特開平７-２８１８４２号公報

ところで、フラッシュメモリには、書き換え可能回数の制限の他にも、消去時間が長く書き換え時間が長くなるという短所もある。例えば、小規模なデータを書き換える場合であっても、フラッシュメモリでは所定のブロック単位（アレイ単位ともいう）でデータの消去を行ってから、新たなデータを書き込む必要がある。そのため、フラッシュメモリは、小規模なデータを書き換えるＥＥＰＲＯＭの代替として使用するには不利であるとも考えられる。

この問題に対しては、例えば複数のフラッシュメモリアレイを設けておき、未書き込みアレイ（領域）を検索し、未書き込み領域に対して順次書き込みを実施するようにすることが考えられる。このようにすれば、未書き込み領域があるうちは、データの消去の必要がなく高速に書き換えができる。

しかしながら、このように複数のフラッシュメモリアレイを設けるとチップサイズが増加するという問題を生じることになる。

本発明は上記の問題に着目してなされたものであり、チップサイズの増大を抑えつつ、小規模なデータの書き換えの高速化を図ることを目的としている。

上記の課題を解決するため、本発明の一態様は、
不揮発性メモリを備えた半導体記憶装置であって、
書き込み前に消去が必要な複数の不揮発性メモリ素子からなる第１の不揮発性メモリアレイと、
上書き可能な複数の不揮発性メモリ素子からなる第２の不揮発性メモリアレイと、
データの書き換えの要求を受け付けるとともに、書き換えデータの容量が前記第２の不揮発性メモリアレイの容量以下の場合には、前記第２の不揮発性メモリアレイに対して該書き換えデータを書き込む制御回路と、
を備えたことを特徴とする。

これにより、第２の不揮発性メモリアレイの容量以下のデータを書き換える際に、上書き可能な第２の不揮発性メモリアレイに対してアクセスが行われる。すなわち、事前に消去動作を行うことなくデータの書き換えができる。

本発明によれば、小規模なデータを書き換える場合に事前に消去動作を行うことなくデータの書き換えができるので、書き込み前に消去が必要な不揮発性メモリアレイのみで半導体記憶装置を構成する場合に比べチップサイズを縮小することができる。

以下、本発明の実施形態について図面を参照しながら説明する。なお、以下の実施形態は、本質的に好ましい例示であって、本発明、その適用物、あるいはその用途の範囲を制限することを意図するものではない。また、以下の各実施形態や各変形例の説明において、一度説明した構成要素と同様の機能を有する構成要素については、同一の符号を付して説明を省略する。

《発明の実施形態１》
図１は、本発明の実施形態１に係る半導体記憶装置１００の構成を示すブロック図である。この半導体記憶装置１００では、マイコン周辺回路１０１、ＣＰＵ１０２により、不揮発性メモリに対して小規模なデータの書き換えが行われる。

ここで、ＣＰＵ１０２は、不揮発性メモリ（後述するフラッシュメモリアレイや強誘電体メモリアレイ）に記憶されているデータを利用して種々の処理を行う。この例ではＣＰＵ１０２は、比較的小規模なデータの書き換えを不揮発性メモリに対して要求する。また、マイコン周辺回路１０１は、ＣＰＵ１０２に接続され、ＣＰＵ１０２の制御に応じてデータ（不揮発性メモリから読み出されたデータなど）の処理、外部への入出力などを行う。

-半導体記憶装置１００の構成-
半導体記憶装置１００は、図１に示すように、インターフェース回路１０３、制御回路１０４、アドレスデコーダ１０５、チャージポンプ１０７、レギュレータ１０６、フラッシュメモリアレイ１１８，１１９、第１のレジスタ・デコーダ部１０８、ロウデコーダ１０９，１１０、第１のセンスアンプ１１７、第１のデコード・入出力部１１６、強誘電体メモリアレイ１１３、第２のレジスタ・デコーダ部１１１、及び第２のデコード・入出力部１１５を備え、これらは同一のチップ上に形成されている。なお、マイコン周辺回路１０１やＣＰＵ１０２は、半導体記憶装置１００と同一チップ上に形成してもよいし、別のチップ上に形成してもよい。

インターフェース回路１０３は、ＣＰＵ１０２と制御回路１０４との間のデータのやり取りを仲介する。ここで、データには制御回路１０４等への命令も含むものとする。

制御回路１０４は、ＣＰＵ１０２の要求に応じ、フラッシュメモリアレイ１１８，１１９及び強誘電体メモリアレイ１１３に対するデータの書き込みや読出しの制御を行う。より具体的には、制御回路１０４は、それぞれフラッシュメモリアレイ１１８，１１９及び強誘電体メモリアレイ１１３に対する、ロウアドレス信号、カラムアドレス信号の出力、読出しや書き込みコマンドの送信、ワード線に印加する電圧の制御などを行う。

アドレスデコーダ１０５は、制御回路１０４が出力したロウアドレス信号をデコードして、ロウデコーダ１０９，１１０、及びロウデコーダ１１２に出力するようになっている。

チャージポンプ１０７は、制御回路１０４の制御に応じ、電源電圧を昇圧してレギュレータ１０６に出力する。

レギュレータ１０６は、チャージポンプ１０７の出力を一定電圧に制御してロウデコーダ１０９，１１０及びロウデコーダ１１２に出力する。つまり、本実施形態では、レギュレータ１０６は、フラッシュメモリアレイ１１８，１１９と強誘電体メモリアレイ１１３の両方に共用される。

フラッシュメモリアレイ１１８，１１９は何れも、書き込み前に消去が必要な複数の不揮発性メモリ素子を備えている。本実施形態では、フラッシュメモリアレイ１１８，１１９は何れも、不揮発性メモリ素子としてフラッシュメモリ素子を採用している。

第１のレジスタ・デコーダ部１０８は、フラッシュメモリアレイ１１８，１１９から読み出されたデータを格納するためのものである。また、この第１のレジスタ・デコーダ部１０８は、フラッシュメモリアレイ１１８，１１９に対する、書き込み、読出し、消去などの各種のコマンドをデコードする。

ロウデコーダ１０９は、アドレスデコーダ１０５の出力に応じ、フラッシュメモリアレイ１１９のワード線の何れかを選択して、レギュレータ１０６の出力した電圧を印加する。同様に、ロウデコーダ１１０は、フラッシュメモリアレイ１１８のワード線の何れかを選択して、レギュレータ１０６の出力した電圧を印加する。

第１のセンスアンプ１１７は、フラッシュメモリアレイ１１８，１１９の出力を増幅してデータバス１２０に出力する。

第１のデコード・入出力部１１６は、制御回路１０４が出力したカラムアドレスをデコードするカラムデコーダ（図示せず）と、第１のセンスアンプ１１７の出力のデータバス１２０に対する出力及びデータバス１２０からの入力を行う入出力部（図示せず）とを備えている。

強誘電体メモリアレイ１１３は、上書き可能な複数の不揮発性メモリ素子を備えている。具体的に本実施形態の強誘電体メモリアレイ１１３は、不揮発性メモリ素子として、強誘電体が有する分極反転特性を利用する強誘電体メモリ素子を採用している。

第２のレジスタ・デコーダ部１１１は、強誘電体メモリアレイ１１３から読み出したデータを格納するためのものである。また、この第２のレジスタ・デコーダ部１１１は、強誘電体メモリアレイ１１３に対する、書き込み、読出し、消去などの各種のコマンドをデコードする。

また、ロウデコーダ１１２は、アドレスデコーダ１０５の出力に応じ、強誘電体メモリアレイ１１３のワード線の何れかを選択して、レギュレータ１０６の出力した電圧を印加する。

第２のセンスアンプ１１４は、強誘電体メモリアレイ１１３の出力を増幅してデータバス１２０に出力する。

第２のデコード・入出力部１１５は、制御回路１０４が出力したカラムアドレスをデコードするカラムデコーダ（図示せず）と、第２のセンスアンプ１１４の出力のデータバス１２０に対する出力及びデータバス１２０からの入力を行う入出力部（図示せず）とを備えている。

-半導体記憶装置１００の動作-
例えばＣＰＵ１０２が半導体記憶装置１００に対してデータの書き換えを要求すると、書き換えるデータの容量が強誘電体メモリアレイ１１３の容量よりも小さい場合には、制御回路１０４は強誘電体メモリアレイ１１３の所定のアドレスを選択するためのロウアドレス信号、カラムアドレス信号、新たに書き込むデータ、及び書き込みのためのコマンドを出力する。これにより、ＣＰＵ１０２が要求した書き換えデータは強誘電体メモリアレイ１１３に対して書き込まれる。

なお、大規模なデータ（各強誘電体メモリアレイ１１３の容量よりも大きな規模のデータ）の書き換え要求がＣＰＵ１０２からあった場合には、制御回路１０４は、まず、フラッシュメモリアレイ１１８，１１９の中から消去済みのアレイを探し、消去済みのアレイが見つかればそのアレイに対して書き込みを行い、消去済みのアレイが見つからなかった場合には、フラッシュメモリアレイ１１８，１１９の何れかのアレイを消去してから書き込みを行う。

以上のように、本実施形態によれば、小規模なデータを書き換える際に、強誘電体メモリに対してアクセスするので、フラッシュメモリに対する事前の消去動作が不要となる。そのため、小規模なデータを書き換えるＥＥＰＲＯＭ代替機能をフラッシュメモリにより実現する際に、必要なフラッシュメモリアレイの数を少なくでき、その結果チップサイズを縮小することができる。

《実施形態１の変形例》
図２は、実施形態１の変形例の構成を示すブロック図である。同図に示すように、本変形例では、第２のレジスタ・デコーダ部１１１、ロウデコーダ１１２、強誘電体メモリアレイ１１３、第２のセンスアンプ１１４、及び第２のデコード・入出力部１１５を別のチップとして構成している。

このようにすることで、強誘電体メモリに関するブロックは強誘電体メモリ専用プロセスで製造でき、フラッシュメモリに関するブロックはフラッシュメモリ専用プロセスで製造することができる。すなわち、フラッシュメモリと強誘電体メモリの混載プロセスは、コストが高くなりがちであるが、本変形例ではこのような混載プロセスを採用することなく、ＥＥＰＲＯＭ代替機能を実現できるというメリットがある。

《発明の実施形態２》
図３は、本発明の実施形態２に係る半導体記憶装置２００の構成を示すブロック図である。この半導体記憶装置２００は、複数の強誘電体メモリアレイ１１３を備えている点が実施形態１の半導体記憶装置１００と異なっている。図３に示した例では、半導体記憶装置２００は２つの強誘電体メモリアレイを備え、これに伴いロウデコーダも２つ設けられており、これらは図３においては、強誘電体メモリアレイ１１３-１，-２、ロウデコーダ１１２-１，-２のように、符号の末尾に枝番を付加してある。なお、この半導体記憶装置２００においても各構成要素は同一のチップ上に構成されている。

このように構成することで、本実施形態では、複数の強誘電体メモリアレイを有するため、実施形態１の半導体記憶装置１００で得られる効果に加え、実施形態１やその変形例に係る半導体記憶装置よりもより大規模なデータを、強誘電体メモリに格納する動作に対応できるという効果を得られる。

《実施形態２の変形例》
図４は、実施形態２の変形例の構成を示すブロック図である。同図に示すように、本変形例では、第２のレジスタ・デコーダ部１１１、ロウデコーダ１１２-１，２、強誘電体メモリアレイ１１３-１，２、第２のセンスアンプ１１４、及び第２のデコード・入出力部１１５を別のチップとして構成している。

このようにすることで、強誘電体メモリに関するブロックは強誘電体メモリ専用プロセスで製造でき、フラッシュメモリに関するブロックはフラッシュメモリ専用プロセスで製造することができる。すなわち、フラッシュメモリと強誘電体メモリの混載プロセスは、コストが高くなりがちであるが、本変形例ではこのような混載プロセスを採用することなく、ＥＥＰＲＯＭ代替機能を実現できるというメリットがある。

《発明の実施形態３》
図５は、本発明の実施形態３に係る半導体記憶装置３００の構成を示すブロック図である。この半導体記憶装置３００は、フラッシュメモリアレイ１１８，１１９と、強誘電体メモリアレイ１１３とで、１つのレジスタ・デコーダ部を共用する点が実施形態１の半導体記憶装置１００と異なっている。図５に示した例では、１つの共用レジスタ・デコーダ部５０８が制御回路１０４に接続され、この共用レジスタ・デコーダ部５０８は、データバス１２０を介して、第１のデコード・入出力部１１６と第２のデコード・入出力部１１５とに接続されている。なお、この半導体記憶装置３００においても各構成要素は同一のチップ上に構成されている。

このように構成してレジスタ・デコーダ部をフラッシュメモリアレイと強誘電体メモリアレイとで共用することで、実施形態１やその変形例と比べ、更にチップサイズを縮小することができる。

《実施形態３の変形例》
図６は、実施形態３の変形例の構成を示すブロック図である。同図に示すように、本変形例では、ロウデコーダ１１２、強誘電体メモリアレイ１１３、第２のセンスアンプ１１４、及び第２のデコード・入出力部１１５を別のチップとして構成している。

このようにすることで、強誘電体メモリに関するブロックは強誘電体メモリ専用プロセスで製造でき、フラッシュメモリに関するブロックはフラッシュメモリ専用プロセスで製造することができる。すなわち、フラッシュメモリと強誘電体メモリの混載プロセスは、コストが高くなりがちであるが、本変形例ではこのような混載プロセスを採用することなく、ＥＥＰＲＯＭ代替機能を実現できるというメリットがある。

《発明の実施形態４》
図７は、本発明の実施形態４に係る半導体記憶装置４００の構成を示すブロック図である。この半導体記憶装置４００は、複数の強誘電体メモリアレイ１１３を備えている点が実施形態３の半導体記憶装置３００と異なっている。図７に示した例では、半導体記憶装置４００は２つの強誘電体メモリアレイを備え、これに伴いロウデコーダも２つ設けられている。これらは図７においては、強誘電体メモリアレイ１１３-１，-２、ロウデコーダ１１２-１，-２のように、符号の末尾に枝番を付加してある。なお、この半導体記憶装置４００においても各構成要素は同一のチップ上に構成されている。

このように構成することで、本実施形態では、複数の強誘電体メモリアレイを有するため、実施形態３の半導体記憶装置３００で得られる効果に加え、実施形態３やその変形例に係る半導体記憶装置よりもより大規模なデータを、強誘電体メモリに格納する動作に対応できるという効果を得られる。

《実施形態４の変形例》
図８は、実施形態４の変形例の構成を示すブロック図である。同図に示すように、本変形例では、ロウデコーダ１１２-１，２、強誘電体メモリアレイ１１３-１，２、第２のセンスアンプ１１４、及び第２のデコード・入出力部１１５を別のチップとして構成している。

このようにすることで、強誘電体メモリに関するブロックは強誘電体メモリ専用プロセスで製造でき、フラッシュメモリに関するブロックはフラッシュメモリ専用プロセスで製造することができる。すなわち、フラッシュメモリと強誘電体メモリの混載プロセスは、コストが高くなりがちであるが、本変形例ではこのような混載プロセスを採用することなく、ＥＥＰＲＯＭ代替機能を実現できるというメリットがある。

《その他の実施形態》
なお、上記の各実施形態や変形例では、書き込み前に消去が必要な複数の不揮発性メモリ素子としてフラッシュメモリ素子を例示したが、これには限定されない。また、上書き可能な複数の不揮発性メモリ素子として強誘電体メモリ素子を例示したが、これには限定されない。

本発明に係る半導体記憶装置は、小規模なデータを書き換える場合に事前に消去動作を行うことなくデータの書き換えができるので、書き込み前に消去が必要な不揮発性メモリアレイのみで半導体記憶装置を構成する場合に比べチップサイズを縮小することができるという効果を有し、不揮発性メモリを備えた半導体記憶装置等として有用である。

本発明の実施形態１に係る半導体記憶装置１００の構成を示すブロック図である。 実施形態１の変形例の構成を示すブロック図である。 本発明の実施形態２に係る半導体記憶装置２００の構成を示すブロック図である。 実施形態２の変形例の構成を示すブロック図である。 本発明の実施形態３に係る半導体記憶装置３００の構成を示すブロック図である。 実施形態３の変形例の構成を示すブロック図である。 本発明の実施形態４に係る半導体記憶装置４００の構成を示すブロック図である。 実施形態４の変形例の構成を示すブロック図である。

符号の説明

１００ 半導体記憶装置
１０４ 制御回路
１１３ 強誘電体メモリアレイ（第２の不揮発性メモリアレイ）
１１８,１１９ フラッシュメモリアレイ（第１の不揮発性メモリアレイ）
５０８ａ 共用レジスタ
５０８ｂ 共用デコーダ

Claims (6)

1. 不揮発性メモリを備えた半導体記憶装置であって、
   書き込み前に消去が必要な複数の不揮発性メモリ素子からなる第１の不揮発性メモリアレイと、
   上書き可能な複数の不揮発性メモリ素子からなる第２の不揮発性メモリアレイと、
   データの書き換えの要求を受け付けるとともに、書き換えデータの容量が前記第２の不揮発性メモリアレイの容量以下の場合には、前記第２の不揮発性メモリアレイに対して該書き換えデータを書き込む制御回路と、
   を備えたことを特徴とする半導体記憶装置。
2. 請求項１の半導体記憶装置において、
   前記第２の不揮発性メモリアレイは、前記第１の不揮発性メモリアレイ及び前記制御回路とは別のチップ上に形成されていることを特徴とする半導体記憶装置。
3. 請求項１の半導体記憶装置において、
   前記第２の不揮発性メモリアレイは、複数設けられていることを特徴とする半導体記憶装置。
4. 請求項１の半導体記憶装置において、さらに、
   前記第１の不揮発性メモリアレイから出力されたデータ及び前記第２の不揮発性メモリアレイから出力されたデータを保持する共用レジスタと、
   前記第１及び第２の不揮発性メモリアレイに対するコマンドをデコードする共用デコーダと、
   を備えていることを特徴とする半導体記憶装置。
5. 請求項１の半導体記憶装置において、
   前記第２の不揮発性メモリアレイは、不揮発性メモリ素子として強誘電体メモリ素子を備えていることを特徴とする半導体記憶装置。
6. 請求項１の半導体記憶装置において、
   前記第１の不揮発性メモリアレイは、不揮発性メモリ素子としてフラッシュメモリ素子を備えていることを特徴とする半導体記憶装置。

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