KR20170068721A - 반도체장치 및 반도체시스템 - Google Patents

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Abstract

반도체시스템은 커맨드어드레스 및 매트제어신호를 출력하는 제1 반도체장치 및 상기 커맨드어드레스의 조합에 따라 액티브동작에 진입하여 선택적으로 활성화되는 매트의 위치정보를 저장하고, 상기 커맨드에드레스의 조합에 따라 리프레쉬동작에 진입하여 상기 매트제어신호에 응답하여 저장된 상기 위치정보에 따라 메모리영역에 포함된 다수의 매트를 선택적으로 활성화하는 제2 반도체장치를 포함한다.

Description

반도체장치 및 반도체시스템{SEMICONDUCTOR DEVICE AND SEMICONDUCTOR SYSTEM}
본 발명은 다수의 워드라인을 선택적으로 활성화하여 리프레쉬동작을 수행하는 반도체시스템에 관한 것이다.
반도체장치 중 DRAM은 SRAM(Static Random Access Memory)이나 플레쉬 메모리(Flash Memory)와 달리 시간이 흐름에 따라 메모리셀에 저장된 정보가 사라지는 현상이 발생한다. 이러한 현상을 방지하기 위하여 외부에서 일정 주기마다 메모리셀에 저장된 정보를 다시 기입해주는 동작을 수행하도록 하고 있으며, 이러한 일련의 동작을 리프레쉬라고 한다. 리프레쉬는 매트 안의 각 메모리셀 등이 가지는 리텐션 타임(Retention Time)안에 적어도 한 번씩 워드라인을 활성화해서 데이터를 센싱하여 증폭시켜 주는 방식으로 행해진다. 여기서, 리텐션 타임이란 메모리셀에 어떤 데이터를 기록한 후 리프레쉬 없이 데이터가 메모리셀에 유지될 수 있는 시간을 말한다.
이와 같은 리프레쉬는 대표적으로 오토리프레쉬동작 및 셀프리프레쉬동작으로 구분된다. 오토리프레쉬동작은 컨트롤러로부터 입력되는 커맨드에 의해 워드라인을 활성화하여 데이터를 재기입하는 방식으로 동작한다. 셀프리프레쉬동작은 반도체장치 내부에서 리텐션 타임에 따라 주기적으로 워드라인을 활성화하여 데이터를 재기입하는 방식으로 동작한다.
본 발명은 액티브동작 시 활성화되는 워드라인의 위치정보를 저장하고, 리프레쉬동작 시 저장된 워드라인의 위치정보에 따라 활성화되었던 워드라인 만 리프레쉬동작을 수행하는 반도체장치 및 반도체시스템을 제공한다.
이를 위해 본 발명은 커맨드어드레스 및 매트제어신호를 출력하는 제1 반도체장치 및 상기 커맨드어드레스의 조합에 따라 액티브동작에 진입하여 선택적으로 활성화되는 매트의 위치정보를 저장하고, 상기 커맨드에드레스의 조합에 따라 리프레쉬동작에 진입하여 상기 매트제어신호에 응답하여 저장된 상기 위치정보에 따라 메모리영역에 포함된 다수의 매트를 선택적으로 활성화하는 제2 반도체장치를 포함하는 반도체시스템을 제공한다.
또한, 본 발명은 커맨드어드레스를 디코딩하여 액티브동작에서 인에이블되는 액티브신호, 리프레쉬동작에서 인에이블되는 오토리프레쉬신호 및 내부리프레쉬신호를 생성하는 커맨드디코더, 상기 커맨드어드레스를 디코딩하여 로우어드레스, 컬럼어드레스 및 내부어드레스를 생성하는 어드레스디코더, 상기 액티브신호 또는 상기 내부리프레쉬신호에 응답하여 상기 로우어드레스 및 상기 컬럼어드레스에 의해 위치정보를 저장하고, 저장된 상기 위치정보에 의해 매트선택신호를 생성하며, 상기 오토리프레쉬신호 및 상기 로우어드레스에 응답하여 상기 컬럼어드레스를 상기 매트선택신호로 전달하는 제어회로 및 매트제어신호 및 상기 매트선택신호에 응답하여 선택적으로 활성화되는 제1 및 제2 메모리영역을 포함하는 내부회로를 포함하는 반도체장치를 제공한다.
본 발명에 의하면 액티브동작 시 활성화되는 워드라인의 위치정보를 저장하고, 리프레쉬동작 시 저장된 워드라인의 위치정보에 따라 활성화되었던 워드라인만 리프레쉬동작을 수행함으로써 불필요한 전류소모량을 감소할 수 있는 효과가 있다.
또한, 본 발명에 의하면 액티브동작 시 활성화되는 워드라인의 위치정보를 저장하고, 리프레쉬동작 시 저장된 워드라인의 위치정보에 따라 워드라인을 선택적으로 활성화함으로써 리프레쉬동작을 효율적으로 수행할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 반도체시스템의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 반도체시스템에 포함된 제어회로의 구성을 도시한 회로도이다.
도 3은 도 1에 도시된 반도체시스템에 포함된 제1 메모리영역의 구성을 도시한 도면이다.
도 4는 도 3에 도시된 제1 메모리영역에 포함된 제1 메인워드라인구동부의 회로도이다.
도 5는 도 3에 도시된 제1 메모리영역에 포함된 제1 구동신호생성부의 회로도이다.
도 6은 도 3에 도시된 제1 메모리영역에 포함된 제1 서브워드라인구동부의 구성을 도시한 회로도이다.
도 7 은 본 발명의 일 실시예에 따른 반도체시스템의 동작을 설명하기 위한 타이밍도이다.
도 8 내지 도 10은 본 발명의 일 실시예에 따른 반도체시스템의 동작을 설명하기 위한 도면이다.
도 11은 도 1 내지 도 10에 도시된 반도체장치 및 반도체시스템이 적용된 전자시스템의 일 실시예에 따른 구성을 도시한 도면이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1에 도시된 바와 같이 본 발명의 일 실시예에 따른 반도체시스템은 제1 반도체장치(1) 및 제2 반도체장치(2)를 포함할 수 있다. 제2 반도체장치(2)는 커맨드디코더(10), 어드레스디코더(20), 제어회로(30) 및 내부회로(40)를 포함할 수 있다.
제1 반도체장치(1)는 제1 내지 제N 커맨드어드레스(CA<1:N>) 및 매트제어신호(MCTR)를 출력할 수 있다. 제1 내지 제N 커맨드어드레스(CA<1:N>)는 어드레스, 커맨드 및 데이터 중 적어도 하나가 전송되는 라인들을 통해 전송될 수 있다. 제1 내지 제N 커맨드어드레스(CA<1:N>)는 하나의 라인을 통해 연속적으로 전송될 수 있다. 제1 내지 제N 커맨드어드레스(CA<1:N>)의 비트 수는 실시예에 따라 다양하게 설정될 수 있다. 제1 내지 제N 커맨드어드레스(CA<1:N>)의 비트(N)은 자연수로 설정되는 것이 바람직하다.
커맨드디코더(10)는 제1 내지 제N 커맨드어드레스(CA<1:N>)를 디코딩하여 액티브신호(RACT), 오토리프레쉬신호(AREF) 및 내부리프레쉬신호(IREF)를 생성할 수 있다. 액티브신호(RACT)는 제1 내지 제N 커맨드어드레스(CA<1:N>)의 조합에 따라 액티브동작에 진입하는 경우 인에이블되는 신호이다. 오토리프레쉬신호(AREF)는 제1 내지 제N 커맨드어드레스(CA<1:N>)의 조합에 따라 오토리프레쉬동작에 진입하는 경우 인에이블되는 신호이다. 내부리프레쉬신호(IREF)는 제1 내지 제N 커맨드어드레스(CA<1:N>)의 조합에 따라 셀프리프레쉬동작에 진입하는 경우 주기적으로 인에이블되는 신호이다.
어드레스디코더(20)는 제1 내지 제N 커맨드어드레스(CA<1:N>)를 디코딩하여 제1 및 제2 로우어드레스(RADD<1:2>),제1 및 제2 컬럼어드레스(CADD<1:2>) 및 제1 내지 제M 내부어드레스(IADD<1:M>)를 생성할 수 있다. 어드레스디코더(20)는 제1 내지 제N 커맨드어드레스(CA<1:N>)의 일부 비트를 디코딩하여 제1 및 제2 로우어드레스(RADD<1:2>), 제1 및 제2 컬럼어드레스(CADD<1:2>) 및 제1 내지 제M 내부어드레스(IADD<1:M>)를 생성할 수 있다. 제1 및 제2 로우어드레스(RADD<1:2>), 제1 및 제2 컬럼어드레스(CADD<1:2>) 및 제1 내지 제M 내부어드레스(IADD<1:M>)를 생성하기 위한 제1 내지 제N 커맨드어드레스(CA<1:N>)의 비트수는 실시예에 따라 다양하게 설정될 수 있다. 제1 내지 제M 내부어드레스(IADD<1:M>)의 비트(M)은 자연수로 설정되는 것이 바람직하다.
제어회로(30)는 액티브동작 시 제1 및 제2 로우어드레스(RADD<1:2>)와 제1 및 제2 컬럼어드레스(CADD<1:2>)에 의해 선택되는 워드라인의 위치정보를 저장하고, 제1 및 제2 로우어드레스(RADD<1:2>)와 제1 및 제2 컬럼어드레스(CADD<1:2>)에 따라 제1 내지 제4 매트선택신호(MS<1:4>)를 생성할 수 있다. 제어회로(30)는 셀프리프레쉬동작 시 저장된 워드라인의 위치정보에 의해 제1 내지 제4 매트선택신호(MS<1:4>)를 생성할 수 있다. 제어회로(30)는 오토리프레쉬동작 시 제1 및 제2 로우어드레스(RADD<1:2>)와 제1 및 제2 컬럼어드레스(CADD<1:2>)에 따라 제1 내지 제4 매트선택신호(MS<1:4>)를 생성할 수 있다.
내부회로(40)는 제1 메모리영역(41) 및 제2 메모리영역(42)을 포함할 수 있다. 제1 메모리영역(41)은 다수의 매트를 포함하고, 매트제어신호(MCTR) 및 제1 및 제2 매트선택신호(MS<1:2>)에 응답하여 매트가 선택적으로 활성화될 수 있다. 제2 메모리영역(42)은 다수의 매트를 포함하고, 매트제어신호(MCTR) 및 제3 및 제4 매트선택신호(MS<3:4>)에 응답하여 매트가 선택적으로 활성화될 수 있다.
도 2를 참고하면 본 발명의 일 실시예에 따른 제어회로(30)는 제1 스위칭신호생성부(31), 제2 스위칭신호생성부(32), 제1 전달부(33), 래치신호생성부(34) 및 제2 전달부(35)를 포함할 수 있다.
제1 스위칭신호생성부(31)는 액티브동작 시 제1 로우어드레스(RADD<1>)가 생성되는 경우 인에이블되는 제1 스위칭신호(SW<1>)를 생성할 수 있다. 제1 스위칭신호생성부(31)는 액티브신호(RACT) 및 제1 로우어드레스(RADD<1>)를 논리합 연산을 수행하여 제1 스위칭신호(SW<1>)를 생성할 수 있다. 제1 스위칭신호생성부(31)는 액티브신호(RACT)가 로직하이레벨이고, 제1 로우어드레스(RADD<1>)가 로직하이레벨인 경우 로직하이레벨로 인에이블되는 제1 스위칭신호(SW<1>)를 생성할 수 있다.
제2 스위칭신호생성부(32)는 액티브동작 시 로직로우레벨로 디에이블되는 제2 스위칭신호(SW<2>)를 생성할 수 있다. 제2 스위칭신호생성부(32)는 셀프리프레쉬동작 시 제1 로우어드레스(RADD<1>)가 생성되는 경우 로직하이레벨로 인에이블되는 제2 스위칭신호(SW<2>)를 생성할 수 있다. 제2 스위칭신호생성부(32)는 오토리프레쉬동작 시 로직로우레벨로 디스에이블되는 제2 스위칭신호(SW<2>)를 생성할 수 있다. 제2 스위칭신호생성부(32)는 오토리프레쉬신호(AREF), 내부리프레쉬신호(IREF) 및 제1 로우어드레스(RADD<1>)를 논리합 연산을 수행하여 제2 스위칭신호(SW<2>)를 생성할 수 있다. 제2 스위칭신호생성부(32)는 액티브동작 시 로직하이레벨의 오토리프레쉬신호(AREF), 로직로우레벨의 내부리프레쉬신호(IREF)에 응답하여 로직로우레벨로 디스에이블되는 제2 스위칭신호(SW<2>)를 생성할 수 있다. 제2 스위칭신호생성부(32)는 셀프리프레쉬동작 시 로직하이레벨의 오토리프레쉬신호(AREF), 로직하이레벨의 내부리프레쉬신호(IREF) 및 로직하이레벨의 제1 로우어드레스(RADD<1>)에 응답하여 로직하이레벨로 인에이블되는 제2 스위칭신호(SW<2>)를 생성할 수 있다. 제2 스위칭신호생성부(32)는 오토리프레쉬동작 시 로직로우레벨의 오토리프레쉬신호(AREF)에 응답하여 로직로우레벨로 디스에이블되는 제2 스위칭신호(SW<2>)를 생성할 수 있다.
제1 전달부(33)는 전달게이트(T31)로 구현되어 제1 스위칭신호(SW<1>)가 로직하이레벨로 인에이블되는 경우 제1 컬럼어드레스(CADD<1>)를 노드(nd31)로 전달하여 제1 전달신호(TS<1>)를 생성할 수 있다. 제1 전달부(33)는 제1 스위칭신호(SW<1>)가 로직하이레벨로 인에이블되는 경우 제1 컬럼어드레스(CADD<1>)를 제1 전달신호(TS<1>)로 전달할 수 있다.
래치신호생성부(34)는 초기화부(341) 및 래치부(342)를 포함할 수 있다.
초기화부(341)는 노드(nd31)와 접지전(VSS) 사이에 위치하는 NMOS 트랜지스터(N31)로 구현되어, 리셋신호(RST)가 로직하이레벨로 인에이블되는 경우 노드(nd31)를 접지전압(VSS)레벨로 구동할 수 있다. 리셋신호(RST)는 반도체시스템이 동작을 시작하는 초기화동작에서 로직하이레벨로 인에이블되는 신호로 설정될 수 있다.
래치부(342)는 제1 전달신호(TS<1>)를 버퍼링하여 제1 래치신호(LAT<1>)를 생성하고, 제1 래치신호(LAT<1>)를 저장할 수 있다.
제2 전달부(35)는 제2 스위칭신호(SW<2>)가 로직하이레벨로 인에이블되는 경우 전달게이트(T32)가 턴온 되어 제1 래치신호(LAT<1>)를 제1 매트선택신호(MS<1>)로 전달할 수 있다. 제2 전달부(35)는 제2 스위칭신호(SW<2>)가 로직로우레벨로 디스에이블되는 경우 전달게이트(T33)가 턴온 되어 제1 컬럼어드레스(CADD<1>)를 제1 매트선택신호(MS<1>)로 전달할 수 있다.
한편, 제어회로(30)는 제1 매트선택신호(MS<1>)를 생성하는 구성으로 도시되어 있지만 제2 내지 제4 매트선택신호(MS<2:4>)를 생성하는 구성을 포함하는 구성으로 구현되는 것이 바람직하다.
도 3을 참고하면, 본 발명의 일 실시예에 따른 제1 메모리영역(41)은 제1 메인워드라인구동부(410), 제1 매트(420), 제1 논리부(430) 및 제2 매트(440)를 포함할 수 있다.
제1 메인워드라인구동부(410)는 제1 내지 제M 내부어드레스(IADD<1:M>)의 조합에 따라 제1 메인워드라인(MWL<1>)을 활성화 할 수 있다. 제1 메인워드라인구동부(410)는 하나의 메인워드라인을 활성화하는 구성으로 도시되어 있지만 제1 내지 제M 내부어드레스(IADD<1:M>)의 조합에 따라 다수의 메인워드라인을 활성화하는 구성으로 구현되는 것이 바람직하다.
제1 매트(420)는 제1 구동신호생성부(421), 제1 서브워드라인구동부(422), 제1 메모리셀어레이(423) 및 제1 센스앰프(424)를 포함할 수 있다.
제1 구동신호생성부(421)는 제1 매트선택신호(MS<1>)에 응답하여 제1 내지 제M 내부어드레스(IADD<1:M>)의 조합에 따라 선택적으로 인에이블되는 제1 및 제2 구동신호(DS<1:2>)를 생성할 수 있다. 제1 구동신호생성부(421)는 제1 및 제2 구동신호(DS<1:2>)를 생성하는 구성으로 도시되어 있지만 제1 내지 제M 내부어드레스(IADD<1:M>)의 조합에 따라 다수의 구동신호를 생성하는 구성으로 구현되는 것이 바람직하다.
제1 서브워드라인구동부(422)는 제1 메인워드라인(MWL<1>)이 활성화되는 경우 제1 및 제2 구동신호(DS<1:2>)에 응답하여 제1 및 제2 서브워드라인(SWL<1:2>)을 선택적으로 활성화할 수 있다.
제1 메모리셀어레이(423)는 제1 서브워드라인(SWL<1>) 및 제2 서브워드라인(SWL<2>)에 연결되는 다수의 메모리셀을 포함할 수 있다.
제1 센스앰프(424)는 제1 매트선택신호(MS<1>)에 응답하여 제1 및 제2 서브워드라인(SWL<1:2>)에 연결된 다수의 메모리셀의 데이터를 감지 증폭할 수 있다. 제1 센스앰프(424)는 설명의 편의상 제1 및 제2 서브워드라인(SWL<1:2>)에 연결되는 구성으로 도시되어 있지만 제1 및 제2 서브워드라인(SWL<1:2>)에 연결된 다수의 메모리셀의 데이터를 감지증폭하는 구성으로 구현되는 것이 바람직하다.
제1 논리부(430)는 제1 메인워드라인(MWL<1>) 및 매트제어신호(MCTR)에 응답하여 제2 메인워드라인(MWL<2>)을 활성화할 수 있다. 제1 논리부(430)는 제1 메인워드라인(MWL<1>)가 로직로우레벨로 활성화되고 매트제어신호(MCTR)가 로직로우레벨로 디스에이블되는 경우 제2 메인워드라인(MWL<2>)을 로직로우레벨로 활성화 할 수 있다. 제1 논리부(430)는 매트제어신호(MCTR)가 로직하이레벨로 인에이블되는 경우 제2 메인워드라인(MWL<2>)을 비활성화할 수 있다.
제2 매트(440)는 제2 구동신호생성부(441), 제2 서브워드라인구동부(442), 제2 메모리셀어레이(443) 및 제2 센스앰프(444)를 포함할 수 있다.
제2 구동신호생성부(441)는 제2 매트선택신호(MS<2>)에 응답하여 제1 내지 제M 내부어드레스(IADD<1:M>)의 조합에 따라 선택적으로 인에이블되는 제3 및 제4 구동신호(DS<3:4>)를 생성할 수 있다. 제2 구동신호생성부(441)는 제3 및 제4 구동신호(DS<3:4>)를 생성하는 구성으로 도시되어 있지만 제1 내지 제M 내부어드레스(IADD<1:M>)의 조합에 따라 다수의 구동신호를 생성하는 구성으로 구현되는 것이 바람직하다.
제2 서브워드라인구동부(442)는 제2 메인워드라인(MWL<2>)이 활성화되는 경우 제3 및 제4 구동신호(DS<3:4>)에 응답하여 제3 및 제4 서브워드라인(SWL<3:4>)을 선택적으로 활성화할 수 있다.
제2 메모리셀어레이(443)는 제3 서브워드라인(SWL<3>) 및 제4 서브워드라인(SWL<4>)에 연결되는 다수의 메모리셀을 포함할 수 있다.
제2 센스앰프(444)는 제2 매트선택신호(MS<2>)에 응답하여 제3 및 제4 서브워드라인(SWL<3:4>)에 연결된 다수의 메모리셀의 데이터를 감지 증폭할 수 있다. 제2 센스앰프(444)는 설명의 편의상 제3 및 제4 서브워드라인(SWL<3:4>)에 연결되는 구성으로 도시되어 있지만 제3 및 제3 서브워드라인(SWL<3:4>)에 연결된 다수의 메모리셀의 데이터를 감지증폭하는 구성으로 구현되는 것이 바람직하다.
한편, 제2 메모리영역(42)은 제1 메모리영역(41)과 동일한 구성으로 구현되어 동일한 동작을 수행하므로 구체적인 설명은 생략한다.
좀더 구체적으로 도 4를 참고하여 본 발명의 일 실시예에 따른 제1 메인워드라인구동부(410)의 동작을 설명하면 다음과 같다.
제1 메인워드라인구동부(410)는 액티브동작 및 리프레쉬동작이 아닌 경우 인에이블되는 워드라인오프신호(WLOFF)에 응답하여 제1 메인워드라인(MWL<1>)을 로직하이레벨로 구동한다. 즉, 제1 메인워드라인구동부(410)는 액티브동작 및 리프레쉬동작이 아닌 경우 제1 메인워드라인(MWL<1>)을 비활성화한다. 여기서, 워드라인오프신호(WLOFF)는 액티브동작 및 리프레쉬동작이 아닌 파워다운모드 및 파워업구간에서 로직하이레벨로 인에이블되는 신호로 설정될 수 있다. 또한, 도 4에 도시된 고전압(VPP)은 반도체장치에 공급되는 전원보다 높은 전압레벨로 펌핑되는 전압이고, 저전압(VBB)은 반도체장치에 공급되는 접지전압(VSS)보다 낮은 전압레벨로 펌핑되는 전압으로 설정될 수 있다.
제1 메인워드라인구동부(410)는 액티브동작 및 리프레쉬동작에서 제1 내지 제M 내부어드레스(IADD<1:M>) 중 제1 메인워드라인(MWL<1>)을 활성화하기 위한 내부어드레스(IADD<K,K+1>)가 생성되는 경우 제1 메인워드라인(MWL<1>)을 로직로우레벨로 구동한다. 즉, 제1 메인워드라인구동부(410)는 액티브동작 및 리프레쉬동작에서 제1 메인워드라인(MWL<1>)을 활성화하기 위한 내부어드레스(IADD<K,K+1>)가 생성되는 경우 제1 메인워드라인(MWL<1>)을 활성화한다. 제1 메인워드라인(MWL<1>)을 활성화하기 위한 내부어드레스(IADD<K,K+1>)의 비트(K)는 M보다 작은 자연수로 설정될 수 있고, 내부어드레스(IADD<K,K+1>)는 제1 내지 제M 어드레스(IADD<1:M>) 중 하나 또는 하나 이상의 비트로 설정될 수 있다.
좀더 구체적으로 도 5를 참고하여 본 발명의 일 실시예에 따른 제1 구동신호생성부(421)의 동작을 설명하면 다음과 같다.
제1 구동신호생성부(421)는 앤드게이트(AD41) 및 앤드게이트(AD42)를 포함할 수 있다.
앤드게이트(AD41)는 제1 매트선택신호(MS<1>)가 로직하이레벨로 인에이블되고, 제1 내지 제M 내부어드레스(IADD<1:M>) 중 제1 서브워드라인(SWL<1>)을 활성화하기 위한 내부어드레스(IADD<J>)가 생성되는 경우 로직하이레벨로 인에이블되는 제1 구동신호(DS<1>)를 생성한다. 제1 구동신호(DS<1>)를 생성하기 위한 내부어드레스(IADD<J>)의 비트(J)는 M보다 작은 자연수로 설정될 수 있고, 내부어드레스(IADD<J>)는 제1 내지 제M 어드레스(IADD<1:M>) 중 하나 또는 하나 이상의 비트로 설정될 수 있다.
앤드게이트(AD42)는 제1 매트선택신호(MS<1>)가 로직하이레벨로 인에이블되고, 제1 내지 제M 내부어드레스(IADD<1:M>) 중 제2 서브워드라인(SWL<2>)을 활성화하기 위한 내부어드레스(IADD<J+1>)가 생성되는 경우 로직하이레벨로 인에이블되는 제2 구동신호(DS<2>)를 생성한다. 제2 구동신호(DS<2>)를 생성하기 위한 내부어드레스(IADD<J+1>)의 비트(J+1)는 M보다 작은 자연수로 설정될 수 있고, 내부어드레스(IADD<J+1>)는 제1 내지 제M 어드레스(IADD<1:M>) 중 하나 또는 하나 이상의 비트로 설정될 수 있다.
도 6을 참고하면, 본 발명의 일 실시예에 따른 제1 서브워드라인구동부(422)는 선택신호생성부(4221) 및 구동부(4222)를 포함할 수 있다.
선택신호생성부(4221)는 워드라인오프신호(WLOFF)가 로직하이레벨로 인에이블되는 경우 제1 선택신호(FX<1>)를 저전압(VBB)으로 구동하고, 제1 반전선택신호(FXB<1>)를 로직하이레벨로 구동할 수 있다.
선택신호생성부(4221)는 제1 구동신호(DS<1>)가 로직하이레벨로 인에이블되는 경우 제1 선택신호(FX<1>)를 고전압(VPP)으로 구동하고, 제1 반전선택신호(FXB<1>)를 로직로우레벨로 구동할 수 있다.
구동부(4222)는 제1 반전선택신호(FXB<1>)가 로직하이레벨로 생성되는 경우 제1 서브워드라인(SWL<1>)을 저전압(VBB)으로 구동할 수 있다. 즉, 구동부(4222)는 제1 반전선택신호(FXB<1>)가 로직하이레벨로 생성되는 경우 제1 서브워드라인(SWL<1>)을 비활성화한다.
구동부(4222)는 제1 선택신호(FX<1>)가 고전압(VPP)레벨로 생성되고, 제1 메인워드라인(MWL<1>)이 로직로우레벨로 활성화되는 경우 제1 서브워드라인(SWL<1>)을 고전압(VPP)으로 구동할 수 있다. 즉, 구동부(4222)는 제1 선택신호(FX<1>)가 고전압(VPP)레벨로 생성되고, 제1 메인워드라인(MWL<1>)이 로직로우레벨로 활성화되는 경우 제1 서브워드라인(SWL<1>)을 활성화 한다.
구동부(4222)는 제1 메인워드라인(MWL<1>)이 로직하이레벨로 비활성화되는 경우 제1 서브워드라인(SWL<1>)을 저전압(VBB)으로 구동할 수 있다. 즉, 구동부(4222)는 제1 메인워드라인(MWL<1>)이 로직하이레벨로 비활성화되는 경우 제1 서브워드라인(SWL<1>)을 비활성화한다.
이와 같이 구성되는 본 발명의 일 실시예에 따른 반도체시스템의 동작을 도 7을 참고하여 설명하되, 제1 메모리영역(41)의 제1 매트(420)가 활성화된 이후 제1 메모리영역(41)의 제2 매트(440)가 활성화되는 경우를 설명하면 다음과 같다.
우선, T1 시점부터 T2 시점까지 제1 메모리영역(41)의 제1 매트(420)가 활성화되는 동작을 설명하면 다음과 같다.
제어회로(30)는 로직하이레벨의 제1 로우어드레스(RADD<1>), 로직로우레벨의 제2 로우어드레스(RADD<2>), 로직하이레벨의 제1 컬럼어드레스(CADD<1>) 및 로직로우레벨의 제2 컬럼어드레스(CADD<2>)를 입력 받아 제1 매트선택신호(MS<1>)를 로직하이레벨로 생성하고, 제2 매트선택신호(MS<2>)를 로직로우레벨로 생성한다. 이때, 제3 및 제4 매트선택신호(MS<3:4>)는 로직로우레벨로 생성된다.
제1 메인워드라인구동부(410)는 제1 내지 제M 내부어드레스(IADD<1:M>)에 의해 제1 메인워드라인(MWL<1>)을 로직로우레벨로 구동한다. 즉, 제1 메인워드라인구동부(410)는 제1 메인워드라인(MWL<1>)을 활성화한다.
제1 구동신호생성부(421)는 로직하이레벨의 제1 매트선택신호(MS<1>) 및 제1 내지 제M 내부어드레스(IADD<1:M>)에 의해 제1 구동신호(DS<1>)를 로직하이레벨로 생성하고, 제2 구동신호(DS<2>)를 로직로우레벨로 생성한다.
제1 서브워드라인구동부(422)는 로직로우레벨의 제1 메인워드라인(MWL<1>)과 로직하이레벨의 제1 구동신호(DS<1>)에 응답하여 제1 서브워드라인(SWL<1>)을 로직하이레벨로 구동하고, 제2 서브워드라인(SWL<2>)을 로직로우레벨로 구동한다. 즉, 제1 서브워드라인구동부(422)는 제1 서브워드라인(SWL<1>)을 활성화한다.
제1 센스앰프(424)는 제1 서브워드라인(SWL<1>)에 연결되는 메모리셀의 데이터(DATA<1>)를 감지증폭한다. 여기서, 도 7에 도시된 데이터(DATA<1>)는 메모리셀에 저장되는 데이터를 의미한다.
다음으로, T3 시점부터 T4 시점까지 제1 메모리영역(41)의 제2 매트(440)가 활성화되는 동작을 설명하면 다음과 같다.
제어회로(30)는 로직하이레벨의 제1 로우어드레스(RADD<1>), 로직로우레벨의 제2 로우어드레스(RADD<2>), 로직로우레벨의 제1 컬럼어드레스(CADD<1>) 및 로직하이레벨의 제2 컬럼어드레스(CADD<2>)를 입력 받아 제1 매트선택신호(MS<1>)를 로직로우레벨로 생성하고, 제2 매트선택신호(MS<2>)를 로직하이레벨로 생성한다. 이때, 제3 및 제4 매트선택신호(MS<3:4>)는 로직로우레벨로 생성된다.
제1 메인워드라인구동부(410)는 제1 내지 제M 내부어드레스(IADD<1:M>)에 의해 제1 메인워드라인(MWL<1>)을 로직로우레벨로 구동한다. 즉, 제1 메인워드라인구동부(410)는 제1 메인워드라인(MWL<1>)을 활성화한다.
제1 구동신호생성부(421)는 로직하이레벨의 제2 매트선택신호(MS<2>) 및 제1 내지 제M 내부어드레스(IADD<1:M>)에 의해 제1 구동신호(DS<1>)를 로직로우레벨로 생성하고, 제2 구동신호(DS<2>)를 로직하이레벨로 생성한다.
제1 서브워드라인구동부(422)는 로직로우레벨의 제1 메인워드라인(MWL<1>)과 로직하이레벨의 제2 구동신호(DS<2>)에 응답하여 제1 서브워드라인(SWL<1>)을 로직로우레벨로 구동하고, 제2 서브워드라인(SWL<2>)을 로직하이레벨로 구동한다. 즉, 제1 서브워드라인구동부(422)는 제2 서브워드라인(SWL<2>)을 활성화한다.
제1 센스앰프(424)는 제2 서브워드라인(SWL<2>)에 연결되는 메모리셀의 데이터(DATA<1>)를 감지증폭한다.
이와 같이 구성되는 본 발명의 일 실시예에 따른 반도체시스템의 동작을 도 8 내지 도 10을 참고하여 설명하되, 액티브동작 이후 셀프리프레쉬동작을 수행하는 경우를 예를 들어 설명하면 다음과 같다.
도 8을 참고하면, 액티브동작 시 제1 로우어드레스(RADD<1>)가 로직로우레벨로 생성되고, 제2 로우어드레스(RADD<2>)가 로직하이레벨로 생성되며, 제1 컬럼어드레스(CADD<1>)가 로직로우레벨로 생성되고, 제2 컬럼어드레스(CADD<2>)가 로직하이레벨로 생성되는 경우 제1 내지 제3 래치신호(LAT<1:3>)는 로직로우레벨로 생성되고, 제4 래치신호(LAT<4>)는 로직하이레벨로 생성된다. 또한, 제1 내지 제4 래치신호(LAT<1:4>)는 저장된다.
즉, 액티브동작에서 제2 메모리영역(42)의 제4 매트(미도시)가 활성화되어 액티브동작을 수행하게 된다.
여기서, 제1 내지 제4 래치신호(LAT<1:4>)는 매트의 위치정보를 포함하는데, 제4 래치신호(LAT<4>)가 로직하이레벨로 생성되는 경우는 제2 메모리영역(42)의 제4 매트(미도시)가 활성화되는 경우를 의미한다. 이때, 제1 내지 제3 래치신호(LAT<1:3>)가 로직로우레벨로 생성되는 경우는 제1 메모리영역(41)의 제1 및 제2 매트(420,440)와 제2 메모리영역(42)의 제3 매트(미도시)가 활성화되지 않는 경우를 의미한다.
도 9를 참고하면, 액티브동작 시 제1 로우어드레스(RADD<1>)가 로직로우레벨로 생성되고, 제2 로우어드레스(RADD<2>)가 로직하이레벨로 생성되며, 제1 컬럼어드레스(CADD<1>)가 로직하이레벨로 생성되고, 제2 컬럼어드레스(CADD<2>)가 로직로우레벨로 생성되는 경우 제1 및 제2 래치신호(LAT<1:2>)는 로직로우레벨로 생성되고, 제3 및 제4 래치신호(LAT<3:4>)는 로직하이레벨로 생성된다. 또한, 제1 내지 제4 래치신호(LAT<1:4>)는 저장된다.
즉, 액티브동작에서 제2 메모리영역(42)의 제3 매트(미도시)가 활성화되어 액티브동작을 수행하게 된다.
여기서, 제1 및 제2 래치신호(LAT<1:2>)가 로직로우레벨로 생성되는 경우는 제1 메모리영역(41)의 제1 및 제2 매트(420,440)가 활성화되지 않는 경우를 의미한다. 또한, 제4 래치신호(LAT<4>)가 로직하이레벨로 생성되는 경우는 앞서 도 7에서 설명한 바와 같이 제4 래치신호(LAT<4>)가 저장되어 생성됨을 의미한다.
도 10을 참고하여 액티브동작 이후 셀프리프레쉬동작을 수행하는 경우를 설명하면 다음과 같다.
우선, 셀프리프레쉬동작 시 제1 로우어드레스(RAD<1>)가 로직하이레벨로 생성되고, 제1 및 제2 컬럼어드레스(CADD<1:2>)가 순차적으로 로직하이레벨로 생성되는 경우 제1 및 제2 래치신호(LAT<1:2>)는 로직로우레벨로 저장되어 있기 때문에 제1 메모리영역(41)의 제1 매트(420) 및 제2 매트(440)는 활성화되지 않아 리프레쉬동작을 수행하지 않는다.
다음으로, 셀프리프레쉬동작 시 제2 로우어드레스(RAD<2>)가 로직하이레벨로 생성되고, 제1 및 제2 컬럼어드레스(CADD<1:2>)가 순차적으로 로직하이레벨로 생성되는 경우 제3 및 제4 래치신호(LAT<3:4>)는 로직하이레벨로 저장되어 있기 때문에 제2 메모리영역(42)의 제3 매트(미도시) 및 제4 매트(미도시)가 활성화되어 리프레쉬동작을 수행한다.
이와 같이 본 발명의 일 실시예에 따른 반도체시스템은 액티브동작 시 활성화되는 워드라인의 위치정보를 저장하고, 리프레쉬동작 시 저장된 워드라인의 위치정보에 따라 활성화되었던 워드라인만 리프레쉬동작을 수행함으로써 불필요한 전류소모량을 감소할 수 있다.
앞서, 도 1 내지 도 10에서 살펴본 반도체장치 및 반도체시스템은 메모리시스템, 그래픽시스템, 컴퓨팅시스템 및 모바일시스템 등을 포함하는 전자시스템에 적용될 수 있다. 예를 들어, 도 11을 참고하면 본 발명의 일 실시예에 따른 전자시스템(1000)은 데이터저장부(1001), 메모리컨트롤러(1002), 버퍼메모리(1003) 및 입출력인터페이스(1004)를 포함할 수 있다.
데이터저장부(1001)는 메모리컨트롤러(1002)로부터의 제어신호에 따라 메모리컨트롤러(1002)로부터 인가되는 데이터를 저장하고 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 데이터저장부(1001)는 도 1에 도시된 제2 반도체장치(2)를 포함할 수 있다. 한편, 데이터저장부(1001)는 전원이 차단되어도 데이터를 잃지 않고 계속 저장할 수 있는 비휘발성 메모리를 포함할 수 있다. 비휘발성 메모리는 플래쉬 메모리(Nor Flash Memory, NAND Flash Memory), 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입자화반전 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM)로 구현될 수 있다.
메모리컨트롤러(1002)는 입출력인터페이스(1004)를 통해 외부기기(호스트 장치)로부터 인가되는 명령어를 디코딩하고 디코딩된 결과에 따라 데이터저장부(1001) 및 버퍼메모리(1003)에 대한 데이터 입출력을 제어한다. 메모리컨트롤러(1002)는 도 1에 도시된 제1 반도체장치(1)를 포함할 수 있다. 도 11에서는 메모리컨트롤러(1002)가 하나의 블록으로 표시되었으나, 메모리컨트롤러(1002)는 비휘발성 메모리를 제어하기 위한 컨트롤러와 휘발성 메모리인 버퍼메모리(1003)를 제어하기 위한 컨트롤러가 독립적으로 구성될 수 있다.
버퍼메모리(1003)는 메모리컨트롤러(1002)에서 처리할 데이터 즉 데이터저장부(1001)에 입출력되는 데이터를 임시적으로 저장할 수 있다. 버퍼메모리(1003)는 제어신호에 따라 메모리컨트롤러(1002)에서 인가되는 데이터를 저장할 수 있다. 버퍼메모리(1003)는 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 버퍼메모리(1003)는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory) 등의 휘발성 메모리를 포함할 수 있다.
입출력인터페이스(1004)는 메모리컨트롤러(1002)와 외부기기(호스트) 사이의 물리적 연결을 제공하여 메모리컨트롤러(1002)가 외부기기로부터 데이터 입출력을 위한 제어신호를 수신하고 외부기기와 데이터를 교환할 수 있도록 해준다. 입출력인터페이스(1004)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 및 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 포함할 수 있다.
전자시스템(1000)은 호스트 장치의 보조 기억장치 또는 외부 저장장치로 사용될 수 있다. 전자시스템(1000)은 고상 디스크(Solid State Disk; SSD), USB 메모리(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 포함할 수 있다.
1. 제1 반도체장치 2. 제2 반도체장치
10. 커맨드디코더 20. 어드레스디코더
30. 제어회로 31. 제1 스위칭신호생성부
32. 제2 스위칭신호생성부 33. 제1 전달부
34. 래치신호생성부 35. 제2 전달부
40. 내부회로 41. 제1 메모리영역
42. 제2 메모리영역 341. 초기화부
342. 래치부 410. 제1 메인워드라인구동부
420. 제1 매트 421. 제1 구동신호생성부
422. 제1 서브워드라인구동부 423. 제1 메모리셀어레이
424. 제1 센스앰프 430. 제1 논리부
440. 제2 매트 441. 제2 구동신호생성부
442. 제2 서브워드라인구동부 443. 제2 메모리셀어레이
444. 제2 센스앰프 1000. 전자시스템
1001. 데이터저장부 1002. 메모리컨트롤러
1003. 버퍼메모리 1004. 입출력인터페이스
4221. 선택신호생성부 4222. 구동부

Claims (23)

  1. 커맨드어드레스 및 매트제어신호를 출력하는 제1 반도체장치; 및
    상기 커맨드어드레스의 조합에 따라 액티브동작에 진입하여 선택적으로 활성화되는 매트의 위치정보를 저장하고, 상기 커맨드에드레스의 조합에 따라 리프레쉬동작에 진입하여 상기 매트제어신호에 응답하여 저장된 상기 위치정보에 따라 메모리영역에 포함된 다수의 매트를 선택적으로 활성화하는 제2 반도체장치를 포함하는 반도체시스템.
  2. 제 1 항에 있어서, 상기 매트제어신호는 상기 메모리영역에 포함된 다수의 매트를 선택적으로 활성화하기 위해 인에이블되는 신호인 반도체시스템.
  3. 제 1 항에 있어서, 제2 반도체장치는 상기 리프레쉬동작에 진입하여 상기 위치정보에 따라 선택되지 않는 상기 메모리영역의 매트가 활성화되지 않는 반도체시스템.
  4. 제 1 항에 있어서, 상기 제2 반도체장치는
    상기 커맨드어드레스를 디코딩하여 로우어드레스, 컬럼어드레스 및 내부어드레스를 생성하는 어드레스디코더;
    액티브신호 또는 내부리프레쉬신호에 응답하여 상기 로우어드레스 및 상기 컬럼어드레스에 의해 상기 위치정보를 저장하고, 저장된 상기 위치정보에 의해 매트선택신호를 생성하며, 오토리프레쉬신호 및 상기 로우어드레스에 응답하여 상기 컬럼어드레스를 상기 매트선택신호로 전달하는 제어회로; 및
    상기 매트제어신호 및 상기 매트선택신호에 응답하여 선택적으로 활성화되는 제1 및 제2 메모리영역을 포함하는 내부회로를 포함하는 반도체시스템.
  5. 제 4 항에 있어서, 상기 제어회로는
    상기 액티브신호 및 제1 로우어드레스에 응답하여 제1 컬럼어드레스를 제1 래치신호로 저장하고, 상기 제1 컬럼어드레스를 제1 매트선택신호로 전달하며, 상기 내부리프레쉬신호에 응답하여 상기 제1 래치신호를 제1 매트선택신호로 전달하고, 상기 오토리프레쉬신호 및 상기 제1 로우어드레스에 응답하여 상기 제1 컬럼어드레스를 상기 제1 매트선택신호로 전달하는 제1 매트선택신호생성부;
    상기 액티브신호 및 상기 제1 로우어드레스에 응답하여 제2 컬럼어드레스를 제2 래치신호로 저장하고, 상기 제2 컬럼어드레스를 제2 매트선택신호로 전달하며, 상기 내부리프레쉬신호에 응답하여 상기 제2 래치신호를 상기 제2 매트선택신호로 전달하고, 상기 오토리프레쉬신호 및 상기 제2 로우어드레스에 응답하여 상기 제2 컬럼어드레스를 상기 제2 매트선택신호로 전달하는 제2 매트선택신호생성부;
    상기 액티브신호 및 제2 로우어드레스에 응답하여 상기 제1 컬럼어드레스를 제3 래치신호로 저장하고, 상기 제1 컬럼어드레스를 제3 매트선택신호로 전달하며, 상기 내부리프레쉬신호에 응답하여 상기 제3 래치신호를 상기 제3 매트선택신호로 전달하고, 상기 오토리프레쉬신호 및 상기 제2 로우어드레스에 응답하여 상기 제1 컬럼어드레스를 상기 제3 매트선택신호로 전달하는 제3 매트선택신호생성부; 및
    상기 액티브신호 및 상기 제2 로우어드레스에 응답하여 상기 제2 컬럼어드레스를 제4 래치신호로 저장하고, 상기 제2 컬럼어드레스를 제4 매트선택신호로 전달하며, 상기 내부리프레쉬신호에 응답하여 상기 제4 래치신호를 상기 제4 매트선택신호로 전달하고, 상기 오토리프레쉬신호 및 상기 제2 로우어드레스에 응답하여 상기 제2 컬럼어드레스를 상기 제4 매트선택신호로 전달하는 제4 매트선택신호생성부를 포함하는 반도체시스템.
  6. 제 1 항에 있어서, 상기 위치정보는 상기 제1 내지 제4 래치신호를 포함하는 반도체시스템.
  7. 제 4 항에 있어서, 상기 제1 메모리영역은
    상기 내부어드레스를 디코딩하여 제1 메인워드라인을 활성화하는 제1 메인워드라인구동부;
    제1 매트선택신호에 응답하여 상기 제1 메인워드라인에 연결된 제1 및 제2 서브워드라인을 활성화하는 제1 매트;
    상기 제1 메인워드라인 및 상기 매트제어신호에 응답하여 제2 메인워드라인을 활성화하는 제1 논리부; 및
    제2 매트선택신호에 응답하여 상기 제2 메인워드라인에 연결된 제3 및 제4 서브워드라인을 활성화하는 제2 매트를 포함하는 반도체시스템.
  8. 제 7 항에 있어서, 상기 제1 매트는
    상기 제1 매트선택신호에 응답하여 상기 내부어드레스의 조합에 따라 선택적으로 인에이블되는 제1 및 제2 구동신호를 생성하는 제1 구동신호생성부;
    상기 제1 메인워드라인이 활성화되는 경우 상기 제1 및 제2 구동신호에 응답하여 상기 제1 및 제2 서브워드라인을 선택적으로 활성화하는 제1 서브워드라인구동부;
    상기 제1 및 제2 서브워드라인에 연결되는 다수의 메모리셀을 포함하는 제1 메모리셀어레이; 및
    상기 제1 매트선택신호에 응답하여 상기 제1 및 제2 서브워드라인에 연결된 다수의 메모리셀의 데이터를 감지증폭하는 제1 센스앰프를 포함하는 반도체시스템.
  9. 제 7 항에 있어서, 상기 제2 매트는
    상기 제2 매트선택신호에 응답하여 상기 내부어드레스의 조합에 따라 선택적으로 인에이블되는 제3 및 제4 구동신호를 생성하는 제2 구동신호생성부;
    상기 제2 메인워드라인이 활성화되는 경우 상기 제3 및 제4 구동신호에 응답하여 상기 제3 및 제4 서브워드라인을 선택적으로 활성화하는 제2 서브워드라인구동부;
    상기 제3 및 제4 서브워드라인에 연결되는 다수의 메모리셀을 포함하는 제2 메모리셀어레이; 및
    상기 제2 매트선택신호에 응답하여 상기 제3 및 제4 서브워드라인에 연결된 다수의 메모리셀의 데이터를 감지증폭하는 제2 센스앰프를 포함하는 반도체시스템.
  10. 제 4 항에 있어서, 상기 제2 메모리영역은
    상기 내부어드레스를 디코딩하여 제3 메인워드라인을 활성화하는 제3 메인워드라인구동부;
    제3 매트선택신호에 응답하여 상기 제3 메인워드라인에 연결된 제5 및 제6 서브워드라인을 활성화하는 제3 매트;
    상기 제3 메인워드라인 및 상기 매트제어신호에 응답하여 제4 메인워드라인을 활성화하는 제2 논리부; 및
    제4 매트선택신호에 응답하여 상기 제4 메인워드라인에 연결된 제7 및 제8 서브워드라인을 활성화하는 제4 매트를 포함하는 반도체시스템.
  11. 제 10 항에 있어서, 상기 제3 매트는
    상기 제3 매트선택신호에 응답하여 상기 내부어드레스의 조합에 따라 선택적으로 인에이블되는 제5 및 제6 구동신호를 생성하는 제3 구동신호생성부;
    상기 제3 메인워드라인이 활성화되는 경우 상기 제5 및 제6 구동신호에 응답하여 상기 제5 및 제6 서브워드라인을 선택적으로 활성화하는 제3 서브워드라인구동부;
    상기 제5 및 제6 서브워드라인에 연결되는 다수의 메모리셀을 포함하는 제3 메모리셀어레이; 및
    상기 제3 매트선택신호에 응답하여 상기 제5 및 제6 서브워드라인에 연결된 다수의 메모리셀의 데이터를 감지증폭하는 제3 센스앰프를 포함하는 반도체시스템.
  12. 제 10 항에 있어서, 상기 제4 매트는
    상기 제4 매트선택신호에 응답하여 상기 내부어드레스의 조합에 따라 선택적으로 인에이블되는 제7 및 제8 구동신호를 생성하는 제4 구동신호생성부;
    상기 제4 메인워드라인이 활성화되는 경우 상기 제7 및 제8 구동신호에 응답하여 상기 제7 및 제8 서브워드라인을 선택적으로 활성화하는 제4 서브워드라인구동부;
    상기 제7 및 제8 서브워드라인에 연결되는 다수의 메모리셀을 포함하는 제4 메모리셀어레이; 및
    상기 제4 매트선택신호에 응답하여 상기 제7 및 제8 서브워드라인에 연결된 다수의 메모리셀의 데이터를 감지증폭하는 제4 센스앰프를 포함하는 반도체시스템.
  13. 커맨드어드레스를 디코딩하여 액티브동작에서 인에이블되는 액티브신호, 리프레쉬동작에서 인에이블되는 오토리프레쉬신호 및 내부리프레쉬신호를 생성하는 커맨드디코더;
    상기 커맨드어드레스를 디코딩하여 로우어드레스, 컬럼어드레스 및 내부어드레스를 생성하는 어드레스디코더;
    상기 액티브신호 또는 상기 내부리프레쉬신호에 응답하여 상기 로우어드레스 및 상기 컬럼어드레스에 의해 위치정보를 저장하고, 저장된 상기 위치정보에 의해 매트선택신호를 생성하며, 상기 오토리프레쉬신호 및 상기 로우어드레스에 응답하여 상기 컬럼어드레스를 상기 매트선택신호로 전달하는 제어회로; 및
    매트제어신호 및 상기 매트선택신호에 응답하여 선택적으로 활성화되는 제1 및 제2 메모리영역을 포함하는 내부회로를 포함하는 반도체장치.
  14. 제 13 항에 있어서, 상기 매트제어신호는 상기 제1 및 제2 메모리영역에 포함된 다수의 매트를 선택적으로 활성화하기 위해 인에이블되는 신호인 반도체장치.
  15. 제 13 항에 있어서, 상기 리프레쉬동작에 진입하여 상기 위치정보에 따라 선택되지 않는 상기 메모리영역의 매트가 활성화되지 않는 반도체장치.
  16. 제 13 항에 있어서, 상기 제어회로는
    상기 액티브신호 및 제1 로우어드레스에 응답하여 제1 컬럼어드레스를 제1 래치신호로 저장하고, 상기 제1 컬럼어드레스를 제1 매트선택신호로 전달하며, 상기 내부리프레쉬신호에 응답하여 상기 제1 래치신호를 제1 매트선택신호로 전달하고, 상기 오토리프레쉬신호 및 상기 제1 로우어드레스에 응답하여 상기 제1 컬럼어드레스를 상기 제1 매트선택신호로 전달하는 제1 매트선택신호생성부;
    상기 액티브신호 및 상기 제1 로우어드레스에 응답하여 제2 컬럼어드레스를 제2 래치신호로 저장하고, 상기 제2 컬럼어드레스를 제2 매트선택신호로 전달하며, 상기 내부리프레쉬신호에 응답하여 상기 제2 래치신호를 상기 제2 매트선택신호로 전달하고, 상기 오토리프레쉬신호 및 상기 제2 로우어드레스에 응답하여 상기 제2 컬럼어드레스를 상기 제2 매트선택신호로 전달하는 제2 매트선택신호생성부;
    상기 액티브신호 및 제2 로우어드레스에 응답하여 상기 제1 컬럼어드레스를 제3 래치신호로 저장하고, 상기 제1 컬럼어드레스를 제3 매트선택신호로 전달하며, 상기 내부리프레쉬신호에 응답하여 상기 제3 래치신호를 상기 제3 매트선택신호로 전달하고, 상기 오토리프레쉬신호 및 상기 제2 로우어드레스에 응답하여 상기 제1 컬럼어드레스를 상기 제3 매트선택신호로 전달하는 제3 매트선택신호생성부; 및
    상기 액티브신호 및 상기 제2 로우어드레스에 응답하여 상기 제2 컬럼어드레스를 제4 래치신호로 저장하고, 상기 제2 컬럼어드레스를 제4 매트선택신호로 전달하며, 상기 내부리프레쉬신호에 응답하여 상기 제4 래치신호를 상기 제4 매트선택신호로 전달하고, 상기 오토리프레쉬신호 및 상기 제2 로우어드레스에 응답하여 상기 제2 컬럼어드레스를 상기 제4 매트선택신호로 전달하는 제4 매트선택신호생성부를 포함하는 반도체장치.
  17. 제 13 항에 있어서, 상기 위치정보는 상기 제1 내지 제4 래치신호를 포함하는 반도체장치.
  18. 제 13 항에 있어서, 상기 제1 메모리영역은
    상기 내부어드레스를 디코딩하여 제1 메인워드라인을 활성화하는 제1 메인워드라인구동부;
    제1 매트선택신호에 응답하여 상기 제1 메인워드라인에 연결된 제1 및 제2 서브워드라인을 활성화하는 제1 매트;
    상기 제1 메인워드라인 및 상기 매트제어신호에 응답하여 제2 메인워드라인을 활성화하는 제1 논리부; 및
    제2 매트선택신호에 응답하여 상기 제2 메인워드라인에 연결된 제3 및 제4 서브워드라인을 활성화하는 제2 매트를 포함하는 반도체장치.
  19. 제 18 항에 있어서, 상기 제1 매트는
    상기 제1 매트선택신호에 응답하여 상기 내부어드레스의 조합에 따라 선택적으로 인에이블되는 제1 및 제2 구동신호를 생성하는 제1 구동신호생성부;
    상기 제1 메인워드라인이 활성화되는 경우 상기 제1 및 제2 구동신호에 응답하여 상기 제1 및 제2 서브워드라인을 선택적으로 활성화하는 제1 서브워드라인구동부;
    상기 제1 및 제2 서브워드라인에 연결되는 다수의 메모리셀을 포함하는 제1 메모리셀어레이; 및
    상기 제1 매트선택신호에 응답하여 상기 제1 및 제2 서브워드라인에 연결된 다수의 메모리셀의 데이터를 감지증폭하는 제1 센스앰프를 포함하는 반도체장치.
  20. 제 18 항에 있어서, 상기 제2 매트는
    상기 제2 매트선택신호에 응답하여 상기 내부어드레스의 조합에 따라 선택적으로 인에이블되는 제3 및 제4 구동신호를 생성하는 제2 구동신호생성부;
    상기 제2 메인워드라인이 활성화되는 경우 상기 제3 및 제4 구동신호에 응답하여 상기 제3 및 제4 서브워드라인을 선택적으로 활성화하는 제2 서브워드라인구동부;
    상기 제3 및 제4 서브워드라인에 연결되는 다수의 메모리셀을 포함하는 제2 메모리셀어레이; 및
    상기 제2 매트선택신호에 응답하여 상기 제3 및 제4 서브워드라인에 연결된 다수의 메모리셀의 데이터를 감지증폭하는 제2 센스앰프를 포함하는 반도체장치.
  21. 제 13 항에 있어서, 상기 제2 메모리영역은
    상기 내부어드레스를 디코딩하여 제3 메인워드라인을 활성화하는 제3 메인워드라인구동부;
    제3 매트선택신호에 응답하여 상기 제3 메인워드라인에 연결된 제5 및 제6 서브워드라인을 활성화하는 제3 매트;
    상기 제3 메인워드라인 및 상기 매트제어신호에 응답하여 제4 메인워드라인을 활성화하는 제2 논리부; 및
    제4 매트선택신호에 응답하여 상기 제4 메인워드라인에 연결된 제7 및 제8 서브워드라인을 활성화하는 제4 매트를 포함하는 반도체장치.
  22. 제 21 항에 있어서, 상기 제3 매트는
    상기 제3 매트선택신호에 응답하여 상기 내부어드레스의 조합에 따라 선택적으로 인에이블되는 제5 및 제6 구동신호를 생성하는 제3 구동신호생성부;
    상기 제3 메인워드라인이 활성화되는 경우 상기 제5 및 제6 구동신호에 응답하여 상기 제5 및 제6 서브워드라인을 선택적으로 활성화하는 제3 서브워드라인구동부;
    상기 제5 및 제6 서브워드라인에 연결되는 다수의 메모리셀을 포함하는 제3 메모리셀어레이; 및
    상기 제3 매트선택신호에 응답하여 상기 제5 및 제6 서브워드라인에 연결된 다수의 메모리셀의 데이터를 감지증폭하는 제3 센스앰프를 포함하는 반도체장치.
  23. 제 21 항에 있어서, 상기 제4 매트는
    상기 제4 매트선택신호에 응답하여 상기 내부어드레스의 조합에 따라 선택적으로 인에이블되는 제7 및 제8 구동신호를 생성하는 제4 구동신호생성부;
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