KR20200009214A - 반도체장치 - Google Patents

반도체장치 Download PDF

Info

Publication number
KR20200009214A
KR20200009214A KR1020180083292A KR20180083292A KR20200009214A KR 20200009214 A KR20200009214 A KR 20200009214A KR 1020180083292 A KR1020180083292 A KR 1020180083292A KR 20180083292 A KR20180083292 A KR 20180083292A KR 20200009214 A KR20200009214 A KR 20200009214A
Authority
KR
South Korea
Prior art keywords
signal
circuit
response
addresses
internal addresses
Prior art date
Application number
KR1020180083292A
Other languages
English (en)
Other versions
KR102485487B1 (ko
Inventor
이정환
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020180083292A priority Critical patent/KR102485487B1/ko
Priority to US16/200,307 priority patent/US10796747B2/en
Priority to CN201811441585.5A priority patent/CN110739024B/zh
Publication of KR20200009214A publication Critical patent/KR20200009214A/ko
Application granted granted Critical
Publication of KR102485487B1 publication Critical patent/KR102485487B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair
    • G11C29/4401—Indication or identification of errors, e.g. for repair for self repair
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40607—Refresh operations in memory devices with an internal cache or data buffer
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/76—Masking faults in memories by using spares or by reconfiguring using address translation or modifications
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/783—Masking faults in memories by using spares or by reconfiguring using programmable devices with refresh of replacement cells, e.g. in DRAMs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
    • G11C29/808—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout using a flexible replacement scheme
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
    • G11C29/81—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout using a hierarchical redundancy scheme
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
    • G11C29/816—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout for an application-specific layout
    • G11C29/824—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout for an application-specific layout for synchronous memories

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

반도체장치는 소프트리페어제어신호에 응답하여 리프레쉬동작 시 카운팅되는 제1 및 제2 내부어드레스와 제1 및 제2 불량어드레스가 동일한 조합인 경우 인에이블되는 인에이블신호를 생성하는 소프트리페어제어회로 및 제1 내지 제4 내부어드레스의 조합에 따라 활성화되는 다수의 워드라인을 포함하는 제1 내지 제4 영역을 포함하는 코어영역을 포함하되, 상기 인에이블신호에 응답하여 상기 제3 및 제4 내부어드레스에 의해 상기 제1 내지 제4 영역 중 선택된 영역에 포함된 불량이 발생한 워드라인을 리페어한다.

Description

반도체장치{SEMICONDUCTOR DEVICE}
본 발명은 리프레쉬동작 중 리페어동작을 수행하는 반도체장치에 관한 것이다.
반도체장치 중 DRAM은 SRAM(Static Random Access Memory)이나 플레쉬 메모리(Flash Memory)와 달리 시간이 흐름에 따라 메모리셀에 저장된 정보가 사라지는 현상이 발생한다. 이러한 현상을 방지하기 위하여 외부에서 일정 주기마다 메모리셀에 저장된 정보를 다시 기입해주는 동작을 수행하도록 하고 있으며, 이러한 일련의 동작을 리프레쉬라고 한다. 리프레쉬는 메모리셀 등이 가지는 리텐션 타임(Retention Time)안에 적어도 한 번씩 워드라인을 활성화해서 데이터를 센싱하여 증폭시켜 주는 방식으로 행해진다. 여기서, 리텐션 타임(Retention Time)이란 메모리셀에 어떤 데이터를 기록한 후 리프레쉬 없이 데이터가 메모리셀에 유지될 수 있는 시간을 말한다.
또한, 반도체장치는 제품 출하 전 반도체장치의 동작상의 문제가 있는지 테스트하고 정상동작이 가능한 반도체장치를 제품으로 출하하게 된다. 이와 같은 테스트는 소수의 데이터불량이 발생한 반도체장치를 리페어하도록 지원하고 있다. 여기서, 리페어는 불량이 발생한 메모리셀에 연결된 워드라인을 리던던시 워드라인으로 대체하는 일련의 동작을 통해 수행된다. 본 발명의 배경기술은 미국 등록특허 US 9,274,715호에 개시되어 있다.
본 발명은 리프레쉬동작 중 소프트리페어동작 시 코어회로에 포함된 다수의 영역 중 선택되는 영역에 대한 정보를 포함하는 내부어드레스를 저장하고, 저장된 내부어드레스에 의해 선택적으로 활성화되는 영역만 리페어동작을 수행함으로써 불량어드레스에 의한 중복 리페어동작을 방지할 수 있다.
이를 위해 본 발명은 소프트리페어제어신호에 응답하여 리프레쉬동작 시 카운팅되는 제1 및 제2 내부어드레스와 제1 및 제2 불량어드레스가 동일한 조합인 경우 인에이블되는 인에이블신호를 생성하는 소프트리페어제어회로 및 제1 내지 제4 내부어드레스의 조합에 따라 활성화되는 다수의 워드라인을 포함하는 제1 내지 제4 영역을 포함하는 코어영역을 포함하되, 상기 인에이블신호에 응답하여 상기 제3 및 제4 내부어드레스에 의해 상기 제1 내지 제4 영역 중 선택된 영역에 포함된 불량이 발생한 워드라인을 리페어하는 반도체장치를 제공한다.
또한, 본 발명은 다수의 워드라인 및 다수의 리던던시워드라인을 포함하는 제1 내지 제4 영역을 포함하되, 인에이블신호에 응답하여 리프레쉬동작 시 제1 내지 제4 내부어드레스에 따라 상기 제1 내지 제4 영역이 선택적으로 활성화되며, 상기 제1 내지 제4 내부어드레스에 따라 상기 제1 내지 제4 영역 중 활성화된 영역에 포함된 불량이 발생한 워드라인을 리페어하는 반도체장치를 제공한다.
본 발명에 의하면 리프레쉬동작 중 소프트리페어동작 시 코어회로에 포함된 다수의 영역 중 선택되는 영역에 대한 정보를 포함하는 내부어드레스를 저장하고, 저장된 내부어드레스에 의해 선택적으로 활성화되는 영역만 리페어동작을 수행함으로써 불량어드레스에 의한 중복 리페어동작을 방지할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 반도체장치의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 반도체장치에 포함된 소프리리페어제어회로의 구성을 도시한 회로도이다.
도 3은 도 1에 도시된 반도체장치에 포함된 코어회로의 구성을 도시한 블럭도이다.
도 4는 본 발명의 내부어드레스의 조합에 따라 선택되는 영역을 설명하기 위한 표이다.
도 5는 도 3에 도시된 제1 영역에 포함된 제1 감지회로의 구성을 도시한 도면이다.
도 6은 도 5에 도시된 제1 감지회로에 포함된 제1 감지신호생성회로의 구성을 도시한 회로도이다.
도 7은 도 5에 도시된 제1 감지회로에 포함된 제1 전달신호생성회로의 구성을 도시한 회로도이다.
도 8은 도 3에 도시된 제2 영역에 포함된 제2 감지회로의 구성을 도시한 도면이다.
도 9는 도 8에 도시된 제2 감지회로에 포함된 제2 전달신호생성회로의 구성을 도시한 회로도이다.
도 10은 도 3에 도시된 제3 영역에 포함된 제3 감지회로의 구성을 도시한 도면이다.
도 11은 도 10에 도시된 제3 감지회로에 포함된 제3 전달신호생성회로의 구성을 도시한 회로도이다.
도 12는 도 3에 도시된 제4 영역에 포함된 제4 감지회로의 구성을 도시한 도면이다.
도 13은 도 12에 도시된 제4 감지회로에 포함된 제4 전달신호생성회로의 구성을 도시한 회로도이다.
도 14는 도 1 내지 도 13에 도시된 반도체장치가 적용된 전자시스템의 일 실시예에 따른 구성을 도시한 도면이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1에 도시된 바와 같이, 본 발명의 일 실시 예에 따른 반도체장치는 커맨드디코더(1), 퓨즈회로(2), 어드레스생성회로(3), 소프트리페어제어회로(4) 및 코어회로(5)를 포함할 수 있다.
커맨드디코더(1)는 커맨드(CMD)에 응답하여 리프레쉬신호(REF)를 생성할 수 있다. 커맨드디코더(1)는 커맨드(CMD)를 디코딩하여 리프레쉬신호(REF)를 생성할 수 있다. 커맨드디코더(1)는 커맨드(CMD)에 응답하여 부트업신호(BOOT)를 생성할 수 있다. 커맨드디코더(1)는 커맨드(CMD)를 디코딩하여 부트업신호(BOOT)를 생성할 수 있다. 리프레쉬신호(REF)는 반도체장치의 리프레쉬동작을 수행하기 위해 인에이블되는 신호로 설정될 수 있다. 부트업신호(BOOT)는 반도체장치의 부트업동작을 수행하기 위해 인에이블되는 신호로 설정될 수 있다. 부트업동작은 퓨즈회로(2)에 프로그래밍된 정보를 출력하기 위한 동작으로 설정될 수 있다. 커맨드(CMD)는 하나의 신호로 도시되어 있지만 반도체장치의 동작을 제어하기 위한 다수의 신호를 포함하는 커맨드 또는 신호로 설정될 수 있다.
퓨즈회로(2)는 다수의 퓨즈를 포함할 수 있다. 다수의 퓨즈는 안티퓨즈로 구현될 수 있다. 퓨즈회로(2)는 부트업신호(BOOT)에 응답하여 제1 내지 제14 불량어드레스(FADD<1:14>)를 출력할 수 있다. 제1 내지 제14 불량어드레스(FADD<1:14>)는 제1 내지 제4 영역(51~54)에 포함된 워드라인 중 불량이 발생한 워드라인의 위치정보를 포함할 수 있다. 제1 내지 제14 불량어드레스(FADD<1:14>)는 반도체장치가 동작 전 테스트를 수행하여 프로그래밍될 수 있다.
어드레스생성회로(3)는 리프레쉬신호(REF)에 응답하여 제1 내지 제14 내부어드레스(IADD<1:14>)를 생성할 수 있다. 어드레스생성회로(3)는 리프레쉬신호(REF)가 인에이블되는 경우 순차적으로 카운팅되는 제1 내지 제14 내부어드레스(IADD<1:14>)를 생성할 수 있다.
소프트리페어제어회로(4)는 소프트리페어제어신호(SPR)에 응답하여 제1 내지 제12 내부어드레스(IADD<1:12>)와 제1 내지 제12 불량어드레스(FADD<1:12>)를 비교하여 인에이블신호(SPREN)를 생성할 수 있다. 소프트리페어제어회로(4)는 소프트리페어제어신호(SPR)에 응답하여 제1 내지 제12 내부어드레스(IADD<1:12>)와 제1 내지 제12 불량어드레스(FADD<1:12>)가 동일한 로직레벨 조합인 경우 인에이블되는 인에이블신호(SPREN)를 생성할 수 있다. 소프트리페어제어신호(SPR)는 리프레쉬동작 중 불량이 발생한 워드라인을 리페어하는 소프트리페어동작에 진입하기 위해 인에이블되는 신호로 설정될 수 있다.
코어회로(5)는 제1 영역(51), 제2 영역(52), 제3 영역(53) 및 제4 영역(54)을 포함할 수 있다.
제1 영역(51)은 제1 내지 제14 내부어드레스(IADD<1:14>)에 따라 선택되는 워드라인을 활성화 할 수 있다. 제1 영역(51)은 리프래쉬동작 시 순차적으로 카운팅되는 제1 내지 제14 내부어드레스(IADD<1:14>)에 따라 선택되는 워드라인을 활성화 할 수 있다. 제1 영역(51)은 인에이블신호(SPREN)에 응답하여 제1 내지 제14 불량어드레스(FADD<1:14>)에 따라 리페어동작을 수행할 수 있다. 제1 영역(51)은 인에이블신호(SPREN)가 디스에이블되는 경우 제1 내지 제14 불량어드레스(FADD<1:14>)에 따라 리페어동작을 수행할 수 있다. 제1 영역(51)은 인에이블신호(SPREN)가 인에이블되고 제13 및 제14 내부어드레스(IADD<13:14>)가 제1 조합인 경우 리페어동작을 수행할 수 있다. 제1 영역(51)은 인에이블신호(SPREN)에 응답하여 제1 내지 제14 내부어드레스(IADD<1:14>)에 따라 리페어동작을 수행할 수 있다. 제1 영역(51)은 인에이블신호(SPREN)가 인에이블되는 경우 제1 내지 제14 내부어드레스(IADD<1:14>)에 따라 리페어동작을 수행할 수 있다. 리페어동작은 불량이 발생한 워드라인을 리던던시워드라인으로 대체하는 동작으로 설정될 수 있다.
제2 영역(52)은 제1 내지 제14 내부어드레스(IADD<1:14>)에 따라 선택되는 워드라인을 활성화 할 수 있다. 제2 영역(52)은 리프래쉬동작 시 순차적으로 카운팅되는 제1 내지 제14 내부어드레스(IADD<1:14>)에 따라 선택되는 워드라인을 활성화 할 수 있다. 제2 영역(52)은 인에이블신호(SPREN)에 응답하여 제1 내지 제14 불량어드레스(FADD<1:14>)에 따라 리페어동작을 수행할 수 있다. 제2 영역(52)은 인에이블신호(SPREN)가 디스에이블되는 경우 제1 내지 제14 불량어드레스(FADD<1:14>)에 따라 리페어동작을 수행할 수 있다. 제2 영역(52)은 인에이블신호(SPREN)가 인에이블되고 제13 및 제14 내부어드레스(IADD<13:14>)가 제2 조합인 경우 리페어동작을 수행할 수 있다. 제2 영역(52)은 인에이블신호(SPREN)에 응답하여 제1 내지 제14 내부어드레스(IADD<1:14>)에 따라 리페어동작을 수행할 수 있다. 제2 영역(52)은 인에이블신호(SPREN)가 인에이블되는 경우 제1 내지 제14 내부어드레스(IADD<1:14>)에 따라 리페어동작을 수행할 수 있다.
제3 영역(53)은 제1 내지 제14 내부어드레스(IADD<1:14>)에 따라 선택되는 워드라인을 활성화 할 수 있다. 제3 영역(53)은 리프래쉬동작 시 순차적으로 카운팅되는 제1 내지 제14 내부어드레스(IADD<1:14>)에 따라 선택되는 워드라인을 활성화 할 수 있다. 제3 영역(53)은 인에이블신호(SPREN)에 응답하여 제1 내지 제14 불량어드레스(FADD<1:14>)에 따라 리페어동작을 수행할 수 있다. 제3 영역(53)은 인에이블신호(SPREN)가 디스에이블되는 경우 제1 내지 제14 불량어드레스(FADD<1:14>)에 따라 리페어동작을 수행할 수 있다. 제3 영역(53)은 인에이블신호(SPREN)가 인에이블되고 제13 및 제14 내부어드레스(IADD<13:14>)가 제3 조합인 경우 리페어동작을 수행할 수 있다. 제3 영역(53)은 인에이블신호(SPREN)에 응답하여 제1 내지 제14 내부어드레스(IADD<1:14>)에 따라 리페어동작을 수행할 수 있다. 제3 영역(53)은 인에이블신호(SPREN)가 인에이블되는 경우 제1 내지 제14 내부어드레스(IADD<1:14>)에 따라 리페어동작을 수행할 수 있다.
제4 영역(54)은 제1 내지 제14 내부어드레스(IADD<1:14>)에 따라 선택되는 워드라인을 활성화 할 수 있다. 제4 영역(54)은 리프래쉬동작 시 순차적으로 카운팅되는 제1 내지 제14 내부어드레스(IADD<1:14>)에 따라 선택되는 워드라인을 활성화 할 수 있다. 제4 영역(54)은 인에이블신호(SPREN)에 응답하여 제1 내지 제14 불량어드레스(FADD<1:14>)에 따라 리페어동작을 수행할 수 있다. 제4 영역(54)은 인에이블신호(SPREN)가 디스에이블되는 경우 제1 내지 제14 불량어드레스(FADD<1:14>)에 따라 리페어동작을 수행할 수 있다. 제4 영역(54)은 인에이블신호(SPREN)가 인에이블되고 제13 및 제14 내부어드레스(IADD<13:14>)가 제4 조합인 경우 리페어동작을 수행할 수 있다. 제4 영역(54)은 인에이블신호(SPREN)에 응답하여 제1 내지 제14 내부어드레스(IADD<1:14>)에 따라 리페어동작을 수행할 수 있다. 제4 영역(54)은 인에이블신호(SPREN)가 인에이블되는 경우 제1 내지 제14 내부어드레스(IADD<1:14>)에 따라 리페어동작을 수행할 수 있다.
이와 같은 코어회로(5)는 제1 내지 제14 내부어드레스(IADD<1:14>)에 따라 활성화되는 워드라인을 포함하는 제1 내지 제4 영역(51~54)를 포함할 수 있다. 코어회로(5)는 인에이블신호(SPREN)에 응답하여 제1 내지 제14 내부어드레스(IADD<1:14>)에 따라 제1 내지 제4 영역(51~54) 중 선택된 영역에 포함된 불량이 발생한 워드라인을 리페어할 수 있다.
한편, 본 발명의 제1 내지 제4 영역(51~54)은 하나의 뱅크로 구현될 수 있다. 또한, 본 발명의 코어회로(5)는 다수의 뱅크를 포함하도록 구현될 수 있다.
도 2를 참고하면 소프트리페어제어회로(4)는 비교신호생성회로(41) 및 인에이블신호생성회로(42)를 포함할 수 있다.
비교신호생성회로(41)는 소프트리페어제어신호(SPR)에 응답하여 제1 내지 제12 불량어드레스(FADD<1:12>)를 저장하고, 저장된 제1 내지 제12 불량어드레스(FADD<1:12>)와 제1 내지 제12 내부어드레스(IADD<1:12>)의 조합을 비교하여 제1 내지 제12 비교신호(CP<1:12>)를 생성할 수 있다. 비교신호생성회로(41)는 소프트리페어제어신호(SPR)가 로직하이레벨인 경우 제1 내지 제12 불량어드레스(FADD<1:12>)를 저장할 수 있다. 비교신호생성회로(41)는 소프트리페어제어신호(SPR)가 로직로우레벨인 경우 저장된 제1 내지 제12 불량어드레스(FADD<1:12>)와 제1 내지 제12 내부어드레스(IADD<1:12>)의 조합을 비교하여 제1 내지 제12 비교신호(CP<1:12>)를 생성할 수 있다. 예를 들어 제1 불량어드레스(FADD<1>)와 제1 내부어드레스(IADD<1>)가 동일한 로직레벨인 경우 제1 비교신호(CP<1>)는 로직하이레벨로 생성된다.
인에이블신호생성회로(42)는 제1 내지 제12 비교신호(CP<1:12>)에 응답하여 인에이블신호(SPREN)를 생성할 수 있다. 인에이블신호생성회로(42)는 제1 내지 제12 비교신호(CP<1:12>)가 모두 로직하이레벨인 경우 로직하이레벨로 인에이블되는 인에이블신호(SPREN)를 생성할 수 있다. 인에이블신호생성회로(42)는 제1 내지 제12 비교신호(CP<1:12>) 중 어느 하나가 로직로우레벨인 경우 로직로우레벨로 디스에이블되는 인에이블신호(SPREN)를 생성할 수 있다.
도 3을 참고하여 코어회로(5)에 포함된 제1 영역(51), 제2 영역(52), 제3 영역(53) 및 제4 영역(54)의 구성을 좀더 구체적으로 설명하면 다음과 같다.
제1 영역(51)은 제1 감지회로(511), 제1 리페어회로(512), 제1 워드라인그룹(513) 및 제1 리던던시워드라인그룹(514)을 포함할 수 있다.
제1 감지회로(511)는 리프레쉬동작 중 제1 내지 제12 불량어드레스(FADD<1:12>)와 제1 내지 제12 내부어드레스(IADD<1:12>)를 비교하여 제1 리페어신호(HITB1)를 생성할 수 있다. 제1 감지회로(511)는 리프레쉬신호(REF) 및 인에이블신호(SPREN)에 응답하여 제13 및 제14 내부어드레스(IADD<13:14>)가 제1 조합인 경우 활성화될 수 있다. 제1 감지회로(511)는 리프레쉬신호(REF) 및 인에이블신호(SPREN)에 응답하여 제13 및 제14 내부어드레스(IADD<13:14>)가 제1 조합인 경우 제1 내지 제12 불량어드레스(FADD<1:12>)와 제1 내지 제12 내부어드레스(IADD<1:12>)를 비교하여 제1 리페어신호(HITB1)를 생성할 수 있다. 여기서, 제13 및 제14 내부어드레스(IADD<13:14>)가 제1 조합인 경우는 후술하는 도 4를 통해 구체적으로 설명한다.
제1 리페어회로(512)는 제1 리페어신호(HITB1)에 응답하여 제1 내지 제12 내부어드레스(IADD<1:12>)에 의해 활성화되는 워드라인을 리던던시워드라인으로 대체할 수 있다. 제1 리페어회로(512)는 제1 리페어신호(HITB1)가 로직로우레벨로 인에이블되는 경우 제1 내지 제12 내부어드레스(IADD<1:12>)에 의해 활성화되는 워드라인을 리던던시워드라인으로 대체할 수 있다. 제1 리페어회로(512)는 제1 리페어신호(HITB1)에 응답하여 제1 내지 제14 불량어드레스(FADD<1:14>)에 의해 불량이 발생한 워드라인을 리던던시워드라인으로 대체할 수 있다. 제1 리페어회로(512)는 제1 리페어신호(HITB1)가 로직하이레벨로 디스에이블되는 경우 제1 내지 제14 불량어드레스(FADD<1:14>)에 의해 불량이 발생한 워드라인을 리던던시워드라인으로 대체할 수 있다.
제1 워드라인그룹(513)은 다수의 워드라인(WL)을 포함할 수 있다. 제1 워드라인그룹(513)은 제1 내지 제14 내부어드레스(IADD<1:14>)에 의해 다수의 워드라인 중 하나가 활성화될 수 있다.
제1 리던던시워드라인그룹(514)은 다수의 리던던시워드라인(RWL)을 포함할 수 있다. 제1 리던던시워드라인그룹(514)은 제1 리페어회로(512)에 의해 불량이 발생한 워드라인(WL)을 리던던시워드라인(RWL)으로 대체하는 리페어동작이 수행될 수 있다.
제2 영역(52)은 제2 감지회로(521), 제2 리페어회로(522), 제2 워드라인그룹(523) 및 제2 리던던시워드라인그룹(524)을 포함할 수 있다.
제2 감지회로(521)는 리프레쉬동작 중 제1 내지 제12 불량어드레스(FADD<1:12>)와 제1 내지 제12 내부어드레스(IADD<1:12>)를 비교하여 제2 리페어신호(HITB2)를 생성할 수 있다. 제2 감지회로(521)는 리프레쉬신호(REF) 및 인에이블신호(SPREN)에 응답하여 제13 및 제14 내부어드레스(IADD<13:14>)가 제2 조합인 경우 활성화될 수 있다. 제2 감지회로(521)는 리프레쉬신호(REF) 및 인에이블신호(SPREN)에 응답하여 제13 및 제14 내부어드레스(IADD<13:14>)가 제2 조합인 경우 제1 내지 제12 불량어드레스(FADD<1:12>)와 제1 내지 제12 내부어드레스(IADD<1:12>)를 비교하여 제2 리페어신호(HITB2)를 생성할 수 있다. 여기서, 제13 및 제14 내부어드레스(IADD<13:14>)가 제2 조합인 경우는 후술하는 도 4를 통해 구체적으로 설명한다.
제2 리페어회로(522)는 제2 리페어신호(HITB2)에 응답하여 제1 내지 제12 내부어드레스(IADD<1:12>)에 의해 활성화되는 워드라인을 리던던시워드라인으로 대체할 수 있다. 제2 리페어회로(522)는 제2 리페어신호(HITB2)가 로직로우레벨로 인에이블되는 경우 제1 내지 제12 내부어드레스(IADD<1:12>)에 의해 활성화되는 워드라인을 리던던시워드라인으로 대체할 수 있다. 제2 리페어회로(522)는 제2 리페어신호(HITB2)에 응답하여 제1 내지 제14 불량어드레스(FADD<1:14>)에 의해 불량이 발생한 워드라인을 리던던시워드라인으로 대체할 수 있다. 제2 리페어회로(522)는 제2 리페어신호(HITB2)가 로직하이레벨로 디스에이블되는 경우 제1 내지 제14 불량어드레스(FADD<1:14>)에 의해 불량이 발생한 워드라인을 리던던시워드라인으로 대체할 수 있다.
제2 워드라인그룹(523)은 다수의 워드라인(WL)을 포함할 수 있다. 제2 워드라인그룹(523)은 제1 내지 제14 내부어드레스(IADD<1:14>)에 의해 다수의 워드라인 중 하나가 활성화될 수 있다.
제2 리던던시워드라인그룹(524)은 다수의 리던던시워드라인(RWL)을 포함할 수 있다. 제2 리던던시워드라인그룹(524)은 제2 리페어회로(522)에 의해 불량이 발생한 워드라인(WL)을 리던던시워드라인(RWL)으로 대체하는 리페어동작이 수행될 수 있다.
제3 영역(53)은 제3 감지회로(531), 제3 리페어회로(532), 제3 워드라인그룹(533) 및 제3 리던던시워드라인그룹(534)을 포함할 수 있다.
제3 감지회로(531)는 리프레쉬동작 중 제1 내지 제12 불량어드레스(FADD<1:12>)와 제1 내지 제12 내부어드레스(IADD<1:12>)를 비교하여 제3 리페어신호(HITB3)를 생성할 수 있다. 제3 감지회로(531)는 리프레쉬신호(REF) 및 인에이블신호(SPREN)에 응답하여 제13 및 제14 내부어드레스(IADD<13:14>)가 제3 조합인 경우 활성화될 수 있다. 제3 감지회로(531)는 리프레쉬신호(REF) 및 인에이블신호(SPREN)에 응답하여 제13 및 제14 내부어드레스(IADD<13:14>)가 제3 조합인 경우 제1 내지 제12 불량어드레스(FADD<1:12>)와 제1 내지 제12 내부어드레스(IADD<1:12>)를 비교하여 제1 리페어신호(HITB1)를 생성할 수 있다. 여기서, 제13 및 제14 내부어드레스(IADD<13:14>)가 제3 조합인 경우는 후술하는 도 4를 통해 구체적으로 설명한다.
제3 리페어회로(532)는 제3 리페어신호(HITB3)에 응답하여 제1 내지 제12 내부어드레스(IADD<1:12>)에 의해 활성화되는 워드라인을 리던던시워드라인으로 대체할 수 있다. 제3 리페어회로(532)는 제3 리페어신호(HITB3)가 로직로우레벨로 인에이블되는 경우 제1 내지 제12 내부어드레스(IADD<1:12>)에 의해 활성화되는 워드라인을 리던던시워드라인으로 대체할 수 있다. 제3 리페어회로(532)는 제3 리페어신호(HITB3)에 응답하여 제1 내지 제14 불량어드레스(FADD<1:14>)에 의해 불량이 발생한 워드라인을 리던던시워드라인으로 대체할 수 있다. 제3 리페어회로(532)는 제3 리페어신호(HITB3)가 로직하이레벨로 디스에이블되는 경우 제1 내지 제14 불량어드레스(FADD<1:14>)에 의해 불량이 발생한 워드라인을 리던던시워드라인으로 대체할 수 있다.
제3 워드라인그룹(533)은 다수의 워드라인(WL)을 포함할 수 있다. 제3 워드라인그룹(533)은 제1 내지 제14 내부어드레스(IADD<1:14>)에 의해 다수의 워드라인 중 하나가 활성화될 수 있다.
제3 리던던시워드라인그룹(543)은 다수의 리던던시워드라인(RWL)을 포함할 수 있다. 제3 리던던시워드라인그룹(534)은 제3 리페어회로(532)에 의해 불량이 발생한 워드라인(WL)을 리던던시워드라인(RWL)으로 대체하는 리페어동작이 수행될 수 있다.
제4 영역(54)은 제4 감지회로(541), 제4 리페어회로(542), 제4 워드라인그룹(543) 및 제4 리던던시워드라인그룹(544)을 포함할 수 있다.
제4 감지회로(541)는 리프레쉬동작 중 제1 내지 제12 불량어드레스(FADD<1:12>)와 제1 내지 제12 내부어드레스(IADD<1:12>)를 비교하여 제4 리페어신호(HITB4)를 생성할 수 있다. 제4 감지회로(541)는 리프레쉬신호(REF) 및 인에이블신호(SPREN)에 응답하여 제13 및 제14 내부어드레스(IADD<13:14>)가 제4 조합인 경우 활성화될 수 있다. 제4 감지회로(541)는 리프레쉬신호(REF) 및 인에이블신호(SPREN)에 응답하여 제13 및 제14 내부어드레스(IADD<13:14>)가 제4 조합인 경우 제1 내지 제12 불량어드레스(FADD<1:12>)와 제1 내지 제12 내부어드레스(IADD<1:12>)를 비교하여 제4 리페어신호(HITB4)를 생성할 수 있다. 여기서, 제13 및 제14 내부어드레스(IADD<13:14>)가 제4 조합인 경우는 후술하는 도 4를 통해 구체적으로 설명한다.
제4 리페어회로(542)는 제4 리페어신호(HITB4)에 응답하여 제1 내지 제12 내부어드레스(IADD<1:12>)에 의해 활성화되는 워드라인을 리던던시워드라인으로 대체할 수 있다. 제4 리페어회로(542)는 제4 리페어신호(HITB4)가 로직로우레벨로 인에이블되는 경우 제1 내지 제12 내부어드레스(IADD<1:12>)에 의해 활성화되는 워드라인을 리던던시워드라인으로 대체할 수 있다. 제4 리페어회로(542)는 제4 리페어신호(HITB4)에 응답하여 제1 내지 제14 불량어드레스(FADD<1:14>)에 의해 불량이 발생한 워드라인을 리던던시워드라인으로 대체할 수 있다. 제4 리페어회로(542)는 제4 리페어신호(HITB4)가 로직하이레벨로 디스에이블되는 경우 제1 내지 제14 불량어드레스(FADD<1:14>)에 의해 불량이 발생한 워드라인을 리던던시워드라인으로 대체할 수 있다.
제4 워드라인그룹(543)은 다수의 워드라인(WL)을 포함할 수 있다. 제4 워드라인그룹(543)은 제1 내지 제14 내부어드레스(IADD<1:14>)에 의해 다수의 워드라인 중 하나가 활성화될 수 있다.
제4 리던던시워드라인그룹(544)은 다수의 리던던시워드라인(RWL)을 포함할 수 있다. 제4 리던던시워드라인그룹(544)은 제4 리페어회로(542)에 의해 불량이 발생한 워드라인(WL)을 리던던시워드라인(RWL)으로 대체하는 리페어동작이 수행될 수 있다.
도 4를 참고하여 본 발명의 제13 및 제14 내부어드레스의 조합에 따라 선택되는 영역을 설명하면 다음과 같다.
제13 및 제14 내부어드레스(IADD<13:14>)가 제1 조합인 경우는 제13 내부어드레스(IADD<13>)가 로직로우레벨(L)이고, 제14 내부어드레스(IADD<14>)가 로직로우레벨(L)인 경우로 설정될 수 있다. 제13 및 제14 내부어드레스(IADD<13:14>)가 제1 조합인 경우 제1 영역(51)이 선택되어 활성화 될 수 있다.
제13 및 제14 내부어드레스(IADD<13:14>)가 제2 조합인 경우는 제13 내부어드레스(IADD<13>)가 로직하이레벨(H)이고, 제14 내부어드레스(IADD<14>)가 로직로우레벨(L)인 경우로 설정될 수 있다. 제13 및 제14 내부어드레스(IADD<13:14>)가 제2 조합인 경우 제2 영역(52)이 선택되어 활성화 될 수 있다.
제13 및 제14 내부어드레스(IADD<13:14>)가 제3 조합인 경우는 제13 내부어드레스(IADD<13>)가 로직로우레벨(L)이고, 제14 내부어드레스(IADD<14>)가 로직하이레벨(H)인 경우로 설정될 수 있다. 제13 및 제14 내부어드레스(IADD<13:14>)가 제3 조합인 경우 제3 영역(53)이 선택되어 활성화 될 수 있다.
제13 및 제14 내부어드레스(IADD<13:14>)가 제4 조합인 경우는 제13 내부어드레스(IADD<13>)가 로직하이레벨(H)이고, 제14 내부어드레스(IADD<14>)가 로직하이레벨(H)인 경우로 설정될 수 있다. 제13 및 제14 내부어드레스(IADD<13:14>)가 제4 조합인 경우 제4 영역(54)이 선택되어 활성화 될 수 있다.
도 5를 참고하면 제1 감지회로(511)는 제1 감지신호생성회로(5110), 제1 전달신호생성회로(5120) 및 제1 논리회로(5130)를 포함할 수 있다.
제1 감지신호생성회로(5110)는 소프트리페어제어신호(SPR)에 응답하여 제1 내지 제12 불량어드레스(FADD<1:12>)와 제1 내지 제12 내부어드레스(IADD<1:12>)를 비교하여 제1 감지신호(DET1)를 생성할 수 있다. 제1 감지신호생성회로(5110)는 소프트리페어제어신호(SPR)에 응답하여 제1 내지 제12 불량어드레스(FADD<1:12>)를 저장할 수 있다. 제1 감지신호생성회로(5110)는 저장된 제1 내지 제12 불량어드레스(FADD<1:12>)와 제1 내지 제12 내부어드레스(IADD<1:12>)를 비교하여 제1 감지신호(DET1)를 생성할 수 있다.
제1 전달신호생성회로(5120)는 소프트리페어제어신호(SPR)에 응답하여 제13 및 제14 내부어드레스(IADD<13:14>)를 저장할 수 있다. 제1 전달신호생성회로(5120)는 리프레쉬신호(REF) 및 소프트리페어제어신호(SPR)에 응답하여 저장된 제13 및 제14 내부어드레스(IADD<13:14>)의 로직레벨에 따라 제1 전달신호(TS1)를 생성할 수 있다. 제1 전달신호생성회로(5120)는 소프트리페어제어신호(SPR)가 로직로우레벨이고 저장된 제13 및 제14 내부어드레스(IADD<13:14>)가 제1 조합인 경우 로직하이레벨의 제1 전달신호(TS1)를 생성할 수 있다.
제1 논리회로(5130)는 낸드게이트(NAND51)로 구현될 수 있다. 제1 논리회로(5130)는 제1 전달신호(TS1)에 응답하여 제1 감지신호(DET1)를 반전 버퍼링하여 제1 리페어신호(HITB1)를 생성할 수 있다. 제1 논리회로(5130)는 제1 전달신호(TS1)가 로직하이레벨인 경우 제1 감지신호(DET1)를 반전 버퍼링하여 제1 리페어신호(HITB1)를 생성할 수 있다. 제1 논리회로(5130)는 제1 전달신호(TS1)와 제1 감지신호(DET1)를 부정 논리곱 연산을 수행하여 제1 리페어신호(HITB1)를 생성할 수 있다.
도 6을 참고하면 제1 감지신호생성회로(5110)는 제1 비교회로(5111) 및 제1 감지신호출력회로(5112)를 포함할 수 있다.
제1 비교회로(5111)는 소프트리페어제어신호(SPR)에 응답하여 제1 내지 제12 불량어드레스(FADD<1:12>)를 저장하고, 저장된 제1 내지 제12 불량어드레스(FADD<1:12>)와 제1 내지 제12 내부어드레스(IADD<1:12>)의 조합을 비교하여 제1 내지 제12 전치감지신호(PD<1:12>)를 생성할 수 있다. 제1 비교회로(5111)는 소프트리페어제어신호(SPR)가 로직하이레벨인 경우 제1 내지 제12 불량어드레스(FADD<1:12>)를 저장할 수 있다. 제1 비교회로(5111)는 소프트리페어제어신호(SPR)가 로직로우레벨인 경우 저장된 제1 내지 제12 불량어드레스(FADD<1:12>)와 제1 내지 제12 내부어드레스(IADD<1:12>)의 조합을 비교하여 제1 내지 제12 전치감지신호(PD<1:12>)를 생성할 수 있다. 예를 들어 제1 불량어드레스(FADD<1>)와 제1 내부어드레스(IADD<1>)가 동일한 로직레벨인 경우 제1 전치감지신호(PD<1>)는 로직하이레벨로 생성된다.
제1 감지신호출력회로(5112)는 제1 내지 제12 전치감지신호(PD<1:12>)에 응답하여 제1 감지신호(DET1)를 생성할 수 있다. 제1 감지신호출력회로(5112)는 제1 내지 제12 전치감지신호(PD<1:12>)가 모두 로직하이레벨인 경우 로직하이레벨로 인에이블되는 제1 감지신호(DET1)를 생성할 수 있다. 제1 감지신호출력회로(5112)는 제1 내지 제12 전치감지신호(PD<1:12>)가 중 어느 하나가 로직로우레벨인 경우 로직로우레벨로 디스에이블되는 제1 감지신호(DET1)를 생성할 수 있다.
도 7을 참고하면 제1 전달신호생성회로(5120)는 제1 디코더(5121), 제1 저장회로(5122) 및 제1 전달신호출력회로(5123)를 포함할 수 있다.
제1 디코더(5121)는 리프레쉬신호(REF)에 응답하여 제13 내부어드레스(IADD<13>) 및 제14 내부어드레스(IADD<14>)를 디코딩하여 제1 내지 제4 디코딩신호(DEC<1:4>)를 생성할 수 있다. 제1 디코더(5121)는 리프레쉬신호(REF)가 로직하이레벨로 입력되는 경우 모두 로직하이레벨을 갖는 제1 내지 제4 디코딩신호(DEC<1:4>)를 생성할 수 있다. 제1 디코더(5121)는 리프레쉬신호(REF)가 로직로우레벨로 입력되고 제13 내부어드레스(IADD<13>) 및 제14 내부어드레스(IADD<14>)가 제1 조합인 경우 로직하이레벨로 인에이블되는 제2 디코딩신호(DEC<2>) 및 제4 디코딩신호(DEC<4>)를 생성할 수 있다.
제1 저장회로(5122)는 소프트리페어제어신(SPR)에 응답하여 제2 디코딩신호(DEC<2>) 및 제4 디코딩신호(DEC<4>)를 저장할 수 있다. 제1 저장회로(5122)는 인에이블신호(SPREN)에 응답하여 저장된 제2 디코딩신호(DEC<2>) 및 제4 디코딩신호(DEC<4>)가 모두 로직하이레벨로 인에이블되는 경우 로직로우레벨로 인에이블되는 제1 저장신호(SV1)를 생성할 수 있다. 제1 저장회로(5122)는 인에이블신호(SPREN)에 응답하여 저장된 제2 디코딩신호(DEC<2>) 및 제4 디코딩신호(DEC<4>)중 어느 하나가 로직로우레벨이고 제1 제어신호(CON1)가 로직로우레벨인 경우 로직하이레벨로 디스에이블되는 제1 저장신호(SV1)를 생성할 수 있다. 제1 제어신호(CON1)는 제1 내지 제12 불량어드레스(FADD<1:12>)가 모두 로직로우레벨인 경우 로직하이레벨로 인에이블되는 신호로 설정될 수 있다.
제1 전달신호출력회로(5123)는 제2 디코딩신호(DEC<2>) 및 제4 디코딩신호(DEC<4>)에 응답하여 제1 저장신호(SV1)를 제1 전달신호(TS1)로 출력할 수 있다. 제1 전달신호출력회로(5123)는 제2 디코딩신호(DEC<2>) 및 제4 디코딩신호(DEC<4>)가 모두 로직하이레벨인 경우 제1 저장신호(SV1)를 반전 버퍼링하여 제1 전달신호(TS1)로 출력할 수 있다.
도 8을 참고하면 제2 감지회로(521)는 제2 감지신호생성회로(5210), 제2 전달신호생성회로(5220) 및 제2 논리회로(5230)를 포함할 수 있다.
제2 감지신호생성회로(5210)는 소프트리페어제어신호(SPR)에 응답하여 제1 내지 제12 불량어드레스(FADD<1:12>)와 제1 내지 제12 내부어드레스(IADD<1:12>)를 비교하여 제2 감지신호(DET2)를 생성할 수 있다. 제2 감지신호생성회로(5210)는 소프트리페어제어신호(SPR)에 응답하여 제1 내지 제12 불량어드레스(FADD<1:12>)를 저장할 수 있다. 제2 감지신호생성회로(5210)는 저장된 제1 내지 제12 불량어드레스(FADD<1:12>)와 제1 내지 제12 내부어드레스(IADD<1:12>)를 비교하여 제2 감지신호(DET2)를 생성할 수 있다.
제2 전달신호생성회로(5220)는 소프트리페어제어신호(SPR)에 응답하여 제13 및 제14 내부어드레스(IADD<13:14>)를 저장할 수 있다. 제2 전달신호생성회로(5220)는 리프레쉬신호(REF) 및 소프트리페어제어신호(SPR)에 응답하여 저장된 제13 및 제14 내부어드레스(IADD<13:14>)의 로직레벨에 따라 제2 전달신호(TS2)를 생성할 수 있다. 제2 전달신호생성회로(5220)는 소프트리페어제어신호(SPR)가 로직로우레벨이고 저장된 제13 및 제14 내부어드레스(IADD<13:14>)가 제2 조합인 경우 로직하이레벨의 제2 전달신호(TS2)를 생성할 수 있다.
제2 논리회로(5230)는 낸드게이트(NAND52)로 구현될 수 있다. 제2 논리회로(5230)는 제2 전달신호(TS2)에 응답하여 제2 감지신호(DET2)를 반전 버퍼링하여 제2 리페어신호(HITB2)를 생성할 수 있다. 제2 논리회로(5230)는 제2 전달신호(TS2)가 로직하이레벨인 경우 제2 감지신호(DET2)를 반전 버퍼링하여 제2 리페어신호(HITB2)를 생성할 수 있다. 제2 논리회로(5230)는 제2 전달신호(TS2)와 제2 감지신호(DET2)를 부정 논리곱 연산을 수행하여 제2 리페어신호(HITB2)를 생성할 수 있다.
한편, 제2 감지신호생성회로(5210)는 도 6에 도시된 제1 감지신호생성회로(5110)와 동일한 회로로 구현되어 동일한 동작을 수행하므로 구체적인 설명은 생략한다.
도 9를 참고하면 제2 전달신호생성회로(5220)는 제2 디코더(5221), 제2 저장회로(5222) 및 제2 전달신호출력회로(5223)를 포함할 수 있다.
제2 디코더(5221)는 리프레쉬신호(REF)에 응답하여 제13 내부어드레스(IADD<13>) 및 제14 내부어드레스(IADD<14>)를 디코딩하여 제5 내지 제8 디코딩신호(DEC<5:8>)를 생성할 수 있다. 제2 디코더(5221)는 리프레쉬신호(REF)가 로직하이레벨로 입력되는 경우 모두 로직하이레벨을 갖는 제5 내지 제8 디코딩신호(DEC<5:8>)를 생성할 수 있다. 제2 디코더(5221)는 리프레쉬신호(REF)가 로직로우레벨로 입력되고 제13 내부어드레스(IADD<13>) 및 제14 내부어드레스(IADD<14>)가 제2 조합인 경우 로직하이레벨로 인에이블되는 제5 디코딩신호(DEC<5>) 및 제8 디코딩신호(DEC<8>)를 생성할 수 있다.
제2 저장회로(5222)는 소프트리페어제어신(SPR)에 응답하여 제5 디코딩신호(DEC<5>) 및 제8 디코딩신호(DEC<8>)를 저장할 수 있다. 제2 저장회로(5222)는 인에이블신호(SPREN)에 응답하여 저장된 제5 디코딩신호(DEC<5>) 및 제8 디코딩신호(DEC<8>)가 모두 로직하이레벨로 인에이블되는 경우 로직로우레벨로 인에이블되는 제2 저장신호(SV2)를 생성할 수 있다. 제2 저장회로(5222)는 인에이블신호(SPREN)에 응답하여 저장된 제5 디코딩신호(DEC<5>) 및 제8 디코딩신호(DEC<8>) 중 어느 하나가 로직로우레벨이고 제2 제어신호(CON2)가 로직로우레벨인 경우 로직하이레벨로 디스에이블되는 제2 저장신호(SV2)를 생성할 수 있다. 제2 제어신호(CON2)는 제1 내지 제12 불량어드레스(FADD<1:12>)가 모두 로직로우레벨인 경우 로직하이레벨로 인에이블되는 신호로 설정될 수 있다.
제2 전달신호출력회로(5223)는 제5 디코딩신호(DEC<5>) 및 제8 디코딩신호(DEC<8>)에 응답하여 제2 저장신호(SV2)를 제2 전달신호(TS2)로 출력할 수 있다. 제2 전달신호출력회로(5223)는 제5 디코딩신호(DEC<5>) 및 제8 디코딩신호(DEC<8>)가 모두 로직하이레벨인 경우 제2 저장신호(SV2)를 반전 버퍼링하여 제2 전달신호(TS2)로 출력할 수 있다.
도 10을 참고하면 제3 감지회로(531)는 제3 감지신호생성회로(5310), 제3 전달신호생성회로(5320) 및 제3 논리회로(5330)를 포함할 수 있다.
제3 감지신호생성회로(5310)는 소프트리페어제어신호(SPR)에 응답하여 제1 내지 제12 불량어드레스(FADD<1:12>)와 제1 내지 제12 내부어드레스(IADD<1:12>)를 비교하여 제3 감지신호(DET3)를 생성할 수 있다. 제3 감지신호생성회로(5310)는 소프트리페어제어신호(SPR)에 응답하여 제1 내지 제12 불량어드레스(FADD<1:12>)를 저장할 수 있다. 제3 감지신호생성회로(5310)는 저장된 제1 내지 제12 불량어드레스(FADD<1:12>)와 제1 내지 제12 내부어드레스(IADD<1:12>)를 비교하여 제3 감지신호(DET3)를 생성할 수 있다.
제3 전달신호생성회로(5320)는 소프트리페어제어신호(SPR)에 응답하여 제13 및 제14 내부어드레스(IADD<13:14>)를 저장할 수 있다. 제3 전달신호생성회로(5320)는 리프레쉬신호(REF) 및 소프트리페어제어신호(SPR)에 응답하여 저장된 제13 및 제14 내부어드레스(IADD<13:14>)의 로직레벨에 따라 제3 전달신호(TS3)를 생성할 수 있다. 제3 전달신호생성회로(5320)는 소프트리페어제어신호(SPR)가 로직로우레벨이고 저장된 제13 및 제14 내부어드레스(IADD<13:14>)가 제3 조합인 경우 로직하이레벨의 제3 전달신호(TS3)를 생성할 수 있다.
제3 논리회로(5330)는 낸드게이트(NAND53)로 구현될 수 있다. 제3 논리회로(5330)는 제3 전달신호(TS3)에 응답하여 제3 감지신호(DET3)를 반전 버퍼링하여 제3 리페어신호(HITB3)를 생성할 수 있다. 제3 논리회로(5330)는 제3 전달신호(TS3)가 로직하이레벨인 경우 제3 감지신호(DET3)를 반전 버퍼링하여 제3 리페어신호(HITB3)를 생성할 수 있다. 제3 논리회로(5330)는 제3 전달신호(TS3)와 제3 감지신호(DET3)를 부정 논리곱 연산을 수행하여 제3 리페어신호(HITB3)를 생성할 수 있다.
한편, 제3 감지신호생성회로(5310)는 도 6에 도시된 제1 감지신호생성회로(5110)와 동일한 회로로 구현되어 동일한 동작을 수행하므로 구체적인 설명은 생략한다.
도 11을 참고하면 제3 전달신호생성회로(5320)는 제3 디코더(5321), 제3 저장회로(5322) 및 제3 전달신호출력회로(5323)를 포함할 수 있다.
제3 디코더(5321)는 리프레쉬신호(REF)에 응답하여 제13 내부어드레스(IADD<13>) 및 제14 내부어드레스(IADD<14>)를 디코딩하여 제9 내지 제12 디코딩신호(DEC<9:12>)를 생성할 수 있다. 제3 디코더(5321)는 리프레쉬신호(REF)가 로직하이레벨로 입력되는 경우 모두 로직하이레벨을 갖는 제9 내지 제12 디코딩신호(DEC<9:12>)를 생성할 수 있다. 제3 디코더(5321)는 리프레쉬신호(REF)가 로직로우레벨로 입력되고 제13 내부어드레스(IADD<13>) 및 제14 내부어드레스(IADD<14>)가 제3 조합인 경우 로직하이레벨로 인에이블되는 제10 디코딩신호(DEC<10>) 및 제11 디코딩신호(DEC<11>)를 생성할 수 있다.
제3 저장회로(5322)는 소프트리페어제어신(SPR)에 응답하여 제10 디코딩신호(DEC<10>) 및 제11 디코딩신호(DEC<11>)를 저장할 수 있다. 제3 저장회로(5322)는 인에이블신호(SPREN)에 응답하여 저장된 제10 디코딩신호(DEC<10>) 및 제11 디코딩신호(DEC<11>)가 모두 로직하이레벨로 인에이블되는 경우 로직로우레벨로 인에이블되는 제3 저장신호(SV3)를 생성할 수 있다. 제3 저장회로(5322)는 인에이블신호(SPREN)에 응답하여 저장된 제10 디코딩신호(DEC<10>) 및 제11 디코딩신호(DEC<11>) 중 어느 하나가 로직로우레벨이고 제3 제어신호(CON3)가 로직로우레벨인 경우 로직하이레벨로 디스에이블되는 제3 저장신호(SV3)를 생성할 수 있다. 제3 제어신호(CON3)는 제1 내지 제12 불량어드레스(FADD<1:12>)가 모두 로직로우레벨인 경우 로직하이레벨로 인에이블되는 신호로 설정될 수 있다.
제3 전달신호출력회로(5323)는 제10 디코딩신호(DEC<10>) 및 제11 디코딩신호(DEC<11>)에 응답하여 제3 저장신호(SV3)를 제3 전달신호(TS3)로 출력할 수 있다. 제3 전달신호출력회로(5323)는 제10 디코딩신호(DEC<10>) 및 제11 디코딩신호(DEC<11>)가 모두 로직하이레벨인 경우 제3 저장신호(SV3)를 반전 버퍼링하여 제3 전달신호(TS3)로 출력할 수 있다.
도 12를 참고하면 제4 감지회로(541)는 제4 감지신호생성회로(5410), 제4 전달신호생성회로(5420) 및 제4 논리회로(5430)를 포함할 수 있다.
제4 감지신호생성회로(5410)는 소프트리페어제어신호(SPR)에 응답하여 제1 내지 제12 불량어드레스(FADD<1:12>)와 제1 내지 제12 내부어드레스(IADD<1:12>)를 비교하여 제4 감지신호(DET4)를 생성할 수 있다. 제4 감지신호생성회로(5410)는 소프트리페어제어신호(SPR)에 응답하여 제1 내지 제12 불량어드레스(FADD<1:12>)를 저장할 수 있다. 제4 감지신호생성회로(5410)는 저장된 제1 내지 제12 불량어드레스(FADD<1:12>)와 제1 내지 제12 내부어드레스(IADD<1:12>)를 비교하여 제4 감지신호(DET4)를 생성할 수 있다.
제4 전달신호생성회로(5420)는 소프트리페어제어신호(SPR)에 응답하여 제13 및 제14 내부어드레스(IADD<13:14>)를 저장할 수 있다. 제4 전달신호생성회로(5420)는 리프레쉬신호(REF) 및 소프트리페어제어신호(SPR)에 응답하여 저장된 제13 및 제14 내부어드레스(IADD<13:14>)의 로직레벨에 따라 제4 전달신호(TS4)를 생성할 수 있다. 제4 전달신호생성회로(5420)는 소프트리페어제어신호(SPR)가 로직로우레벨이고 저장된 제13 및 제14 내부어드레스(IADD<13:14>)가 제4 조합인 경우 로직하이레벨의 제4 전달신호(TS4)를 생성할 수 있다.
제4 논리회로(5430)는 낸드게이트(NAND54)로 구현될 수 있다. 제4 논리회로(5430)는 제4 전달신호(TS4)에 응답하여 제4 감지신호(DET4)를 반전 버퍼링하여 제4 리페어신호(HITB4)를 생성할 수 있다. 제4 논리회로(5430)는 제4 전달신호(TS4)가 로직하이레벨인 경우 제4 감지신호(DET4)를 반전 버퍼링하여 제4 리페어신호(HITB4)를 생성할 수 있다. 제4 논리회로(5430)는 제4 전달신호(TS4)와 제4 감지신호(DET4)를 부정 논리곱 연산을 수행하여 제4 리페어신호(HITB4)를 생성할 수 있다.
한편, 제4 감지신호생성회로(5410)는 도 6에 도시된 제1 감지신호생성회로(5110)와 동일한 회로로 구현되어 동일한 동작을 수행하므로 구체적인 설명은 생략한다.
도 13을 참고하면 제4 전달신호생성회로(5420)는 제4 디코더(5421), 제4 저장회로(5422) 및 제4 전달신호출력회로(5423)를 포함할 수 있다.
제4 디코더(5421)는 리프레쉬신호(REF)에 응답하여 제13 내부어드레스(IADD<13>) 및 제14 내부어드레스(IADD<14>)를 디코딩하여 제13 내지 제16 디코딩신호(DEC<13:16>)를 생성할 수 있다. 제4 디코더(5421)는 리프레쉬신호(REF)가 로직하이레벨로 입력되는 경우 모두 로직하이레벨을 갖는 제13 내지 제16 디코딩신호(DEC<13:16>)를 생성할 수 있다. 제4 디코더(5421)는 리프레쉬신호(REF)가 로직로우레벨로 입력되고 제13 내부어드레스(IADD<13>) 및 제14 내부어드레스(IADD<14>)가 제4 조합인 경우 로직하이레벨로 인에이블되는 제13 디코딩신호(DEC<13>) 및 제15 디코딩신호(DEC<15>)를 생성할 수 있다.
제4 저장회로(5422)는 소프트리페어제어신(SPR)에 응답하여 제13 디코딩신호(DEC<13>) 및 제15 디코딩신호(DEC<15>)를 저장할 수 있다. 제4 저장회로(5422)는 인에이블신호(SPREN)에 응답하여 저장된 제13 디코딩신호(DEC<13>) 및 제15 디코딩신호(DEC<15>)가 모두 로직하이레벨로 인에이블되는 경우 로직로우레벨로 인에이블되는 제4 저장신호(SV4)를 생성할 수 있다. 제4 저장회로(5422)는 인에이블신호(SPREN)에 응답하여 저장된 제13 디코딩신호(DEC<13>) 및 제15 디코딩신호(DEC<15>) 중 어느 하나가 로직로우레벨이고 제4 제어신호(CON4)가 로직로우레벨인 경우 로직하이레벨로 디스에이블되는 제4 저장신호(SV4)를 생성할 수 있다. 제4 제어신호(CON4)는 제1 내지 제12 불량어드레스(FADD<1:12>)가 모두 로직로우레벨인 경우 로직하이레벨로 인에이블되는 신호로 설정될 수 있다.
제4 전달신호출력회로(5423)는 제13 디코딩신호(DEC<13>) 및 제15 디코딩신호(DEC<15>)에 응답하여 제4 저장신호(SV4)를 제4 전달신호(TS4)로 출력할 수 있다. 제4 전달신호출력회로(5423)는 제13 디코딩신호(DEC<13>) 및 제15 디코딩신호(DEC<15>)가 모두 로직하이레벨인 경우 제4 저장신호(SV4)를 반전 버퍼링하여 제4 전달신호(TS4)로 출력할 수 있다.
도 1 내지 13을 참고하여 본 발명의 반도체장치의 리프레쉬동작을 설명하되, 소프트리페어동작 시 다수의 워드라인(WL) 중 불량이 없는 경우와 다수의 워드라인(WL) 중 제1 영역(51)에 포함된 워드라인(WL)에 불량이 발생하는 경우의 동작을 예를 들어 설명하면 다음과 같다.
우선, 리프레쉬동작 중 소프트리페어동작 시 다수의 워드라인(WL) 중 불량이 없는 경우를 설명하면 다음과 같다.
커맨드디코더(1)는 커맨드(CMD)를 디코딩하여 부트업신호(BOOT)를 생성한다.
퓨즈회로(2)는 부트업신호(BOOT)에 응답하여 제1 내지 제14 불량어드레스(FADD<1:14>)를 출력한다. 이때, 제1 내지 제14 불량어드레스(FADD<1:14>)는 다수의 워드라인에 불량이 없는 경우이므로 모두 로직로우레벨로 생성된다.
커맨드디코더(1)는 커맨드(CMD)를 디코딩하여 리프레쉬신호(REF)를 생성한다.
어드레스생성회로(3)는 리프레쉬신호(REF)에 응답하여 제1 내지 제14 내부어드레스(IADD<1:14>)를 순차적으로 카운팅한다.
소프트리페어제어회로(4)는 소프트리페어제어신호(SPR)에 응답하여 제1 내지 제12 내부어드레스(IADD<1:12>)와 제1 내지 제12 불량어드레스(FADD<1:12>)를 비교하여 로직로우레벨로 디스에이블되는 인에이블신호(SPREN)를 생성한다.
제1 영역(51)의 제1 워드라인그룹(513)은 제1 내지 제12 내부어드레스(IADD<1:12>)에 의해 다수의 워드라인(WL) 중 하나가 활성화되어 리프레쉬동작을 수행한다.
제2 영역(52)의 제2 워드라인그룹(523)은 제1 내지 제12 내부어드레스(IADD<1:12>)에 의해 다수의 워드라인(WL) 중 하나가 활성화되어 리프레쉬동작을 수행한다.
제3 영역(53)의 제3 워드라인그룹(533)은 제1 내지 제12 내부어드레스(IADD<1:12>)에 의해 다수의 워드라인(WL) 중 하나가 활성화되어 리프레쉬동작을 수행한다.
제4 영역(54)의 제4 워드라인그룹(543)은 제1 내지 제12 내부어드레스(IADD<1:12>)에 의해 다수의 워드라인(WL) 중 하나가 활성화되어 리프레쉬동작을 수행한다.
이와 같은 본 발명의 반도체장치는 리프레쉬동작 중 소프트리페어동작 시 다수의 워드라(WL)인 중 불량이 없는 경우 제1 내지 제4 영역(51~54) 각각에 포함된 워드라인(WL)이 동시에 하나씩 활성화되어 리프레쉬동작을 수행한다.
다음으로, 리프레쉬동작 중 소프트리페어동작 시 다수의 워드라인(WL) 중 제1 영역(51)에 포함된 워드라인(WL)에 불량이 발생하는 경우의 동작을 설명하면 다음과 같다.
커맨드디코더(1)는 커맨드(CMD)를 디코딩하여 부트업신호(BOOT)를 생성한다.
퓨즈회로(2)는 부트업신호(BOOT)에 응답하여 제1 내지 제14 불량어드레스(FADD<1:14>)를 출력한다. 이때, 제1 내지 제14 불량어드레스(FADD<1:14>)는 제1 영역(51)의 다수의 워드라인(WL) 중 불량이 발생한 워드라인(WL)의 위치정보를 포함하여 생성된다.
커맨드디코더(1)는 커맨드(CMD)를 디코딩하여 리프레쉬신호(REF)를 생성한다.
어드레스생성회로(3)는 리프레쉬신호(REF)에 응답하여 제1 내지 제14 내부어드레스(IADD<1:14>)를 생성한다. 이때, 제1 내지 제14 내부어드레스(IADD<1:14>) 제1 영역(51)의 다수의 워드라인(WL) 중 불량이 발생한 워드라인(WL)의 위치정보를 포함하여 생성된다.
소프트리페어제어회로(4)는 소프트리페어제어신호(SPR)에 응답하여 제1 내지 제12 내부어드레스(IADD<1:12>)와 제1 내지 제12 불량어드레스(FADD<1:12>)를 비교하여 로직하이레벨로 인에이블되는 인에이블신호(SPREN)를 생성한다.
제1 영역(51)의 제1 감지회로(511)는 리프레쉬신호(REF) 및 인에이블신호(SPREN)에 응답하여 제13 및 제14 내부어드레스(IADD<13:14>)가 제1 조합이므로 제1 내지 제12 불량어드레스(FADD<1:12>)와 제1 내지 제12 내부어드레스(IADD<1:12>)를 비교하여 로직로우레벨로 인에이블되는 제1 리페어신호(HITB1)를 생성한다.
제1 영역(51)의 리페어회로(512)는 로직로우레벨로 인에이블되는 제1 리페어신호(HITB1)에 응답하여 제1 내지 제12 내부어드레스(IADD<1:12>)에 의해 활성화되는 워드라인(WL)을 리던던시워드라인(RWL)으로 대체한다.
제2 영역(52)의 제2 감지회로(521)는 리프레쉬신호(REF) 및 인에이블신호(SPREN)에 응답하여 제13 및 제14 내부어드레스(IADD<13:14>)가 제2 조합이 아니므로 로직하이레벨로 디스에이블되는 제2 리페어신호(HITB2)를 생성한다.
제2 영역(52)의 리페어회로(522)는 로직하이레벨로 디스에이블되는 제2 리페어신호(HITB2)에 응답하여 제1 내지 제12 내부어드레스(IADD<1:12>)에 의해 활성화되는 워드라인(WL)을 리던던시워드라인(RWL)으로 대체하지 않는다.
제3 영역(53)의 제3 감지회로(531)는 리프레쉬신호(REF) 및 인에이블신호(SPREN)에 응답하여 제13 및 제14 내부어드레스(IADD<13:14>)가 제3 조합이 아니므로 로직하이레벨로 디스에이블되는 제3 리페어신호(HITB3)를 생성한다.
제3 영역(53)의 리페어회로(532)는 로직하이레벨로 디스에이블되는 제3 리페어신호(HITB3)에 응답하여 제1 내지 제12 내부어드레스(IADD<1:12>)에 의해 활성화되는 워드라인(WL)을 리던던시워드라인(RWL)으로 대체하지 않는다.
제4 영역(54)의 제4 감지회로(541)는 리프레쉬신호(REF) 및 인에이블신호(SPREN)에 응답하여 제13 및 제14 내부어드레스(IADD<13:14>)가 제4 조합이 아니므로 로직하이레벨로 디스에이블되는 제4 리페어신호(HITB4)를 생성한다.
제4 영역(54)의 리페어회로(542)는 로직하이레벨로 디스에이블되는 제4 리페어신호(HITB4)에 응답하여 제1 내지 제12 내부어드레스(IADD<1:12>)에 의해 활성화되는 워드라인(WL)을 리던던시워드라인(RWL)으로 대체하지 않는다.
이와 같은 본 발명의 일 실시예에 따른 반도체장치는 리프레쉬동작 중 소프트리페어동작 시 코어회로에 포함된 다수의 영역 중 선택되는 영역에 대한 정보를 포함하는 내부어드레스를 저장하고, 저장된 내부어드레스에 의해 선택적으로 활성화되는 영역만 리페어동작을 수행함으로써 불량어드레스에 의한 중복 리페어동작을 방지할 수 있다.
앞서, 도1 내지 도 13에서 살펴본 반도체장치는 메모리시스템, 그래픽시스템, 컴퓨팅시스템 및 모바일시스템 등을 포함하는 전자시스템에 적용될 수 있다. 예를 들어, 도 14를 참고하면 본 발명의 일 실시예에 따른 전자시스템(1000)은 데이터저장부(1001), 메모리컨트롤러(1002), 버퍼메모리(1003) 및 입출력인터페이스(1004)를 포함할 수 있다.
데이터저장부(1001)는 메모리컨트롤러(1002)로부터의 제어신호에 따라 메모리컨트롤러(1002)로부터 인가되는 데이터를 저장하고 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 데이터저장부(1001)는 도 1에 도시된 반도체장치를 포함할 수 있다. 한편, 데이터저장부(1001)는 전원이 차단되어도 데이터를 잃지 않고 계속 저장할 수 있는 비휘발성 메모리를 포함할 수 있다. 비휘발성 메모리는 플래쉬 메모리(Nor Flash Memory, NAND Flash Memory), 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입자화반전 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM)로 구현될 수 있다.
메모리컨트롤러(1002)는 입출력인터페이스(1004)를 통해 외부기기(호스트 장치)로부터 인가되는 명령어를 디코딩하고 디코딩된 결과에 따라 데이터저장부(1001) 및 버퍼메모리(1003)에 대한 데이터 입출력을 제어한다. 도 14에서는 메모리컨트롤러(1002)가 하나의 블록으로 표시되었으나, 메모리컨트롤러(1002)는 비휘발성 메모리를 제어하기 위한 컨트롤러와 휘발성 메모리인 버퍼메모리(1003)를 제어하기 위한 컨트롤러가 독립적으로 구성될 수 있다.
버퍼메모리(1003)는 메모리컨트롤러(1002)에서 처리할 데이터 즉 데이터저장부(1001)에 입출력되는 데이터를 임시적으로 저장할 수 있다. 버퍼메모리(1003)는 제어신호에 따라 메모리컨트롤러(1002)에서 인가되는 데이터를 저장할 수 있다. 버퍼메모리(1003)는 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 버퍼메모리(1003)는 DRAM(Dynamic Random Access Memory), Mobile DRAM, SRAM(Static Random Access Memory) 등의 휘발성 메모리를 포함할 수 있다.
입출력인터페이스(1004)는 메모리컨트롤러(1002)와 외부기기(호스트) 사이의 물리적 연결을 제공하여 메모리컨트롤러(1002)가 외부기기로부터 데이터 입출력을 위한 제어신호를 수신하고 외부기기와 데이터를 교환할 수 있도록 해준다. 입출력인터페이스(1004)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 및 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 포함할 수 있다.
전자시스템(1000)은 호스트 장치의 보조 기억장치 또는 외부 저장장치로 사용될 수 있다. 전자시스템(1000)은 고상 디스크(Solid State Disk; SSD), USB 메모리(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 포함할 수 있다.
1. 커맨드디코더 2. 퓨즈회로
3. 어드레스생성회로 4. 소프트리페어제어회로
5. 코어회로 41. 비교신호생성회로
42. 인에이블신호생성회로 51. 제1 영역
52. 제2 영역 53. 제3 영역
54. 제4 영역 511. 제1 감지회로
512. 제1 리페어회로 513. 제1 워드라인그룹
514. 제1 리던던시워드라인그룹 521. 제2 감지회로
522. 제2 리페어회로 523. 제2 워드라인그룹
524. 제2 리던던시워드라인그룹 531. 제3 감지회로
532. 제3 리페어회로 533. 제3 워드라인그룹
534. 제3 리던던시워드라인그룹 541. 제4 감지회로
542. 제4 리페어회로 543. 제4 워드라인그룹
544. 제4 리던던시워드라인그룹 5110. 제1 감지신호생성회로
5111. 제1 비교회로 5112. 제1 감지신호출력회로
5120. 제1 전달신호생성회로 5121. 제1 디코더
5122. 제1 저장회로 5123. 제1 전달신호출력회로
5130. 제1 논리회로 5210. 제2 감지신호생성회로
5220. 제2 전달신호생성회로 5221. 제2 디코더
5222. 제2 저장회로 5223. 제2 전달신호출력회로
5230. 제2 논리회로 5310. 제3 감지신호생성회로
5320. 제3 전달신호생성회로 5321. 제3 디코더
5322. 제3 저장회로 5323. 제3 전달신호출력회로
5330. 제3 논리회로 5410. 제4 감지신호생성회로
5420. 제4 전달신호생성회로 5421. 제4 디코더
5422. 제4 저장회로 5423. 제4 전달신호출력회로
5430. 제4 논리회로

Claims (29)

  1. 소프트리페어제어신호에 응답하여 리프레쉬동작 시 카운팅되는 제1 및 제2 내부어드레스와 제1 및 제2 불량어드레스가 동일한 조합인 경우 인에이블되는 인에이블신호를 생성하는 소프트리페어제어회로; 및
    제1 내지 제4 내부어드레스의 조합에 따라 활성화되는 다수의 워드라인을 포함하는 제1 내지 제4 영역을 포함하는 코어영역을 포함하되, 상기 인에이블신호에 응답하여 상기 제3 및 제4 내부어드레스에 의해 상기 제1 내지 제4 영역 중 선택된 영역에 포함된 불량이 발생한 워드라인을 리페어하는 반도체장치.
  2. 제 1 항에 있어서, 상기 소프트리페어제어신호는 상기 리프레쉬동작 중 불량이 발생한 워드라인을 리페어하는 소프트리페어동작에 진입하기 위해 인에이블되는 신호인 반도체장치.
  3. 제 1 항에 있어서, 상기 코어영역은 상기 인에이블신호가 디스에이블되는 경우 상기 제1 및 제2 불량어드레스의 조합에 따라 상기 다수의 워드라인 중 불량이 발생한 워드라인을 리페어하는 반도체장치.
  4. 제 1 항에 있어서, 상기 제1 및 제2 내부어드레스는 상기 워드라인을 활성화하기 위한 비트이고, 상기 제3 및 제4 내부어드레스는 상기 제1 내지 제4 영역을 선택하기 위한 비트인 반도체장치.
  5. 제 1 항에 있어서, 상기 소프트리페어제어회로는
    상기 소프트리페어제어신호에 응답하여 상기 제1 및 제2 불량어드레스를 저장하고, 저장된 상기 제1 및 제2 불량어드레스와 상기 제1 및 제2 내부어드레스의 조합을 비교하여 제1 및 제2 비교신호를 생성하는 비교신호생성회로; 및
    상기 제1 및 제2 비교신호가 모두 인에이블되는 경우 인에이블되는 상기 인에이블신호를 생성하는 인에이블신호생성회로를 포함하는 반도체장치.
  6. 제 5 항에 있어서, 상기 제1 비교신호는 상기 제1 불량어드레스와 상기 제1 내부어드레스의 로직레벨이 동일한 경우 인에이블되고, 상기 제2 비교신호는 상기 제2 불량어드레스와 상기 제2 내부어드레스의 로직레벨이 동일한 경우 인에이블되는 신호인 반도체장치.
  7. 제 1 항에 있어서, 상기 제1 영역은
    리프레쉬신호 및 상기 인에이블신호에 응답하여 상기 제3 및 제4 내부어드레스가 제1 조합인 경우 상기 제1 및 제2 불량어드레스와 상기 제1 및 제2 내부어드레스를 비교하여 제1 리페어신호를 생성하는 제1 감지회로;
    상기 제1 리페어신호에 응답하여 상기 제1 및 제2 내부어드레스에 의해 활성화되는 워드라인을 리던던시워드라인으로 대체하는 제1 리페어회로;
    상기 제1 및 제2 내부어드레스에 의해 선택되는 상기 다수의 워드라인을 포함하는 제1 워드라인그룹; 및
    상기 다수의 워드라인 중 불량이 발생한 워드라인을 대체하는 리던던시워드라인을 포함하는 제1 리던던시워드라인그룹을 포함하는 반도체장치.
  8. 제 1 항에 있어서, 상기 제2 영역은
    리프레쉬신호 및 상기 인에이블신호에 응답하여 상기 제3 및 제4 내부어드레스가 제2 조합인 경우 상기 제1 및 제2 불량어드레스와 상기 제1 및 제2 내부어드레스를 비교하여 제2 리페어신호를 생성하는 제2 감지회로;
    상기 제2 리페어신호에 응답하여 상기 제1 및 제2 내부어드레스에 의해 활성화되는 워드라인을 리던던시워드라인으로 대체하는 제2 리페어회로;
    상기 제1 및 제2 내부어드레스에 의해 선택되는 상기 다수의 워드라인을 포함하는 제2 워드라인그룹; 및
    상기 다수의 워드라인 중 불량이 발생한 워드라인을 대체하는 리던던시워드라인을 포함하는 제2 리던던시워드라인그룹을 포함하는 반도체장치.
  9. 제 1 항에 있어서, 상기 제3 영역은
    리프레쉬신호 및 상기 인에이블신호에 응답하여 상기 제3 및 제4 내부어드레스가 제3 조합인 경우 상기 제1 및 제2 불량어드레스와 상기 제1 및 제2 내부어드레스를 비교하여 제3 리페어신호를 생성하는 제3 감지회로;
    상기 제3 리페어신호에 응답하여 상기 제1 및 제2 내부어드레스에 의해 활성화되는 워드라인을 리던던시워드라인으로 대체하는 제3 리페어회로;
    상기 제1 및 제2 내부어드레스에 의해 선택되는 상기 다수의 워드라인을 포함하는 제3 워드라인그룹; 및
    상기 다수의 워드라인 중 불량이 발생한 워드라인을 대체하는 리던던시워드라인을 포함하는 제3 리던던시워드라인그룹을 포함하는 반도체장치.
  10. 제 1 항에 있어서, 상기 제4 영역은
    리프레쉬신호 및 상기 인에이블신호에 응답하여 상기 제3 및 제4 내부어드레스가 제4 조합인 경우 상기 제1 및 제2 불량어드레스와 상기 제1 및 제2 내부어드레스를 비교하여 제4 리페어신호를 생성하는 제4 감지회로;
    상기 제4 리페어신호에 응답하여 상기 제1 및 제2 내부어드레스에 의해 활성화되는 워드라인을 리던던시워드라인으로 대체하는 제4 리페어회로;
    상기 제1 및 제2 내부어드레스에 의해 선택되는 상기 다수의 워드라인을 포함하는 제4 워드라인그룹; 및
    상기 다수의 워드라인 중 불량이 발생한 워드라인을 대체하는 리던던시워드라인을 포함하는 제4 리던던시워드라인그룹을 포함하는 반도체장치.
  11. 다수의 워드라인 및 다수의 리던던시워드라인을 포함하는 제1 내지 제4 영역을 포함하되, 인에이블신호에 응답하여 리프레쉬동작 시 제1 내지 제4 내부어드레스에 따라 상기 제1 내지 제4 영역이 선택적으로 활성화되며, 상기 제1 내지 제4 내부어드레스에 따라 상기 제1 내지 제4 영역 중 활성화된 영역에 포함된 불량이 발생한 워드라인을 리페어하는 반도체장치.
  12. 제 11 항에 있어서, 상기 인에이블신호는 소프트리페어동작에서 상기 제1 내지 제4 내부어드레스와 불량이 발생한 워드라인의 위치정보를 포함하는 제1 내지 제4 불량어드레스가 동일한 조합인 경우 인에이블되는 신호인 반도체장치.
  13. 제 11 항에 있어서, 상기 제1 및 제2 내부어드레스는 상기 다수의 워드라인을 활성화하기 위한 비트이고, 상기 제3 및 제4 내부어드레스는 상기 제1 내지 제4 영역을 선택하기 위한 비트인 반도체장치.
  14. 제 11 항에 있어서, 상기 제1 영역은
    리프레쉬신호 및 상기 인에이블신호에 응답하여 상기 제3 및 제4 내부어드레스가 제1 조합인 경우 제1 및 제2 불량어드레스와 상기 제1 및 제2 내부어드레스를 비교하여 제1 리페어신호를 생성하는 제1 감지회로;
    상기 제1 리페어신호에 응답하여 상기 제1 및 제2 내부어드레스에 의해 활성화되는 워드라인을 리던던시워드라인으로 대체하는 제1 리페어회로;
    상기 제1 및 제2 내부어드레스에 의해 선택되는 상기 다수의 워드라인을 포함하는 제1 워드라인그룹; 및
    상기 다수의 워드라인 중 불량이 발생한 워드라인을 대체하는 리던던시워드라인을 포함하는 제1 리던던시워드라인그룹을 포함하는 반도체장치.
  15. 제 14 항에 있어서, 상기 제1 감지회로는
    소프트리페어제어신호에 응답하여 상기 제1 및 제2 불량어드레스와 상기 제1 및 제2 내부어드레스를 비교하여 제1 감지신호를 생성하는 제1 감지신호생성회로;
    상기 리프레쉬신호 및 상기 소프트리페어제어신호에 응답하여 상기 제3 및 제4 내부어드레스를 저장하고, 저장된 상기 제3 및 제4 내부어드레스의 로직레벨에 따라 제1 전달신호를 생성하는 제1 전달신호생성회로; 및
    상기 제1 전달신호에 응답하여 상기 제1 감지신호를 반전 버퍼링하여 상기 제1 리페어신호로 출력하는 제1 논리회로를 포함하는 반도체장치.
  16. 제 15 항에 있어서, 상기 제1 감지신호생성회로는
    상기 소프트리페어제어신호가 디스에이블되는 경우 상기 제1 및 제2 불량어드레스를 저장하고, 상기 소프트리페어제어신호가 인에이블되는 경우 저장된 상기 제1 및 제2 불량어드레스와 상기 제1 및 제2 내부어드레스를 비교하여 제1 및 제2 전치감지신호를 생성하는 제1 비교회로; 및
    상기 제1 및 제2 전치감지신호가 모두 인에이블되는 경우 인에이블되는 상기 제1 감지신호를 생성하는 제1 감지신호출력회로를 포함하는 반도체장치.
  17. 제 15 항에 있어서, 상기 제1 전달신호생성회로는
    상기 리프레쉬신호에 응답하여 상기 제3 및 제4 내부어드레스를 디코딩하여 제1 내지 제4 디코딩신호를 생성하는 제1 디코더;
    상기 소프트리페어제어신에 응답하여 상기 제2 디코딩신호 및 상기 제4 디코딩신호를 저장하고, 상기 인에이블신호에 응답하여 저장된 상기 제2 디코딩신호 및 상기 제4 디코딩신호가 모두 인에이블되는 경우 인에이블되는 제1 저장신호를 생성하는 제1 저장회로; 및
    상기 제2 디코딩신호 및 상기 제4 디코딩신호에 응답하여 상기 제1 저장신호를 상기 제1 전달신호로 출력하는 제1 전달신호출력회로를 포함하는 반도체장치.
  18. 제 11 항에 있어서, 상기 제2 영역은
    리프레쉬신호 및 상기 인에이블신호에 응답하여 상기 제3 및 제4 내부어드레스가 제2 조합인 경우 제1 및 제2 불량어드레스와 상기 제1 및 제2 내부어드레스를 비교하여 제2 리페어신호를 생성하는 제2 감지회로;
    상기 제2 리페어신호에 응답하여 상기 제1 및 제2 내부어드레스에 의해 활성화되는 워드라인을 리던던시워드라인으로 대체하는 제2 리페어회로;
    상기 제1 및 제2 내부어드레스에 의해 선택되는 상기 다수의 워드라인을 포함하는 제2 워드라인그룹; 및
    상기 다수의 워드라인 중 불량이 발생한 워드라인을 대체하는 리던던시워드라인을 포함하는 제2 리던던시워드라인그룹을 포함하는 반도체장치.
  19. 제 18 항에 있어서, 상기 제2 감지회로는
    소프트리페어제어신호에 응답하여 상기 제1 및 제2 불량어드레스와 상기 제1 및 제2 내부어드레스를 비교하여 제2 감지신호를 생성하는 제2 감지신호생성회로;
    상기 리프레쉬신호 및 상기 소프트리페어제어신호에 응답하여 상기 제3 및 제4 내부어드레스를 저장하고, 저장된 상기 제3 및 제4 내부어드레스의 로직레벨에 따라 제2 전달신호를 생성하는 제2 전달신호생성회로; 및
    상기 제2 전달신호에 응답하여 상기 제2 감지신호를 반전 버퍼링하여 상기 제2 리페어신호로 출력하는 제2 논리회로를 포함하는 반도체장치.
  20. 제 19 항에 있어서, 상기 제2 감지신호생성회로는
    상기 소프트리페어제어신호가 디스에이블되는 경우 상기 제1 및 제2 불량어드레스를 저장하고, 상기 소프트리페어제어신호가 인에이블되는 경우 저장된 상기 제1 및 제2 불량어드레스와 상기 제1 및 제2 내부어드레스를 비교하여 제3 및 제4 전치감지신호를 생성하는 제2 비교회로; 및
    상기 제3 및 제4 전치감지신호가 모두 인에이블되는 경우 인에이블되는 상기 제2 감지신호를 생성하는 제2 감지신호출력회로를 포함하는 반도체장치.
  21. 제 19 항에 있어서, 상기 제2 전달신호생성회로는
    상기 리프레쉬신호에 응답하여 상기 제3 및 제4 내부어드레스를 디코딩하여 제5 내지 제8 디코딩신호를 생성하는 제2 디코더; 및
    상기 소프트리페어제어신에 응답하여 상기 제5 디코딩신호 및 상기 제8 디코딩신호를 저장하고, 상기 인에이블신호에 응답하여 저장된 상기 제5 디코딩신호 및 상기 제8 디코딩신호가 모두 인에이블되는 경우 인에이블되는 제2 저장신호를 생성하는 제2 저장회로; 및
    상기 제5 디코딩신호 및 상기 제8 디코딩신호에 응답하여 상기 제2 저장신호를 상기 제2 전달신호로 출력하는 제2 전달신호출력회로를 포함하는 반도체장치.
  22. 제 11 항에 있어서, 상기 제3 영역은
    리프레쉬신호 및 상기 인에이블신호에 응답하여 상기 제3 및 제4 내부어드레스가 제3 조합인 경우 제1 및 제2 불량어드레스와 상기 제1 및 제2 내부어드레스를 비교하여 제3 리페어신호를 생성하는 제3 감지회로;
    상기 제3 리페어신호에 응답하여 상기 제1 및 제2 내부어드레스에 의해 활성화되는 워드라인을 리던던시워드라인으로 대체하는 제3 리페어회로;
    상기 제1 및 제2 내부어드레스에 의해 선택되는 상기 다수의 워드라인을 포함하는 제3 워드라인그룹; 및
    상기 다수의 워드라인 중 불량이 발생한 워드라인을 대체하는 리던던시워드라인을 포함하는 제3 리던던시워드라인그룹을 포함하는 반도체장치.
  23. 제 22 항에 있어서, 상기 제3 감지회로는
    소프트리페어제어신호에 응답하여 상기 제1 및 제2 불량어드레스와 상기 제1 및 제2 내부어드레스를 비교하여 제3 감지신호를 생성하는 제3 감지신호생성회로;
    상기 리프레쉬신호 및 상기 소프트리페어제어신호에 응답하여 상기 제3 및 제4 내부어드레스를 저장하고, 저장된 상기 제3 및 제4 내부어드레스의 로직레벨에 따라 제3 전달신호를 생성하는 제3 전달신호생성회로; 및
    상기 제3 전달신호에 응답하여 상기 제3 감지신호를 반전 버퍼링하여 상기 제3 리페어신호로 출력하는 제3 논리회로를 포함하는 반도체장치.
  24. 제 23 항에 있어서, 상기 제3 감지신호생성회로는
    상기 소프트리페어제어신호가 디스에이블되는 경우 상기 제1 및 제2 불량어드레스를 저장하고, 상기 소프트리페어제어신호가 인에이블되는 경우 저장된 상기 제1 및 제2 불량어드레스와 상기 제1 및 제2 내부어드레스를 비교하여 제5 및 제6 전치감지신호를 생성하는 제3 비교회로; 및
    상기 제5 및 제6 전치감지신호가 모두 인에이블되는 경우 인에이블되는 상기 제3 감지신호를 생성하는 제3 감지신호출력회로를 포함하는 반도체장치.
  25. 제 23 항에 있어서, 상기 제3 전달신호생성회로는
    상기 리프레쉬신호에 응답하여 상기 제3 및 제4 내부어드레스를 디코딩하여 제9 내지 제12 디코딩신호를 생성하는 제3 디코더;
    상기 소프트리페어제어신에 응답하여 상기 제10 디코딩신호 및 상기 제11 디코딩신호를 저장하고, 상기 인에이블신호에 응답하여 저장된 상기 제10 디코딩신호 및 상기 제11 디코딩신호가 모두 인에이블되는 경우 인에이블되는 제3 저장신호를 생성하는 제3 저장회로; 및
    상기 제10 디코딩신호 및 상기 제11 디코딩신호에 응답하여 상기 제3 저장신호를 상기 제3 전달신호로 출력하는 제3 전달신호출력회로를 포함하는 반도체장치.
  26. 제 11 항에 있어서, 상기 제4 영역은
    리프레쉬신호 및 상기 인에이블신호에 응답하여 상기 제3 및 제4 내부어드레스가 제4 조합인 경우 제1 및 제2 불량어드레스와 상기 제1 및 제2 내부어드레스를 비교하여 제4 리페어신호를 생성하는 제4 감지회로;
    상기 제4 리페어신호에 응답하여 상기 제1 및 제2 내부어드레스에 의해 활성화되는 워드라인을 리던던시워드라인으로 대체하는 제4 리페어회로;
    상기 제1 및 제2 내부어드레스에 의해 선택되는 상기 다수의 워드라인을 포함하는 제4 워드라인그룹; 및
    상기 다수의 워드라인 중 불량이 발생한 워드라인을 대체하는 리던던시워드라인을 포함하는 제4 리던던시워드라인그룹을 포함하는 반도체장치.
  27. 제 26 항에 있어서, 상기 제4 감지회로는
    소프트리페어제어신호에 응답하여 상기 제1 및 제2 불량어드레스와 상기 제1 및 제2 내부어드레스를 비교하여 제4 감지신호를 생성하는 제4 감지신호생성회로;
    상기 리프레쉬신호 및 상기 소프트리페어제어신호에 응답하여 상기 제3 및 제4 내부어드레스를 저장하고, 저장된 상기 제3 및 제4 내부어드레스의 로직레벨에 따라 제4 전달신호를 생성하는 제4 전달신호생성회로; 및
    상기 제4 전달신호에 응답하여 상기 제4 감지신호를 반전 버퍼링하여 상기 제4 리페어신호로 출력하는 제4 논리회로를 포함하는 반도체장치.
  28. 제 27 항에 있어서, 상기 제4 감지신호생성회로는
    상기 소프트리페어제어신호가 디스에이블되는 경우 상기 제1 및 제2 불량어드레스를 저장하고, 상기 소프트리페어제어신호가 인에이블되는 경우 저장된 상기 제1 및 제2 불량어드레스와 상기 제1 및 제2 내부어드레스를 비교하여 제7 및 제8 전치감지신호를 생성하는 제4 비교회로; 및
    상기 제7 및 제8 전치감지신호가 모두 인에이블되는 경우 인에이블되는 상기 제4 감지신호를 생성하는 제4 감지신호출력회로를 포함하는 반도체장치.
  29. 제 27 항에 있어서, 상기 제4 전달신호생성회로는
    상기 리프레쉬신호에 응답하여 상기 제3 및 제4 내부어드레스를 디코딩하여 제13 내지 제16 디코딩신호를 생성하는 제4 디코더;
    상기 소프트리페어제어신에 응답하여 상기 제13 디코딩신호 및 상기 제15 디코딩신호를 저장하고, 상기 인에이블신호에 응답하여 저장된 상기 제13 디코딩신호 및 상기 제15 디코딩신호가 모두 인에이블되는 경우 인에이블되는 제4 저장신호를 생성하는 제4 저장회로; 및
    상기 제13 디코딩신호 및 상기 제15 디코딩신호에 응답하여 상기 제4 저장신호를 상기 제4 전달신호로 출력하는 제4 전달신호출력회로를 포함하는 반도체장치.
KR1020180083292A 2018-07-18 2018-07-18 반도체장치 KR102485487B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020180083292A KR102485487B1 (ko) 2018-07-18 2018-07-18 반도체장치
US16/200,307 US10796747B2 (en) 2018-07-18 2018-11-26 Semiconductor device
CN201811441585.5A CN110739024B (zh) 2018-07-18 2018-11-29 半导体器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180083292A KR102485487B1 (ko) 2018-07-18 2018-07-18 반도체장치

Publications (2)

Publication Number Publication Date
KR20200009214A true KR20200009214A (ko) 2020-01-30
KR102485487B1 KR102485487B1 (ko) 2023-01-06

Family

ID=69162060

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180083292A KR102485487B1 (ko) 2018-07-18 2018-07-18 반도체장치

Country Status (3)

Country Link
US (1) US10796747B2 (ko)
KR (1) KR102485487B1 (ko)
CN (1) CN110739024B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021149906A1 (ko) 2020-01-23 2021-07-29 주식회사 이셀 세포 배양용 바이오 리액터

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210079650A (ko) * 2019-12-20 2021-06-30 에스케이하이닉스 주식회사 리페어 분석 회로 및 이를 포함하는 메모리

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150092451A (ko) * 2014-02-05 2015-08-13 삼성전자주식회사 반도체 메모리 장치
KR20170054182A (ko) * 2015-11-09 2017-05-17 에스케이하이닉스 주식회사 반도체 장치
KR20170068721A (ko) * 2015-12-09 2017-06-20 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
KR20170098647A (ko) * 2016-02-22 2017-08-30 에스케이하이닉스 주식회사 리프레쉬방법 및 이를 이용한 반도체장치
KR20170103435A (ko) * 2016-03-04 2017-09-13 에스케이하이닉스 주식회사 반도체 메모리 장치

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5144692A (en) * 1989-05-17 1992-09-01 International Business Machines Corporation System for controlling access by first system to portion of main memory dedicated exclusively to second system to facilitate input/output processing via first system
JPH08138400A (ja) * 1994-11-08 1996-05-31 Hitachi Ltd 半導体記憶装置
KR100354437B1 (ko) * 2000-01-28 2002-09-28 삼성전자 주식회사 내장 메모리를 위한 자기 복구 회로를 구비하는 집적회로반도체 장치 및 메모리 복구 방법
CN101069162A (zh) * 2004-09-30 2007-11-07 德克萨斯仪器股份有限公司 组相联的修复高速缓存系统和方法
KR100739927B1 (ko) * 2005-06-29 2007-07-16 주식회사 하이닉스반도체 반도체 메모리 장치의 리페어 입출력 퓨즈 회로
JP4884077B2 (ja) * 2006-05-25 2012-02-22 ルネサスエレクトロニクス株式会社 半導体装置
WO2009008079A1 (ja) * 2007-07-11 2009-01-15 Fujitsu Microelectronics Limited 半導体記憶装置及びシステム
JP5343916B2 (ja) * 2010-04-16 2013-11-13 富士通セミコンダクター株式会社 半導体メモリ
US9274715B2 (en) 2013-08-02 2016-03-01 Qualcomm Incorporated Methods and apparatuses for in-system field repair and recovery from memory failures
KR102258905B1 (ko) * 2015-07-02 2021-05-31 에스케이하이닉스 주식회사 반도체 장치 및 그 동작 방법
JP2017182854A (ja) * 2016-03-31 2017-10-05 マイクロン テクノロジー， インク． 半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150092451A (ko) * 2014-02-05 2015-08-13 삼성전자주식회사 반도체 메모리 장치
KR20170054182A (ko) * 2015-11-09 2017-05-17 에스케이하이닉스 주식회사 반도체 장치
KR20170068721A (ko) * 2015-12-09 2017-06-20 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
KR20170098647A (ko) * 2016-02-22 2017-08-30 에스케이하이닉스 주식회사 리프레쉬방법 및 이를 이용한 반도체장치
KR20170103435A (ko) * 2016-03-04 2017-09-13 에스케이하이닉스 주식회사 반도체 메모리 장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021149906A1 (ko) 2020-01-23 2021-07-29 주식회사 이셀 세포 배양용 바이오 리액터

Also Published As

Publication number Publication date
US20200027496A1 (en) 2020-01-23
KR102485487B1 (ko) 2023-01-06
US10796747B2 (en) 2020-10-06
CN110739024B (zh) 2023-08-25
CN110739024A (zh) 2020-01-31

Similar Documents

Publication Publication Date Title
CN107039083B (zh) 执行封装后修复操作的存储器设备
US9858981B2 (en) Semiconductor memory devices including redundancy memory cells
KR20170082066A (ko) 반도체시스템
KR20170002053A (ko) 반도체 메모리 장치의 에러 정정 회로, 반도체 메모리 장치 및 이를 포함하는 메모리 시스템
KR20170121798A (ko) 반도체 메모리 장치 및 이의 동작 방법
KR20170134989A (ko) 반도체 메모리 장치 및 이의 동작 방법
KR20180019791A (ko) 반도체장치 및 반도체시스템
KR20180038339A (ko) 셀어레이 불량 테스트 방법 및 이를 수행하는 반도체장치
US10013305B2 (en) Semiconductor devices and methods relating to the repairing of the same
KR102485487B1 (ko) 반도체장치
KR20180134120A (ko) 반도체시스템
KR20180009076A (ko) 반도체장치 및 반도체시스템
KR20170098647A (ko) 리프레쉬방법 및 이를 이용한 반도체장치
US10460826B2 (en) Test methods of semiconductor devices and semiconductor systems used therein
KR20170143084A (ko) 반도체장치 및 반도체시스템
KR20180072317A (ko) 반도체장치 및 반도체시스템
US10636510B2 (en) Fuse rupture method and semiconductor device related to a rupture operation
KR20180055148A (ko) 반도체장치 및 반도체시스템
US10360105B2 (en) Semiconductor devices and semiconductor systems including the same
US9679621B2 (en) Semiconductor device and semiconductor system
US10288677B2 (en) Semiconductor device method relating to latch circuit testing
US20240079078A1 (en) Semiconductor devices for controlling refresh operations considering repair operations
US10475486B2 (en) Electronic devices
KR20180086817A (ko) 반도체장치
KR20180035066A (ko) 반도체장치

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant