KR20180072317A - 반도체장치 및 반도체시스템 - Google Patents

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Abstract

반도체시스템은 클럭, 칩선택신호 및 어드레스를 출력하는 제1 반도체장치 및 상기 칩선택신호에 응답하여 상기 클럭의 제1 펄스에 동기되어 입력되는 상기 어드레스를 통해 마스킹신호를 생성하고, 상기 클럭의 제2 펄스에 동기되어 입력되는 상기 어드레스로부터 생성되는 내부어드레스를 디코딩하여 워드라인을 선택하되, 상기 마스킹신호에 응답하여 상기 워드라인을 선택하기 위한 어드레스디코더와 퓨즈회로의 연결을 제어하는 제2 반도체장치를 포함한다.

Description

반도체장치 및 반도체시스템{SEMICONDUCTOR DEVICE AND SEMICONDUCTOR SYSTEM}
본 발명은 어드레스에 따라 사용하지 않는 퓨즈회로와 어드레스디코더의 연결을 제어하는 반도체장치 및 반도체시스템에 관한 것이다.
반도체장치의 고집적화 및 저장 용량의 증대는 생산 공정에서 메모리셀의 불량 발생 가능성을 증가시키고, 이는 곧 생산 수율을 저하하는 요인으로 작용한다. 일반적으로 반도체장치가 몇 개의 결함 메모리셀들, 심지어는 단 한 개의 결함 메모리셀만을 가지더라도 그 장치는 제품으로서 출하될 수 없다.
이와 같이, 반도체 장치의 고집적화에 따른 수율 저하를 개선하기 위해서 여러 가지 시도들이 진행되고 있으며, 그 대표적인 것이 퓨즈를 이용한 리페어를 사용하는 것이다.
한편, 반도체장치는 여러 설정정보, 리페어 정보 등 다양한 내부제어동작에 필요한 정보를 저장하기 위해 퓨즈를 사용한다. 일반적인 퓨즈는 레이저에 의해 퓨즈가 커팅되었느냐/아니냐에 따라 데이터를 구분하기에 웨이퍼 상태에서는 퓨즈를 프로그래밍하는 것이 가능하지만, 웨이퍼가 패키지 내부에 실장 된 이후에는 퓨즈를 프로그래밍하는 것이 불가능하다. 이러한 단점을 극복하기 위해 사용되는 것이 이-퓨즈(e-fuse)인데, 이-퓨즈는 트랜지스터를 이용하여 게이트와 드레인/소스 간의 저항을 변경시켜 데이터를 저장하는 퓨즈를 말한다.
본 발명은 뱅크를 선택하기 위한 어드레스에 따라 사용하지 않는 퓨즈회로와 어드레스디코더의 연결을 차단함으로써 어드레스디코더의 로딩을 감소하는 반도체장치 및 반도체시스템을 제공한다.
이를 위해 본 발명은 클럭, 칩선택신호 및 어드레스를 출력하는 제1 반도체장치 및 상기 칩선택신호에 응답하여 상기 클럭의 제1 펄스에 동기되어 입력되는 상기 어드레스를 통해 마스킹신호를 생성하고, 상기 클럭의 제2 펄스에 동기되어 입력되는 상기 어드레스로부터 생성되는 내부어드레스를 디코딩하여 워드라인을 선택하되, 상기 마스킹신호에 응답하여 상기 워드라인을 선택하기 위한 어드레스디코더와 퓨즈회로의 연결을 제어하는 제2 반도체장치를 포함하는 반도체시스템을 제공한다.
또한, 본 발명은 클럭, 칩선택신호 및 어드레스를 출력하고, 제1 및 제2 마스킹신호를 출력하는 제1 반도체장치 및 상기 칩선택신호에 응답하여 상기 클럭에 동기되어 입력되는 상기 어드레스로부터 생성되는 내부어드레스를 디코딩하여 워드라인을 선택하되, 상기 제1 및 제2 마스킹신호에 응답하여 상기 워드라인을 선택하는 제1 및 제2 어드레스디코더와 제1 및 제2 퓨즈회로의 연결을 제어하는 제2 반도체장치를 포함하는 반도체시스템을 제공한다.
또한, 본 발명은 칩선택신호에 응답하여 클럭의 제1 펄스에 동기되어 입력되는 어드레스를 마스킹어드레스로 출력하고, 상기 클럭의 제2 펄스에 동기되어 입력되는 상기 어드레스를 로우어드레스로 출력하는 어드레스입력회로, 상기 마스킹어드레스를 디코딩하여 제1 및 제2 마스킹신호를 생성하는 마스킹신호생성회로, 상기 로우어드레스를 디코딩하여 상기 내부어드레스를 생성하는 내부어드레스생성회로 및 상기 제1 마스킹신호에 응답하여 제1 어드레스디코더와 제1 퓨즈회로의 연결을 제어하고, 상기 제2 마스킹신호에 응답하여 제2 어드레스디코더와 제2 퓨즈회로의 연결을 제어하되, 상기 내부어드레스를 디코딩하여 제1 및 제2 워드라인신호를 생성하는 워드라인신호생성회로를 포함하는 반도체장치를 제공한다.
본 발명에 의하면 뱅크를 선택하기 위한 어드레스에 따라 사용하지 않는 퓨즈회로와 어드레스디코더의 연결을 차단함으로써 어드레스디코더의 로딩을 감소할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 반도체시스템의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 반도체시스템에 포함된 마스킹신호생성회로의 동작을 설명하기 위한 표이다.
도 3은 도 1에 도시된 반도체시스템에 포함된 워드라인신호생성회로 및 메모리영역을 도시한 블럭도이다.
도 4는 도 1에 도시된 본 발명의 일 실시예에 따른 반도체시스템의 동작을 설명하기 위한 타이밍도이다.
도 5는 본 발명의 다른 실시예에 따른 반도체시스템의 구성을 도시한 블럭도이다.
도 6은 도 1 내지 도 5에 도시된 반도체장치가 적용된 전자시스템의 일 실시예에 따른 구성을 도시한 도면이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1에 도시된 바와 같이 본 발명의 일 실시예에 따른 반도체시스템은 제1 반도체장치(1) 및 제2 반도체장치(2)를 포함할 수 있다. 제2 반도체장치(2)는 어드레스입력회로(10), 마스킹신호생성회로(20), 내부어드레스생성회로(30), 워드라인신호생성회로(40) 및 메모리영역(50)을 포함할 수 있다.
제1 반도체장치(1)는 클럭(CLK), 칩선택신호(CS), 어드레스(ADD<1:N>)를 출력할 수 있다. 제1 반도체장치(1)는 토글링되는 클럭(CLK)을 출력할 수 있다. 제1 반도체장치(1)는 액티브동작에 진입하기 위한 칩선택신호(CS)를 출력할 수 있다. 제1 반도체장치(1)는 클럭(CLK)에 동기되어 어드레스(ADD<1:N>)를 출력할 수 있다. 제1 반도체장치(1)는 클럭(CLK)의 제1 펄스에 동기되어 제1 내지 제4 뱅크(51,52,53,54)를 선택하기 위한 어드레스(ADD<1:N>)를 출력할 수 있다. 제1 반도체장치(1)는 클럭(CLK)의 제2 펄스에 동기되어 제1 내지 제4 뱅크(51,52,53,54)에 포함된 다수의 워드라인그룹을 선택하기 위한 어드레스(ADD<1:N>)를 출력할 수 있다. 어드레스(ADD<1:N>)에 포함된 비트수 N은 제1 내지 제4 뱅크(51,52,53,54) 및 제1 내지 제4 뱅크(51,52,53,54)에 포함된 다수의 워드라인그룹을 선택하기 위한 다양한 비트수로 구현될 수 있다. 클럭(CLK)의 제1 펄스는 액티브동작 시 첫 번째로 발생하는 클럭(CLK)의 펄스를 의미한다. 클럭(CLK)의 제2 펄스는 액티브동작 시 두 번째로 발생하는 클럭(CLK)의 펄스를 의미한다.
어드레스입력회로(10)는 칩선택신호(CS)에 응답하여 클럭(CLK)에 동기되어 입력되는 어드레스(ADD<1:N>)로부터 마스킹어드레스(MA<1:2>) 및 로우어드레스(RA<1:M>)를 생성할 수 있다. 어드레스입력회로(10)는 칩선택신호(CS)에 응답하여 클럭(CLK)의 제1 펄스에 동기되어 입력되는 어드레스(ADD<1:N>)로부터 마스킹어드레스(MA<1:2>)를 생성할 수 있다. 어드레스입력회로(10)는 액티브동작 시 클럭(CLK)의 제1 펄스에 동기되어 입력되는 어드레스(ADD<1:N>)로부터 마스킹어드레스(MA<1:2>)를 생성할 수 있다. 어드레스입력회로(10)는 칩선택신호(CS)에 응답하여 클럭(CLK)의 제2 펄스에 동기되어 입력되는 어드레스(ADD<1:N>)로부터 로우어드레스(RA<1:M>)를 생성할 수 있다. 어드레스입력회로(10)는 액티브동작 시 클럭(CLK)의 제2 펄스에 동기되어 입력되는 어드레스(ADD<1:N>)로부터 로우어드레스(RA<1:M>)를 생성할 수 있다. 마스킹어드레스(MA<1:2>)는 제1 내지 제4 뱅크(51,52,53,54)를 선택하기 위한 어드레스(ADD<1:N>)의 일부 비트로부터 생성될 수 있다. 마스킹어드레스(MA<1:2>)는 제1 내지 제4 뱅크(51,52,53,54)를 선택하기 위해 2비트로 설정되어 있지만 뱅크수에 따라 다양한 비트로 설정될 수 있다.
마스킹신호생성회로(20)는 마스킹어드레스(MA<1:2>)를 디코딩하여 마스킹신호(MSK<1:4>)를 생성할 수 있다. 마스킹신호생성회로(20)는 마스킹어드레스(MA<1:2>)의 조합에 따라 선택적으로 인에이블되는 마스킹신호(MSK<1:4>)를 생성할 수 있다. 마스킹신호(MSK<1:4>)는 재1 내지 제4 뱅크(51,52,53,54)에 대응하는 제1 내지 제4 어드레스디코더(도 3의 411,421,431,441)와 제1 내지 제4 퓨즈회로(도 3의 412,,422,432,442)의 연결을 제어하기 위한 신호로 설정될 수 있다. 마스킹어드레스(MA<1:2>)의 조합에 따라 마스킹신호(MSK<1:4>)를 생성하는 동작은 후술하는 도면을 통해 구체적으로 설명하도록 한다.
내부어드레스생성회로(30)는 로우어드레스(RA<1:M>)를 디코딩하여 내부어드레스(IADD<1:K>)를 생성할 수 있다. 로우어드레스(RA<1:M>)의 비트수 M과 내부어드레스(IADD<1:K>)의 비트수 K는 자연수로 설정될 수 있다.
워드라인신호생성회로(40)는 내부어드레스(IADD<1:K>)를 디코딩하여 워드라인신호(MWL<1:32>)를 생성할 수 있다. 워드라인신호생성회로(40)는 마스킹신호(MSK<1:4>)에 응답하여 제1 내지 제4 어드레스디코더(도 3의 411,421,431,441)와 제1 내지 제4 퓨즈회로(도 3의 412,422,432,442)의 연결을 제어할 수 있다.
좀더 구체적으로 워드라인신호생성회로(40)는 제1 워드라인신호생성회로(41), 제2 워드라인신호생성회로(42), 제3 워드라인신호생성회로(43) 및 제4 워드라인신호생성회로(44)를 포함할 수 있다.
제1 워드라인신호생성회로(41)는 내부어드레스(IADD<1:K>)를 디코딩하여 제1 뱅크(51)에 포함된 제1 워드라인그룹을 선택하기 위한 제1 워드라인신호(MWL<1:8>)를 생성할 수 있다. 제1 워드라인신호생성회로(41)는 제1 마스킹신호(MSK<1>)에 응답하여 제1 어드레스디코더(도 3의 411)와 제1 퓨즈회로(도 3의 412)의 연결을 제어할 수 있다.
제2 워드라인신호생성회로(42)는 내부어드레스(IADD<1:K>)를 디코딩하여 제2 뱅크(52)에 포함된 제2 워드라인그룹을 선택하기 위한 제2 워드라인신호(MWL<9:16>)를 생성할 수 있다. 제2 워드라인신호생성회로(42)는 제2 마스킹신호(MSK<2>)에 응답하여 제2 어드레스디코더(도 3의 421)와 제2 퓨즈회로(도 3의 422)의 연결을 제어할 수 있다.
제3 워드라인신호생성회로(43)는 내부어드레스(IADD<1:K>)를 디코딩하여 제3 뱅크(53)에 포함된 제3 워드라인그룹을 선택하기 위한 제3 워드라인신호(MWL<17:24>)를 생성할 수 있다. 제3 워드라인신호생성회로(43)는 제3 마스킹신호(MSK<3>)에 응답하여 제3 어드레스디코더(도 3의 431)와 제3 퓨즈회로(도 3의 432)의 연결을 제어할 수 있다.
제4 워드라인신호생성회로(44)는 내부어드레스(IADD<1:K>)를 디코딩하여 제4 뱅크(54)에 포함된 제4 워드라인그룹을 선택하기 위한 제4 워드라인신호(MWL<25:32>)를 생성할 수 있다. 제4 워드라인신호생성회로(44)는 제4 마스킹신호(MSK<4>)에 응답하여 제4 어드레스디코더(도 3의 441)와 제4 퓨즈회로(도 3의 442)의 연결을 제어할 수 있다.
여기서, 제1 내지 제4 퓨즈회로(도 3의 412,422,432,442)는 다수의 이-퓨즈(e-fuse)가 어레이로 연결되는 일반적인 퓨즈회로로 구현될 수 있다.
한편, 마스킹신호(MSK<1:4>)에 따라 제1 내지 제4 어드레스디코더(도 3의 411,421,431,441)와 제1 내지 제4 퓨즈회로(도 3의 412,422,432,442)의 연결을 제어하는 동작은 후술하는 도면을 통해 구체적으로 설명하도록 한다.
메모리영역(50)은 제1 뱅크(51), 제2 뱅크(52), 제3 뱅크(53) 및 제4 뱅크(54)를 포함할 수 있다. 제1 뱅크(51), 제2 뱅크(52), 제3 뱅크(53) 및 제4 뱅크(54)는 다수의 워드라인을 포함하는 일반적인 메모리회로로 구현될 수 있다. 제1 뱅크(51), 제2 뱅크(52), 제3 뱅크(53) 및 제4 뱅크(54)는 불량이 발생한 불량워드라인을 대체하기 위한 리던던시워드라인을 포함하는 일반적인 메모리회로로 구현될 수 있다. 제1 뱅크(51), 제2 뱅크(52), 제3 뱅크(53) 및 제4 뱅크(54)는 워드라인신호(MWL<1:32>)에 의해 선택되는 워드라인을 통해 데이터를 입출력할 수 있다. 메모리영역(50)에 포함되는 뱅크의 수는 실시예에 따라 다양하게 설정될 수 있다.
한편, 본 발명의 제1 뱅크(51), 제2 뱅크(52), 제3 뱅크(53) 및 제4 뱅크(54)는 설명의 편의상 8개의 워드라인 포함하는 구성으로 도시되어 있지만 실시예에 따라 다양한 수의 워드라인을 포함하는 구성으로 구현될 수 있다.
이와 같은 제2 반도체장치(2)는 칩선택신호(CS)에 응답하여 클럭(CLK)의 제1 펄스에 동기되어 입력되는 어드레스(ADD<1:N>)를 통해 마스킹신호(MSK<1:4>)를 생성할 수 있다. 제2 반도체장치(2)는 클럭(CLK)의 제2 펄스에 동기되어 입력되는 어드레스(ADD<1:N>)로부터 생성되는 내부어드레스(IADD<1:K>)를 디코딩하여 제1 내지 제4 뱅크(51,52,53,54)에 포함된 워드라인을 선택할 수 있다. 제2 반도체장치(2)는 마스킹신호(MKS<1:4>)에 응답하여 워드라인을 선택하기 위한 제1 내지 제4 어드레스디코더(도 3의 411,421,431,441)와 제1 내지 제4 퓨즈회로(도 3의 412,422,432,442)의 연결을 제어할 수 있다.
도 2를 참고하여 마스킹신호생성회로(20)에서 제1 및 제2 마스킹어드레스(MA<1:2>)의 로직레벨 조합에 따라 생성되는 제1 내지 제4 마스킹신호(MSK<1:4>)의 로직레벨을 살펴보면 다음과 같다.
마스킹신호생성회로(20)는 제1 마스킹어드레스(MA<1>)가 로직로우레벨(L)이고, 제2 마스킹어드레스(MA<2>)가 로직로우레벨(L)인 경우 로직하이레벨(H)로 인에이블되는 제1 마스킹신호(MSK<1>)를 생성할 수 있다.
마스킹신호생성회로(20)는 제1 마스킹어드레스(MA<1>)가 로직하이레벨(H)이고, 제2 마스킹어드레스(MA<2>)가 로직로우레벨(L)인 경우 로직하이레벨(H)로 인에이블되는 제2 마스킹신호(MSK<2>)를 생성할 수 있다.
마스킹신호생성회로(20)는 제1 마스킹어드레스(MA<1>)가 로직로우레벨(L)이고, 제2 마스킹어드레스(MA<2>)가 로직하이레벨(H)인 경우 로직하이레벨(H)로 인에이블되는 제3 마스킹신호(MSK<3>)를 생성할 수 있다.
마스킹신호생성회로(20)는 제1 마스킹어드레스(MA<1>)가 로직하이레벨(H)이고, 제2 마스킹어드레스(MA<2>)가 로직하이레벨(H)인 경우 로직하이레벨(H)로 인에이블되는 제4 마스킹신호(MSK<4>)를 생성할 수 있다.
도 3을 참고하면 워드라인신호생성회로(40)는 제1 워드라인신호생성회로(41), 제2 워드라인신호생성회로(42), 제3 워드라인신호생성회로(43) 및 제4 워드라인신호생성회로(44)를 포함할 수 있다.
제1 워드라인신호생성회로(41)는 제1 어드레스디코더(411), 제1 퓨즈회로(412) 및 제1 스위치회로(413)를 포함할 수 있다.
제1 어드레스디코더(411)는 내부어드레스(IADD<1:N>)를 디코딩하여 선택적으로 인에이블되는 제1 워드라인신호(MWL<1:8>)를 생성할 수 있다. 제1 워드라인신호(MWL<1:8>)는 제1 뱅크(51)에 포함된 워드라인그룹 중 하나를 선택하기 위한 신호로 설정될 수 있다. 제1 워드라인신호(MWL<1:8>)의 비트수는 8개의 신호로 설정되어 있으나 제1 뱅크(51)에 포함된 워드라인의 수에 따라 다양한 비트수로 설정될 수 있다. 제1 어드레스디코더(411)는 제1 뱅크(51)에 대응하는 어드레스디코더로 설정될 수 있다.
제1 퓨즈회로(412)는 어드레스(ADD<1:N>)의 조합이 제1 뱅크(51)에 포함된 불량이 발생한 불량워드라인을 선택하는 조합인 경우 내부어드레스(IADD<1:N>)를 리페어할 수 있다.
제1 스위치회로(413)는 제1 마스킹신호(MSK<1>)에 응답하여 제1 어드레스디코더(411)와 제1 퓨즈회로(412)의 연결을 제어할 수 있다. 제1 스위치회로(413)는 제1 마스킹신호(MSK<1>)가 로직하이레벨로 인에이블되는 경우 제1 어드레스디코더(411)와 제1 퓨즈회로(412)를 연결할 수 있다. 제1 스위치회로(413)는 제1 마스킹신호(MSK<1>)가 로직로우레벨로 디스에이블되는 경우 제1 어드레스디코더(411)와 제1 퓨즈회로(412)의 연결을 차단할 수 있다.
제2 워드라인신호생성회로(42)는 제2 어드레스디코더(421), 제2 퓨즈회로(422) 및 제2 스위치회로(423)를 포함할 수 있다.
제2 어드레스디코더(421)는 내부어드레스(IADD<1:N>)를 디코딩하여 선택적으로 인에이블되는 제2 워드라인신호(MWL<9:16>)를 생성할 수 있다. 제2 워드라인신호(MWL<9:16>)는 제2 뱅크(52)에 포함된 워드라인그룹 중 하나를 선택하기 위한 신호로 설정될 수 있다. 제2 워드라인신호(MWL<9:16>)의 비트수는 8개의 신호로 설정되어 있으나 제2 뱅크(52)에 포함된 워드라인의 수에 따라 다양한 비트수로 설정될 수 있다. 제2 어드레스디코더(421)는 제2 뱅크(52)에 대응하는 어드레스디코더로 설정될 수 있다.
제2 퓨즈회로(422)는 어드레스(ADD<1:N>)의 조합이 제2 뱅크(52)에 포함된 불량이 발생한 불량워드라인을 선택하는 조합인 경우 내부어드레스(IADD<1:N>)를 리페어할 수 있다.
제2 스위치회로(423)는 제2 마스킹신호(MSK<2>)에 응답하여 제2 어드레스디코더(421)와 제2 퓨즈회로(422)의 연결을 제어할 수 있다. 제2 스위치회로(423)는 제2 마스킹신호(MSK<2>)가 로직하이레벨로 인에이블되는 경우 제2 어드레스디코더(421)와 제2 퓨즈회로(422)를 연결할 수 있다. 제2 스위치회로(423)는 제2 마스킹신호(MSK<2>)가 로직로우레벨로 디스에이블되는 경우 제2 어드레스디코더(421)와 제2 퓨즈회로(422)의 연결을 차단할 수 있다.
제3 워드라인신호생성회로(43)는 제3 어드레스디코더(431), 제3 퓨즈회로(432) 및 제3 스위치회로(433)를 포함할 수 있다.
제3 어드레스디코더(431)는 내부어드레스(IADD<1:N>)를 디코딩하여 선택적으로 인에이블되는 제3 워드라인신호(MWL<17:24>)를 생성할 수 있다. 제3 워드라인신호(MWL<17:24>)는 제3 뱅크(53)에 포함된 워드라인그룹 중 하나를 선택하기 위한 신호로 설정될 수 있다. 제3 워드라인신호(MWL<17:24>)의 비트수는 8개의 신호로 설정되어 있으나 제3 뱅크(53)에 포함된 워드라인의 수에 따라 다양한 비트수로 설정될 수 있다. 제3 어드레스디코더(431)는 제3 뱅크(53)에 대응하는 어드레스디코더로 설정될 수 있다.
제3 퓨즈회로(432)는 어드레스(ADD<1:N>)의 조합이 제3 뱅크(53)에 포함된 불량이 발생한 불량워드라인을 선택하는 조합인 경우 내부어드레스(IADD<1:N>)를 리페어할 수 있다.
제3 스위치회로(433)는 제3 마스킹신호(MSK<3>)에 응답하여 제3 어드레스디코더(431)와 제3 퓨즈회로(432)의 연결을 제어할 수 있다. 제3 스위치회로(433)는 제3 마스킹신호(MSK<3>)가 로직하이레벨로 인에이블되는 경우 제3 어드레스디코더(431)와 제3 퓨즈회로(432)를 연결할 수 있다. 제3 스위치회로(433)는 제3 마스킹신호(MSK<3>)가 로직로우레벨로 디스에이블되는 경우 제3 어드레스디코더(431)와 제3 퓨즈회로(432)의 연결을 차단할 수 있다.
제4 워드라인신호생성회로(44)는 제4 어드레스디코더(441), 제4 퓨즈회로(442) 및 제4 스위치회로(443)를 포함할 수 있다.
제4 어드레스디코더(441)는 내부어드레스(IADD<1:N>)를 디코딩하여 선택적으로 인에이블되는 제4 워드라인신호(MWL<25:32>)를 생성할 수 있다. 제4 워드라인신호(MWL<25:32>)는 제4 뱅크(54)에 포함된 워드라인그룹 중 하나를 선택하기 위한 신호로 설정될 수 있다. 제4 워드라인신호(MWL<25:32>)의 비트수는 8개의 신호로 설정되어 있으나 제4 뱅크(54)에 포함된 워드라인의 수에 따라 다양한 비트수로 설정될 수 있다. 제4 어드레스디코더(441)는 제4 뱅크(54)에 대응하는 어드레스디코더로 설정될 수 있다.
제4 퓨즈회로(442)는 어드레스(ADD<1:N>)의 조합이 제4 뱅크(54)에 포함된 불량이 발생한 불량워드라인을 선택하는 조합인 경우 내부어드레스(IADD<1:N>)를 리페어할 수 있다.
제4 스위치회로(443)는 제4 마스킹신호(MSK<4>)에 응답하여 제4 어드레스디코더(441)와 제4 퓨즈회로(442)의 연결을 제어할 수 있다. 제4 스위치회로(443)는 제4 마스킹신호(MSK<4>)가 로직하이레벨로 인에이블되는 경우 제4 어드레스디코더(441)와 제4 퓨즈회로(442)를 연결할 수 있다. 제4 스위치회로(443)는 제4 마스킹신호(MSK<4>)가 로직로우레벨로 디스에이블되는 경우 제4 어드레스디코더(441)와 제4 퓨즈회로(442)의 연결을 차단할 수 있다.
한편, 앞서 설명한 제1 내지 제4 퓨즈회로(412,422,432,442)가 내부어드레스(IADD<1:N>)를 리페어하는 동작은 내부어드레스(IADD<1:N>)에 따라 제1 내지 제4 뱅크(51,52,53,54)의 불량이 발생한 불량워드라인을 선택하지 않고 리던던시워드라인을 선택하는 동작을 의미한다.
이와 같이 구현되는 본 발명의 일 실시예에 따른 반도체시스템의 동작을 살펴보되 어드레스(ADD<1:N>)의 조합이 제2 뱅크(52)의 워드라인을 선택하기 위한 조합인 경우 제1 내지 제4 어드레스디코더(411,421,431,441)와 제1 내지 제4 퓨즈회로(412,422,432,442)의 연결을 제어하는 동작을 예를 들어 설명하면 다음과 같다.
T1 시점에 제1 반도체장치(1)는 클럭(CLK)의 제1 펄스를 출력한다. 제1 반도체장치(1)는 액티브동작에 진입하기 위한 로직로우레벨의 칩선택신호(CS) 및 어드레스(ADD<1:N>)를 출력한다. 어드레스(ADD<1:N>)는 클럭(CLK)의 1 주기로 출력된다. 어드레스(ADD<1:N>)의 폭은 칩선택신호(CS)의 폭과 동일하게 출력된다.
어드레스입력회로(10)는 칩선택신호(CS)에 응답하여 클럭(CLK)의 제1 펄스에 동기되어 입력되는 어드레스(ADD<1:N>)로부터 로직하이레벨(H)의 제1 마스킹어드레스(MA<1>) 및 로직로우레벨(L)의 제2 마스킹어드레스(MA<2>)를 생성한다.
마스킹신호생성회로(20)는 제1 및 제2 마스킹어드레스(MA<1:2>)를 디코딩하여 로직로우레벨(L)의 제1 마스킹신호(MSK<1>), 로직하이레벨(H)의 제2 마스킹신호(MSK<2>), 로직로우레벨(L)의 제3 마스킹신호(MSK<1>) 및 로직로우레벨(L)의 제4 마스킹신호(MSK<4>)를 생성한다.
워드라인신호생성회로(40)의 제1 워드라인신호생성회로(41)는 로직로우레벨(L)의 제1 마스킹신호(MSK<1>)에 응답하여 제1 어드레스디코더(411)와 제1 퓨즈회로(412)의 연결을 차단한다. 제2 워드라인신호생성회로(41)는 로직하이레벨(H)의 제2 마스킹신호(MSK<2>)에 응답하여 제2 어드레스디코더(421)와 제2 퓨즈회로(422)를 연결한다. 제3 워드라인신호생성회로(43)는 로직로우레벨(L)의 제3 마스킹신호(MSK<3>)에 응답하여 제3 어드레스디코더(431)와 제3 퓨즈회로(432)의 연결을 차단한다. 제4 워드라인신호생성회로(44)는 로직로우레벨(L)의 제4 마스킹신호(MSK<4>)에 응답하여 제4 어드레스디코더(441)와 제4 퓨즈회로(442)의 연결을 차단한다.
T2 시점에 제1 반도체장치(1)는 클럭(CLK)의 제2 펄스를 출력한다. 제1 반도체장치(1)는 로직하이레벨의 칩선택신호(CS) 및 어드레스(ADD<1:N>)를 출력한다. 어드레스(ADD<1:N>)는 클럭(CLK)의 1 주기로 출력된다. 어드레스(ADD<1:N>)의 폭은 칩선택신호(CS)의 폭과 동일하게 출력된다.
어드레스입력회로(10)는 칩선택신호(CS)에 응답하여 클럭(CLK)의 제2 펄스에 동기되어 입력되는 어드레스(ADD<1:N>)를 디코딩하여 로우어드레스(RA<1:M>)를 생성한다.
내부어드레스생성회로(30)는 로우어드레스(RA<1:M>)를 디코딩하여 내부어드레스(IADD<1:K>)를 생성한다.
워드라인신호생성회로(40)의 제1 워드라인신호생성회로(41)는 내부어드레스(IADD<1:K>)를 디코딩하여 디스에이블되는 제1 워드라인신호(MWL<1:8>)를 생성한다. 제2 워드라인신호생성회로(42)는 내부어드레스(IADD<1:K>)를 디코딩하여 제2 뱅크(52)의 워드라인을 선택하기 위해 선택적으로 인에이블되는 제2 워드라인신호(MWL<9:16>)를 생성한다. 제3 워드라인신호생성회로(43)는 내부어드레스(IADD<1:K>)를 디코딩하여 디스에이블되는 제3 워드라인신호(MWL<17:24>)를 생성한다. 제4 워드라인신호생성회로(44)는 내부어드레스(IADD<1:K>)를 디코딩하여 디스에이블되는 제4 워드라인신호(MWL<25:32>)를 생성한다.
메모리영역(50)의 제2 뱅크(52)는 제2 워드라인신호(MWL<9:16>)에 응답하여 워드라인이 선택되어 데이터를 입출력할 수 있다.
이와 같은 본 발명의 일 실시예에 따른 반도체시스템은 뱅크를 선택하기 위한 어드레스에 따라 사용하지 않는 퓨즈회로와 어드레스디코더의 연결을 차단함으로써 어드레스디코더의 로딩을 감소할 수 있다.
도 5에 도시된 바와 같이 본 발명의 다른 실시예에 따른 반도체시스템은 제1 반도체장치(3) 및 제2 반도체장치(4)를 포함할 수 있다. 제1 반도체장치(3)는 마스킹신호생성회로(31)를 포함할 수 있다. 제2 반도체장치(4)는 어드레스입력회로(60), 내부어드레스생성회로(70), 워드라인신호생성회로(80) 및 메모리영역(90)을 포함할 수 있다.
제1 반도체장치(3)는 클럭(CLK), 칩선택신호(CS), 어드레스(ADD<1:N>) 및 마스킹신호(MSK<1:4>)를 출력할 수 있다. 제1 반도체장치(3)는 토글링되는 클럭(CLK)을 출력할 수 있다. 제1 반도체장치(3)는 액티브동작에 진입하기 위한 칩선택신호(CS)를 출력할 수 있다. 제1 반도체장치(3)는 클럭(CLK)에 동기되어 어드레스(ADD<1:N>)를 출력할 수 있다. 제1 반도체장치(3)는 클럭(CLK)의 제1 펄스에 동기되어 제1 내지 제4 뱅크(91,92,93,94)를 선택하기 위한 어드레스(ADD<1:N>)를 출력할 수 있다. 제1 반도체장치(2)는 클럭(CLK)의 제2 펄스에 동기되어 제1 내지 제4 뱅크(91,92,93,94)에 포함된 다수의 워드라인그룹을 선택하기 위한 어드레스(ADD<1:N>)를 출력할 수 있다. 어드레스(ADD<1:N>)에 포함된 비트수 N은 제1 내지 제4 뱅크(91,92,93,94) 및 제1 내지 제4 뱅크(91,92,93,94)에 포함된 다수의 워드라인그룹을 선택하기 위한 비트하여 다양한 비트수로 구현될 수 있다. 클럭(CLK)의 제1 펄스는 액티브동작 시 첫 번째로 발생하는 클럭(CLK)의 펄스를 의미한다. 클럭(CLK)의 제2 펄스는 액티브동작 시 두 번째로 발생하는 클럭(CLK)의 펄스를 의미한다.
제1 반도체장치(3)의 마스킹신호생성회로(31)는 제1 내지 제4 뱅크(91,92,93,94)를 선택하기 위한 어드레스(ADD<1:N>)를 디코딩하여 마스킹신호(MSK<1:4>)를 생성할 수 있다. 마스킹신호생성회로(31)는 제1 내지 제4 뱅크(91,92,93,94)를 선택하기 위한 어드레스(ADD<1:N>)의 조합에 따라 선택적으로 인에이블되는 마스킹신호(MSK<1:4>)를 생성할 수 있다. 마스킹신호생성회로(31)는 도 1 에 도시된 마스킹신호생성회로(20)와 동일한 구성으로 구현되어 동일한 동작을 수행하므로 구체적인 동작 설명은 생략한다.
어드레스입력회로(60)는 칩선택신호(CS)에 응답하여 클럭(CLK)에 동기되어 입력되는 어드레스(ADD<1:N>)로부터 로우어드레스(RA<1:M>)를 생성할 수 있다. 어드레스입력회로(60)는 액티브동작 시 클럭(CLK)에 동기되어 입력되는 어드레스(ADD<1:N>)로부터 로우어드레스(RA<1:M>)를 생성할 수 있다.
내부어드레스생성회로(70)는 로우어드레스(RA<1:M>)를 디코딩하여 내부어드레스(IADD<1:K>)를 생성할 수 있다. 로우어드레스(RA<1:M>)의 비트수 M과 내부어드레스(IADD<1:K>)의 비트수 K는 자연수로 설정될 수 있다.
워드라인신호생성회로(80)는 내부어드레스(IADD<1:K>)를 디코딩하여 워드라인신호(MWL<1:32>)를 생성할 수 있다. 워드라인신호생성회로(80)는 마스킹신호(MSK<1:4>)에 응답하여 제1 내지 제4 어드레스디코더(미도시)와 제1 내지 제4 퓨즈회로(미도시)의 연결을 제어할 수 있다.
좀더 구체적으로 워드라인신호생성회로(80)는 제1 워드라인신호생성회로(81), 제2 워드라인신호생성회로(82), 제3 워드라인신호생성회로(83) 및 제4 워드라인신호생성회로(84)를 포함할 수 있다.
제1 워드라인신호생성회로(81)는 내부어드레스(IADD<1:K>)를 디코딩하여 제1 뱅크(91)에 포함된 제1 워드라인그룹을 선택하기 위한 제1 워드라인신호(MWL<1:8>)를 생성할 수 있다. 제1 워드라인신호생성회로(81)는 제1 마스킹신호(MSK<1>)에 응답하여 제1 어드레스디코더(미도시)와 제1 퓨즈회로(미도시)의 연결을 제어할 수 있다.
제2 워드라인신호생성회로(82)는 내부어드레스(IADD<1:K>)를 디코딩하여 제2 뱅크(92)에 포함된 제2 워드라인그룹을 선택하기 위한 제2 워드라인신호(MWL<9:16>)를 생성할 수 있다. 제2 워드라인신호생성회로(82)는 제2 마스킹신호(MSK<2>)에 응답하여 제2 어드레스디코더(미도시)와 제2 퓨즈회로(미도시)의 연결을 제어할 수 있다.
제3 워드라인신호생성회로(83)는 내부어드레스(IADD<1:K>)를 디코딩하여 제3 뱅크(93)에 포함된 제3 워드라인그룹을 선택하기 위한 제3 워드라인신호(MWL<17:24>)를 생성할 수 있다. 제3 워드라인신호생성회로(83)는 제3 마스킹신호(MSK<3>)에 응답하여 제3 어드레스디코더(미도시)와 제3 퓨즈회로(미도시)의 연결을 제어할 수 있다.
제4 워드라인신호생성회로(84)는 내부어드레스(IADD<1:K>)를 디코딩하여 제4 뱅크(94)에 포함된 제4 워드라인그룹을 선택하기 위한 제4 워드라인신호(MWL<25:32>)를 생성할 수 있다. 제4 워드라인신호생성회로(84)는 제4 마스킹신호(MSK<4>)에 응답하여 제4 어드레스디코더(미도시)와 제4 퓨즈회로(미도시)의 연결을 제어할 수 있다.
여기서, 제1 내지 제4 퓨즈회로(미도시)는 다수의 이-퓨즈(e-fuse)가 어레이로 연결되는 일반적인 퓨즈회로로 구현될 수 있다. 또한, 제1 워드라인신호생성회로(81), 제2 워드라인신호생성회로(82), 제3 워드라인신호생성회로(83) 및 제4 워드라인신호생성회로(84)는 도 3 에 도시된 제1 워드라인신호생성회로(41), 제2 워드라인신호생성회로(42), 제3 워드라인신호생성회로(43) 및 제4 워드라인신호생성회로(44)와 동일한 구성으로 구현되어 동일한 동작을 수행하므로 구체적인 동작 설명은 생략한다.
메모리영역(90)은 제1 뱅크(91), 제2 뱅크(92), 제3 뱅크(93) 및 제4 뱅크(94)를 포함할 수 있다. 제1 뱅크(91), 제2 뱅크(92), 제3 뱅크(93) 및 제4 뱅크(94)는 다수의 워드라인을 포함하는 일반적인 메모리회로로 구현될 수 있다. 제1 뱅크(91), 제2 뱅크(92), 제3 뱅크(93) 및 제4 뱅크(94)는 불량이 발생한 불량워드라인을 대체하기 위한 리던던시워드라인을 포함하는 일반적인 메모리회로로 구현될 수 있다. 제1 뱅크(91), 제2 뱅크(92), 제3 뱅크(93) 및 제4 뱅크(94)는 워드라인신호(MWL<1:32>)에 의해 선택되는 워드라인을 통해 데이터를 입출력할 수 있다. 메모리영역(90)에 포함되는 뱅크의 수는 실시예에 따라 다양하게 설정될 수 있다.
한편, 본 발명의 제1 뱅크(91), 제2 뱅크(92), 제3 뱅크(93) 및 제4 뱅크(94)는 설명의 편의상 8개의 워드라인 포함하는 구성으로 도시되어 있지만 실시예에 따라 다양한 수의 워드라인을 포함하는 구성으로 구현될 수 있다.
이와 같은 제2 반도체장치(4)는 칩선택신호(CS)에 응답하여 클럭(CLK)에 동기되어 입력되는 어드레스(ADD<1:N>)로부터 생성되는 내부어드레스(IADD<1:K>)를 디코딩하여 제1 내지 제4 뱅크(91,92,93,94)에 포함된 워드라인을 선택할 수 있다. 제2 반도체장치(4)는 마스킹신호(MKS<1:4>)에 응답하여 워드라인을 선택하기 위한 제1 내지 제4 어드레스디코더(미도시)와 제1 내지 제4 퓨즈회로(미도시)의 연결을 제어할 수 있다.
이와 같은 본 발명의 다른 실시예에 따른 반도체시스템은 뱅크를 선택하기 위한 어드레스에 따라 사용하지 않는 퓨즈회로와 어드레스디코더의 연결을 차단함으로써 어드레스디코더의 로딩을 감소할 수 있다.
앞서, 도 1 내지 도 5에서 살펴본 반도체장치는 메모리시스템, 그래픽시스템, 컴퓨팅시스템 및 모바일시스템 등을 포함하는 전자시스템에 적용될 수 있다. 예를 들어, 도 6을 참고하면 본 발명의 일 실시예에 따른 전자시스템(1000)은 데이터저장부(1001), 메모리컨트롤러(1002), 버퍼메모리(1003) 및 입출력인터페이스(1004)를 포함할 수 있다.
데이터저장부(1001)는 메모리컨트롤러(1002)로부터의 제어신호에 따라 메모리컨트롤러(1002)로부터 인가되는 데이터를 저장하고 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 데이터저장부(1001)는 도 1 에 도시된 제2 반도체장치(2)및 도 5에 도시된 제2 반도체장치(4)를 포함할 수 있다. 한편, 데이터저장부(1001)는 전원이 차단되어도 데이터를 잃지 않고 계속 저장할 수 있는 비휘발성 메모리를 포함할 수 있다. 비휘발성 메모리는 플래쉬 메모리(Nor Flash Memory, NAND Flash Memory), 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입자화반전 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM)로 구현될 수 있다.
메모리컨트롤러(1002)는 입출력인터페이스(1004)를 통해 외부기기(호스트 장치)로부터 인가되는 명령어를 디코딩하고 디코딩된 결과에 따라 데이터저장부(1001) 및 버퍼메모리(1003)에 대한 데이터 입출력을 제어한다. 메모리컨트롤러(1002)는 도 1 에 도시된 제1 반도체장치(1)및 도 5에 도시된 제1 반도체장치(3)를 포함할 수 있다. 도 6에서는 메모리컨트롤러(1002)가 하나의 블록으로 표시되었으나, 메모리컨트롤러(1002)는 비휘발성 메모리를 제어하기 위한 컨트롤러와 휘발성 메모리인 버퍼메모리(1003)를 제어하기 위한 컨트롤러가 독립적으로 구성될 수 있다.
버퍼메모리(1003)는 메모리컨트롤러(1002)에서 처리할 데이터 즉 데이터저장부(1001)에 입출력되는 데이터를 임시적으로 저장할 수 있다. 버퍼메모리(1003)는 제어신호에 따라 메모리컨트롤러(1002)에서 인가되는 데이터를 저장할 수 있다. 버퍼메모리(1003)는 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 버퍼메모리(1003)는 DRAM(Dynamic Random Access Memory), Mobile DRAM, SRAM(Static Random Access Memory) 등의 휘발성 메모리를 포함할 수 있다.
입출력인터페이스(1004)는 메모리컨트롤러(1002)와 외부기기(호스트) 사이의 물리적 연결을 제공하여 메모리컨트롤러(1002)가 외부기기로부터 데이터 입출력을 위한 제어신호를 수신하고 외부기기와 데이터를 교환할 수 있도록 해준다. 입출력인터페이스(1004)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 및 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 포함할 수 있다.
전자시스템(1000)은 호스트 장치의 보조 기억장치 또는 외부 저장장치로 사용될 수 있다. 전자시스템(1000)은 고상 디스크(Solid State Disk; SSD), USB 메모리(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 포함할 수 있다.
제1 실시예
1. 제1 반도체장치 2. 제2 반도체장치
10. 어드레스입력회로 20. 마스킹신호생성회로
30. 내부어드레스생성회로 40. 워드라인신호생성회로
41. 제1 워드라인신호생성회로 42. 제2 워드라인신호생성회로
43. 제3 워드라인신호생성회로 44. 제4 워드라인신호생성회로
50. 메모리영역 51. 제1 뱅크
52. 제2 뱅크 53. 제3 뱅크
54. 제4 뱅크 411. 제1 어드레스디코더
412. 제1 퓨즈회로 413. 제1 스위치회로
421. 제2 어드레스디코더 422. 제2 퓨즈회로
423. 제2 스위치회로 431. 제3 어드레스디코더
432. 제3 퓨즈회로 433. 제3 스위치회로
441. 제4 어드레스디코더 442. 제4 퓨즈회로
443. 제4 스위치회로
제2 실시예
3. 제1 반도체장치 4. 제2 반도체장치
31. 마스킹신호생성회로 60. 어드레스입력회로
70. 내부어드레스생성회로 80. 워드라인신호생성회로
81. 제1 워드라인신호생성회로 82. 제2 워드라인신호생성회로
83. 제3 워드라인신호생성회로 84. 제4 워드라인신호생성회로
90. 메모리영역 91. 제1 뱅크
92. 제2 뱅크 93. 제3 뱅크
94. 제4 뱅크

Claims (20)

  1. 클럭, 칩선택신호 및 어드레스를 출력하는 제1 반도체장치; 및
    상기 칩선택신호에 응답하여 상기 클럭의 제1 펄스에 동기되어 입력되는 상기 어드레스를 통해 마스킹신호를 생성하고, 상기 클럭의 제2 펄스에 동기되어 입력되는 상기 어드레스로부터 생성되는 내부어드레스를 디코딩하여 워드라인을 선택하되, 상기 마스킹신호에 응답하여 상기 워드라인을 선택하기 위한 어드레스디코더와 퓨즈회로의 연결을 제어하는 제2 반도체장치를 포함하는 반도체시스템.
  2. 제 1 항에 있어서, 상기 클럭의 제1 펄스에 동기되어 입력되는 상기 어드레스는 메모리영역에 포함된 제1 및 제2 뱅크를 선택하기 위한 정보를 포함하는 반도체시스템.
  3. 제 1 항에 있어서, 상기 제2 반도체장치는
    상기 칩선택신호에 응답하여 상기 클럭의 제1 펄스에 동기되어 입력되는 상기 어드레스를 마스킹어드레스로 출력하고, 상기 클럭의 제2 펄스에 동기되어 입력되는 상기 어드레스를 로우어드레스로 출력하는 어드레스입력회로;
    상기 마스킹어드레스를 디코딩하여 제1 및 제2 마스킹신호를 생성하는 마스킹신호생성회로;
    상기 로우어드레스를 디코딩하여 상기 내부어드레스를 생성하는 내부어드레스생성회로; 및
    상기 제1 마스킹신호에 응답하여 제1 어드레스디코더와 제1 퓨즈회로의 연결을 제어하고, 상기 제2 마스킹신호에 응답하여 제2 어드레스디코더와 제2 퓨즈회로의 연결을 제어하되, 상기 내부어드레스를 디코딩하여 제1 및 제2 워드라인신호를 생성하는 워드라인신호생성회로를 포함하는 반도체시스템.
  4. 제 3 항에 있어서, 상기 워드라인신호생성회로는 상기 제1 및 제2 마스킹신호에 응답하여 상기 제1 및 제2 어드레스디코더와 상기 제1 및 제2 퓨즈회로 중 어느 하나를 연결하는 반도체시스템.
  5. 제 3 항에 있어서, 상기 워드라인신호생성회로는
    상기 내부어드레스를 디코딩하여 제1 뱅크에 포함된 제1 워드라인그룹을 선택하기 위한 상기 제1 워드라인신호를 생성하되, 상기 제1 마스킹신호에 응답하여 상기 제1 어드레스디코더와 상기 제1 퓨즈회로의 연결을 제어하는 제1 워드라인신호생성회로; 및
    상기 내부어드레스를 디코딩하여 제2 뱅크에 포함된 제2 워드라이그룹을 선택하기 위한 상기 제2 워드라인신호를 생성하되, 상기 제2 마스킹신호에 응답하여 상기 제2 어드레스디코더와 상기 제2 퓨즈회로의 연결을 제어하는 제2 워드라인신호생성회로를 포함하는 반도체시스템.
  6. 제 5 항에 있어서, 상기 제1 워드라인신호생성회로는
    상기 내부어드레스를 디코딩하여 상기 제1 워드라인신호를 생성하는 상기 제1 어드레스디코더;
    상기 내부어드레스의 조합이 불량이 발생한 불량워드라인을 선택하는 조합인 경우 상기 내부어드레스를 리페어하는 상기 제1 퓨즈회로; 및
    상기 제1 마스킹신호에 응답하여 상기 제1 어드레스디코더와 상기 제1 퓨즈회로의 연결을 제어하는 제1 스위치회로를 포함하는 반도체시스템.
  7. 제 5 항에 있어서, 상기 제2 워드라인신호생성회로는
    상기 내부어드레스를 디코딩하여 상기 제3 워드라인신호를 생성하는 상기 제2 어드레스디코더;
    상기 내부어드레스의 조합이 불량이 발생한 불량워드라인을 선택하는 조합인 경우 상기 내부어드레스를 리페어하는 상기 제2 퓨즈회로; 및
    상기 제2 마스킹신호에 응답하여 상기 제2 어드레스디코더와 상기 제2 퓨즈회로의 연결을 제어하는 제2 스위치회로를 포함하는 반도체시스템.
  8. 클럭, 칩선택신호 및 어드레스를 출력하고, 제1 및 제2 마스킹신호를 출력하는 제1 반도체장치; 및
    상기 칩선택신호에 응답하여 상기 클럭에 동기되어 입력되는 상기 어드레스로부터 생성되는 내부어드레스를 디코딩하여 워드라인을 선택하되, 상기 제1 및 제2 마스킹신호에 응답하여 상기 워드라인을 선택하는 제1 및 제2 어드레스디코더와 제1 및 제2 퓨즈회로의 연결을 제어하는 제2 반도체장치를 포함하는 반도체시스템.
  9. 제 8 항에 있어서, 상기 제1 및 제2 마스킹신호는 메모리영역에 포함된 제1 및 제2 뱅크를 선택하기 위한 상기 어드레스로부터 생성되는 반도체시스템.
  10. 제 8 항에 있어서, 상기 제2 반도체장치는 상기 제1 및 제2 마스킹신호에 응답하여 제1 및 제2 어드레스디코더와 제1 및 제2 퓨즈회로 중 어느 하나를 연결하는 반도체시스템.
  11. 제 8 항에 있어서, 상기 제1 마스킹신호는 메모리영역에 포함된 제1 뱅크에 대응하는 상기 제1 어드레스디코더와 상기 제1 퓨즈회로의 연결을 제어하기 위한 신호이고, 상기 제2 마스킹신호는 메모리영역에 포함된 제2 뱅크에 대응하는 상기 제2 어드레스디코더와 상기 제2 퓨즈회로의 연결을 제어하기 위한 신호인 반도체시스템.
  12. 제 8 항에 있어서, 상기 제2 반도체장치는
    상기 칩선택신호에 응답하여 상기 클럭에 동기되어 입력되는 상기 어드레스를 로우어드레스로 출력하는 어드레스입력회로;
    상기 로우어드레스를 디코딩하여 상기 내부어드레스를 생성하는 내부어드레스생성회로; 및
    상기 제1 마스킹신호에 응답하여 상기 제1 어드레스디코더와 상기 제1 퓨즈회로의 연결을 제어하고, 상기 제2 마스킹신호에 응답하여 상기 제2 어드레스디코더와 상기 제2 퓨즈회로의 연결을 제어하되, 상기 내부어드레스를 디코딩하여 제1 및 제2 워드라인신호를 생성하는 워드라인신호생성회로를 포함하는 반도체시스템.
  13. 제 12 항에 있어서, 상기 워드라인신호생성회로는
    상기 내부어드레스를 디코딩하여 제1 뱅크에 포함된 상기 제1 워드라인그룹을 선택하기 위한 상기 제1 워드라인신호를 생성하되, 상기 제1 마스킹신호에 응답하여 상기 제1 어드레스디코더와 상기 제1 퓨즈회로의 연결을 제어하는 제1 워드라인신호생성회로; 및
    상기 내부어드레스를 디코딩하여 제2 뱅크에 포함된 제2 워드라이그룹을 선택하기 위한 상기 제2 워드라인신호를 생성하되, 상기 제2 마스킹신호에 응답하여 상기 제2 어드레스디코더와 상기 제2 퓨즈회로의 연결을 제어하는 제2 워드라인신호생성회로를 포함하는 반도체시스템.
  14. 제 13 항에 있어서, 상기 제1 워드라인신호생성회로는
    상기 내부어드레스를 디코딩하여 상기 제1 워드라인신호를 생성하는 상기 제1 어드레스디코더;
    상기 내부어드레스의 조합이 불량이 발생한 불량워드라인을 선택하는 조합인 경우 상기 내부어드레스를 리페어하는 상기 제1 퓨즈회로; 및
    상기 제1 마스킹신호에 응답하여 상기 제1 어드레스디코더와 상기 제1 퓨즈회로의 연결을 제어하는 제1 스위치회로를 포함하는 반도체시스템.
  15. 제 13 항에 있어서, 상기 제2 워드라인신호생성회로는
    상기 내부어드레스를 디코딩하여 상기 제3 워드라인신호를 생성하는 상기 제2 어드레스디코더;
    상기 내부어드레스의 조합이 불량이 발생한 불량워드라인을 선택하는 조합인 경우 상기 내부어드레스를 리페어하는 상기 제2 퓨즈회로; 및
    상기 제2 마스킹신호에 응답하여 상기 제2 어드레스디코더와 상기 제2 퓨즈회로의 연결을 제어하는 제2 스위치회로를 포함하는 반도체시스템.
  16. 칩선택신호에 응답하여 클럭의 제1 펄스에 동기되어 입력되는 어드레스를 마스킹어드레스로 출력하고, 상기 클럭의 제2 펄스에 동기되어 입력되는 상기 어드레스를 로우어드레스로 출력하는 어드레스입력회로;
    상기 마스킹어드레스를 디코딩하여 제1 및 제2 마스킹신호를 생성하는 마스킹신호생성회로;
    상기 로우어드레스를 디코딩하여 상기 내부어드레스를 생성하는 내부어드레스생성회로; 및
    상기 제1 마스킹신호에 응답하여 제1 어드레스디코더와 제1 퓨즈회로의 연결을 제어하고, 상기 제2 마스킹신호에 응답하여 제2 어드레스디코더와 제2 퓨즈회로의 연결을 제어하되, 상기 내부어드레스를 디코딩하여 제1 및 제2 워드라인신호를 생성하는 워드라인신호생성회로를 포함하는 반도체장치.
  17. 제 16 항에 있어서, 상기 클럭의 제1 펄스에 동기되어 입력되는 상기 어드레스는 메모리영역에 포함된 제1 및 제2 뱅크를 선택하기 위한 정보를 포함하는 반도체장치.
  18. 제 16 항에 있어서, 상기 워드라인신호생성회로는
    상기 내부어드레스를 디코딩하여 제1 뱅크에 포함된 제1 워드라인그룹을 선택하기 위한 상기 제1 워드라인신호를 생성하되, 상기 제1 마스킹신호에 응답하여 상기 제1 어드레스디코더와 상기 제1 퓨즈회로의 연결을 제어하는 제1 워드라인신호생성회로; 및
    상기 내부어드레스를 디코딩하여 제2 뱅크에 포함된 제2 워드라이그룹을 선택하기 위한 상기 제2 워드라인신호를 생성하되, 상기 제2 마스킹신호에 응답하여 상기 제2 어드레스디코더와 상기 제2 퓨즈회로의 연결을 제어하는 제2 워드라인신호생성회로를 포함하는 반도체장치.
  19. 제 18 항에 있어서, 상기 제1 워드라인신호생성회로는
    상기 내부어드레스를 디코딩하여 상기 제1 워드라인신호를 생성하는 상기 제1 어드레스디코더;
    상기 내부어드레스의 조합이 불량이 발생한 불량워드라인을 선택하는 조합인 경우 상기 내부어드레스를 리페어하는 상기 제1 퓨즈회로; 및
    상기 제1 마스킹신호에 응답하여 상기 제1 어드레스디코더와 상기 제1 퓨즈회로의 연결을 제어하는 제1 스위치회로를 포함하는 반도체장치.
  20. 제 18 항에 있어서, 상기 제2 워드라인신호생성회로는
    상기 내부어드레스를 디코딩하여 상기 제2 워드라인신호를 생성하는 상기 제2 어드레스디코더;
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