KR20180035066A - 반도체장치 - Google Patents

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KR20180035066A KR1020160125088A KR20160125088A KR20180035066A KR 20180035066 A KR20180035066 A KR 20180035066A KR 1020160125088 A KR1020160125088 A KR 1020160125088A KR 20160125088 A KR20160125088 A KR 20160125088A KR 20180035066 A KR20180035066 A KR 20180035066A
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Abstract

반도체장치는 동작제어신호 및 테스트모드신호에 응답하여 변환어드레스를 생성하는 어드레스변환회로; 및 상기 변환어드레스에 응답하여 컬럼어드레스로부터 제1 출력선택신호 또는 제2 출력선택신호를 생성하는 컬럼디코더를 포함한다.

Description

반도체장치{MEMORY DEVICE}
본 발명은 어드레스디코딩을 수행하는 반도체장치에 관한 것이다.
반도체장치는 액티브동작, 리드동작 및 라이트동작 등을 수행할 수 있다. 액티브동작은 어드레스를 디코딩하여 로우어드레스를 생성하고, 로우어드레스에 의해 엑세스되는 워드라인을 활성화시키는 동작을 통해 수행된다. 한편, 리드동작 및 라이트동작은 어드레스를 디코딩하여 컬럼어드레스를 생성하고, 컬럼어드레스에 의해 엑세스되는 출력선택신호를 활성화시키는 동작을 통해 수행된다.
본 발명은 어드레스디코딩을 수행하는 반도체장치를 제공한다.
이를 위해 본 발명은 동작제어신호 및 테스트모드신호에 응답하여 변환어드레스를 생성하는 어드레스변환회로; 및 상기 변환어드레스에 응답하여 컬럼어드레스로부터 제1 출력선택신호 또는 제2 출력선택신호를 생성하는 컬럼디코더를 포함하는 반도체장치를 제공한다.
또한, 본 발명은 동작펄스와 플래그신호에 응답하여 순차적으로 카운팅되는 카운팅어드레스를 생성하는 카운터; 상기 플래그신호에 응답하여 상기 카운팅어드레스 또는 로우어드레스를 변환어드레스로 선택하여 출력하는 어드레스선택회로; 및 상기 변환어드레스에 응답하여 컬럼어드레스로부터 제1 출력선택신호 또는 제2 출력선택신호를 생성하는 컬럼디코더를 포함하는 반도체장치를 제공한다.
본 발명에 의하면 로우어드레스를 컬럼어드레스로 치환하여 액티브동작 및 프리차지동작의 수행 횟수를 감소시켜 전력소모 및 동작속도를 향상시킬 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 반도체장치의 구성을 도시한 블록도이다.
도 2는 도 1에 도시된 반도체장치에 포함된 어드레스변환회로의 일 실시예에 따른 구성을 도시한 블럭도이다.
도 3은 도 1에 도시된 반도체장치에 포함된 컬럼디코더의 일 실시예에 따른 구성을 도시한 블럭도이다.
도 4는 도 1에 도시된 반도체장치에 포함된 코어회로의 일 실시예에 따른 구성을 도시한 도면이다.
도 5는 도 1에 도시된 반도체장치에서 수행되는 테스트동작을 설명하기 위한 플로우차트이다.
도 6은 도 1에 도시된 반도체장치가 적용된 전자시스템의 일 실시예에 따른 구성을 도시한 도면이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체장치는 커맨드디코더(1), 어드레스버퍼(2), 어드레스변환회로(3), 로우디코더(4), 컬럼디코더(5) 및 코어회로(6)를 포함할 수 있다.
커맨드디코더(1)는 커맨드(CMD)를 디코딩하여 액티브신호(ACT), 라이트신호(WT) 및 동작제어신호(FWT)를 생성할 수 있다. 커맨드(CMD)는 메모리컨트롤러, 호스트 및 테스트장치 중 적어도 하나의 외부장치에서 인가될 수 있다. 커맨드(CMD)는 실시예에 따라서 다수의 비트들을 포함한 신호로 구현될 수 있다. 커맨드(CMD)는 어드레스(ADD<1:9>)가 전송되는 라인과 동일한 라인으로 전송될 수 있다. 액티브신호(ACT)는 워드라인을 선택적으로 활성화시키는 액티브동작을 위해 인에이블될 수 있다. 라이트신호(WT)는 데이터를 입력하기 위해 출력선택신호를 선택적으로 활성화시키는 라이트동작을 위해 인에이블될 수 있다. 동작제어신호(FWT)는 어드레스치환을 동반한 내부동작 수행을 위해 인에이블될 수 있다. 본 실시예에서 동작제어신호(FWT)는 로우어드레스를 컬럼어드레스로 치환하면서 라이트동작을 수행하기 위해 인에이블될 수 있다. 실시예에 따라서 동작제어신호(FWT)는 컬럼어드레스를 로우어드레스로 치환하는 동작 수행을 위해 인에이블될 수 있다. 실시예에 따라서 동작제어신호(FWT)는 라이트동작 대신 리드동작 등 다른 내부동작을 수행하기 위해 인에이블될 수 있다.
어드레스버퍼(2)는 액티브신호(ACT), 라이트신호(WT) 및 동작제어신호(FWT)에 응답하여 어드레스(ADD<1:9>)로부터 로우어드레스의 제1 비트그룹(XADD<1:7>), 로우어드레스의 제2 비트그룹(XADD<8:9>) 및 컬럼어드레스(YADD<1:7>)를 생성할 수 있다. 어드레스버퍼(2)는 액티브신호(ACT)가 인에이블되는 경우 어드레스(ADD<1:9>)를 버퍼링하여 로우어드레스의 제1 비트그룹(XADD<1:7>) 및 로우어드레스의 제2 비트그룹(XADD<8:9>)을 생성할 수 있다. 어드레스버퍼(2)는 라이트신호(WT) 또는 동작제어신호(FWT)가 인에이블되는 경우 어드레스(ADD<1:9>)를 버퍼링하여 컬럼어드레스(YADD<1:7>)를 생성할 수 있다. 어드레스(ADD<1:9>), 로우어드레스의 제1 비트그룹(XADD<1:7>), 로우어드레스의 제2 비트그룹(XADD<8:9>) 및 컬럼어드레스(YADD<1:7>)에 포함된 비트 수는 실시예에 따라서 다르게 설정될 수 있다.
어드레스변환회로(3)는 테스트모드신호(TM) 및 동작제어신호(FWT)에 응답하여 로우어드레스의 제2 비트그룹(XADD<8:9>)로부터 변환어드레스(VADD<1:2>)를 생성할 수 있다. 어드레스변환회로(3)는 테스트모드신호(TM) 및 동작제어신호(FWT)가 모두 인에이블되는 경우 순차적으로 카운팅되는 변환어드레스(VADD<1:2>)를 생성할 수 있다. 예를 들어, 어드레스변환회로(3)에서 생성되는 변환어드레스(VADD<1:2>)는 'L, L', 'H, L', 'L, H', 'H, H'의 순서로 논리레벨조합을 갖도록 순차적으로 카운팅되어 생성될 수 있다. 변환어드레스(VADD<1:2>)가 'H, L'인 경우라 함은 인 경우라 함은 변환어드레스의 첫번째 비트(VADD<1>)의 논리레벨이 로직하이레벨이고, 변환어드레스의 두번째 비트(VADD<2>)의 논리레벨이 로직로우레벨임을 의미한다. 테스트모드신호(TM)는 테스트모드에 진입하기 위해 인에이블될 수 있다. 어드레스변환회로(3)는 테스트모드신호(TM)가 디스에이블된 상태에서 로우어드레스의 제2 비트그룹(XADD<8:9>)을 버퍼링하여 변환어드레스(VADD<1:2>)를 생성할 수 있다. 어드레스변환회로(3)는 실시예에 따라 테스트모드신호(TM)에 관계없이 동작제어신호(FWT)에만 응답하여 변환어드레스(VADD<1:2>)를 생성할 수 있다. 어드레스변환회로(3)는 실시예에 따라 어드레스를 포함한 다양한 내부제어신호에 응답하여 변환어드레스(VADD<1:2>)를 생성할 수 있다.
로우디코더(4)는 로우어드레스의 제1 비트그룹(XADD<1:7>)에 응답하여 워드라인신호(WL<1:128>)를 생성할 수 있다. 로우디코더(4)는 로우어드레스의 제1 비트그룹(XADD<1:7>)의 논리레벨조합에 따라 선택적으로 활성화되는 비트를 포함하는 워드라인신호(WL<1:128>)를 생성할 수 있다. 로우어드레스의 제1 비트그룹(XADD<1:7>)의 논리레벨조합에 따라 워드라인신호(WL<1:128>) 중 활성화되는 비트는 실시예에 따라서 다르게 설정할 수 있다. 워드라인신호(WL<1:128>)에 포함된 비트 수는 실시예에 따라서 다르게 설정될 수 있다.
컬럼디코더(5)는 변환어드레스(VADD<1:2>)에 응답하여 컬럼어드레스(YADD<1:7>)를 디코딩하여 제1 출력선택신호(YI1<1:128>), 제2 출력선택신호(YI2<1:128>), 제3 출력선택신호(YI3<1:128>) 및 제4 출력선택신호(YI4<1:128>)를 생성할 수 있다. 컬럼디코더(5)는 변환어드레스(VADD<1:2>)의 논리레벨조합에 따라 컬럼어드레스(YADD<1:7>)를 디코딩하여 제1 출력선택신호(YI1<1:128>), 제2 출력선택신호(YI2<1:128>), 제3 출력선택신호(YI3<1:128>) 및 제4 출력선택신호(YI4<1:128>) 중 하나를 선택적으로 생성할 수 있다. 컬럼디코더(5)는 변환어드레스(VADD<1:2>)의 논리레벨조합이 'L, L'인 경우 컬럼어드레스(YADD<1:7>)를 디코딩하여 제1 출력선택신호(YI1<1:128>)를 생성할 수 있다. 변환어드레스(VADD<1:2>)의 논리레벨조합이 'L, L'인 경우라 함은 변환어드레스(VADD<1:2>)에 포함된 모든 비트들이 로직로우레벨로 설정됨을 의미한다. 컬럼디코더(5)는 변환어드레스(VADD<1:2>)의 논리레벨조합이 'H, L'인 경우 컬럼어드레스(YADD<1:7>)를 디코딩하여 제2 출력선택신호(YI2<1:128>)를 생성할 수 있다. 변환어드레스(VADD<1:2>)의 논리레벨조합이 'H, L'인 경우라 함은 변환어드레스의 첫번째 비트(VADD<1>)의 논리레벨이 로직하이레벨이고, 변환어드레스의 두번째 비트(VADD<2>)의 논리레벨이 로직로우레벨임을 의미한다. 컬럼디코더(5)는 변환어드레스(VADD<1:2>)의 논리레벨조합이 'L, H'인 경우 컬럼어드레스(YADD<1:7>)를 디코딩하여 제3 출력선택신호(YI3<1:128>)를 생성할 수 있다. 변환어드레스(VADD<1:2>)의 논리레벨조합이 'L, H'인 경우라 함은 변환어드레스의 첫번째 비트(VADD<1>)의 논리레벨이 로직로우레벨이고, 변환어드레스의 두번째 비트(VADD<2>)의 논리레벨이 로직하이레벨임을 의미한다. 컬럼디코더(5)는 변환어드레스(VADD<1:2>)의 논리레벨조합이 'H, H'인 경우 컬럼어드레스(YADD<1:7>)를 디코딩하여 제4 출력선택신호(YI4<1:128>)를 생성할 수 있다. 변환어드레스(VADD<1:2>)의 논리레벨조합이 ''H, H'인 경우라 함은 변환어드레스(VADD<1:2>)에 포함된 모든 비트들이 로직하이레벨로 설정됨을 의미한다.
코어회로(6)는 워드라인신호(WL<1:128>), 제1 출력선택신호(YI1<1:128>), 제2 출력선택신호(YI2<1:128>), 제3 출력선택신호(YI3<1:128>) 및 제4 출력선택신호(YI4<1:128>)에 응답하여 내부동작을 수행할 수 있다. 코어회로(6)는 액티브동작이 수행되는 경우 워드라인신호(WL<1:128>) 중 인에이블되는 비트에 대응되는 워드라인을 활성화할 수 있다. 코어회로(6)는 로우어드레스를 컬럼어드레스로 치환하면서 라이트동작이 수행되는 경우 순차적으로 생성되는 제1 출력선택신호(YI1<1:128>), 제2 출력선택신호(YI2<1:128>), 제3 출력선택신호(YI3<1:128>) 및 제4 출력선택신호(YI4<1:128>)에 의해 활성화되는 입출력라인(미도시)을 통해 데이터가 입력될 수 있다.
도 2를 참고하면 어드레스변환회로(3)는 동작펄스생성회로(31), 플래그생성회로(32), 카운터(33) 및 어드레스선택회로(34)를 포함할 수 있다.
동작펄스생성회로(31)는 동작제어신호(FWT)에 응답하여 동작펄스(STBP)를 생성할 수 있다. 동작펄스생성회로(31)는 로우어드레스를 컬럼어드레스로 치환하면서 라이트동작이 수행되어 동작제어신호(FWT)가 인에이블되는 경우 동작펄스(STBP)를 생성할 수 있다.
플래그생성회로(32)는 테스트모드신호(TM)에 응답하여 플래그신호(FLAG)를 생성할 수 있다. 플래그생성회로(32)는 테스트모드에 진입하여 테스트모드신호(TM)가 인에이블되는 경우 플래그신호(FLAG)를 생성할 수 있다.
카운터(33)는 동작펄스(STBP) 및 플래그신호(FLAG)에 응답하여 카운팅어드레스(CADD<1:2>)를 생성할 수 있다. 카운터(33)는 동작펄스(STBP) 및 플래그신호(FLAG)가 모두 발생하는 경우 카운팅어드레스(CADD<1:2>)를 순차적으로 카운팅할 수 있다. 카운팅어드레스(CADD<1:2>)는 'L, L', 'H, L', 'L, H', 'H, H'의 순서로 논리레벨조합을 갖도록 순차적으로 카운팅되어 생성될 수 있다. 카운팅어드레스(CADD<1:2>)가 'H, L'라 함은 인 경우라 함은 변환어드레스의 첫번째 비트(CADD<1>)의 논리레벨이 로직하이레벨이고, 변환어드레스의 두번째 비트(CADD<2>)의 논리레벨이 로직로우레벨임을 의미한다.
어드레스선택회로(34)는 플래그신호(FLAG)에 응답하여 카운팅어드레스(CADD<1:2>) 또는 로우어드레스의 제2 비트그룹(XADD<8:9>)으로부터 변환어드레스(VADD<1:2>)를 생성할 수 있다. 어드레스선택회로(34)는 플래그신호(FLAG)가 인에이블되는 경우 카운팅어드레스(CADD<1:2>)를 버퍼링하여 변환어드레스(VADD<1:2>)로 출력할 수 있다. 어드레스선택회로(34)는 플래그신호(FLAG)가 디스에이블되는 경우 로우어드레스의 제2 비트그룹(XADD<8:9>)을 버퍼링하여 변환어드레스(VADD<1:2>)로 출력할 수 있다.
도 3을 참고하면 컬럼디코더(5)는 제1 컬럼디코더(51), 제2 컬럼디코더(52), 제3 컬럼디코더(53) 및 제4 컬럼디코더(54)를 포함할 수 있다.
제1 컬럼디코더(51)는 변환어드레스(VADD<1:2>)가 제1 논리레벨조합인 경우 컬럼어드레스(YADD<1:7>)를 디코딩하여 제1 출력선택신호(YI1<1:128>)를 생성할 수 있다. 변환어드레스(VADD<1:2>)의 제1 논리레벨조합은 'L, L'로 설정될 수 있다. 제1 논리레벨조합은 실시예에 따라 다양하게 설정될 수 있다. 컬럼어드레스(YADD<1:7>)의 논리레벨조합에 따라 제1 출력선택신호(YI1<1:128>) 중 인에이블되는 비트는 실시예에 따라서 다양하게 설정될 수 있다.
제2 컬럼디코더(52)는 변환어드레스(VADD<1:2>)가 제2 논리레벨조합인 경우 컬럼어드레스(YADD<1:7>)를 디코딩하여 제2 출력선택신호(YI2<1:128>)를 생성할 수 있다. 변환어드레스(VADD<1:2>)의 제2 논리레벨조합은 'H, L'로 설정될 수 있다. 제2 논리레벨조합은 실시예에 따라 다양하게 설정될 수 있다. 컬럼어드레스(YADD<1:7>)의 논리레벨조합에 따라 제2 출력선택신호(YI2<1:128>) 중 인에이블되는 비트는 실시예에 따라서 다양하게 설정될 수 있다.
제3 컬럼디코더(53)는 변환어드레스(VADD<1:2>)가 제3 논리레벨조합인 경우 컬럼어드레스(YADD<1:7>)를 디코딩하여 제3 출력선택신호(YI3<1:128>)를 생성할 수 있다. 변환어드레스(VADD<1:2>)의 제3 논리레벨조합은 'L, H'로 설정될 수 있다. 제3 논리레벨조합은 실시예에 따라 다양하게 설정될 수 있다. 컬럼어드레스(YADD<1:7>)의 논리레벨조합에 따라 제3 출력선택신호(YI3<1:128>) 중 인에이블되는 비트는 실시예에 따라서 다양하게 설정될 수 있다.
제4 컬럼디코더(54)는 변환어드레스(VADD<1:2>)가 제4 논리레벨조합인 경우 컬럼어드레스(YADD<1:7>)를 디코딩하여 제4 출력선택신호(YI4<1:128>)를 생성할 수 있다. 변환어드레스(VADD<1:2>)의 제4 논리레벨조합은 'H, H'로 설정될 수 있다. 제4 논리레벨조합은 실시예에 따라 다양하게 설정될 수 있다. 컬럼어드레스(YADD<1:7>)의 논리레벨조합에 따라 제4 출력선택신호(YI4<1:128>) 중 인에이블되는 비트는 실시예에 따라서 다양하게 설정될 수 있다.
도 4를 참고하면 코어회로(6)는 제1 영역(61), 제2 영역(62), 제3 영역(63) 및 제4 영역(64)을 포함할 수 있다.
제1 영역(61)은 워드라인신호(WL<1:128>) 및 제1 출력선택신호(YI1<1:128>)에 응답하여 엑세스되는 셀어레이를 포함할 수 있다. 제1 영역(61)에 포함된 셀어레이는 라이트동작을 포함한 내부동작 수행을 위해 워드라인신호(WL<1:128>) 중 인에이블되는 비트 및 제1 출력선택신호(YI1<1:128>) 중 인에이블되는 비트에 응답하여 엑세스될 수 있다.
제2 영역(62)은 워드라인신호(WL<1:128>) 및 제2 출력선택신호(YI2<1:128>)에 응답하여 엑세스되는 셀어레이를 포함할 수 있다. 제2 영역(62)에 포함된 셀어레이는 라이트동작을 포함한 내부동작 수행을 위해 워드라인신호(WL<1:128>) 중 인에이블되는 비트 및 제2 출력선택신호(YI2<1:128>) 중 인에이블되는 비트에 응답하여 엑세스될 수 있다.
제3 영역(63)은 워드라인신호(WL<1:128>) 및 제3 출력선택신호(YI3<1:128>)에 응답하여 엑세스되는 셀어레이를 포함할 수 있다. 제3 영역(63)에 포함된 셀어레이는 라이트동작을 포함한 내부동작 수행을 위해 워드라인신호(WL<1:128>) 중 인에이블되는 비트 및 제3 출력선택신호(YI3<1:128>) 중 인에이블되는 비트에 응답하여 엑세스될 수 있다.
제4 영역(64)은 워드라인신호(WL<1:128>) 및 제4 출력선택신호(YI4<1:128>)에 응답하여 엑세스되는 셀어레이를 포함할 수 있다. 제4 영역(64)에 포함된 셀어레이는 라이트동작을 포함한 내부동작 수행을 위해 워드라인신호(WL<1:128>) 중 인에이블되는 비트 및 제4 출력선택신호(YI4<1:128>) 중 인에이블되는 비트에 응답하여 엑세스될 수 있다.
이상 살펴본 바와 같이 구성된 반도체장치의 테스트동작을 도 5를 참고하여 살펴보되, 워드라인이 128비트로 구성되고, 128비트로 구성된 출력선택신호가 4개인 상태에서 어드레스치환을 동반한 라이트동작이 수행되는 경우로 가정하여 설명하면 다음과 같다.
어드레스치환을 동반한 라이트동작이 수행되어 동작제어신호(FWT) 및 테스트모드신호(TM)가 모두 인에이블되는 경우 코어회로(6)에 포함된 모든 셀어레이에 대해 라이트동작이 수행된다.
워드라인에 포함된 첫번째 비트가 활성화되는 액티브동작이 수행(S11)된 후 첫번째 출력선택신호에 포함된 모든 비트가 순차적으로 활성화되어 엑세스되는 셀어레이에 대한 라이트동작이 순차적으로 수행된다.(S12) 활성화된 출력선택신호가 4번째인지 판단(S13)하여 출력선택신호가 4번째가 아닌 경우 변환어드레스를 카운팅 하여(S14) 4번째 출력선택신호까지 순차적으로 활성화시킨다.
4번째의 출력선택신호에 포함된 모든 비트가 모두 활성화된 후 워드라인에 포함된 128번째 비트가 활성화되었는지 여부를 판단(S15)한 후 워드라인에 포함된 128번째 비트가 활성화되지 않은 경우 로우어드레스를 카운팅(S16)하여 워드라인에 포함된 다른 비트를 순차적으로 활성화하여 액티브동작을 수행(S11)하는 동작을 반복하고, 워드라인에 포함된 128번째 비트가 활성화된 경우 테스트동작을 종료한다.
앞서, 도 1에서 살펴본 반도체장치는 메모리시스템, 그래픽시스템, 컴퓨팅시스템 및 모바일시스템 등을 포함하는 전자시스템에 적용될 수 있다. 예를 들어, 도 6을 참고하면 본 발명의 일 실시예에 따른 전자시스템(1000)은 데이터저장부(1001), 메모리컨트롤러(1002), 버퍼메모리(1003) 및 입출력인터페이스(1004)를 포함할 수 있다.
데이터저장부(1001)는 메모리컨트롤러(1002)로부터의 제어신호에 따라 메모리컨트롤러(1002)로부터 인가되는 데이터를 저장하고 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 데이터저장부(1001)는 도 1에 도시된 반도체장치를 포함할 수 있다. 한편, 데이터저장부(1001)는 전원이 차단되어도 데이터를 잃지 않고 계속 저장할 수 있는 비휘발성 메모리를 포함할 수 있다. 비휘발성 메모리는 플래쉬 메모리(Nor Flash Memory, NAND Flash Memory), 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입자화반전 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM)로 구현될 수 있다.
메모리컨트롤러(1002)는 입출력인터페이스(1004)를 통해 외부기기(호스트 장치)로부터 인가되는 명령어를 디코딩하고 디코딩된 결과에 따라 데이터저장부(1001) 및 버퍼메모리(1003)에 대한 데이터 입출력을 제어한다. 도 6에서는 메모리컨트롤러(1002)가 하나의 블록으로 표시되었으나, 메모리컨트롤러(1002)는 데이터저장부(1001)를 제어하기 위한 컨트롤러와 휘발성 메모리인 버퍼메모리(1003)를 제어하기 위한 컨트롤러가 독립적으로 구성될 수 있다.
버퍼메모리(1003)는 메모리컨트롤러(1002)에서 처리할 데이터 즉 데이터저장부(1001)에 입출력되는 데이터를 임시적으로 저장할 수 있다. 버퍼메모리(1003)는 제어신호에 따라 메모리컨트롤러(1002)에서 인가되는 데이터(DATA)를 저장할 수 있다. 버퍼메모리(1003)는 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 버퍼메모리(1003)는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory) 등의 휘발성 메모리를 포함할 수 있다.
입출력인터페이스(1004)는 메모리컨트롤러(1002)와 외부기기(호스트) 사이의 물리적 연결을 제공하여 메모리컨트롤러(1002)가 외부기기로부터 데이터 입출력을 위한 제어신호를 수신하고 외부기기와 데이터를 교환할 수 있도록 해준다. 입출력인터페이스(1004)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 및 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 포함할 수 있다.
전자시스템(1000)은 호스트 장치의 보조 기억장치 또는 외부 저장장치로 사용될 수 있다. 전자시스템(1000)은 고상 디스크(Solid State Disk; SSD), USB 메모리(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 포함할 수 있다.
1: 커맨드디코더 2: 어드레스버퍼
3: 어드레스변환회로 4: 로우디코더
5: 컬럼디코더 6: 코어회로
31: 동작펄스생성회로 32: 플래그생성회로
33: 카운터 34: 어드레스선택회로
51: 제1 컬럼디코더 52: 제2 컬럼디코더
53: 제3 컬럼디코더 54: 제4 컬럼디코더

Claims (20)

  1. 동작제어신호 및 테스트모드신호에 응답하여 변환어드레스를 생성하는 어드레스변환회로; 및
    상기 변환어드레스에 응답하여 컬럼어드레스로부터 제1 출력선택신호 또는 제2 출력선택신호를 생성하는 컬럼디코더를 포함하는 반도체장치.
  2. 제 1 항에 있어서, 상기 동작제어신호는 어드레스를 치환하면서 내부동작을 수행하기 위해 인에이블되는 반도체장치.
  3. 제 2 항에 있어서, 상기 내부동작은 라이트동작을 포함하는 반도체장치.
  4. 제 1 항에 있어서, 상기 어드레스변환회로는 상기 동작제어신호가 인에이블되는 경우 순차적으로 카운팅되는 상기 변환어드레스를 생성하는 반도체장치.
  5. 제 1 항에 있어서, 상기 어드레스변환회로는
    상기 동작제어신호에 응답하여 동작펄스를 생성하는 동작펄스생성회로; 및
    상기 테스트모드신호에 응답하여 플래그신호를 생성하는 플래그신호생성회로를 포함하는 반도체장치.
  6. 제 1 항에 있어서, 상기 어드레스변환회로는
    상기 동작제어신호가 인에이블되는 경우 발생되는 동작펄스와 상기 테스트모드신호가 인에이블되는 경우 발생되는 플래그신호에 응답하여 순차적으로 카운팅되는 카운팅어드레스를 생성하는 카운터를 포함하는 반도체장치.
  7. 제 6 항에 있어서, 상기 어드레스변환회로는
    상기 플래그신호에 응답하여 상기 카운팅어드레스 또는 로우어드레스를 상기 변환어드레스로 선택하여 출력하는 어드레스선택회로를 더 포함하는 반도체장치.
  8. 제 1 항에 있어서, 상기 컬럼디코더는 상기 변환어드레스가 제1 논리레벨조합인 경우 상기 컬럼어드레스를 디코딩하여 상기 제1 출력선택신호를 생성하고, 상기 변환어드레스가 제2 논리레벨조합인 경우 상기 컬럼어드레스를 디코딩하여 상기 제2 출력선택신호를 생성하는 반도체장치.
  9. 제 1 항에 있어서,
    액티브신호, 라이트신호 및 동작제어신호에 응답하여 어드레스로부터 로우어드레스의 제1 비트그룹, 로우어드레스의 제2 비트그룹 및 상기 컬럼어드레스를 생성하는 어드레스버퍼를 더 포함하는 반도체장치.
  10. 제 1 항에 있어서,
    로우어드레스를 디코딩하여 생성된 워드라인신호, 상기 제1 출력선택신호 및 상기 제2 출력선택신호에 응답하여 내부동작을 수행하는 코어회로를 더 포함하는 반도체장치.
  11. 제 10 항에 있어서, 상기 코어회로는
    상기 워드라인신호 및 상기 제1 출력선택신호에 응답하여 엑세스되는 제1 셀어레이를 포함하는 제1 영역; 및
    상기 워드라인신호 및 상기 제2 출력선택신호에 응답하여 엑세스되는 제2 셀어레이를 포함하는 제2 영역을 포함하는 반도체장치.
  12. 동작펄스와 플래그신호에 응답하여 순차적으로 카운팅되는 카운팅어드레스를 생성하는 카운터;
    상기 플래그신호에 응답하여 상기 카운팅어드레스 또는 로우어드레스를 변환어드레스로 선택하여 출력하는 어드레스선택회로; 및
    상기 변환어드레스에 응답하여 컬럼어드레스로부터 제1 출력선택신호 또는 제2 출력선택신호를 생성하는 컬럼디코더를 포함하는 반도체장치.
  13. 제 12 항에 있어서, 상기 동작펄스는 동작제어신호가 인에이블되는 경우 발생되는 반도체장치.
  14. 제 13 항에 있어서, 상기 동작제어신호는 어드레스를 치환하면서 내부동작을 수행하기 위해 인에이블되는 반도체장치.
  15. 제 14 항에 있어서, 상기 내부동작은 라이트동작을 포함하는 반도체장치.
  16. 제 12 항에 있어서, 상기 플래그신호는 테스트모드신호가 인에이블되는 경우 발생되는 반도체장치.
  17. 제 12 항에 있어서, 상기 컬럼디코더는 상기 변환어드레스가 제1 논리레벨조합인 경우 상기 컬럼어드레스를 디코딩하여 상기 제1 출력선택신호를 생성하고, 상기 변환어드레스가 제2 논리레벨조합인 경우 상기 컬럼어드레스를 디코딩하여 상기 제2 출력선택신호를 생성하는 반도체장치.
  18. 제 12 항에 있어서,
    액티브신호, 라이트신호 및 동작제어신호에 응답하여 어드레스로부터 상기 로우어드레스의 제1 비트그룹, 상기 로우어드레스의 제2 비트그룹 및 상기 컬럼어드레스를 생성하는 어드레스버퍼를 더 포함하는 반도체장치.
  19. 제 12 항에 있어서,
    상기 로우어드레스를 디코딩하여 생성된 워드라인신호, 상기 제1 출력선택신호 및 상기 제2 출력선택신호에 응답하여 내부동작을 수행하는 코어회로를 더 포함하는 반도체장치.
  20. 제 19 항에 있어서, 상기 코어회로는
    상기 워드라인신호 및 상기 제1 출력선택신호에 응답하여 엑세스되는 제1 셀어레이를 포함하는 제1 영역; 및
    상기 워드라인신호 및 상기 제2 출력선택신호에 응답하여 엑세스되는 제2 셀어레이를 포함하는 제2 영역을 포함하는 반도체장치.
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