KR20170059616A - 적층형 메모리 장치 및 이를 포함하는 반도체 메모리 시스템 - Google Patents

적층형 메모리 장치 및 이를 포함하는 반도체 메모리 시스템 Download PDF

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KR20170059616A
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Abstract

본 발명은 복수의 관통 전극을 통해 신호 전송이 가능하도록 적층된 베이스 다이 및 다수 개의 코어 다이들을 포함하는 적층형 메모리 장치에 있어서, 상기 베이스 다이는, 다수 개의 위크 셀 어드레스들을 저장하는 위크 셀 어드레스 저장부; 위크 셀 리프레쉬 모드 신호 및 파이프 제어 신호에 응답하여, 상기 위크 셀 어드레스 저장부로부터 제공되는 다수 개의 위크 셀 어드레스들 중 하나를 타겟 위크 셀 어드레스로 선택하여, 선택된 타겟 위크 셀 어드레스를 직렬 위크 셀 어드레스로 변환하여 출력하고, 상기 직렬 위크 셀 어드레스와 동기된 스트로브 신호를 출력하는 직렬화부; 상기 스트로브 신호에 응답하여 상기 직렬 위크 셀 어드레스를 저장하고, 리프레쉬 종료 신호에 응답하여 상기 저장된 어드레스를 병렬 위크 셀 어드레스로 변환하여 출력하는 병렬화부; 상기 병렬 위크 셀 어드레스 혹은 리프레쉬 신호를 토대로 생성된 리프레쉬 어드레스를 선택하여, 메모리 셀 어레이의 리프레쉬를 수행하기 위한 타겟 어드레스를 출력하는 리프레쉬 제어부; 및 상기 리프레쉬 신호에 응답하여, 소정 횟수 연속하여 활성화되는 파이프 제어 신호를 생성하는 직병렬 제어부를 포함한다.

Description

적층형 메모리 장치 및 이를 포함하는 반도체 메모리 시스템 {STACKED MEMORY DEVICE AND SEMICONDUCTOR MEMORY SYSTEM}
본 발명은 반도체 설계 기술에 관한 것으로, 좀 더 구체적으로는 리프레쉬 동작을 수행하는 적층형 메모리 장치에 관한 것이다.
일반적으로 DRAM, DDR SDRAM 등과 같은 휘발성 메모리 장치(이하, 메모리 장치라 칭한다)는 메모리 셀에 저장된 데이타의 손실을 방지하기 위하여 주기적으로 리프레쉬 동작을 수행한다.
이러한 메모리 장치에 적용되는 리프레쉬 모드는 크게 오토 리프레쉬 모드(auto-refresh mode)와 셀프 리프레쉬 모드(self-refresh mode)로 나누어진다. 오토 리프레쉬 모드는 메모리 장치의 동작중에 메모리 장치의 외부에서 리프레쉬 명령을 인가하여 리프레쉬 동작을 수행하는 방식을 말하고, 셀프 리프레쉬 모드는 메모리 장치가 동작하지 않는 상태에서 메모리 장치 내부에서 자체적으로 리프레쉬 명령을 생성하여 리프레쉬 동작을 수행하는 방식을 말한다.
한편, DRAM의 전반적인 리프레쉬 특성에는 문제가 없지만 일부 (수 개 ~ 수 십개) 셀들의 대하여 리프레쉬 특성이 열화된 경우, 일부 셀들에 의해 전체 리프레쉬 성능이 악화가 될 수 있다. 이를 위해, 표준에서 정의된 리프레쉬 주기(tREF) 보다 짧은 데이터 보유 시간(Retention Time)을 가지는 셀, 즉, 위크 셀(WEAK CELL)을 리프레쉬하는 여러 방법들이 제안되고 있다.
한편, 반도체 메모리 기술이 비약적으로 발전하면서 반도체 집적 장치에 대한 패키징 기술에 대해서도 점차 고집적화 및 고성능화가 요구되고 있다. 따라서, 집적회로가 구현되는 반도체 칩들을 와이어나 범프를 이용해 인쇄회로기판(PCB)상에 평면적으로 배치시키는 2차원 구조에서 벗어나 다수 개의 반도체 칩을 수직하게 적층시키는 3차원 구조에 관한 기술이 다양하게 발전하고 있다.
이러한 3차원 구조는 다수 개의 메모리 칩들을 수직으로 적층하는 적층형 메모리 장치를 통해 구현될 수 있다. 그리고, 이처럼 수직방향으로 탑재된 반도체 칩들은 관통 실리콘 비아(Through Silicon Via:TSV)를 통해 서로 전기적으로 연결되면서 반도체 패키지용 기판에 탑재된다.
한편, 이러한 적층형 메모리 장치에서도, 위크 셀(WEAK CELL)을 리프레쉬하기 위한 방법들이 요구되고 있다.
복수의 관통 전극을 통해 신호 전송이 가능하도록 적층된 베이스 다이 및 다수 개의 코어 다이들을 포함하는 적층형 메모리 장치에 있어서, 위크 셀 어드레스를 저장하는 회로를 베이스 다이의 중심 영역이 아닌 외곽 영역에 분산 배치할 수 있는 적층형 메모리 장치를 제공하고자 한다.
또한, 복수의 관통 전극을 통해 신호 전송이 가능하도록 적층된 베이스 다이 및 다수 개의 코어 다이들을 포함하는 적층형 메모리 장치에 있어서, 베이스 다이의 중심 영역과 외곽 영역 사이의 신호를 직병렬 회로를 통해 전송할 수 있는 적층형 메모리 장치를 제공하고자 한다.
본 발명의 실시예에 따른 적층형 메모리 장치는, 복수의 관통 전극을 통해 신호 전송이 가능하도록 적층된 베이스 다이 및 다수 개의 코어 다이들을 포함하고, 상기 베이스 다이는, 다수 개의 위크 셀 어드레스들을 저장하는 위크 셀 어드레스 저장부; 위크 셀 리프레쉬 모드 신호 및 파이프 제어 신호에 응답하여, 상기 위크 셀 어드레스 저장부로부터 제공되는 다수 개의 위크 셀 어드레스들 중 하나를 타겟 위크 셀 어드레스로 선택하여, 선택된 타겟 위크 셀 어드레스를 직렬 위크 셀 어드레스로 변환하여 출력하고, 상기 직렬 위크 셀 어드레스와 동기된 스트로브 신호를 출력하는 직렬화부; 상기 스트로브 신호에 응답하여 상기 직렬 위크 셀 어드레스를 저장하고, 리프레쉬 종료 신호에 응답하여 상기 저장된 어드레스를 병렬 위크 셀 어드레스로 변환하여 출력하는 병렬화부; 상기 병렬 위크 셀 어드레스 혹은 리프레쉬 신호를 토대로 생성된 리프레쉬 어드레스를 선택하여, 메모리 셀 어레이의 리프레쉬를 수행하기 위한 타겟 어드레스를 출력하는 리프레쉬 제어부; 및 상기 리프레쉬 신호에 응답하여, 소정 횟수 연속하여 활성화되는 파이프 제어 신호를 생성하는 직병렬 제어부를 포함한다.
본 발명의 실시예에 따른 적층형 메모리 장치는, 복수의 관통 전극을 통해 신호 전송이 가능하도록 적층된 베이스 다이 및 다수 개의 코어 다이들을 포함하고, 상기 베이스 다이는, 위크 셀 어드레스 정보를 저장하는 위크 셀 어드레스 저장부; 다수의 메모리 셀 어레이의 파일드 리프레쉬(PILED REFRESH)를 위한 파일드 리프레쉬 신호들을 이용하여 파이프 제어 신호를 생성하는 직병렬 제어부; 상기 파이프 제어 신호에 응답하여, 상기 위크 셀 어드레스 저장부에 저장된 위크 셀 어드레스를 직렬 위크 셀 어드레스로 변환하여 출력하고, 상기 직렬 위크 셀 어드레스와 동기된 스트로브 신호를 출력하는 직렬화부; 상기 스트로브 신호에 응답하여 상기 직렬 위크 셀 어드레스를 저장하고, 리프레쉬 종료 신호에 응답하여 상기 저장된 어드레스를 병렬 위크 셀 어드레스로 변환하여 출력하는 병렬화부; 및 상기 병렬 위크 셀 어드레스 혹은 리프레쉬 어드레스를 이용하여 상기 메모리 셀 어레이의 리프레쉬를 수행하기 위한 타겟 어드레스를 출력하는 리프레쉬 제어부를 포함한다.
본 발명의 실시예에 따른 반도체 메모리 시스템은, 메모리 컨트롤러; 및 복수의 관통 전극을 통해 신호 전송이 가능하도록 적층된 베이스 다이 및 다수 개의 코어 다이들을 포함하는 적층형 메모리 장치를 포함하고, 상기 베이스 다이는, 위크 셀 어드레스 정보를 저장하는 위크 셀 어드레스 저장부; 리프레쉬 신호에 응답하여 순차적으로 활성화되는 파이프 제어 신호에 응답하여, 상기 위크 셀 어드레스 저장부에 저장된 위크 셀 어드레스를 직렬 위크 셀 어드레스로 변환하여 출력하고, 상기 직렬 위크 셀 어드레스와 동기된 스트로브 신호를 출력하는 직렬화부; 상기 스트로브 신호에 응답하여 상기 직렬 위크 셀 어드레스를 저장하고, 리프레쉬 종료 신호에 응답하여 상기 저장된 어드레스를 병렬 위크 셀 어드레스로 변환하여 출력하는 병렬화부; 및 상기 병렬 위크 셀 어드레스 혹은 리프레쉬 어드레스를 이용하여 상기 메모리 셀 어레이의 리프레쉬를 수행하기 위한 타겟 어드레스를 출력하는 리프레쉬 제어부를 포함한다.
본 발명의 실시예에 따른 적층형 메모리 장치는, 위크 셀 어드레스를 저장하는 회로를 베이스 다이의 중심 영역이 아닌 외곽 영역에 분산 배치하여 중심 영역의 밀집도를 줄이고, 면적의 효율성을 증가시킬 수 있다.
또한, 본 발명의 실시예에 따른 적층형 메모리 장치는, 위크 셀 어드레스를 저장하는 회로를 베이스 다이의 중심 영역이 아닌 외곽 영역에 분산 배치하고, 직병렬 회로를 통해 필요한 어드레스를 전송함으로써 중심 영역과 외곽 영역 간의 신호 라인의 개수를 최소화할 수 있다.
또한, 본 발명의 실시예에 따른 적층형 메모리 장치는, 누적 리프레쉬 스킴(piled refresh scheme)을 수행하는 메모리 장치의 경우, 누적 리프레쉬를 수행하기 위해 순차적으로 활성화되는 누적 리프레쉬 신호를 이용하여 상기 직병렬 회로를 제어할 수 있어 추가적인 회로 필요 없이 기존의 회로를 최대한 활용할 수 있다.
도 1 은 본 발명의 실시예에 따른 반도체 메모리 시스템의 구성을 나타낸 도면이다.
도 2 는 본 발명의 실시예에 따른 위크 셀(WEAK CELL)을 리프레쉬하기 위한 구성을 포함하는 적층형 메모리 장치를 설명하기 위한 블록도이다.
도 3 은 도 2 의 직렬화부(230)의 상세 블록도 이다.
도 4a 는 도 3 의 직렬 제어부(310)의 상세 블록도 이다.
도 4b 는 도 4a 의 직렬 출력 제어부(410)의 동작을 설명하기 위한 파형도 이다.
도 4c 는 도 4a 의 직렬 입력 제어부(430)의 상세 블록도 이다.
도 5 는 도 3 의 시리얼라이져(330)의 상세 블록도 이다.
도 6 은 도 2 의 병렬화부(240)의 상세 블록도 이다.
도 7 은 도 6 의 디시리얼라이져(630)의 상세 블록도 이다.
도 8 은 도 2 의 리프레쉬 제어부(250)의 상세 블록도 이다.
도 9 는 도 2 의 직병렬 제어부(260)의 상세 블록도 이다.
도 10 은 도 9 의 누적 리프레쉬 신호 생성부(910)의 상세 블록도 이다.
도 11 은 도 9 의 직병렬 제어부(260)의 동작을 설명하기 위한 타이밍도 이다.
도 12 는 본 발명의 일 실시예에 따른 적층형 메모리 장치의 동작을 설명하기 위한 타이밍도 이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명의 실시예에 따른 반도체 메모리 시스템은 시스템 인 패키지(System In Package), 멀티 칩 패키지(Multi-Chip Package), 시스템 온 칩(System On Chip)과 같은 형태로 구현될 수 있고, 복수의 패키지를 포함하는 패키지 온 패키지(Pack age On Package) 형태로도 구현될 수 있다.
도 1 은 본 발명의 실시예에 따른 반도체 메모리 시스템의 구성을 나타낸 도면이다.
도 1 을 참조하면, 메모리 시스템(100)은 적층형 메모리 장치(110), 메모리 컨트롤러(120), 인터포저(Interposer, 130) 및 패키지 기판(Package Substrate, 140)을 포함할 수 있다.
패키지 기판(140) 상부에는 인터포저(130)가 형성될 수 있다.
인터포저(130) 상부에는 적층형 메모리 장치(110)와 메모리 컨트롤러(120)가 형성될 수 있다.
적층형 메모리 장치(110)와 메모리 컨트롤러(120)는 인터포저(130)를 통해 각각의 물리 영역(PHY)이 연결될 수 있다.
적층형 메모리 장치(110)는 복수의 다이(Die)를 적층하고, 관통 전극(TSV)을 통해 전기적으로 연결시킴으로써 입/출력 유닛의 수를 늘려 대역폭(Bandwidth)을 증가시킨 HBM(High Bandwidth Memory) 형태로 구성될 수 있다.
상기 복수의 다이는 베이스 다이(Base Die)(114) 및 복수의 코어 다이(Core Die)(112)를 포함할 수 있다. 상기 코어 다이(112)는 베이스 다이(114) 상에 적층될 수 있으며, 관통 실리콘 비아(TSV, Through Silicon Via)를 통해 서로 연결될 수 있다.
상기 코어 다이(112)에는 데이터를 저장하기 위한 복수의 메모리 셀들 및 메모리 셀의 리드/라이트 동작을 위한 회로들을 포함하는 코어 영역(CORE REGION)이 배치될 수 있다.
상기 베이스 다이(114)에는 코어 다이(112)와 메모리 컨트롤러(120) 간의 인터페이스를 위한 회로가 실장될 수 있으며, 따라서, 반도체 메모리 시스템 내의 다양한 기능, 예를 들어, 메모리 셀들의 전력 관리 및 리프레쉬와 같은 메모리 관리 기능 혹은 상기 코어 다이(112)와 메모리 컨트롤러(120) 간의 타이밍 조절 기능들을 수행할 수 있다.
최근에는 코어 영역의 집적도를 향상시키기 위해 코어 다이(112)에는 메모리 셀 및 메모리 셀의 코어 동작을 위해 메모리 셀과 인접되게 배치되어야 하는 최소한의 회로들 (예를 들어, 센스앰프, 로우 라인 드라이버 등)만을 배치하고, 나머지 메모리 장치의 입출력 동작을 위한 대부분의 회로들이 배치되는 페리 영역(PERI REGION)을 베이스 다이(114)에 배치하는 추세이다.
상기 베이스 다이(114)가 코어 다이(112)와의 통신을 위한 구성들이 배치되는 센터 영역(CENTER REGION)과 그 밖의 외곽 영역(OUTER REGION)으로 구분될 있으며, 상기 페리 영역(PERI REGION)은 상기 베이스 다이(114)의 센터 영역(CENTER REGION)에 배치될 수 있다.
한편, 메모리 시스템이 점점 고집적화-고기능화됨에 따라 상기 베이스 다이(114)의 센터 영역(CENTER REGION)에 배치될 구성들이 증가하게 된다. 따라서, 베이스 다이(114)의 센터 영역(CENTER REGION)에 배치될 구성들을 상대적으로 여유가 있는 베이스 다이(114)의 외곽 영역((OUTER REGION)에 구성들을 분산시키기 위한 기술이 연구되고 있다. 하지만, 외곽 영역((OUTER REGION)에 구성들을 분산시키는 경우, 외곽 영역((OUTER REGION)과 센터 영역(CENTER REGION) 사이에서 관련 신호들을 전송하기 위한 신호 라인들이 요구되며, 또한, 상기 신호 라인들이 구성들의 배치 간격에 따라 길어지게 된다.
본 발명에서는, 위크 셀(WEAK CELL)을 리프레쉬하기 위한 회로 구성을 베이스 다이(114)의 센터 영역(CENTER REGION)이 아닌 외곽 영역((OUTER REGION)에 배치하되, 외곽 영역((OUTER REGION)과 센터 영역(CENTER REGION) 사이의 신호 전송 라인의 개수를 최소화하는 방법에 대해 논의하고자 한다.
이하, 도면들을 참조하여 구체적인 본 발명의 실시예에 대해 논의하고자 한다.
도 2 는 본 발명의 실시예에 따른 위크 셀(WEAK CELL)을 리프레쉬하기 위한 구성을 포함하는 적층형 메모리 장치를 설명하기 위한 블록도이다. 참고로, 도 2 에 도시된 구성은 도 1 의 적층형 메모리 장치(110)의 베이스 다이(114)에 해당하며, 본 발명의 실시예에 따라 위크 셀(WEAK CELL)을 리프레쉬하기 위한 구성 위주로 도시되어 있다.
도 2 를 참조하면, 적층형 메모리 장치의 베이스 다이(114)는 위크 셀 어드레스 저장부(210), 직렬화부(230), 병렬화부(240), 리프레쉬 제어부(250) 및 직병렬 제어부(260)를 포함한다.
상기 위크 셀 어드레스 저장부(210)는, 메모리 셀들 중 데이터 보유 시간이 노멀 셀보다 짧은 위크 셀들의 어드레스, 즉, 위크 셀 어드레스 정보를 저장하고 있다.
보다 상세하게, 상기 위크 셀 어드레스 저장부(210)는 위크 셀 어드레스 퓨즈부(212) 및 퓨즈 정보 저장부(214)를 포함할 수 있다.
상기 위크 셀 어드레스 퓨즈부(212)는 위크 셀 어드레스 정보를 프로그래밍하기 위한 다수 개의 퓨즈들(미도시)을 포함한다. 상기 위크 셀 어드레스 퓨즈부(212)는 파워 업 시에 프로그래밍된 위크 셀 어드레스 정보를 퓨즈 정보 저장부(214)에 출력한다. 상기 퓨즈 정보 저장부(214)는 위크 셀 어드레스 퓨즈부(212)로부터 제공되는 위크 셀 어드레스 정보를 다수 개의 위크 셀 어드레스(WADD1-WADD128)로 저장하고, 이를 직렬화부(230)에 출력한다. 설명의 편의를 위해 도 2 에서는 각각이 N 비트로 구성된 128 개의 위크 셀 어드레스(WADD1-WADD128)가 직렬화부(230)에 출력되는 것을 도시하고 있다.
상기 직렬화부(230)는, 위크 셀 리프레쉬 모드 신호(W_FLAG) 및 파이프 제어 신호(PIPE_CTRL)에 응답하여, 위크 셀 어드레스 저장부(210)로부터 제공되는 다수 개의 위크 셀 어드레스(WADD1-WADD128) 중 하나를 타겟 위크 셀 어드레스(WADD)로 선택하고, 선택된 타겟 위크 셀 어드레스(WADD)를 직렬 위크 셀 어드레스(SWADD)로 변환하여 출력한다. 또한, 상기 직렬화부(230)는, 파이프 제어 신호(PIPE_CTRL)에 응답하여, 직렬 위크 셀 어드레스(SWADD)와 동기된 스트로브 신호(STB)를 출력한다. 상기 직렬화부(230)는, 파이프 제어 신호(PIPE_CTRL)를 토대로 생성되는 직렬 파이프 입력 제어 신호(도 4a 의 SPIN)에 따라 선택된 타겟 위크 셀 어드레스(WADD)를 저장하고, 파이프 제어 신호(PIPE_CTRL)를 토대로 생성되는 다수 개의 직렬 파이프 출력 제어 신호(도 3 의 SPOUT<0:6>)에 응답하여, 저장된 어드레스를 직렬 위크 셀 어드레스(SWADD)로 출력하는 다수개의 파이프 래치들로 구성될 수 있다.
상기 병렬화부(240)는, 스트로브 신호(STB) 및 리프레쉬 종료 신호(RE)에 응답하여, 직렬 위크 셀 어드레스(SWADD)를 병렬 위크 셀 어드레스(PWADD)로 변환하여 출력한다. 상기 병렬화부(240)는, 스트로브 신호(STB)를 토대로 생성되는 다수 개의 병렬 파이프 입력 제어 신호(도 5 의 PIN<0:6>)에 응답하여 직렬 위크 셀 어드레스(SWADD)를 저장하고, 리프레쉬 종료 신호(RE)에 응답하여 병렬 위크 셀 어드레스(PWADD)를 출력하는 동작을 수행하는 다수개의 파이프 래치들로 구성될 수 있다.
상기 리프레쉬 제어부(250)는, 위크 셀 리프레쉬 모드 신호(W_FLAG), 리프레쉬 신호(REF) 및 워드 라인 액티브 커맨드(RACT)에 응답하여, 상기 병렬화부(240)를 통해 변환된 병렬 위크 셀 어드레스(PWADD), 리프레쉬 신호(REF)에 따라 생성되는 리프레쉬 어드레스(도 7 의 REF_ADD), 및 노멀 동작을 위한 로우 어드레스(XADD) 중 하나를 선택하여 타겟 로우 어드레스(ATROW)로 출력한다. 보다 상세하게, 상기 리프레쉬 제어부(250)는, 위크 셀 리프레쉬 모드 신호(W_FLAG)가 활성화된 상태에서 리프레쉬 신호(REF)가 활성화되면, 병렬 위크 셀 어드레스(PWADD)를 타겟 로우 어드레스(ATROW)로 출력하고, 위크 셀 리프레쉬 모드 신호(W_FLAG)가 비활성화된 상태에서 리프레쉬 신호(REF)가 활성화되면, 리프레쉬 어드레스(REF_ADD)를 타겟 로우 어드레스(ATROW)로 출력하고, 워드 라인 액티브 커맨드(RACT)가 활성화되면 로우 어드레스(XADD)를 타겟 로우 어드레스(ATROW)로 출력할 수 있다.
상기 타겟 로우 어드레스(ATROW)는 로우 디코더(미도시)로 제공되어, 메모리 셀 어레이에 리프레쉬 동작을 수행할 수 있도록 한다. 이 때, 로우 디코더는 메모리 스펙에 따라 코어 다이(도 1 의 112) 혹은 베이스 다이(114)의 동일 센터 영역(CENTER REGION)에 배치될 수 있다. 참고로, 상기 워드 라인 액티브 커맨드(RACT)는 메모리 셀 어레이 영역 내부의 워드 라인을 활성화시키는 액티브 커맨드(미도시, ACT)에 응답해서 활성화되고, 워드 라인을 비활성시키는 프리차지 커맨드(미도시, PCG)에 응답해서 비활성화된다.
상기 직병렬 제어부(260)는, 상기 리프레쉬 신호(REF)에 응답하여, 소정 횟수 연속하여 활성화되는 파이프 제어 신호(PIPE_CTRL)를 생성한다. 보다 상세하게, 상기 직병렬 제어부(260)는, 위크 셀 리프레쉬 모드 신호(W_FLAG)가 활성화되는 위크 셀 리프레쉬 모드 동안, 리프레쉬 신호(REF)가 입력될 때마다 소정 횟수 연속하여 활성화되는 파이프 제어 신호(PIPE_CTRL)를 출력할 수 있다. 참고로, 본 발명의 일실시예에서, 파이프 제어 신호(PIPE_CTRL)는 타겟 위크 셀 어드레스(WADD)의 비트 수(N) 보다 1 큰 수, 즉, (N+1)번 연속하여 활성화될 수 있다.
한편, 리프레쉬 동작을 수행할 때 한 번에 소모되는 최대소비전류, 즉 피크 전류(peak current)를 줄이기 위하여 모든 뱅크를 동시에 활성화시키지 않고 소정 개수 단위로 리프레쉬함으로써 각 뱅크의 리프레쉬 동작을 서로 다른 타이밍에서 실시하는 누적 리프레쉬 스킴(piled refresh scheme)이 도입되었다. 본 발명의 다른 실시예에서는, 상기 누적 리프레쉬 스킴(piled refresh scheme)을 수행하는 메모리 장치의 경우, 누적 리프레쉬를 수행하기 위해 순차적으로 활성화되는 누적 리프레쉬 신호를 이용하여 파이프 제어 신호(PIPE_CTRL)를 생성할 수 있다.
한편, 위크 셀 어드레스 저장부(210)의 위크 셀 어드레스 퓨즈부(212) 및 퓨즈 정보 저장부(214)는 비교적 큰 면적을 차지하고 있기 때문에 이를 베이스 다이(114)의 센터 영역(CENTER REGION)에 배치하기에 어려움이 있다. 즉, 도 2 의 구성에서, 위크 셀 어드레스 저장부(210) 및 직렬화부(230)는 베이스 다이(114)의 외곽 영역((OUTER REGION)에 배치되고, 병렬화부(240), 리프레쉬 제어부(250) 및 직병렬 제어부(260)은 베이스 다이(114)의 센터 영역(CENTER REGION)에 배치될 수 있다.
따라서, 본 발명의 실시예에서는, 위크 셀 어드레스 저장부(210)를 베이스 다이(114)의 외곽 영역((OUTER REGION)에 배치하고, 동시에 병렬 신호인 위크 셀 어드레스를 직렬 신호로 변환하여 직렬 신호 라인을 통해 베이스 다이(114)의 센터 영역(CENTER REGION)으로 전송함으로써 센터 영역(CENTER REGION)과 외곽 영역((OUTER REGION) 간의 신호 라인의 개수를 최소화할 수 있다.
이하, 도 3 내지 도 8C 를 참조하며, 도 2 의 각 구성의 상세 구성을 알아보기로 한다.
도 3 은 도 2 의 직렬화부(230)의 상세 블록도 이다. 이하, 설명의 편의를 위해, N은 7로 설정되었다고 가정한다.
도 3 을 참조하면, 직렬화부(230)는 직렬 제어부(310), 시리얼라이져(SERIALIZER, 330) 및 스트로브 신호 생성부(350)을 포함한다.
상기 직렬 제어부(310)는, 소정 횟수 연속하여 활성화되는 파이프 제어 신호(PIPE_CTRL)를 입력받아 직렬 파이프 입력 제어 신호(SPIN) 및 N 개의 직렬 파이프 출력 제어 신호(SPOUT<0:6>)를 생성한다. 그리고, 상기 직렬 제어부(310)는, 직렬 파이프 입력 제어 신호(SPIN) 및 위크 셀 리프레쉬 모드 신호(W_FLAG)에 응답하여, 위크 셀 어드레스 저장부(도 2 의 210)로부터 제공되는 다수 개의 위크 셀 어드레스(WADD1<0:6>-WADD128<0:6>) 중 하나를 선택하여 타겟 위크 셀 어드레스(WADD<0:6>)로 출력한다. 특히, 상기 직렬 제어부(310)는, (N+1)번 연속하여 활성화되는 파이프 제어 신호(PIPE_CTRL)를 입력받아 순차적으로 활성화되는 (N+1) 비트의 신호(즉, SPOUT<0:7>)를 생성하고, (N+1) 비트의 신호(SPOUT<0:7>)의 최상위 비트(즉, SPOUT<7>)를 직렬 파이프 입력 제어 신호(SPIN)로 출력하고, 상기 최상위 비트를 제외한 나머지 N 비트들을 N 개의 직렬 파이프 출력 제어 신호(SPOUT<0:6>)로 생성할 수 있다.
상기 시리얼라이져(330)는, 직렬 파이프 출력 제어 신호(SPOUT<0:6>)에 응답하여, 타겟 위크 셀 어드레스(WADD<0:6>)를 직렬 위크 셀 어드레스(SWADD)로 변환하여 출력한다.
상기 스트로브 신호 생성부(350)는, 직렬 파이프 출력 제어 신호(SPOUT<0:6>)를 토대로 스트로브 신호(STB)를 생성한다. 상기 스트로브 신호 생성부(350)는, 직렬 파이프 출력 제어 신호(SPOUT<0:6>)를 오아(OR) 연산하여 N 번 활성화되는 스트로브 신호(STB)를 생성할 수 있다. 이 때, 스트로브 신호(STB)는 직렬 파이프 출력 제어 신호(SPOUT<0:6>)를 토대로 생성되기 때문에 직렬 위크 셀 어드레스(SWADD)와 동기되어 출력될 수 있다.
도 4a 는 도 3 의 직렬 제어부(310)의 상세 블록도 이고, 도 4b 는 도 4a 의 직렬 출력 제어부(410)의 동작을 설명하기 위한 파형도 이고, 도 4c 는 도 4a 의 직렬 입력 제어부(430)의 상세 블록도 이다.
도 4a 를 참조하면, 직렬 제어부(310)는, 직렬 출력 제어부(410) 및 직렬 입력 제어부(430)를 포함한다.
상기 직렬 출력 제어부(410)는, (N+1)번 연속하여 활성화되는 파이프 제어 신호(PIPE_CTRL)를 입력받아 순차적으로 활성화되는 (N+1) 비트의 신호(즉, SPOUT<0:7>)를 생성하고, (N+1) 비트의 신호(SPOUT<0:7>)의 최상위 비트(즉, SPOUT<7>)를 직렬 파이프 입력 제어 신호(SPIN)로 출력한다. 즉, 도 4b 를 참조하면, 상기 직렬 출력 제어부(410)는, (N+1)번 연속하여 활성화되는 파이프 제어 신호(PIPE_CTRL)가 입력되면, 이 중, 제 1 에서 제 N 번 활성화에 응답하여 N 개의 직렬 파이프 출력 제어 신호(SPOUT<0:6>)를 생성하고, 마지막 제 (N+1) 번 활성화에 응답하여 직렬 파이프 입력 제어 신호(SPIN)를 생성할 수 있다.
상기 직렬 입력 제어부(430) 직렬 파이프 입력 제어 신호(SPIN) 및 위크 셀 리프레쉬 모드 신호(W_FLAG)에 응답하여, 위크 셀 어드레스 저장부(210)로부터 제공되는 다수 개의 위크 셀 어드레스(WADD1<0:6>-WADD128<0:6>) 중 하나를 선택하여 타겟 위크 셀 어드레스(WADD<0:6>)로 출력한다.
보다 상세하게, 도 4c 를 참조하면, 상기 직렬 입력 제어부(430)는, 카운터(432) 및 멀티플렉서(434)를 포함한다.
상기 카운터(432)는, 위크 셀 리프레쉬 모드 신호(W_FLAG)의 비활성화에 응답하여 리셋되며, 입력되는 직렬 파이프 입력 제어 신호(SPIN)를 카운팅하여 카운팅 신호(CNT)를 생성한다. 즉, 상기 카운터(432)는, 위크 셀 리프레쉬 모드가 종료되는 시점에 카운팅 신호(CNT)를 리셋할 수 있다. 상기 멀티플렉서(434)는, 카운팅 신호(CNT)에 응답하여 위크 셀 어드레스 저장부(210)로부터 제공되는 다수 개의 위크 셀 어드레스(WADD1<0:6>-WADD128<0:6>) 중 하나를 선택하여 타겟 위크 셀 어드레스(WADD<0:6>)로 출력한다.
도 5 는 도 3 의 시리얼라이져(330)의 상세 블록도 이다.
도 5 를 참조하면, 시리얼라이져(330)는, 입력되는 타겟 위크 셀 어드레스(WADD<0:6>)를 저장하고, 직렬 파이프 출력 제어 신호(SPOUT<0:6>)에 응답하여, 상기 저장된 어드레스를 직렬 위크 셀 어드레스(SWADD)로 출력하는 다수 개의 파이프 래치들을 포함할 수 있다.
상기와 같이, 본 발명의 실시예에 따른 직렬화부(230)는 (N+1)번 연속하여 활성화되는 파이프 제어 신호(PIPE_CTRL)가 입력되면, 이 중, 제 1 에서 제 N 번 활성화에 응답하여 저장된 타겟 위크 셀 어드레스(WADD<0:6>)를 직렬 위크 셀 어드레스(SWADD)로 변환하여 출력하고, 마지막 제 (N+1) 번 활성화에 응답하여 다음 타겟 위크 셀 어드레스(WADD<0:6>)를 선택하여 저장한다.
도 6 은 도 2 의 병렬화부(240)의 상세 블록도 이고, 도 7 은 도 6 의 디시리얼라이져(630)의 상세 블록도 이다.
도 6 을 참조하면, 병렬화부(240)는 병렬 파이프 제어부(610) 및 디시리얼라이져(DESERIALIZER, 630)을 포함한다.
상기 병렬 파이프 제어부(610)는, 직렬화부(도 2 의 230)로부터 전달되는 스트로브 신호(STB)를 입력받아, N 개의 병렬 파이프 입력 제어 신호(PIN<0:6>)를 생성한다.
상기 디시리얼라이져(630)는, 병렬 파이프 입력 제어 신호(PIN<0:6>)에 응답하여, 상기 직렬화부(230)로부터 전달되는 직렬 위크 셀 어드레스(SWADD)를 저장하고, 리프레쉬 종료 신호(RE)에 응답하여 입력받은 직렬 위크 셀 어드레스(SWADD)를 N 비트의 병렬 위크 셀 어드레스(PWADD<0:6>)로 출력한다.
도 7 을 참조하면, 상기 디시리얼라이져(630)는, 병렬 파이프 입력 제어 신호(PIN<0:6>)에 응답하여, 상기 직렬화부(230)로부터 전달되는 직렬 위크 셀 어드레스(SWADD)를 저장하고, 리프레쉬 종료 신호(RE)에 응답하여 입력받은 직렬 위크 셀 어드레스(SWADD)를 N 비트의 병렬 위크 셀 어드레스(PWADD<0:6>)로 출력하기 위한 N 개의 파이프 래치들로 구성될 수 있다.
상기와 같이, 본 발명의 병렬화부(240)는 직렬 위크 셀 어드레스(SWADD)와 함께 동기된 스트로브 신호(STB)가 직렬화부(230)로부터 입력되면, 스트로브 신호(STB)를 토대로 순차적으로 활성화되는 N 개의 병렬 파이프 입력 제어 신호(PIN<0:6>)를 생성하고, 이에 응답하여 직렬 위크 셀 어드레스(SWADD)를 저장한다. 이후에, 해당 리프레쉬 모드가 종료될 때 활성화되는 리프레쉬 종료 신호(RE)에 응답하여, 저장된 어드레스를 병렬 위크 셀 어드레스(PWADD<0:6>)로 출력 한다.
도 8 은 도 2 의 리프레쉬 제어부(250)의 상세 블록도 이다.
도 8 을 참조하면, 리프레쉬 제어부(250)는 리프레쉬 카운터(810) 및 어드레스 선택부(830)을 포함한다.
상기 리프레쉬 카운터(810)는, 리프레쉬 신호(REF)를 카운팅하여 리프레쉬 어드레스(REF_ADDR)를 생성한다. 상기 어드레스 선택부(830)는, 위크 셀 리프레쉬 모드 신호(W_FLAG), 리프레쉬 신호(REF) 및 워드 라인 액티브 커맨드(RACT)에 응답하여, 병렬화부(도 2 의 240)를 통해 변환된 병렬 위크 셀 어드레스(PWADD), 리프레쉬 어드레스(REF_ADD), 및 노멀 동작을 위한 로우 어드레스(XADD) 중 하나를 선택하여 타겟 로우 어드레스(ATROW)로 출력한다.
이하, 도 8 을 참조하여 메모리 장치의 리프레쉬 동작을 설명하면 다음과 같다. 이 때, 리프레쉬 동작은 512 개의 워드 라인에 대한 노멀 리프레쉬 모드와 128 개의 워드 라인에 대한 위크 셀 리프레쉬 모드가 번갈아 가면서 수행된다고 가정한다.
먼저, 노멀 리프레쉬 모드에 진입하면, 리프레쉬 신호(REF)는 활성화되고, 위크 셀 리프레쉬 모드 신호(W_FLAG)는 비활성화되어 있다. 상기 리프레쉬 카운터(810)는, 상기 리프레쉬 신호(REF)를 카운팅하여 리프레쉬 어드레스(REF_ADDR<0:7>)를 생성하고, 상기 어드레스 선택부(830)는, 상기 활성화된 리프레쉬 신호(REF) 및 비활성화된 위크 셀 리프레쉬 모드 신호(W_FLAG)에 응답하여 리프레쉬 어드레스(REF_ADDR<0:7>)를 타겟 로우 어드레스(ATROW)로 출력한다. 이에 따라, 로우 디코더(미도시)는 타겟 로우 어드레스(ATROW)에 대응하는 512 개의 워드 라인(미도시)과 연결된 메모리 셀 어레이(미도시)에 노멀 리프레쉬 동작을 수행할 수 있다.
512 개의 워드 라인에 대해 노멀 리프레쉬 동작이 수행된 이후, 위크 셀 리프레쉬 모드에 진입하게 되고, 이에 따라 위크 셀 리프레쉬 모드 신호(W_FLAG)가 활성화되고, 리프레쉬 신호(REF)도 활성화된다. 상기 어드레스 선택부(830)는, 상기 위크 셀 리프레쉬 모드 신호(W_FLAG) 및 리프레쉬 신호(REF)에 응답하여, 상기 병렬 위크 셀 어드레스(PWADD<0:6>)를 타겟 로우 어드레스(ATROW)로 출력한다. 이에 따라, 로우 디코더는 타겟 로우 어드레스(ATROW)에 대응하는 128 개의 워드 라인과 연결된 위크 셀에 리프레쉬 동작을 한번 더 수행할 수 있다.
상기의 노멀 리프레쉬 모드 및 위크 셀 리프레쉬 모드가 번갈아 가며 진입함으로써 데이터 보유 시간이 리프레쉬 주기보다 짧은 위크 셀에 대해 정상적인 리프레쉬 동작 이외에 적어도 1회 이상 리프레쉬 동작을 더 수행할 수 있다. 따라서, 데이터의 손실을 막을 수 있는 효과가 있다.
도 9 는 도 2 의 직병렬 제어부(260)의 상세 블록도 이고, 도 10 은 도 9 의 누적 리프레쉬 신호 생성부(910)의 상세 블록도 이고, 도 11 은 도 9 의 직병렬 제어부의 동작을 설명하기 위한 타이밍도 이다.
도 9 를 참조하면, 직병렬 제어부(260)는 누적 리프레쉬 신호 생성부(910) 및 파이프 제어 신호 생성부(930)을 포함한다.
상기 누적 리프레쉬 신호 생성부(910)는, 리프레쉬 신호(REF)를 입력받아, 일정 시간만큼 지연되어 순차적으로 활성화되는 (N+1) 개의 누적 리프레쉬 신호(PREF<0:7>)를 생성한다. 특히, 도 10 을 참조하면, 상기 누적 리프레쉬 신호 생성부(910)는, 직렬 연결된 제 1 내지 제 (N+1) 번째 지연부들을 포함할 수 있다. 이 때, 상기 제 1 지연부는 리프레쉬 신호(REF)를 입력받고, 각 지연부의 출력이 상기 (N+1) 개의 누적 리프레쉬 신호(PREF<0:7>)가 된다.
상기 파이프 제어 신호 생성부(930)는, 위크 셀 리프레쉬 모드 신호(W_FLAG)에 응답하여, 누적 리프레쉬 신호(PREF<0:7>)를 입력받아 (N+1) 번 활성화되는 파이프 제어 신호(PIPE_CTRL)를 생성한다. 이 때, 상기 파이프 제어 신호 생성부(930)는 위크 셀 리프레쉬 모드에 진입하여 위크 셀 리프레쉬 모드신호(W_FLAG)가 활성화되는 구간에서, 상기 누적 리프레쉬 신호(PREF<0:7>)를 오아(OR) 연산하여 상기 파이프 제어 신호(PIPE_CTRL)를 출력할 수 있다.
도 11 을 참조하면, 위크 셀 리프레쉬 모드에 진입하게 되면, 위크 셀 리프레쉬 모드 신호(W_FLAG)가 활성화되고, 리프레쉬 신호(REF)도 활성화된다. 상기 활성화된 리프레쉬 신호(REF)에 응답하여 순차적으로 활성화되는 (N+1) 개의 누적 리프레쉬 신호(PREF<0:7>)가 생성된다. 상기 누적 리프레쉬 신호(PREF<0:7>)가 입력되면, 이를 오아(OR) 연산하여 (N+1) 번 활성화되는 파이프 제어 신호(PIPE_CTRL)가 생성된다.
이하, 도 1 내지 도 12 를 참조하며, 본 발명의 일 실시예에 따른 적층형 메모리 장치의 동작을 설명하기로 한다. 여기서는 노말 리프레쉬 동작과 관련된 구성은 미도시하고, 위크 셀 리프레쉬 동작을 중심으로 설명하기로 한다.
도 12 는 본 발명의 일 실시예에 따른 적층형 메모리 장치의 동작을 설명하기 위한 타이밍도 이다.
도 12 를 참조하면, 초기 동작에서 파워 업 시에 위크 셀 리프레쉬 모드 신호(W_FLAG) 및 리프레쉬 신호(REF)는 모두 비활성화되어 있다. 직렬화부(230)의 카운터(432)는 로직 로우로 비활성화된 위크 셀 리프레쉬 모드 신호(W_FLAG)에 응답하여 카운팅 신호(CNT)를 리셋하고, 이에 응답하여, 직렬화부(230)의 멀티플렉서(434)는 위크 셀 어드레스 저장부(210)로부터 제공되는 다수 개의 위크 셀 어드레스(WADD1-WADD128) 중 첫번째 위크 셀 어드레스(WADD1<0:6>)를 선택하여 타겟 위크 셀 어드레스(WADD<0:6>)로 출력한다. 이에 따라, 직렬화부(230)의 시리얼라이져(330)는 첫번째 위크 셀 어드레스(WADD1<0:6>)를 타겟 위크 셀 어드레스(WADD<0:6>)로 저장한다.
이후, 위크 셀 리프레쉬 모드에 진입하게 되면, 위크 셀 리프레쉬 모드 신호(W_FLAG)가 활성화되고, 리프레쉬 신호(REF)도 일정 구간 활성화된다. 이 때, 첫번째로 수행되는 위크 셀 리프레쉬 모드는 더미 모드(DUMMY MODE)로 동작한다. 상기 더미 모드(DUMMY MODE)에서는, 타겟 위크 셀 어드레스(WADD<0:6>)가 직렬화부(230)의 시리얼라이져(330)에만 저장되어 있고, 병렬화부(240)의 디시리얼라이져(630)에는 저장되어 있지 않게 때문에, 시리얼라이져(330)에 저장된 타겟 위크 셀 어드레스(WADD<0:6>)를 병렬화부(240)의 디시리얼라이져(630)에 저장하는 동작만을 수행한다.
보다 상세하게, 직병렬 제어부(260)는, 위크 셀 리프레쉬 모드 신호(W_FLAG)가 활성화되는 위크 셀 리프레쉬 모드 동안, 리프레쉬 신호(REF)를 입력받아 (N+1) 번 활성화되는 파이프 제어 신호(PIPE_CTRL)를 출력한다.
직렬화부(230)의 직렬 제어부(310)는, (N+1)번 연속하여 활성화되는 파이프 제어 신호(PIPE_CTRL)가 입력되면, 이 중, 제 1 에서 제 N 번 활성화에 응답하여 N 개의 직렬 파이프 출력 제어 신호(SPOUT<0:6>)를 생성하고, 마지막 제 (N+1) 번 활성화에 응답하여 직렬 파이프 입력 제어 신호(SPIN)를 생성한다. 직렬화부(230)의 시리얼라이져(330)는, 직렬 파이프 출력 제어 신호(SPOUT<0:6>)에 응답하여, 상기 더미 모드(DEMMY MODE)에서 이미 저장된 타겟 위크 셀 어드레스(WADD<0:6>)를 직렬 위크 셀 어드레스(SWADD)로 변환하여 출력한다. 또한, 직렬화부(230)의 스트로브 신호 생성부(350)는, 직렬 파이프 출력 제어 신호(SPOUT<0:6>)를 토대로 스트로브 신호(STB)를 생성한다.
이후에, 직렬 파이프 입력 제어 신호(SPIN)가 활성화되면, 직렬화부(230)의 카운터(432)는 이를 카운팅하여 카운팅 신호(CNT)를 증가 시키고, 직렬화부(230)의 멀티플렉서(434)는 위크 셀 어드레스 저장부(210)로부터 제공되는 다수 개의 위크 셀 어드레스(WADD1-WADD128) 중 두번째 위크 셀 어드레스(WADD2<0:6>)를 선택하여 타겟 위크 셀 어드레스(WADD<0:6>)로 출력한다. 즉, 직렬 파이프 입력 제어 신호(SPIN)에 응답하여, 직렬화부(230)의 시리얼라이져(330)는 두번째 위크 셀 어드레스(WADD1<0:6>)을 타겟 위크 셀 어드레스(WADD<0:6>)로 저장한다.
한편, 병렬화부(240)의 병렬 파이프 제어부(610)는, 직렬화부(230)로부터 전달되는 스트로브 신호(STB)를 입력받아, N 개의 병렬 파이프 입력 제어 신호(PIN<0:6>)를 생성한다. 병렬화부(240)의 디시리얼라이져(630)는, 병렬 파이프 입력 제어 신호(PIN<0:6>)에 응답하여, 직렬화부(230)로부터 전달되는 직렬 위크 셀 어드레스(SWADD)를 저장한다. 이후에, 해당 리프레쉬 모드의 종료를 알리는 리프레쉬 종료 신호(RE)가 활성화되면, 저장된 직렬 위크 셀 어드레스(SWADD)를 N 비트의 병렬 위크 셀 어드레스(PWADD<0:6>)로 출력한다.
이후에, 다음 위크 셀 리프레쉬 모드(WEAK CELL REFRESH MODE)에 진입하게 되고, 리프레쉬 신호(REF)가 일정 구간 다시 활성화된다.
따라서, 리프레쉬 제어부(250)의 어드레스 선택부(830)는, 위크 셀 리프레쉬 모드 신호(W_FLAG) 및 리프레쉬 신호(REF)에 응답하여, 이전 더미 모드에서 병렬화부(240)의 디시리얼라이져(630)에서 출력된 N 비트의 병렬 위크 셀 어드레스(PWADD<0:6>)를 타겟 로우 어드레스(ATROW)로 출력한다. 이에 따라, 로우 디코더는 타겟 로우 어드레스(ATROW)에 대응하는 워드 라인과 연결된 위크 셀에 리프레쉬 동작을 한번 더 수행할 수 있다.
또한, 동시에, 직병렬 제어부(260)는, 리프레쉬 신호(REF)를 입력받아 (N+1) 번 활성화되는 파이프 제어 신호(PIPE_CTRL)를 출력하고, 직렬화부(230)는 (N+1)번 연속하여 활성화되는 파이프 제어 신호(PIPE_CTRL)가 입력되면, 이 중, 제 1 에서 제 N 번 활성화에 응답하여 더미 모드에서 이미 저장된 타겟 위크 셀 어드레스(WADD<0:6>)를 직렬 위크 셀 어드레스(SWADD)로 변환하여 출력하고, 마지막 제 (N+1) 번 활성화에 응답하여 다음 타겟 위크 셀 어드레스(WADD<0:6>)를 저장한다. 한편, 병렬화부(240)는 직렬화부(230)로부터 전달되는 스트로브 신호(STB)를 입력받아, N 개의 병렬 파이프 입력 제어 신호(PIN<0:6>)를 생성하고, 이에 응답하여, 직렬화부(230)로부터 전달되는 직렬 위크 셀 어드레스(SWADD)를 저장한다. 이후에, 리프레쉬 모드 종료를 알리는 리프레쉬 종료 신호(RE)가 활성화되면, 병렬화부(240)는 저장된 직렬 위크 셀 어드레스(SWADD)를 N 비트의 병렬 위크 셀 어드레스(PWADD<0:6>)로 출력한다.
이후, 다음 위크 셀 리프레쉬 모드(WEAK CELL REFRESH MODE)에 진입하게 되고, 리프레쉬 신호(REF)가 일정 구간 다시 활성화되면, 이전에 전달 받은 병렬 위크 셀 어드레스(PWADD<0:6>)를 타겟 로우 어드레스(ATROW)로 출력한다. 이에 따라, 로우 디코더는 타겟 로우 어드레스(ATROW)에 대응하는 워드 라인과 연결된 위크 셀에 리프레쉬 동작을 한번 더 수행할 수 있다.
상기와 같이, 리프레쉬 신호(REF)가 활성화될 때마다 연속하여 활성화되는 파이프 제어 신호(PIPE_CTRL)를 이용하여 새로운 위크 셀 어드레스의 전달과 이전에 전달 받은 위크 셀 어드레스에 따른 리프레쉬 동작이 동시에 진행될 수 있다.
상기와 같은 위크 셀 리프레쉬 모드(WEAK CELL REFRESH MODE)가 반복 수행하여 데이터 보유 시간이 리프레쉬 주기보다 짧은 위크 셀에 대해 정상적인 리프레쉬 동작 이외에 적어도 1회 이상 리프레쉬 동작을 더 수행할 수 있다. 따라서, 데이터의 손실을 막을 수 있는 효과가 있다.
상기와 같이, 본 발명의 실시예에 따른 적층형 메모리 장치는 위크 셀 어드레스를 저장하는 회로를 베이스 다이의 중심 영역이 아닌 외곽 영역에 분산 배치하여 중심 영역의 밀집도를 줄이고, 면적의 효율성을 증가시킬 수 있다.
또한, 본 발명의 실시예에 따른 적층형 메모리 장치는, 위크 셀 어드레스를 저장하는 회로를 베이스 다이의 중심 영역이 아닌 외곽 영역에 분산 배치하고, 직병렬 회로를 통해 필요한 어드레스를 전송함으로써 중심 영역과 외곽 영역 간의 신호 라인의 개수를 최소화할 수 있다.
또한, 본 발명의 실시예에 따른 적층형 메모리 장치는, 누적 리프레쉬 스킴(piled refresh scheme)을 수행하는 메모리 장치의 경우, 누적 리프레쉬를 수행하기 위해 순차적으로 활성화되는 누적 리프레쉬 신호를 이용하여 상기 직병렬 회로를 제어할 수 있어 추가적인 회로 필요 없이 기존의 회로를 최대한 활용할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
110: 적층형 메모리 장치 112: 코어 다이
114: 베이스 다이 210: 위크 셀 어드레스 저장부
230: 직렬화부 240: 병렬화부
250: 리프레쉬 제어부 260: 직병렬 제어부

Claims (22)

  1. 복수의 관통 전극을 통해 신호 전송이 가능하도록 적층된 베이스 다이 및 다수 개의 코어 다이들을 포함하고,
    상기 베이스 다이는,
    다수 개의 위크 셀 어드레스들을 저장하는 위크 셀 어드레스 저장부;
    위크 셀 리프레쉬 모드 신호 및 파이프 제어 신호에 응답하여, 상기 위크 셀 어드레스 저장부로부터 제공되는 다수 개의 위크 셀 어드레스들 중 하나를 타겟 위크 셀 어드레스로 선택하여, 선택된 타겟 위크 셀 어드레스를 직렬 위크 셀 어드레스로 변환하여 출력하고, 상기 직렬 위크 셀 어드레스와 동기된 스트로브 신호를 출력하는 직렬화부;
    상기 스트로브 신호에 응답하여 상기 직렬 위크 셀 어드레스를 저장하고, 리프레쉬 종료 신호에 응답하여 상기 저장된 어드레스를 병렬 위크 셀 어드레스로 변환하여 출력하는 병렬화부;
    상기 병렬 위크 셀 어드레스 혹은 리프레쉬 신호를 토대로 생성된 리프레쉬 어드레스를 선택하여, 메모리 셀 어레이의 리프레쉬를 수행하기 위한 타겟 어드레스를 출력하는 리프레쉬 제어부; 및
    상기 리프레쉬 신호에 응답하여, 소정 횟수 연속하여 활성화되는 파이프 제어 신호를 생성하는 직병렬 제어부
    를 포함하는 적층형 메모리 장치.
  2. 제 1 항에 있어서,
    상기 직병렬 제어부, 상기 병렬화부 및 상기 리프레쉬 제어부는 상기 베이스 다이의 중심 영역에 위치하고, 상기 위크 셀 어드레스 저장부 및 상기 직렬화부는 상기 베이스 다이의 외곽 영역에 위치
    하는 것을 특징으로 하는 적층형 메모리 장치.
  3. 제 1 항에 있어서,
    상기 직렬화부는,
    상기 파이프 제어 신호를 토대로 생성되는 직렬 파이프 입력 제어 신호에 따라 선택된 타겟 위크 셀 어드레스를 저장하고, 상기 파이프 제어 신호를 토대로 생성되는 다수 개의 직렬 파이프 출력 제어 신호에 응답하여, 상기 저장된 어드레스를 상기 직렬 위크 셀 어드레스로 출력하는 다수개의 파이프 래치들
    을 포함하는 것을 특징으로 하는 적층형 메모리 장치.
  4. 제 1 항에 있어서,
    상기 직렬화부는,
    상기 소정 횟수 연속하여 활성화되는 파이프 제어 신호를 입력받아, 직렬 파이프 입력 제어 신호 및 N 개의 직렬 파이프 출력 제어 신호를 생성하고, 상기 직렬 파이프 입력 제어 신호 및 상기 위크 셀 리프레쉬 모드 신호에 응답하여 상기 위크 셀 어드레스 저장부로부터 제공되는 다수 개의 위크 셀 어드레스들 중 하나를 상기 타겟 위크 셀 어드레스로 선택하여 출력하는 직렬 제어부;
    상기 직렬 파이프 출력 제어 신호에 응답하여, 상기 타겟 위크 셀 어드레스를 상기 직렬 위크 셀 어드레스로 변환하여 출력하는 시리얼라이져; 및
    상기 직렬 파이프 출력 제어 신호에 응답하여, 상기 직렬 위크 셀 어드레스와 동기된 상기 스트로브 신호를 생성하는 스트로브 신호 생성부
    를 포함하는 것을 특징으로 하는 적층형 메모리 장치.
  5. 제 4 항에 있어서,
    상기 직렬 제어부는,
    상기 소정 횟수 연속하여 활성화되는 파이프 제어 신호가 입력되면, 이 중, 제 1 에서 제 N 번 활성화에 응답하여 상기 N 개의 직렬 파이프 출력 제어 신호를 생성하고, 제 (N+1) 번 활성화에 응답하여 직렬 파이프 입력 제어 신호를 생성하는 직렬 출력 제어부; 및
    상기 직렬 파이프 입력 제어 신호 및 상기 위크 셀 리프레쉬 모드 신호에 응답하여 상기 위크 셀 어드레스 저장부로부터 제공되는 다수 개의 위크 셀 어드레스들 중 하나를 상기 타겟 위크 셀 어드레스로 선택하는 직렬 입력 제어부
    를 포함하는 것을 특징으로 하는 적층형 메모리 장치.
  6. 제 5 항에 있어서,
    상기 직렬 입력 제어부는,
    상기 위크 셀 리프레쉬 모드 신호의 비활성화에 응답하여 리셋되며, 상기 직렬 파이프 입력 제어 신호를 카운팅하여 카운팅 신호를 생성하는 카운터; 및
    상기 카운팅 신호에 응답하여 위크 셀 어드레스 저장부로부터 제공되는 다수 개의 위크 셀 어드레스 중 하나를 선택하여 상기 타겟 위크 셀 어드레스로 출력하는 멀티플렉서
    를 포함하는 것을 특징으로 하는 적층형 메모리 장치.
  7. 제 4 항에 있어서,
    상기 스트로브 신호 생성부는,
    상기 직렬 파이프 출력 제어 신호를 오아(OR) 연산하여 N 번 활성화되는 스트로브 신호를 생성하는 것을 특징으로 하는 적층형 메모리 장치.
  8. 제 1 항에 있어서,
    상기 병렬화부는,
    상기 스트로브 신호를 토대로 생성되는 다수 개의 병렬 파이프 입력 제어 신호에 응답하여 직렬 위크 셀 어드레스를 저장하고, 상기 리프레쉬 종료 신호에 응답하여 병렬 위크 셀 어드레스를 출력하는 동작을 수행하는 다수개의 파이프 래치들
    을 포함하는 것을 특징으로 하는 적층형 메모리 장치.
  9. 제 1 항에 있어서,
    상기 병렬화부는,
    상기 스트로브 신호를 입력받아, N 개의 병렬 파이프 입력 제어 신호를 생성하는 병렬 파이프 제어부; 및
    상기 병렬 파이프 입력 제어 신호 및 상기 리프레쉬 종료 신호에 응답하여 상기 직렬 위크 셀 어드레스를 병렬 위크 셀 어드레스로 변환하여 출력하는 병렬 파이프 래치부
    를 포함하는 것을 특징으로 하는 적층형 메모리 장치.
  10. 제 1 항에 있어서,
    상기 직병렬 제어부는,
    상기 리프레쉬 신호를 입력받아, 일정 시간만큼 지연되어 순차적으로 활성화되는 (N+1) 개의 누적 리프레쉬 신호를 생성하는 누적 리프레쉬 신호 생성부; 및
    상기 위크 셀 리프레쉬 모드 신호에 응답하여, 상기 누적 리프레쉬 신호를 토대로 (N+1) 번 활성화되는 파이프 제어 신호를 생성하는 파이프 제어 신호 생성부
    를 포함하는 것을 특징으로 하는 적층형 메모리 장치.
  11. 제 10 항에 있어서,
    상기 누적 리프레쉬 신호 생성부는,
    직렬 연결된 제 1 내지 제 (N+1) 번째 지연부들을 포함하며,
    상기 제 1 지연부는 상기 리프레쉬 신호를 입력받고, 각 지연부의 출력이 상기 (N+1) 개의 누적 리프레쉬 신호
    인 것을 특징으로 하는 적층형 메모리 장치.
  12. 제 10 항에 있어서,
    상기 파이프 제어 신호 생성부는,
    상기 위크 셀 리프레쉬 모드신호가 활성화되는 구간에서, 상기 누적 리프레쉬 신호를 오아(OR) 연산하여 상기 파이프 제어 신호를 생성
    하는 것을 특징으로 하는 적층형 메모리 장치.
  13. 제 1 항에 있어서,
    상기 리프레쉬 제어부는,
    상기 리프레쉬 신호를 카운팅하여 리프레쉬 어드레스를 생성하는 리프레쉬 카운터; 및
    상기 리프레쉬 신호 및 상기 위크 셀 리프레쉬 모드 신호에 응답하여 상기 리프레쉬 어드레스 및 상기 위크 셀 어드레스 중 하나를 상기 타겟 어드레스로 출력하는 어드레스 선택부
    를 포함하는 것을 특징으로 하는 적층형 메모리 장치.
  14. 제 1 항에 있어서,
    상기 위크 셀 어드레스 저장부는,
    위크 셀 어드레스 정보를 프로그래밍하기 위한 다수의 퓨즈들을 포함하여, 프로그래밍된 위크 셀 어드레스 정보를 출력하는 위크 셀 어드레스 퓨즈부; 및
    상기 위크 셀 어드레스 퓨즈부로부터 제공되는 위크 셀 어드레스 정보를 상기 다수 개의 위크 셀 어드레스들로 저장하는 퓨즈 정보 저장부
    를 포함하는 것을 특징으로 하는 적층형 메모리 장치.
  15. 제 14 항에 있어서,
    상기 위크 셀 어드레스 퓨즈부는,
    어레이 이-퓨즈 (ARE) 혹은 비휘발성 메모리 장치
    인 것을 특징으로 하는 적층형 메모리 장치.
  16. 복수의 관통 전극을 통해 신호 전송이 가능하도록 적층된 베이스 다이 및 다수 개의 코어 다이들을 포함하고,
    상기 베이스 다이는,
    위크 셀 어드레스 정보를 저장하는 위크 셀 어드레스 저장부;
    다수의 메모리 셀 어레이의 파일드 리프레쉬(PILED REFRESH)를 위한 파일드 리프레쉬 신호들을 이용하여 파이프 제어 신호를 생성하는 직병렬 제어부;
    상기 파이프 제어 신호에 응답하여, 상기 위크 셀 어드레스 저장부에 저장된 위크 셀 어드레스를 직렬 위크 셀 어드레스로 변환하여 출력하고, 상기 직렬 위크 셀 어드레스와 동기된 스트로브 신호를 출력하는 직렬화부;
    상기 스트로브 신호에 응답하여 상기 직렬 위크 셀 어드레스를 저장하고, 리프레쉬 종료 신호에 응답하여 상기 저장된 어드레스를 병렬 위크 셀 어드레스로 변환하여 출력하는 병렬화부; 및
    상기 병렬 위크 셀 어드레스 혹은 리프레쉬 어드레스를 이용하여 상기 메모리 셀 어레이의 리프레쉬를 수행하기 위한 타겟 어드레스를 출력하는 리프레쉬 제어부
    를 포함하는 적층형 메모리 장치.
  17. 제 16 항에 있어서,
    상기 직병렬 제어부, 상기 병렬화부 및 상기 리프레쉬 제어부는 상기 베이스 다이의 중심 영역에 위치하고, 상기 위크 셀 어드레스 저장부 및 상기 직렬화부는 상기 베이스 다이의 외곽 영역에 위치하는 것을 특징으로 하는 적층형 메모리 장치.
  18. 메모리 컨트롤러; 및
    복수의 관통 전극을 통해 신호 전송이 가능하도록 적층된 베이스 다이 및 다수 개의 코어 다이들을 포함하는 적층형 메모리 장치를 포함하고,
    상기 베이스 다이는,
    위크 셀 어드레스 정보를 저장하는 위크 셀 어드레스 저장부;
    리프레쉬 신호에 응답하여 순차적으로 활성화되는 파이프 제어 신호에 응답하여, 상기 위크 셀 어드레스 저장부에 저장된 위크 셀 어드레스를 직렬 위크 셀 어드레스로 변환하여 출력하고, 상기 직렬 위크 셀 어드레스와 동기된 스트로브 신호를 출력하는 직렬화부;
    상기 스트로브 신호에 응답하여 상기 직렬 위크 셀 어드레스를 저장하고, 리프레쉬 종료 신호에 응답하여 상기 저장된 어드레스를 병렬 위크 셀 어드레스로 변환하여 출력하는 병렬화부; 및
    상기 병렬 위크 셀 어드레스 혹은 리프레쉬 어드레스를 이용하여 상기 메모리 셀 어레이의 리프레쉬를 수행하기 위한 타겟 어드레스를 출력하는 리프레쉬 제어부
    를 포함하는 것을 특징으로 하는 반도체 메모리 시스템.
  19. 제 18 항에 있어서,
    상기 직병렬 제어부, 상기 병렬화부 및 상기 리프레쉬 제어부는 상기 베이스 다이의 중심 영역에 위치하고, 상기 위크 셀 어드레스 저장부 및 상기 직렬화부는 상기 베이스 다이의 외곽 영역에 위치하는 것
    을 특징으로 하는 반도체 메모리 시스템.
  20. 제 19 항에 있어서,
    상기 베이스 다이는,
    다수의 메모리 셀 어레이의 파일드 리프레쉬(PILED REFRESH)를 위한 파일드 리프레쉬 신호들을 이용하여 파이프 제어 신호를 생성하는 직병렬 제어부를 더 포함하며, 상기 직병렬 제어부는 상기 베이스 다이의 중심 영역에 위치하는 것을 특징으로 하는 반도체 메모리 시스템.
  21. 제 18 항에 있어서,
    상기 직렬화부는,
    상기 파이프 제어 신호를 토대로 생성되는 직렬 파이프 입력 제어 신호에 따라 선택된 위크 셀 어드레스를 저장하고, 상기 파이프 제어 신호를 토대로 생성되는 다수 개의 직렬 파이프 출력 제어 신호에 응답하여, 상기 저장된 어드레스를 상기 직렬 위크 셀 어드레스로 출력하는 다수개의 파이프 래치들
    을 포함하는 것을 특징으로 하는 반도체 메모리 시스템.
  22. 제 18 항에 있어서,
    상기 병렬화부는,
    상기 스트로브 신호를 토대로 생성되는 다수 개의 병렬 파이프 입력 제어 신호에 응답하여 직렬 위크 셀 어드레스를 저장하고, 상기 리프레쉬 종료 신호에 응답하여 병렬 위크 셀 어드레스를 출력하는 동작을 수행하는 다수개의 파이프 래치들
    을 포함하는 것을 특징으로 하는 반도체 메모리 시스템.
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