KR20230030942A - 메모리 장치 - Google Patents

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KR20230030942A
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이승준
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Abstract

리프레시 동작을 수행하는 메모리 장치가 개시된다. 메모리 장치는 복수의 로우 및 컬럼으로 배치된 복수의 메모리 셀을 포함하는 메모리 셀 어레이, 상기 복수의 로우 중 적어도 하나의 로우에 대해 동작 전압을 인가하는 로우 선택 회로, 로우해머 로우 주소에 인접한 적어도 하나의 희생 로우 주소에 대해 리프레시 동작 전압을 인가하도록 상기 로우 선택 회로를 제어하는 리프레시 컨트롤러 및 메모리 컨트롤러로부터 수신된 커맨드를 디코딩하여 리프레시 커맨드 및 외부 리프레시 주소정보를 출력하는 메모리 제어 로직을 포함하고, 상기 리프레시 컨트롤러는 내부 리프레시 동작과 상기 리프레시 커맨드에 따른 외부 리프레시 동작 각각의 상기 로우해머 로우 주소가 동일한 경우 어느 하나의 리프레시 동작만 수행하도록 제어한다.

Description

메모리 장치{A memory device}
본 발명은 메모리 장치에 관한 것이다.
데이터를 저장하기 위한 반도체 메모리 장치는 크게 휘발성(volatile) 메모리 장치와 비휘발성(non-volatile) 메모리 장치로 대별될 수 있다. 셀 커패시터의 충전 또는 방전에 의해 데이터가 저장되는 디램(DRAM: Dynamic Random Access Memory) 등의 휘발성 메모리 장치는 전원이 인가되는 동안에는 저장된 데이터가 유지되지만 전원이 차단되면 저장된 데이터가 손실된다. 한편, 비휘발성 메모리 장치는 전원이 차단되어도 데이터를 저장할 수 있다. 휘발성 메모리 장치는 주로 컴퓨터 등의 메인 메모리로 사용되고, 비휘발성 메모리 장치는 컴퓨터, 휴대용 통신기기 등 넓은 범위의 응용 기기에서 프로그램 및 데이터를 저장하는 대용량 메모리로 사용되고 있다.
디램 등의 휘발성 메모리 장치에서는 누설 전류에 의해 메모리 셀에 저장된 셀 전하가 소실될 수 있다. 셀 전하가 소실되어 데이터가 완전히 손상되기 전에 다시 메모리 셀의 전하를 재충전해야 하고, 이러한 셀 전하의 재충전을 리프레쉬 동작이라고 한다. 이러한 리프레쉬 동작은 셀 전하가 소실되기 전에 반복적으로 수행된다.
집적도의 증가와 같은 공정 기술의 발전에 따라 디램(DRAM)의 셀 간 간격은 점차 좁아지고 있다. 그리고 셀 간 간격의 축소로 인하여 인접한 셀이나 워드 라인에 의한 간섭이 점점 중요한 데이터 신뢰성(Data Integrity) 요인으로 작용하고 있다. 특정 셀에 간섭이 집중되더라도, 디램(DRAM)과 같은 랜덤 액세스 메모리에서는 특정 주소에 대한 접근을 제한하기 어려운 실정이다. 따라서, 특정 셀에 대한 간섭(Disturbance)이 발생할 수 있고, 이러한 셀에 대한 리프레쉬 특성에도 영향을 미친다.
본 발명이 해결하고자 하는 기술적 과제는 점차적으로 집적화되는(shrink) 메모리 장치에서의 로우해머 현상에 대해 데이터 신뢰성이 향상된 메모리 장치 및 그 동작방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 메모리 장치는, 복수의 로우 및 컬럼으로 배치된 복수의 메모리 셀을 포함하는 메모리 셀 어레이, 상기 복수의 로우 중 적어도 하나의 로우에 대해 동작 전압을 인가하는 로우 선택 회로, 로우해머 로우 주소에 인접한 적어도 하나의 희생 로우 주소에 대해 리프레시 동작 전압을 인가하도록 상기 로우 선택 회로를 제어하는 리프레시 컨트롤러 및 메모리 컨트롤러로부터 수신된 커맨드를 디코딩하여 리프레시 커맨드 및 외부 리프레시 주소정보를 출력하는 메모리 제어 로직을 포함하고, 상기 리프레시 컨트롤러는 내부 리프레시 동작과 상기 리프레시 커맨드에 따른 외부 리프레시 동작 각각의 상기 로우해머 로우 주소가 동일한 경우 어느 하나의 리프레시 동작만 수행하도록 제어한다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 메모리 장치는, 메모리 셀을 포함하는 뱅크 어레이, 상기 뱅크 어레이의 로우 각각에 동작 전압을 인가하는 뱅크 로우 선택 회로 및 상기 동작 전압을 제어하는 메모리 제어 로직을 포함하고, 상기 메모리 제어 로직은 상기 로우 각각의 동작 정보에 기초하여, 내부 리프레시 동작 수행여부를 판단하고 내부 리프레시 로우해머 로우 주소를 검출하고, 메모리 컨트롤러로부터 수신된 리프레시 주소정보 및 리프레시 커맨드를 수신하고, 상기 리프레시 주소정보에 기초한 외부 리프레시 로우해머 로우 주소와 상기 내부 리프레시 로우해머 로우 주소를 비교하여, 비교 결과 동일한 경우, 상기 리프레시 커맨드에 따른 외부 리프레시 동작을 상기 외부 리프레시 로우해머 로우 주소을 기초로 수행하도록 상기 뱅크 로우 선택 회로를 제어한다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 메모리 장치는, 복수의 뱅크 어레이, 상기 뱅크 어레이에 각각 연결되고, 상응하는 뱅크 어레이에 로우별로 연결되어 동작전압을 인가하는 복수의 뱅크 로우 선택 회로 및 메모리 컨트롤러로부터의 커맨드 또는 자체 동작에 기초하여 상기 인가되는 동작전압을 제어하는 메모리 제어 로직을 포함하고, 상기 메모리 제어 로직은 상기 커맨드 중 리프레시 커맨드에 기초한 외부 리프레시 동작 또는 자체 동작에 기초한 내부 리프레시 동작을 수행시 로우해머 로우 주소가 동일하면 상기 외부 리프레시 동작만 수행한다.
도 1은 몇몇 실시예에 따른 메모리 시스템을 나타낸 블록도이다.
도 2는 도 1의 메모리 시스템에 포함되는 메모리 컨트롤러의 일 실시예를 나타낸 블록도이다.
도 3은 도 1의 메모리 시스템에 포함되는 메모리 장치의 일 실시예를 나타낸 블록도이다.
도 4는 몇몇 실시예에 따른 리프레시 컨트롤러(200)를 구체적으로 도시한 도면이다.
도 5는 몇몇 실시예에 따른 메모리 장치를 구체적으로 도시한 도면이다.
도 6은 몇몇 실시예에 따른 메모리 시스템의 동작 방법을 설명하기 위한 흐름도이다.
도 7는 본 발명의 실시 예들에 따른 적층형 메모리 장치를 보여주는 블록도이다.　
도 8은　도 7의 적층형 메모리 장치의 예시적인 블록도이다.
도 9는 도 8의 버퍼 다이의 일 실시예를 보여주는 블록도이다.
도 10은 몇몇 실시 예에 따른 반도체 패키지를 보여주는 도면이다.
도 11은 본 발명의 하나의 실시 예에 따른 반도체 패키지의 구현 예시를 보여주는 도면이다.
도 12는 몇몇 실시 예에 따른 반도체 패키지를 보여주는 도면이다.
동적 랜덤 억세스 메모리(DRAM)와 같은 휘발성 메모리 장치는 커패시터에 저장된 전하에 의하여 데이터를 판정한다. 그런데 커패시터에 저장된 전하는 시간이 지나면 다양한 형태로 누설될 수 있으므로, 휘발성 메모리 장치는 주기적으로 리프레쉬 동작을 수행한다. 메모리 장치를 제조하는 제조 공정이 스케일-다운되어 워드라인들 사이의 간격이 점점 좁아지게 되면서, 하나의 워드라인의 전압 분포에 의하여 인접한 워드라인에 연결된 메모리 셀의 전하가 받는 영향은 증가하게 되었고, 하나의 워드라인이 집중적으로 억세스되는 경우, 하나의 워드라인의 활성화 상태의 전압으로 인하여 인접한 워드라인에 연결된 메모리 셀들에 저장된 데이터가 소실되는 로우 해머(Row Hammer) 현상이 발생하는 문제점이 발생하였다. 본 발명은 메모리 장치에서의 로우해머 현상을 완화하여 데이터 신뢰성이 향상된 메모리 장치 및 그 동작방법을 제공하는 것이다.
본 명세서에서, "로우해머 로우"는 메모리 셀에서 집중적으로 억세스되어 로우 해머 현상을 유발시킨 워드라인, 즉 로우(row)를 의미한다. 본 명세서에서 "희생 로우(Victim row)"란, 로우해머 로우에 인접한 적어도 하나의 로우로서, 집중적으로 액세스된 로우의 동작(활성화) 전압으로 인해, 데이터 소실된 로우를 말한다.
본 명세서에서 비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.이하, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들에 대해 설명한다.
본 명세서에서 비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.이하, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들에 대해 설명한다.
도 1은 몇몇 실시예에 따른 메모리 시스템을 나타낸 블록도이고, 도 2는 도 1의 메모리 시스템에 포함되는 메모리 컨트롤러의 일 실시예를 나타낸 블록도이다. 도 3은 도 1의 메모리 시스템에 포함되는 메모리 장치의 일 실시예를 나타낸 블록도이다.
도 1을 참조하면, 메모리 시스템(10)은 메모리 컨트롤러(20) 및 메모리 장치(100)를 포함한다. 메모리 컨트롤러(20)와 메모리 장치(100)의 각각은 상호간의 통신을 위한 인터페이스를 각각 포함한다. 상기 인터페이스들은 커맨드(CMD), 주소(ADDR), 클록 신호(CLK) 등을 전송하기 위한 콘트롤 버스(11) 및 데이터를 전송하기 위한 데이터 버스(12)를 통하여 연결될 수 있다. 커맨드(CMD)는 주소(ADDR)를 포함하는 것으로 간주될 수 있다.
메모리 컨트롤러(20)는 메모리 장치(100)를 제어하기 위한 커맨드 신호(CMD)를 발생하고, 메모리 컨트롤러(20)의 제어에 따라서 메모리 장치(100)에 데이터(DATA)가 기입되거나 메모리 장치(100)로부터 데이터(DATA)가 독출될 수 있다. 메모리 장치(100)는 데이터 버스(12)를 통해 메모리 셀에서 독출되는 데이터, 메모리 장치의 상태 정보 등을 전송할 수 있다. 몇몇 실시예에 따라 메모리 컨트롤러(20)는 메모리 장치(100)의 로우 해머 상태를 모니터링하기 위한, 로우해머 트래커(25)를 더 포함할 수 있다.
도 2를 참조하면, 몇몇 실시예에 따라 메모리 컨트롤러(20)는 컨트롤러 제어 로직(21), 로우해머 트래커(25) 및 메모리 장치 인터페이스(27)를 포함할 수 있다.
메모리 컨트롤러(20)는 외부 장치(예를 들어 어플리케이션 프로세서 등, 미도시)로부터 메모리 장치(100)에 대한 액세스 요청을 수신하면, 컨트롤러 제어 로직(21)을 통해 상기 액세스 요청과 관련된 커맨드(CMD)를 결정한다. 메모리 컨트롤러(20)는 메모리 장치(100)로 커맨드(CMD)를 전송하여 메모리 장치(100)에 대한 전반적인 동작을 제어할 수 있다.
로우해머 트래커(25)는 메모리 컨트롤러(20)가 메모리 장치(100)로 데이터를 송수신할 때, 메모리 장치(100)의 상태를 모니터링하고, 메모리 장치(100)의 상태에 따라 메모리 장치(100)의 적어도 한 로우 또는 적어도 한 뱅크에 대한 리프레시 동작을 수행할지 추적할 수 있다. 예를 들어 로우해머 트래커(25)는 메모리 장치(100)로 전송하는 커맨드 및 주소정보에 기초하여, 상기 뱅크 어레이별로 로우해머 현상 발생여부를 판단하고, 기설정된 횟수을 초과하여 액세스되는 주소정보에 대해, 혹은 기설정된 임의의 주소에 대해 메모리 장치(100)로 리프레시 커맨드와 상기 주소정보를 전송할 수 있다.
몇몇 실시예에 따라 로우해머 트래커(25)는 메모리 컨트롤러(20) 자체에서 메모리 장치(100)의 상태를 체크할 수 있다. 예를 들어 메모리 컨트롤러(20)로부터 메모리 장치(100)로 전송한 커맨드 횟수 및 종류, 메모리 장치(100) 내 특정 주소정보에 대한 접근 횟수 등을 카운트하여 메모리 장치(100) 내 메모리 셀 어레이 내 상태를 모니터링할 수 있다.
몇몇 실시예에 따라 로우해머 트래커(25)는 메모리 장치(100)에서 전송되는 메모리 셀 상태 정보(state information)를 기초로 메모리 장치(100)의 상태를 체크할 수도 있다. 예를 들어 메모리 셀 상태 정보는 메모리 장치(100)에서 자체적으로 수행한 내부 리프레시 동작의 내부 리프레시 로우해머 로우 주소에 대한 정보를 포함할 수 있다.
메모리 장치 인터페이스(27)는 메모리 장치(100)에 기록될 데이터를 메모리 장치(100)로 송신하거나, 메모리 장치(100)로부터 리드된 데이터를 수신할 수 있다. 예를 들어, 메모리 장치(100)는 메모리 장치 인터페이스(27)를 통해 읽기 데이터 스트로브 신호(RDQS) 및 데이터 신호(DQ)를 전송하고, 메모리 컨트롤러(20)는 메모리 장치 인터페이스(27)를 통해 메모리 장치(100)로 클럭 신호(CK), 커맨드/주소 신호(C/A), 쓰기 데이터 스트로브 신호(WDQS), 및 데이터 신호(DQ)를 전송할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(100)로부터 제공된 신호를 기반으로 내부 제어 신호를 생성할 수 있다. 메모리 셀 어레이(110)는 내부 제어 신호에 따라 데이터(DATA)를 저장하거나, 저장된 데이터(DATA)를 출력할 수 있다.
도 3을 참조하면, 몇몇 실시예에 따라 메모리 장치(100)는 메모리 제어 로직(300), 주소 레지스터(120), 뱅크 제어 로직(130), 로우 선택 회로(140), 컬럼 디코더(160), 메모리 셀 어레이(110), 센스 앰프부(150), 입출력 게이팅 회로(170), 데이터 입출력 버퍼(180) 및 리프레시 컨트롤러(200)를 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 뱅크들, 즉 복수의 뱅크 어레이들(110a~110h)을 포함할 수 있다. 로우 선택 회로(140)는 복수의 뱅크 어레이들(110a~110h)에 각각 연결된 복수의 뱅크 로우 선택 회로들(140a~140h)을 포함하고, 컬럼 디코더(160)는 복수의 뱅크 어레이들(110a~110h)에 각각 연결된 복수의 컬럼 디코더들(160a~160h)을 포함하며, 센스 앰프부(150)는 복수의 뱅크 어레이들(110a~110h)에 각각 연결된 복수의 센스 앰프들(150a~150h)을 포함할 수 있다.
뱅크 어레이(110a~110h) 각각은 복수의 블록(BLK0~BLKn)을 포함할 수 있다. 각 블록(BLK)은 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(220)는 복수의 메모리 셀들을 포함할 수 있다. 예를 들어, 메모리 셀은 DRAM(Dynamic Random Access Memory) 셀일 수 있다. 이 경우, 메모리 인터페이스(27)은 DDR(Double Data Rate), LPDDR(low power double data rate), GDDR(Graphics Double Data Rate), Wide I/O, HBM(High Bandwidth Memory), HMC(Hybrid Memory Cube) 등과 같은 표준들 중 하나에 기반하여 통신할 수 있다.
메모리 장치(100)는 클럭 신호(CK)를 기반으로 커맨드/주소(C/A) 신호를 수신할 수 있다.
주소 레지스터(120)는 메모리 컨트롤러(20)로부터 주소 정보를 수신할 수 있다. 주소 정보(ADD)는 뱅크 주소(BANK_ADDR), 로우 주소(ROW_ADDR) 및 컬럼 주소(COL_ADDR)를 포함할 수 있다. 주소 레지스터(120)는 주소정보를 메모리 장치(100)의 내부 주소로 변환할 수 있다. 예를 들어 주소 레지스터(120)는 뱅크 주소(BANK_ADDR)를 뱅크 제어 로직(130)에 제공하고, 로우 주소(ROW_ADDR)를 로우 선택 회로(140)에 제공하며, 컬럼 주소(COL_ADDR)를 컬럼 디코더(160)에 제공할 수 있다.
뱅크 제어 로직(130)은 뱅크 주소(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 상기 뱅크 제어 신호들에 응답하여, 복수의 뱅크 로우 선택 회로들(140a~140h) 중 뱅크 주소(BANK_ADDR)에 상응하는 뱅크 로우 선택 회로가 활성화되고, 복수의 뱅크 컬럼 디코더들(160a~160h) 중 뱅크 주소(BANK_ADDR)에 상응하는 뱅크 컬럼 디코더가 활성화될 수 있다.
주소 레지스터(220)로부터 출력된 로우 주소(ROW_ADDR)는 뱅크 로우 선택 회로들(140a~140h)에 각각 인가될 수 있다. 뱅크 로우 선택 회로들(140a~140h) 중 뱅크 제어 로직(130)에 의해 활성화된 뱅크 로우 선택 회로는 로우 주소(ROW_ADDR)를 디코딩하여 상기 로우 주소에 상응하는 워드 라인을 활성화하여 동작전압을 인가할 수 있다. 예를 들어, 상기 활성화된 뱅크 로우 선택 회로는 로우 주소에 상응하는 로우별로 워드 라인 구동 전압을 인가할 수 있다. 예를 들어 상기 활성화된 뱅크 로우 선택 회로(140a)는 액티브 커맨드에 기초한 액티브 로우의 워드 라인에 대해서는 액티베이션 구동 전압을 인가하고, 리프레시 커맨드에 기초한 로우해머 로우의 워드 라인에 대해서는 리프레시 구동 전압을 인가할 수 있다. 상기 액티브 로우 주소는 몇몇 실시예에 따라 메모리 컨트롤러로부터 메모리 장치로 액티브 커맨드와 함께 전송된 주소 정보에 기초한 로우일 수 있다. 또는 액티브 로우 주소는 몇몇 실시예에 따라 메모리 컨트롤러로부터 메모리 장치로 액티브 커맨드가 전송되고, 상기 액티브 커맨드를 수행하기 위해 메모리 장치에서 자체적으로 판단한 액티브 주소의 로우일 수 있다. 이때 액티브 커맨드는 메모리 셀에의 데이터 리드 동작, 라이트 동작 또는 이레이즈 동작에 대한 명령일 수 있다. 리프레시 커맨드는 로우해머 로우 및 희생 로우 중 적어도 하나에 대해 리프레시 동작을 수행하도록 하는 명령일 수 있다.
컬럼 디코더(160)는 컬럼 주소 래치를 포함할 수 있다. 컬럼 주소 래치는 주소 레지스터(120)로부터 컬럼 주소(COL_ADDR)를 수신하고, 수신된 컬럼 주소(COL_ADDR)를 일시적으로 저장할 수 있다. 또한, 컬럼 주소 래치는, 버스트 모드(burst mode)에서, 수신된 컬럼 주소(COL_ADDR)를 점진적으로 증가시킬 수 있다. 컬럼 주소 래치는 일시적으로 저장된 또는 점진적으로 증가된 컬럼 주소(COL_ADDR)를 뱅크 컬럼 디코더들(160a~160h)에 각각 인가할 수 있다.
뱅크 컬럼 디코더들(160a~160h) 중 뱅크 제어 로직(130)에 의해 활성화된 뱅크 컬럼 디코더는 입출력 게이팅 회로(170)를 통하여 뱅크 주소(BANK_ADDR) 및 컬럼 주소(COL_ADDR)에 상응하는 센스 앰프를 활성화시킬 수 있다.
입출력 게이팅 회로(170)는 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 뱅크 어레이들(110a~110h)로부터 출력된 데이터를 저장하기 위한 독출 데이터 래치들, 및 뱅크 어레이들(110a~110h)에 데이터를 기입하기 위한 기입 드라이버들을 포함할 수 있다.
뱅크 어레이들(110a~110h) 중 하나의 뱅크 어레이에서 독출될 데이터(DQ)는 상기 하나의 뱅크 어레이에 상응하는 센스 앰프(150a~150h 중 하나)에 의해 감지되고, 상기 독출 데이터 래치들에 저장될 수 있다. 상기 독출 데이터 래치들에 저장된 데이터(DQ)는 데이터 입출력 버퍼(180)를 통하여 메모리 컨트롤러에 제공될 수 있다. 뱅크 어레이들(110a~110h) 중 하나의 뱅크 어레이에 기입될 데이터(DQ)는 상기 메모리 컨트롤러로부터 데이터 입출력 버퍼(180)에 제공될 수 있다. 데이터 입출력 버퍼(180)에 제공된 데이터(DQ)는 상기 기입 드라이버들을 통하여 상기 하나의 뱅크 어레이에 기입될 수 있다.
리프레시 컨트롤러(200)는 리프레쉬 동작을 수행하도록 메모리 장치(100)의 뱅크 로우 선택 회로(140)를 제어할 수 있다. 예를 들어, 리프레시 컨트롤러(200)는 메모리 컨트롤러(20)로부터의 리프레시 커맨드에 의한 외부 리프레시 또는 내부 리프레시 동작 결정에 기초하여 뱅크 제어 로직(130)에 의해 활성화된 어느 하나의 뱅크 어레이(110a)에 대해 리프레시 동작을 수행하도록 메모리 장치(100)의 뱅크 로우 선택 회로를 제어할 수 있다. 몇몇 실시예에 따라 리프레시 컨트롤러(200)는 각각의 뱅크 로우 선택 회로(140a~140h)마다 상응하는 복수의 리프레시 컨트롤러(200a~200h)를 포함할 수 있다.
몇몇 실시예에 따라 리프레시 컨트롤러(200)는 외부 리프레시 동작 또는 내부 리프레시 동작을 위한 로우해머 로우 주소(RH Add)를 기준으로 인접한 적어도 하나의 희생 로우(Victim row)를 추출하고, 희생 로우 주소에 대해 리프레시 동작을 수행하도록, 뱅크 로우 선택 회로(140)를 제어할 수있다. 예를 들어 뱅크 로우 선택 회로(140)가 희생 로우 주소에 대해 리프레시 전압을 인가하도록 할 수 있다.
메모리 제어 로직(300)은 메모리 장치(100)의 동작을 전반적으로 제어할 수 있다. 몇몇 실시예에 따라 메모리 제어 로직(300)은 메모리 장치(100)에 액티베이션 동작, 예를 들어 기입 동작 또는 독출 동작이 수행되도록 제1 제어 신호들을 생성할 수 있다. 몇몇 실시예에 따라 메모리 제어 로직(300)은 메모리 장치(100)에 리프레시 동작이 수행되도록 리프레시 컨트롤러 제어신호로 리프레시 컨트롤러(200)를 제어할 수 있다.
도 3은 리프레시 컨트롤러(200)와 메모리 제어 로직(300)이 별개로 도시되어 있으나 몇몇 실시예에 따라 도시된 실시예처럼 독립적인 구성으로 구현될 수도 있고 또는 몇몇 실시예에 따라 메모리 제어 로직(300)이 리프레시 컨트롤러(200)를 포함하도록 구현될 수도 있다.
커맨드 디코더(310)는 커맨드/주소 신호 중 커맨드를 수신하고 메모리 장치(100)의 내부 커맨드로 디코딩 할 수 있다. 커맨드 디코더(310)는 메모리 컨트롤러(20)로부터 수신되는 커맨드(CMD)를 디코딩하여 내부 커맨드를 생성할 수 있다.
몇몇 실시예에 따라 메모리 컨트롤러(20)로부터 리프레시 커맨드(REF CMD)가 수신되면, 메모리 제어 로직(300)은 외부 리프레시 동작을 위한 리프레시 컨트롤러 제어 신호를 생성할 수 있다.
도 3에는 메모리 제어 로직(300)과 주소 레지스터(120)가 별개의 구성 요소들인 것으로 도시되어 있으나, 메모리 제어 로직(300)과 주소 레지스터(120)는 불가분적인 하나의 구성 요소로 구현될 수도 있다. 또한 도 3에는 커맨드(CMD) 및 주소(ADDR)가 별개의 신호로 각각 제공되는 것으로 도시되어 있으나, LPDDR5 표준 등에 제시되는 바와 같이 주소는 커맨드에 포함되는 것으로 간주될 수 있다.
도 4는 몇몇 실시예에 따른 리프레시 컨트롤러(200)를 구체적으로 도시한 도면이다. 도 4를 참고하면, 리프레시 컨트롤러(200)는 로우해머 검출부(210), 로우 주소 래치(220), 비교부(230)를 포함할 수 있다.
로우해머 검출부(210)는 뱅크 로우 선택 회로(140)에서의 각 로우별 활성화 정도에 기초하여 복수의 로우 각각에 대해 상태 정보를 모니터링 할수 있다. 로우 해머 검출부(210)는 로우별 상태 정보에 기초하여 내부 리프레시 동작 수행할지 결정하여, 내부 리프레시 동작을 수행할 내부 리프레시 로우해머 로우 주소를 출력한다.
몇몇 실시예에 따라 로우해머 검출부(210)는 뱅크 로우 선택 회로(140)에 기초하여 각 로우별 상태 정보를 수신할 수도 있고, 또는 몇몇 실시예에 따라 로우해머 검출부(210)는 데이터 입출력버퍼(180)를 통해 각 메모리 셀의 상태정보를 수신할 수도 있다.
몇몇 실시예에 따라 로우 주소 래치(220)는 로우해머 검출부(210)에서 내부 로우해머 로우 주소를 수신하여 저장한다. 로우 주소 래치(220)는 비교부(230)의 활성화 여부에 따라 저장된 내부로우해머 로우 주소를 비교부(230)로 출력하거나, 출력하지 않고 계속 저장할 수도 있다.
비교부(230)는 주소 레지스터(120)로부터 외부 로우해머 주소를 수신하고, 로우 주소 래치(220)로부터 내부 로우해머 로우 주소를 수신할 수 있다. 비교부(230)는 커맨드 디코더(310)로부터 리프레시 커맨드를 수신했다는 리프레시 커맨드 플래그(DRFM Flag)를 수신하면 활성화될 수 있다. 이때 활성화된다 함은 수신되는 입력들끼리 비교하여 출력한다는 의미이고, 활성화되지 않는다 함은 수신되는 입력들을 비교하지 않고 지정된 어느 하나를 출력한다는 의미일 수 있다.
몇몇 실시예에 따라 비교부(230)는 리프레시 커맨드 플래그(DRFM Flag)를 수신하여 활성화되면, 주소 레지스터(120)로부터 출력되는 외부로우해머 로우 주소(DRFM RH Add)와 로우 주소 래치(220)로부터 출력되는 내부 로우해머 로우(DRAM RH Add)를 비교한다. 예를 들어 비교 결과, 외부 로우해머 로우 주소(DRFM RH Add)와 내부 로우해머 로우 주소(DRAM RH Add)가 동일한 경우, 외부 로우해머 로우 주소(Add)를 출력하고 내부 로우해머 로우 (DRAM RH Add)는 무시한다. 예를 들어 로우 주소 래치(220)에 저장되어 있던, 중복된 내부로우해머 로우 주소(DRAM RH Add)는 삭제한다.
예를 들어 비교 결과, 외부 로우해머 로우 주소(DRFM RH Add)와 내부 로우해머 로우 주소(DRAM RH Add)가 동일하지 않은 경우, 외부 로우해머 로우 주소(DRFM RH Add)를 출력하여 외부 리프레시 동작을 먼저 하도록 제어하고, 내부 로우해머 로우 주소(DRAM RH Add)는 피드백하여(F) 로우 주소 래치(220)에 계속 저장한 상태로 둔다.
예를 들어 비교부(230)는 리프레시 커맨드 플래그(DRFM Flag)에 기초하여 활성화되지 않으면, 즉 메모리 컨트롤러(20)로부터 리프레시 커맨드를 수신하지 않은 경우, 내부 로우해머 로우 주소(DRAM RH Add)를 출력할 수 있다.
몇몇 실시예에 따라 리프레시 컨트롤러(200)는 희생 로우 산출부(240)를 더 포함할 수 있다. 희생 로우 산출부(240)는 비교부(230)로부터 로우해머 로우 주소를 수신하면, 로우 해머가 발생한 로우해머 로우 주소에 인접한 희생 로우들을 추출한다.
수신된 로우해머 로우 주소는 외부 로우해머 로우 또는 내부 로우해머 로우 중 어느 하나일 수 있다. 희생 로우 산출부(240)는 일 실시예에 따라 로우 해머가 발생한 로우해머 로우 주소에서 기설정된 범위, 혹은 임의의 범위로 인접한 로우들을 희생 로우(Victim Row)로 추출할 수 있다.
몇몇 실시예에 따라 리프레시 컨트롤러(200)는 각각의 뱅크 로우 선택 회로(140)마다 구현될 수 있다. 이 경우, 리프레시 컨트롤러(200)는 뱅크별로 리프레시 커맨드를 독립적으로 수행하도록 제어할 수 있다. 몇몇 실시예에 따라 제1 뱅크 로우 선택회로(140a)는 메모리 제어 로직(300)에 의해 액티브 커맨드에 따른 액티브 동작을 수행하는 동안, 제2 뱅크 로우 선택회로(140c)는 리프레시 컨트롤러(200c)에 의해 외부 리프레시 동작 또는 내부 리프레시 동작을 수행할 수 있다. 또한 몇몇 실시예에 따라 제1 뱅크 로우 선택회로(140a)는 리프레시 컨트롤러(200a)에 의해 외부 리프레시 동작을 수행하고, 제2 뱅크 로우 선택회로(140c)는 리프레시 컨트롤러(200c)에 의해 내부 리프레시 동작을 수행할 수도 있다.
도 5는 몇몇 실시예에 따른 메모리 장치를 구체적으로 도시한 도면이다.
도 5를 참고하면, 메모리 장치(100)는 주소 레지스터(120), 커맨드 디코더(310), 액티브 커맨드 컨트롤 로직(321), 액티브 주소 생성부(325), 리프레시 커맨드 컨트롤 로직(250), 리프레시 주소 생성부(260), 로우해머 검출부(210), 로우 주소 래치(220), 비교부(230) 및 희생 로우 산출부(240) 및 뱅크 로우 디코더(140)를 포함할 수 있다. 도 5의 메모리 장치(100)는 본 발명의 설명에 필요한 구성을 도시한 것으로, 도 3의 메모리 장치(100)와 중복되는 구성은 생략한 것이다.
몇몇 실시예에 따라 주소 레지스터(120), 커맨드 디코더(310), 액티브 커맨드 컨트롤 로직(321), 액티브 주소 생성부(325), 리프레시 커맨드 컨트롤 로직(250), 리프레시 주소 생성부(260), 로우해머 검출부(210), 로우 주소 래치(220), 비교부(230) 및 희생 로우 산출부(240)는 모두 메모리 제어로직(300)에 포함되어 구현될 수있다. 또는 몇몇 실시예에 따라 주소 레지스터(120), 커맨드 디코더(310), 액티브 커맨드 컨트롤 로직(321), 액티브 주소 생성부(325)는 메모리 제어로직(300)에 포함될 수 있고, 리프레시 커맨드 컨트롤 로직(250), 리프레시 주소 생성부(260), 로우해머 검출부(210), 로우 주소 래치(220), 비교부(230) 및 희생 로우 산출부(240)는 메모리 제어로직(300)과 별도로 구현된 리프레시 컨트롤러(200)에 포함될 수 있다. 몇몇 실시예에 따라 주소 레지스터(120)는 메모리 제어로직(300)에 포함될 수도 있고 별개로 구현될 수도 있다.
액티브 커맨드 컨트롤 로직(321)은 커맨드 디코더(310)로부터 출력된 내부 제어 커맨드 중 액티브 커맨드(ACT CMD)에 따라 액티브 동작을 수행하도록 제어한다.
액티브 주소 생성부(325)는 메모리 컨트롤러(20)로부터 액티브 커맨드, 주소 레지스터(120)로부터 액티브 주소정보를 각각 수신하여 내부 액세스를 위한 액티브 주소를 생성한다. 예를 들어 액티브 주소는 뱅크 주소, 로우 주소 및 컬럼 주소를 포함할 수 있다.
리프레시 주소 생성부(260)은 메모리 컨트롤러(20)로부터 리프레시 커맨드 및 주소 레지스터(120)로부터 리프레시 주소정보를 각각 수신하여 내부 액세스를 위한 리프레시 주소를 생성한다. 예를 들어 리프레시 주소는 뱅크 주소, 로우해머 로우 주소를 포함할 수 있다. 즉, 리프레시 커맨드 컨트롤 로직(250) 및 리프레시 주소 생성부(260)은 외부 리프레시 동작을 위한 것일 수 있다.
메모리 장치(100)는 내부 리프레시 동작을 위해 로우해머 검출부(210), 로우 주소 래치(220) 및 비교부(230)을 포함할 수 있다. 로우해머 검출부(210)는 리프레시 커맨드 플래그(DRFM Flag)에 기초하여 외부 리프레시 동작 모니터링 또는 내부 리프레시 동작을 모니터링할 수 있다. 예를 들어 로우해머 검출부(210)가 리프레시 커맨드 플래그(DRFM Flag)를 수신하면, 외부 리프레시 동작 수행 후 상기 리프레시 동작이 수행되는 로우해머 로우의 상태 정보를 리셋할 수 있다. 로우해머 검출부(210)는 메모리 컨트롤러(20)로부터 리프레시 커맨드가 수신되지 않아 리프레시 커맨드 플래그(DRFM CMD)가 활성화되지 않는 경우, 내부 리프레시 동작을 위한 메모리 셀의 상태 정보를 모니터링하고 내부 리프레시 동작의 수행여부를 판단하여 리프레시 동작을 수행하도록 제어한다.
로우해머 검출부(210), 로우 주소 래치(220) 및 비교부(230), 희생 로우 산출부(240)에 대해서는 도 4에서 설명한 것과 중복되므로, 설명을 생략한다.
도 6은 몇몇 실시예에 따른 메모리 시스템의 동작 방법을 설명하기 위한 흐름도이다.
도 6을 참조하면, 메모리 컨트롤러(20)가 리프레시 커맨드 및 리프레시 주소정보를 전송하면(S10), 메모리 장치(100)는 상기 리프레시 커맨드를 수신한다(S20). 메모리 장치(100)는 리프레시 커맨드를 디코딩하여 외부 리프레시 커맨드 및 외부 리프레시 로우해머 로우 주소(RH Add1)를 추출한다.
또한 메모리 장치(100)는 자체적으로 모니터링하여, 메모리 셀 상태정보 또는 로우 디코더에서 특정 로우 주소에의 액세스 횟수 등을 기초로 내부 리프레시 동작을 수행할 내부 리프레시 로우해머 로우 주소(RH Add2)를 검출한다(S21). 이하 설명의 편의를 위해 메모리 컨트롤러(20)에 의한 외부 리프레시 로우해머 로우 주소는 RH Add1으로 표시하고, 메모리 장치(100) 자체의 내부 리프레시 로우해머 로우 주소는 RH Add2로 표시한다.
메모리 장치(100)는 S10단계에 기초하여 외부 리프레시 동작을 수행하기 전에, 외부 리프레시 로우해머 로우 주소(RH Add1)와 내부 리프레시 로우해머 로우 주소(RH Add2)를 비교하여 중복되는지 아닌지 확인한다(S22).
외부 리프레시 로우해머 로우 주소와 내부 리프레시 로우해머 로우 주소가 동일한 경우(RH Add1=RH Add2), 메모리 장치(100)는 외부 리프레시 로우해머 로우 주소(RH Add1)에 근거해서 희생 로우 주소를 산출하고 비교대상이 된 내부 리프레시 로우해머 로우 주소(RH Add2)는 삭제한다(S23). 한편 외부 리프레시 로우해머 로우 주소(RH Add1)와 내부 리프레시 로우해머 로우 주소(RH Add2)가 동일하지 않은 경우(RH Add1≠RH Add2), 메모리 장치(100)는 외부 리프레시 로우해머 로우 주소(RH Add1)에 근거해서 희생 로우 주소를 산출하고 비교대상이 된 내부 리프레시 로우해머 로우 주소(RH Add2)는 로우 주소 래치(220)에 저장한다(S24).
메모리 장치(100)는 희생 로우 주소에 대해 리프레시 동작을 수행하고, 다음 리프레시 커맨드 또는 액티브 커맨드가 들어올 때까지 대기하거나(S25) 액티브 커맨드가 들어오는 동안 자체적으로 메모리 셀 상태를 모니터링하여 모니터링 결과에 따라 내부 리프레시 로우해머 로우 주소(RH Add2)를 검출하고, 기설정된 일정에 따라 내부 리프레시 로우해머 로우 주소(RH Add)에 따라 내부 리프레시 동작을 수행할 수 있다.
도 7는 본 발명의 실시 예들에 따른 적층형 메모리 장치를 보여주는 블록도이다.　
도 7를 참조하면, 적층형 메모리 장치(400)는 버퍼 다이(410) 및 복수의 코어 다이들(420~450)을 포함할 수 있다. 예를 들어, 버퍼 다이(410)는 인터페이스 다이, 베이스 다이, 로직 다이, 마스터 다이 등으로도 지칭될 수 있고, 그리고 코어 다이들(420~450) 각각은 메모리 다이, 슬레이브 다이 등으로도 지칭될 수 있다.　도 7에서는 적층형 메모리 장치(400)에 4개의 코어 다이들(420~450)이 포함되는 것으로 도시되었으나, 코어 다이들의 개수는 다양하게 변경될 수 있다. 예를 들어, 적층형 메모리 장치(400)는 8개, 12개 또는 16개 코어 다이들을 포함할 수 있다.
버퍼 다이(410) 및 코어 다이들(420~450)은 실리콘 관통 전극들(TSV; Through Silicon Via)을 통해 적층되고, 전기적으로 연결될 수 있다. 이에 따라, 적층형 메모리 장치(400)는 다수의 다이들(410~450)이 적층되는 3차원 메모리 구조를 가질 수 있다. 예를 들어, 적층형 메모리 장치(400)는 HBM 또는 HMC 표준을 기반으로 구현될 수 있다.
적층형 메모리 장치(400)는 기능적으로 독립된 복수의 채널들(또는, 볼트(vault)들)을 지원할 수 있다. 예를 들어,　도 7에 도시된 바와 같이, 적층형 메모리 장치(400)는 8개 채널들(CH0~CH7)을 지원할 수 있다. 채널들(CH0~CH7) 각각이 128개 데이터(DQ) 전달 통로(I/O)를 지원하는 경우, 적층형 메모리 장치(400)는 1024개 데이터 전달 통로를 지원할 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 적층형 메모리 장치(400)는 1024개 이상의 데이터 전달 통로를 지원할 수 있으며, 8개 이상의 채널들(예를 들어, 16개 채널들)을 지원할 수 있다. 적층형 메모리 장치(400)가 16개 채널들을 지원하는 경우, 채널들 각각은 64개 데이터 전달 통로를 지원할 수 있다.
코어 다이들(420~450) 각각은 적어도 하나의 채널을 지원할 수 있다. 예를 들어,　도 7에 도시된 바와 같이, 코어 다이들(420~450) 각각은 2 채널(CH0-CH2, CH1-CH3, CH4-CH6, CH5-CH7)을 지원할 수 있다. 이 경우, 코어 다이들(420~450)은 서로 다른 채널들을 지원할 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 코어 다이들(420~450) 중 적어도 두 개는 동일한 채널을 지원할 수 있다. 예를 들어, 코어 다이들(420~450) 각각은 제1 채널(CH0)을 지원할 수 있다.
채널들 각각은 독립적인 커맨드 및 데이터 인터페이스를 구성할 있다. 예를 들어, 각 채널은 독립적인 타이밍 요구 조건에 기초하여 독립적으로 클럭킹(independently clocked)될 수 있고, 서로 동기화되지 않을 수 있다. 예를 들어, 각 채널은 독립적인 커맨드에 기초하여 파워 상태를 변경하거나 리프레시를 수행할 수 있다.
채널들 각각은 복수의 메모리 뱅크들(401)을 포함할 수 있다. 메모리 뱅크들(301) 각각은 워드 라인들 및 비트 라인들에 연결되는 메모리 셀들, 로우 선택 회로, 컬럼 디코더, 센스 앰프 등을 포함할 수 있다. 예를 들어,　도 7에 도시된 바와 같이, 채널들(CH0~CH7) 각각은 8개의 메모리 뱅크들(401)을 포함할 수 있다. 그러나, 본 발명이 이에 한정되지 않으며, 채널들(CH0~CH7) 각각은 8개 이상의 메모리 뱅크들(401)을 포함할 수 있다.　도 7에는 하나의 채널에 포함되는 메모리 뱅크들이 하나의 코어 다이에 포함되는 것으로 도시되어 있으나, 하나의 채널에 포함되는 메모리 뱅크들은 복수의 코어 다이들에 분산될 수 있다. 예를 들어, 코어 다이들(420~450) 각각이 제1 채널(CH0)을 지원하는 경우, 제1 채널(CH0)에 포함되는 메모리 뱅크들은 코어 다이들(420~450)에 분산될 수 있다.
몇몇 실시예에서, 하나의 채널은 독립적으로 동작하는 2개의 의사 채널(Pseudo Channel)들로 나뉘어질 수 있다. 예를 들어, 의사 채널들은 채널의 커맨드 및 클럭 입력들(예를 들어, 클럭 신호(CK) 및 클럭 인에이블 신호(CKE))을 공유할 수 있으나, 커맨드들을 독립적으로 디코딩하고 실행할 수 있다. 예를 들어, 하나의 채널이 128개 데이터 전달 통로를 지원하는 경우, 의사 채널들 각각은 64개 데이터 전달 통로를 지원할 수 있다. 예를 들어, 하나의 채널이 64개 데이터 전달 통로를 지원하는 경우, 의사 채널들 각각은 32개 데이터 전달 통로를 지원할 수 있다.
버퍼 다이(410) 및 코어 다이들(420~450)은 TSV영역(402)을 포함할 수 있다. TSV영역(402)에는 다이들(410~450)을 관통하도록 구성된 TSV들이 배치될 수 있다. 버퍼 다이(410)는 TSV들을 통해 코어 다이들(420~450)과 신호들 및/또는 데이터를 송수신할 수 있다. 코어 다이들(420~450) 각각은 TSV들을 통해 버퍼 다이(410) 및 다른 코어 다이와 신호들 및/또는 데이터를 송수신할 수 있다. 이 경우, 신호들 및/또는 데이터는 채널 별로 대응하는 TSV들을 통해 독립적으로 송수신될 수 있다. 예를 들어, 외부의 호스트 장치가 제1 코어 다이(420)의 메모리 셀에 접근하기 위해 제1 채널(CH0)로 커맨드 및 주소를 전송하는 경우, 버퍼 다이(410)는 제1 채널(CH0)에 대응하는 TSV들을 통해 제어 신호들을 제1 코어 다이(420)로 전송하여 제1 채널(CH0)의 메모리 셀에 접근할 수 있다.
버퍼 다이(410)는 물리 계층(PHY, 411)을 포함할 수 있다. 물리 계층(411)은 외부의 호스트 장치와의 통신을 위한 인터페이스 회로들을 포함할 수 있다. 예를 들어, 물리 계층(411)은 도 1 내지 도 6을 참조하여 설명한 메모리 장치 인터페이스(27)에 대응하는 인터페이스 회로들을 포함할 수 있다. 물리 계층(411)을 통해 수신된 신호들 및/또는 데이터는 TSV들을 통해 코어 다이들(420~450)로 전달될 수 있다.
몇몇 실시예에서, 버퍼 다이(410)는 채널들 각각에 대응하는 채널 컨트롤러를 포함할 수 있다. 채널 컨트롤러는 대응하는 채널의 메모리 참조 동작들을 관리할 수 있고, 대응하는 채널의 타이밍 요구 조건을 결정할 수 있다.
몇몇 실시예에서, 버퍼 다이(410)는 외부의 호스트 장치로부터 신호들을 수신하기 위한 복수의 핀들을 포함할 수 있다. 버퍼 다이(410)는 복수의 핀들을 통해 클럭 신호(CK), 커맨드/주소 신호(C/A), 쓰기 데이터 스트로브 신호(WDQS), 및 데이터 신호(DQ)를 수신하고, 읽기 데이터 스트로브 신호(RDQS) 및 데이터 신호(DQ)를 전송할 수 있다. 예를 들어, 버퍼 다이(410)는 채널 별로 클럭 신호(CK)를 수신하기 위한 2개 핀들, 커맨드/주소 신호(C/A)를 수신하기 위한 14개 핀들, 쓰기 데이터 스트로브 신호(WDQS)를 수신하기 위한 8개 핀들, 읽기 데이터 스트로브 신호(RDQS)를 전송하기 위한 8개 핀들, 및 데이터 신호(DQ)를 송수신하기 위한 128개 핀들을 포함할 수 있다.
도 8은　도 7의 적층형 메모리 장치의 예시적인 블록도이다.
도 8을 참조하면, 적층형 메모리 장치(500)는 버퍼 다이(510), 제1 코어 다이(520), 및 제2 코어 다이(530)를 포함할 수 있다. 제1 코어 다이(520) 및 제2 코어 다이(530)는 복수의 채널들 중 동일한 채널(CHa)을 지원할 수 있다. 이 경우, 코어 다이들(420, 430)은 스택 아이디(SID)로 구분될 수 있다. 예를 들어, 제1 코어 다이(520)는 제1 스택 아이디(SID0)에 대응하고, 제2 코어 다이(530)는 제2 스택 아이디(SID1)에 대응할 수 있다. 도 8에는 제1 코어 다이(520)와 제2 코어 다이(530) 사이에 다른 코어 다이가 존재하지 않는 것으로 도시되었으나, 제1 코어 다이(520)와 제2 코어 다이(530) 사이에는 다른 코어 다이가 위치할 수 있다.
버퍼 다이(510)와 코어 다이들(520, 530)은 TSV 영역(501)에 위치하는 TSV들(502, 503)을 통해 통신할 수 있다. 예를 들어, 버퍼 다이(510)는 TSV(502)를 통해 제1 코어 다이(520) 및/또는 제2 코어 다이(530)로 내부 커맨드(iCMD)를 전송하고, TSV(503)를 통해 제1 코어 다이(520) 및/또는 제2 코어 다이(530)와 데이터(DATA)를 송수신할 수 있다. 도 9에는 버퍼 다이(510)가 동일한 TSV들(502, 503)을 이용하여 코어 다이들(520, 530)과 통신하는 것으로 도시되어 있으나, 버퍼 다이(510)는 코어 다이들(520, 530) 각각에 대응하는 별도의 TSV들을 이용하여 통신할 수 있다.
제2 코어 다이(530)는 커맨드 디코더(531), 데이터 입출력 회로(532), 및 메모리 셀 어레이(533)를 포함할 수 있다. 커맨드 디코더(531), 데이터 입출력 회로(532), 및 메모리 셀 어레이(533)는, 제1 코어 다이(520)의 커맨드 디코더(521), 데이터 입출력 회로(522), 및 메모리 셀 어레이(523)와 실질적으로 동일하게 동작할 수 있다.
C/A 수신기(511)는 클럭 신호(CK)를 기반으로 커맨드/주소 신호(C/A)를 래치하여 커맨드(CMD) 및 스택 아이디(SID)를 수신할 수 있다. 스택 아이디(SID)는 동일한 채널을 지원하는 코어 다이들을 구분하기 위해 적어도 하나의 코어 다이를 나타내는 주소일 수 있다. 수신된 커맨드(CMD) 및 스택 아이디(SID)는 제어 로직 회로(512)로 제공될 수 있다.
제어 로직 회로(512)는 스택 아이디(SID)에 기초하여 내부 커맨드(iCMD)를 제1 코어 다이(520) 및 제2 코어 다이(530) 중 적어도 하나로 전송할 수 있다. 예를 들어, 스택 아이디(SID)가 제1 스택 아이디(SID0)를 나타내는 경우, 제어 로직 회로(512)는 내부 커맨드(iCMD)를 제1 코어 다이(520)로 전송할 수 있다.
몇몇 실시예에서, 도 8에 도시된 바와 같이, 공통의 TSV들(502, 503)을 통해 코어 다이들(520, 530)로 내부 커맨드(iCMD) 및 데이터(DATA)가 전달되는 경우, 버퍼 다이(510)는 코어 다이들(520, 530)로 스택 아이디(SID)를 전달할 수 있다. 코어 다이들(520, 530)은 전달된 스택 아이디(SID)를 디코딩하여 선택적으로 내부 커맨드(iCMD) 및 데이터(DATA)를 수신할 수 있다. 예를 들어, 스택 아이디(SID)가 제1 스택 아이디(SID0)를 나타내는 경우, 제1 코어 다이(520)가 TSV들(520, 530)을 통해 전달되는 내부 커맨드(iCMD) 및 데이터(DATA)를 수신할 수 있다. 이 경우, 제2 코어 다이(530)는 TSV들(520, 530)을 통해 전달되는 내부 커맨드(iCMD) 및 데이터(DATA)를 수신하지 않을 수 있다.
다른 실시 예에서, 별도의 TSV들을 통해 코어 다이들(520, 530)로 내부 커맨드(iCMD) 및 데이터(DATA)가 전달되는 경우, 버퍼 다이(510)는 스택 아이디(SID)에 대응하는 코어 다이로 별도의 TSV들을 통해 내부 커맨드(iCMD) 및 데이터(DATA)를 전달할 수 있다.
상술한 바와 같이, 코어 다이들(520, 530)이 동일한 채널(CHa)을 지원하는 경우, 적층형 메모리 장치(400)는 스택 아이디(SID)에 따라 제1 코어 다이(520) 및 제2 코어 다이(530) 중 적어도 하나를 기반으로 액티브 커맨드에 따른 쓰기 동작 및 읽기 동작 또는 리프레시 커맨드에 의한 리프레시 동작을 수행할 수 있다.
도 9는 도 8의 버퍼 다이의 일 실시예를 보여주는 블록도이다. 도 9를 참조하면, 버퍼 다이(510)는 커맨드 주소 입출력 블록(AWORD) 및 데이터 입출력 블록들(DWORD0~DWORD3)을 포함할 수 있다.
도 9에서는 버퍼 다이(510)가 4개의 데이터 입출력 블록들(DWORD0~DWORD3)을 포함하는 것으로 설명되나, 버퍼 다이(510)는 다양한 개수의 데이터 입출력 블록들을 포함할 수 있다. 예를 들어, 버퍼 다이(510)는 2개의 데이터 입출력 블록들을 포함할 수 있다.
커맨드 주소 입출력 블록(AWORD)은 C/A 수신기(511), 제어 로직 회로(512), 및 클럭 트리(516)를 포함할 수 있다. C/A 수신기(511)는 P2패드로부터 수신되는 클럭 신호(CK)를 기반으로 P1패드로부터 수신되는 커맨드/주소 신호(C/A)를 래치하여 커맨드(CMD)를 수신할 수 있다. 제어 로직 회로(512)는 커맨드(CMD) 또는 파워 상태 정보(PWS)에 기초하여 리셋 신호(RESET)를 생성하고, 리셋 신호(RESET)를 데이터 입출력 블록들(DWORD0~DWORD3) 각각으로 전송할 수 있다. 제어 로직 회로(512)는 커맨드(CMD)에 따라 내부 커맨드(iCMD)를 생성하고, 내부 커맨드(iCMD)를 코어 다이(520)로 전송할 수 있다. 클럭 트리(516)는 다수의 인버터들을 포함하는 인버터 체인으로 구성될 수 있다. 클럭 신호(CK)로부터 클럭 트리(516)를 통해 생성된 내부 클럭 신호(iCK)는 데이터 입출력 블록들(DWORD0~DWORD3) 각각으로 전송될 수 있다.
데이터 입출력 블록들(DWORD0~DWORD3) 각각은 커맨드 주소 입출력 블록(AWORD)으로부터 내부 클럭 신호(iCK) 및 리셋 신호(RESET)를 수신할 수 있다. 데이터 입출력 블록들(DWORD0~DWORD3) 각각은 메모리 장치 인터페이스(515)를 포함할 수 있다. 메모리 장치 인터페이스(515)는 각각의 코어 다이에 연결된다. 메모리 장치 인터페이스(515)는 P3패드로 쓰기 데이터 스트로브 신호(WDQS)를, P4패드로 읽기 데이터 스트로브 신호(RDQS)를, P5패드로 데이터 신호(DQ)를 코어 다이(520, 530)와 송수신할 수 있다.
상술한 바와 같이, 클럭 신호(CK)가 수신되는 P2패드는 커맨드 주소 입출력 블록(AWORD)에 위치하고, 쓰기 데이터 스트로브 신호(WDQS) 및 읽기 데이터 스트로브 신호(RDQS)가 수신되는 P3, P4 패드들은 데이터 입출력 블록(DWORD)에 위치할 수 있다. 커맨드 주소 입출력 블록(AWORD)에서 수신되는 클럭 신호(CK)는 클럭 트리(516)를 통해 데이터 입출력 블록(DWORD)으로 전달될 수 있다.
도 10은 몇몇 실시 예에 따른 반도체 패키지를 보여주는 도면이다.
도 10을 참조하면, 반도체 패키지(1000)는 적층형 메모리 장치(1100), 시스템 온 칩(1200), 인터포저(1300), 및 패키지 기판(1400)을 포함할 수 있다. 적층형 메모리 장치(1100)는 버퍼 다이(1110) 및 코어 다이들(1120~1150)을 포함할 수 있다. 버퍼 다이(1110)는　도 7의 버퍼 다이(410)에 대응할 수 있고, 코어 다이들(1120~1150) 각각은　도 7의 코어 다이들(420~450) 각각에 대응할 수 있다.
코어 다이들(1120~1150) 각각은 메모리 셀 어레이를 포함할 수 있다. 버퍼 다이(1110)는 물리 계층(1111) 및 직접 접근 영역(DAB, 1112)을 포함할 수 있다. 물리 계층(1111)은 시스템 온 칩(1200)의 물리 계층(1210)과 인터포저(1300)를 통해 전기적으로 연결될 수 있다. 적층형 메모리 장치(1100)는 물리 계층(1111)을 통해 시스템 온 칩(1200)으로부터 신호들을 수신하거나, 또는 시스템 온 칩(1200)으로 신호들을 전송할 수 있다. 물리 계층(1111)은 도 8을 참조하여 설명한 버퍼 다이(510)의 인터페이스 회로들을 포함할 수 있다.
직접 접근 영역(1112)은 시스템 온 칩(1200)을 통하지 않고 적층형 메모리 장치(1100)를 테스트할 수 있는 접근 경로를 제공할 수 있다. 직접 접근 영역(1112)은 외부의 테스트 장치와 직접 통신할 수 있는 도전 수단(예를 들어, 포트 또는 핀)을 포함할 수 있다. 직접 접근 영역(1112)을 통해 수신된 테스트 신호 및 데이터는 TSV들을 통해 코어 다이들(1120~1150)로 전송될 수 있다. 코어 다이들(1120~1150)의 테스트를 위해 코어 다이들(1120~1150)로부터 독출된 데이터는 TSV들 및 직접 접근 영역(1112)을 통해 테스트 장치로 전송될 수 있다. 이에 따라, 코어 다이들(1120~1150)에 대한 직접 접근 테스트가 수행될 수 있다.
버퍼 다이(1110)와 코어 다이들(1120~1150)은 TSV들(1101) 및 범프들(1102)을 통해 서로 전기적으로 연결될 수 있다. 버퍼 다이(1110)는 시스템 온 칩(1200)으로부터 채널 별로 할당된 범프들(1102)을 통해 각각의 채널로 제공되는 신호들을 수신할 수 있다. 예를 들어, 범프들(1102)은 마이크로 범프들일 수 있다.
시스템 온 칩(1200)은 적층형 메모리 장치(1100)를 이용하여 반도체 패키지(1000)가 지원하는 어플리케이션들을 실행할 수 있다. 예를 들어, 시스템 온 칩(1200)은 CPU(Central Processing Unit), AP(Application Processor), GPU(Graphic Processing Unit), NPU(Neural Processing Unit), TPU(Tensor Processing Unit), VPU(Vision Processing Unit), ISP(Image Signal Processor) 및 DSP(Digital Signal Processor) 중 적어도 하나의 프로세서를 포함하여 특화된 연산들을 실행할 수 있다.
시스템 온 칩(1200)은 물리 계층(1210) 및 메모리 컨트롤러(1220)를 포함할 수 있다. 물리 계층(1210)은 적층형 메모리 장치(1100)의 물리 계층(1111)과 신호들을 송수신하기 위한 입출력 회로들을 포함할 수 있다. 시스템 온 칩(1200)은 물리 계층(1210)을 통해 물리 계층(1111)으로 다양한 신호들을 제공할 수 있다. 물리 계층(1111)으로 제공된 신호들은 물리 계층(1111)의 인터페이스 회로들 및 TSV들(1101)을 통해 코어 다이들(1120~1150)로 전달될 수 있다.
메모리 컨트롤러(1220)는 적층형 메모리 장치(1100)의 전반적인 동작을 제어할 수 있다. 메모리 컨트롤러(1220)는 물리 계층(1210)을 통해 적층형 메모리 장치(1100)를 제어하기 위한 신호들을 적층형 메모리 장치(1100)로 전송할 수 있다. 메모리 컨트롤러(1220)는 도 1의 메모리 컨트롤러(20)에 대응할 수 있다.
인터포저(1300)는 적층형 메모리 장치(1100)와 시스템 온 칩(1200)을 연결할 수 있다. 인터포저(1300)는 적층형 메모리 장치(1100)의 물리 계층(1111)과 시스템 온 칩(1200)의 물리 계층(1210) 사이를 연결하고, 도전성 물질들을 이용하여 형성되는 물리적 경로들을 제공할 수 있다. 이에 따라, 적층형 메모리 장치(1100) 및 시스템 온 칩(1200)은 인터포저(1300) 상에 적층되어 서로 신호들을 송수신할 수 있다.
패키지 기판(1400) 상부에는 범프들(1103)이 부착되고, 하부에는 솔더볼(1104)이 부착될 수 있다. 예를 들어, 범프들(1103)은 플립-칩 범프들일 수 있다. 인터포저(1300)는 범프들(1103)을 통해 패키지 기판(1400) 상에 적층될 수 있다. 반도체 패키지(1000)는 솔더볼(1104)을 통해 외부의 다른 패키지 또는 반도체 장치들과 신호들을 송수신할 수 있다. 예를 들어, 패키지 기판(1400)은 인쇄 회로 기판(PCB, Printed Circuit Board)일 수 있다.
도 11은 본 발명의 하나의 실시 예에 따른 반도체 패키지의 구현 예시를 보여주는 도면이다.
도 11을 참조하면, 반도체 패키지(2000)는 복수의 적층형 메모리 장치들(2100) 및 시스템 온 칩(2200)을 포함할 수 있다. 적층형 메모리 장치들(2100)과 시스템 온 칩(2200)은 인터포저(2300) 상에 적층되고, 인터포저(2300)는 패키지 기판(2400) 상에 적층될 수 있다. 반도체 패키지(2000)는 패키지 기판(2400) 하부에 부착된 솔더볼(2001)을 통해 외부의 다른 패키지 또는 반도체 장치들과 신호들을 송수신할 수 있다.
적층형 메모리 장치들(2100) 각각은 HBM 표준을 기반으로 구현될 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 적층형 메모리 장치들(2100) 각각은 GDDR, HMC, 또는 Wide I/O 표준을 기반으로 구현될 수 있다. 적층형 메모리 장치들(2100) 각각은　도 11의 적층형 메모리 장치(3000)에 대응할 수 있다.
시스템 온 칩(2200)은 CPU, AP, GPU, NPU 등의 적어도 하나의 프로세서 및 복수의 적층형 메모리 장치들(2100)을 제어하기 위한 복수의 메모리 컨트롤러들을 포함할 수 있다. 시스템 온 칩(2200)은 메모리 컨트롤러를 통해 대응하는 적층형 메모리 장치와 신호들을 송수신할 수 있다. 시스템 온 칩(2200)은 도 10의 시스템 온 칩(1200)에 대응할 수 있다.
도 12는 몇몇 실시 예에 따른 반도체 패키지를 보여주는 도면이다.
도 12를 참조하면, 반도체 패키지(3000)는 적층형 메모리 장치(3100), 호스트 다이(3200), 및 패키지 기판(3300)을 포함할 수 있다. 적층형 메모리 장치(3100)는 버퍼 다이(3110) 및 코어 다이들(3120~3150)을 포함할 수 있다. 버퍼 다이(3110)는 호스트 다이(3200)와 통신하기 위한 물리 계층(3111)을 포함하고, 코어 다이들(3120~3150) 각각은 메모리 셀 어레이를 포함할 수 있다. 적층형 메모리 장치(3100)는　도 10　및 도 11의 적층형 메모리 장치(1000, 2000)에 대응할 수 있다.
호스트 다이(3200)는 적층형 메모리 장치(3100)와 통신하기 위한 물리 계층(3210) 및 적층형 메모리 장치(3100)의 전반적인 동작을 제어하기 위한 메모리 컨트롤러(3220)를 포함할 수 있다. 또한, 호스트 다이(3200)는 반도체 패키지(3000)의 전반적인 동작을 제어하고, 반도체 패키지(3000)가 지원하는 어플리케이션을 실행하기 위한 프로세서를 포함할 수 있다. 예를 들어, 호스트 다이(3200)는 CPU, AP, GPU, NPU 등의 적어도 하나의 프로세서를 포함할 수 있다.
적층형 메모리 장치(3100)는 TSV들(3001)을 기반으로 호스트 다이(3200) 상에 배치되어, 호스트 다이(3200) 상에 수직으로 적층될 수 있다. 이에 따라, 버퍼 다이(3110), 코어 다이들(3120~3150), 및 호스트 다이(3200)는 인터포저 없이 TSV들(3001)과 범프들(3002)을 통해 서로 전기적으로 연결될 수 있다. 예를 들어, 범프들(3002)은 마이크로 범프들일 수 있다.
패키지 기판(3300) 상부에는 범프들(3003)이 부착되고, 하부에는 솔더볼(3004)이 부착될 수 있다. 예를 들어, 범프들(3003)은 플립-칩 범프들일 수 있다. 호스트 다이(3200)는 범프들(3003)을 통해 패키지 기판(3300) 상에 적층될 수 있다. 반도체 패키지(3000)는 솔더볼(3004)을 통해 외부의 다른 패키지 또는 반도체 장치들과 신호를 송수신할 수 있다.
다른 실시 예에 있어서, 적층형 메모리 장치(3100)는 버퍼 다이(3110) 없이 코어 다이들(3120~3150)만으로 구현될 수 있다. 이 경우, 코어 다이들(3120~3250) 각각은 호스트 다이(3200)와 통신하기 위한 인터페이스 회로들을 포함할 수 있다. 코어 다이들(3120~3250) 각각은 TSV들(3001)을 통해 호스트 다이(3200)와 신호들을 송수신할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
20 : 메모리 컨트롤러 25 : 로우해머 트래커
100 : 메모리 장치 200 : 리프레시 컨트롤러
300 : 메모리 제어 로직

Claims (20)

  1. 복수의 로우 및 컬럼으로 배치된 복수의 메모리 셀을 포함하는 메모리 셀 어레이;
    상기 복수의 로우 중 적어도 하나의 로우에 대해 동작 전압을 인가하는 로우 선택 회로;
    로우해머 로우 주소에 인접한 적어도 하나의 희생 로우 주소에 대해 리프레시 동작 전압을 인가하도록 상기 로우 선택 회로를 제어하는 리프레시 컨트롤러; 및
    메모리 컨트롤러로부터 수신된 커맨드를 디코딩하여 리프레시 커맨드 및 외부 리프레시 주소정보를 출력하는 메모리 제어 로직을 포함하고,
    상기 리프레시 컨트롤러는
    내부 리프레시 동작과 상기 리프레시 커맨드에 따른 외부 리프레시 동작 각각의 상기 로우해머 로우 주소가 동일한 경우 어느 하나의 리프레시 동작만 수행하도록 제어하는, 메모리 장치.
  2. 제1항에 있어서, 상기 리프레시 컨트롤러는
    상기 로우 선택 회로에서의 각 로우별 활성화 정도에 기초하여 상기 복수의 로우 각각에 대해 상기 내부 리프레시 동작의 수행여부를 모니터링하는 로우해머 검출부; 및
    상기 내부 리프레시 동작을 수행하는 경우 상기 내부 리프레시 동작의 제1 로우해머 로우 주소와 상기 외부 리프레시 동작의 제2 로우해머 로우의 동일 여부를 판단하는 비교부를 포함하는, 메모리 장치.
  3. 제2항에 있어서, 상기 비교부는
    상기 메모리 제어 로직이 상기 메모리 컨트롤러로부터 상기 리프레시 커맨드를 받은 경우에 활성화되어, 상기 제1 로우해머 로우 주소와 상기 제2 로우해머 로우 주소를 비교하는 것인, 메모리 장치.
  4. 제2항에 있어서, 상기 비교부는
    상기 메모리 제어 로직이 상기 메모리 컨트롤러로부터 상기 리프레시 커맨드를 받지 않은 경우, 상기 제1 로우해머 로우 주소를 출력하는 것인, 메모리 장치.
  5. 제3항에 있어서, 상기 비교부는
    상기 제1 로우해머 로우 주소와 상기 제2 로우해머 로우 주소가 동일한 경우, 상기 제1 로우해머 로우 주소를 출력하고 상기 제2 로우해머 로우 주소는 무시하는 것인, 메모리 장치.
  6. 제3항에 있어서, 상기 비교부는
    상기 제1 로우해머 로우 주소와 상기 제2 로우해머 로우 주소가 동일하지 않은 경우, 상기 제1 로우해머 로우 주소를 출력하고 상기 제2 로우해머 로우 주소는 로우해머 주소 래치에 저장하는 것인, 메모리 장치.
  7. 제6항에 있어서, 상기 로우해머 주소 래치는
    상기 로우해머 검출부와 상기 비교부 사이에 연결되어, 상기 제1 로우해머 로우 주소를 저장하는 것인, 메모리 장치.
  8. 제2항에 있어서, 상기 리프레시 컨트롤러는
    상기 비교부와 상기 로우 선택 회로 사이에 연결되어, 상기 비교부에서 출력된 로우 주소에 기초하여 희생 로우 주소를 검출하는 희생로우 연산부를 더 포함하는, 메모리 장치.
  9. 제1항에 있어서, 상기 메모리 제어 로직은
    상기 메모리 컨트롤러로부터 수신된 커맨드를 내부 제어 커맨드로 변환하는 커맨드 디코더;
    상기 내부 제어 커맨드 중 액티브 커맨드에 따라 액티브 동작을 수행하도록 제어하는 액티브 커맨드 컨트롤 로직; 및
    액티브 주소정보에 기초하여 액티브 로우 주소를 생성하여 출력하는 액티브 주소 생성부를 포함하는 메모리 장치.
  10. 제9항에 있어서, 상기 리프레시 컨트롤러는
    상기 커맨드 디코더로부터 상기 리프레시 커맨드를 수신하여 상기 외부 리프레시 동작을 수행하도록 제어하는 리프레시 커맨드 컨트롤 로직; 및
    상기 메모리 컨트롤러로부터 수신된 외부 리프레시 주소정보에 기초하여 외부 리프레시 로우해머 로우 주소를 생성하는 리프레시 주소 생성부를 포함하는, 메모리 장치.
  11. 제10항에 있어서, 상기 리프레시 컨트롤러는
    상기 복수의 로우 각각에 대해 상기 내부 리프레시 동작의 수행여부를 모니터링하는 로우해머 검출부; 및
    상기 내부 리프레시 동작을 수행하는 경우 상기 내부 리프레시 동작의 내부 리프레시 로우해머 로우 주소와 상기 외부 리프레시 로우해머 로우 주소를 비교하는 비교부를 포함하는, 메모리 장치.
  12. 제11항에 있어서, 상기 리프레시 컨트롤러는
    상기 로우해머 검출부 및 상기 비교부 사이에 연결되어, 상기 내부 리프레시 로우해머 로우 주소와 상기 외부 리프레시 로우해머 로우 주소가 일치하지 않는 경우 상기 내부 리프레시 로우해머 로우 주소를 저장하는 로우 주소 래치를 더 포함하는, 메모리 장치.
  13. 메모리 셀을 포함하는 뱅크 어레이;
    상기 뱅크 어레이의 로우 각각에 동작 전압을 인가하는 뱅크 로우 선택 회로; 및
    상기 동작 전압을 제어하는 메모리 제어 로직을 포함하고,
    상기 메모리 제어 로직은
    상기 로우 각각의 동작 정보에 기초하여, 내부 리프레시 동작 수행여부를 판단하고 내부 리프레시 로우해머 로우 주소를 검출하고,
    메모리 컨트롤러로부터 수신된 리프레시 주소정보 및 리프레시 커맨드를 수신하고,
    상기 리프레시 주소정보에 기초한 외부 리프레시 로우해머 로우 주소와 상기 내부 리프레시 로우해머 로우 주소를 비교하여,
    비교 결과 동일한 경우, 상기 리프레시 커맨드에 따른 외부 리프레시 동작을 상기 외부 리프레시 로우해머 로우 주소을 기초로 수행하도록 상기 뱅크 로우 선택 회로를 제어하는 것인, 메모리 장치.
  14. 제13항에 있어서, 상기 메모리 제어 로직은
    상기 비교 결과가 동일하지 않은 경우, 상기 내부 리프레시 로우해머 로우 주소를 로우 주소 래치에 저장하는 것인, 메모리 장치.
  15. 제13항에 있어서, 상기 메모리 제어 로직은
    상기 외부 리프레시 로우해머 로우 또는 상기 내부 리프레시 로우해머 로우 주소에 인접한 적어도 하나의 희생 로우 주소를 추출하고,
    상기 희생 로우 주소에 대해 상기 외부 리프레시 동작 또는 상기 내부 리프레시 동작을 수행하는 것인, 메모리 장치.
  16. 제13항에 있어서, 상기 메모리 제어 로직은
    상기 메모리 컨트롤러로부터 리프레시 주소정보 및 리프레시 커맨드를 수신하지 않은 경우, 상기 내부 리프레시 로우해머 로우 주소에 기초한 상기 내부 리프레시 동작을 수행하는, 메모리 장치.
  17. 제13항에 있어서, 상기 메모리 장치는 복수의 상기 뱅크 어레이 및 상기 뱅크 어레이에 상응하는 복수의 뱅크 로우 선택 회로를 포함하고,
    상기 메모리 제어 로직은
    상기 외부 리프레시 동작 또는 상기 내부 리프레시 동작을 뱅크 각각에 대해 독립적으로 수행하는, 메모리 장치.
  18. 복수의 뱅크 어레이;
    상기 뱅크 어레이에 각각 연결되고, 상응하는 뱅크 어레이에 로우별로 연결되어 동작전압을 인가하는 복수의 뱅크 로우 선택 회로; 및
    메모리 컨트롤러로부터의 커맨드 또는 자체 동작에 기초하여 상기 인가되는 동작전압을 제어하는 메모리 제어 로직을 포함하고,
    상기 메모리 제어 로직은
    상기 커맨드 중 리프레시 커맨드에 기초한 외부 리프레시 동작 또는 자체 동작에 기초한 내부 리프레시 동작을 수행시 로우해머 로우 주소가 동일하면 상기 외부 리프레시 동작만 수행하는 메모리 장치.
  19. 제18항에 있어서, 상기 메모리 제어 로직은
    상기 메모리 컨트롤러로부터 커맨드를 수신하여 내부 동작 커맨드로 디코딩하는 커맨드 디코더;
    상기 메모리 컨트롤러로부터 주소정보를 수신하여 상기 뱅크 어레이 각각에 대한 주소 정보로 변환하는 주소 레지스터; 및
    상기 외부 리프레시 동작 또는 상기 내부 리프레시 동작의 수행을 제어하는 리프레시 컨트롤러를 포함하는, 메모리 장치.
  20. 제19항에 있어서, 상기 리프레시 컨트롤러는
    복수의 뱅크 로우 선택 회로마다 각각 연결되는 복수의 리프레시 컨트롤러이고,
    각각은
    상기 복수의 뱅크 어레이 각각에 대해 로우별 상태 정보를 모니터링하여 내부 리프레시 로우해머 로우 주소를 검출하는 로우해머 검출부;
    상기 내부 리프레시 로우해머 로우 주소를 저장하는 로우 주소 래치; 및
    상기 내부 리프레시 로우해머 로우 주소와 상기 주소 레지스터로부터 수신된 외부 리프레시 로우해머 로우 주소를 비교하는 비교부를 포함하는, 메모리 장치.
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