TW202310202A - 記憶體裝置 - Google Patents

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Abstract

本發明提供一種記憶體裝置，所述記憶體裝置包含記憶體單元陣列、列選擇電路、刷新控制器以及記憶體控制邏輯。記憶體單元陣列包含以列及行配置的記憶體單元。列選擇電路連接至列。刷新控制器控制列選擇電路將刷新操作電壓施加至一或多個列。記憶體控制邏輯解碼自記憶體控制器接收到的命令且輸出刷新命令及外部刷新位址資訊。刷新控制器基於自記憶體控制器輸出的刷新命令且基於內部刷新操作的第一列錘擊列位址是否與外部刷新操作的第二列錘擊列位址相同而控制列選擇電路執行外部刷新操作及內部刷新操作中的一者。

Description

記憶體裝置
本揭露是關於一種記憶體裝置。
可將用於儲存資料的半導體記憶體裝置粗略地劃分為揮發性記憶體裝置及非揮發性記憶體裝置。在經由對單元電容器進行充電或放電來儲存資料的諸如動態隨機存取記憶體（dynamic random access memory；DRAM）的揮發性記憶體裝置中，在施加電力時維持所儲存的資料，而在斷開電力時丟失所儲存的資料。相反地，非揮發性記憶體裝置即使在斷開電力時亦可將資料儲存於其中。揮發性記憶體裝置主要用作電腦的主記憶體，而非揮發性記憶體裝置用作大容量記憶體，所述大容量記憶體用於將程式及資料儲存於諸如電腦及攜帶型通信裝置的各種裝置中。
在諸如DRAM的揮發性記憶體裝置中，儲存於記憶體單元中的單元電荷可因漏電流而丟失。在單元電荷丟失且因此資料完全受損之前，必須將電荷再充電至記憶體單元。單元電荷的此再充電稱為刷新操作。在單元電荷丟失之前，重複執行此刷新操作。
一個態樣提供一種記憶體裝置及一種操作記憶體裝置的方法，所述記憶體裝置逐漸收縮（具有逐漸增加的集成度）且針對列錘擊現象改良資料可靠度。
根據一或多個實施例的態樣，提供一種記憶體裝置，包括：記憶體單元陣列，包含以多個列及多個行配置的多個記憶體單元；列選擇電路，連接至多個列；刷新控制器，經組態以控制列選擇電路將刷新操作電壓施加至至少一個列；以及記憶體控制邏輯，經組態以解碼自記憶體控制器接收到的命令且輸出刷新命令及外部刷新位址資訊，其中刷新控制器基於自記憶體控制器輸出的刷新命令且基於內部刷新操作的第一列錘擊列位址是否與外部刷新操作的第二列錘擊列位址相同而控制列選擇電路執行外部刷新操作及內部刷新操作中的一者。
根據一或多個實施例的態樣，提供一種記憶體裝置，包括：記憶體組陣列，包含記憶體單元；記憶體組列選擇電路，將操作電壓施加至記憶體組陣列的列中的每一者；以及記憶體控制邏輯，經組態以控制操作電壓，其中記憶體控制邏輯經組態以：基於關於列中的每一者的操作資訊而判定是否執行內部刷新操作以及偵測內部列錘擊列位址；以及當自記憶體控制器接收到刷新位址資訊及刷新命令時，基於刷新位址資訊將外部列錘擊列位址與內部列錘擊列位址進行比較，且當外部列錘擊列位址與內部列錘擊列位址相同時，基於外部列錘擊列位址而控制記憶體組列選擇電路根據刷新命令執行外部刷新操作。
根據一或多個實施例的態樣，提供一種記憶體裝置，包括：多個記憶體組陣列；多個記憶體組列選擇電路，分別連接至多個記憶體組陣列，其中多個記憶體組列選擇電路中的每一者以列為基礎連接至對應記憶體組陣列且將操作電壓施加至所述記憶體組陣列；以及記憶體控制邏輯，經組態以基於來自記憶體控制器的命令或基於記憶體控制邏輯的內部操作結果而控制所施加的操作電壓，其中當待基於命令當中的刷新命令而執行外部刷新操作的外部列錘擊列位址與待基於記憶體控制邏輯的內部操作結果而執行內部刷新操作的內部列錘擊列位址相同時，記憶體控制邏輯經組態以僅執行外部刷新操作。
為簡單及清楚說明起見，圖式中的元件未必按比例繪製。用於示出本揭露的實施例的圖式中所揭露的形狀、大小、比率、角度、數目等為例示性的，且本揭露不限於此。不同圖式中的相同附圖標號表示相同或類似元件，且因此執行類似功能。此外，為簡化本說明書起見，省略熟知步驟及元件的描述及細節。此外，在本揭露的以下詳細描述中，闡述眾多特定細節以便提供對本揭露的透徹理解。然而，應理解，可在無此等特定細節的情況下實踐本揭露。在其他情況下，尚未詳細描述熟知方法、程序、組件以及電路，以免不必要地混淆本揭露的態樣。下文進一步示出及描述各種實施例的實例。應理解，本文中的描述不意欲限制所描述的特定實施例的申請專利範圍。相反地，所述描述意欲涵蓋如可包含於如由隨附申請專利範圍定義的本揭露的精神及範疇內的替代物、修改以及等效物。
本文中所使用的術語僅出於描述特定實施例的目的，且不意欲限制本揭露。如本文中所使用，除非上下文另外清楚地指示，否則單數形式「一（a/an）」意欲亦包含複數形式。應進一步瞭解，術語「包括（comprises/comprising）」及「包含（includes/including）」在用於本說明書中時指定存在所陳述特徵、整數、操作、元件及/或組件，但不排除存在或添加一或多個其他特徵、整數、操作、元件、組件及/或其部分。如本文中所使用，術語「及/或」包含相關聯的所列項目中的一或多者的任何及全部組合。當處於元件清單之前時，諸如「……中的至少一者」的表述可修飾元件的整個清單，且可不修飾清單的個別元件。除非另外說明，否則片語「C至D」意謂包含端點C至包含端點D。
應理解，儘管在本文中可使用術語「第一」、「第二」、「第三」等來描述各種元件、組件、區、層及/或區段，但此等元件、組件、區、層及/或區段不應受此等術語限制。這些術語用於區別一個元件、組件、區、層或區段與另一元件、組件、區、層或區段。因此，在不脫離本揭露的精神及範疇的情況下，下文所描述的「第一」元件、組件、區、層或區段可稱為「第二」元件、組件、區、層或區段。
此外，亦應理解，當第一元件或層稱為存在於第二元件或層「上」或「之下」時，第一元件可直接安置於第二元件上或下方或可間接安置於第二元件上或之下，其中第三元件或層安置於第一元件或層與第二元件或層之間。應理解，當元件或層稱為「連接至」或「耦接至」另一元件或層時，所述元件或層可直接在另一元件或層上、連接至或耦接至另一元件或層，或可存在一或多個介入元件或層。另外，亦將理解，當元件或層稱為「在」兩個元件或層「之間」時，所述元件或層可為兩個元件或層之間的唯一元件或層，或亦可存在一或多個介入元件或層。
此外，如本文中所使用，當層、膜、區、板或類似物可安置於另一層、膜、區、板或類似物「上」或其「頂部上」時，前者可直接接觸後者，或又另一層、膜、區、板或類似物可安置於前者與後者之間。如本文中所使用，當層、膜、區、板或類似物直接安置於另一層、膜、區、板或類似物「上」或其「頂部上」時，前者直接接觸後者，且又另一層、膜、區、板或類似物不安置於前者與後者之間。此外，如本文中所使用，當層、膜、區、板或類似物可安置於另一層、膜、區、板或類似物「下方」或其「下」時，前者可直接接觸後者，或又另一層、膜、區、板或類似物可安置於前者與後者之間。如本文中所使用，當層、膜、區、板或類似物直接安置於另一層、膜、區、板或類似物「下方」或其「下」時，前者直接接觸後者，且又另一層、膜、區、板或類似物不安置於前者與後者之間。
除非另外定義，否則包含本文中所使用的技術及科學術語的所有術語具有與本發明概念所屬領域中具通常知識者通常理解相同之含義。應進一步理解，術語（諸如，常用詞典中所定義的彼等術語）應解釋為具有與其在相關技術的上下文中的含義一致的含義，且不將以理想化或過分正式意義來解釋，除非在本文中明確地如此定義。
在一個實例中，當可以不同方式實施某一實施例時，特定區塊中所規定的功能或操作可以與流程圖中所規定的序列不同的序列出現。舉例而言，實際上可同時執行兩個連續區塊。取決於相關功能或操作，可以相反序列執行區塊。
在描述時間關係，例如兩個事件之間的時間優先關係，諸如「在……之後」、「隨後」、「在……之前」等時，除非已指示「直接在……之後」、「直接隨後」或「直接在……之前」，否則其間可出現另一事件。本揭露的各種實施例的特徵可部分地或完全地彼此組合，且可彼此在技術上相關聯或彼此一起操作。實施例可彼此獨立地實施且可以相關聯關係一起實施。為易於描述，本文中可使用諸如「在……之下」、「在……下方」、「下部」、「在……下」、「在……上方」、「上部」以及類似物的空間相對術語來描述如圖式中所示出的一個元件或特徵與另一元件或特徵的關係。應理解，除圖式中所描繪的定向以外，空間相對術語意欲涵蓋裝置在使用時或在操作時的不同定向。舉例而言，當圖式中的裝置可翻轉時，描述為「在」其他元件或特徵「下方」或「之下」或「下」的元件將接著被定向為「在」其他元件或特徵「上方」。因此，實例術語「在……下方」及「在……下」可涵蓋在……上方及在……下方的定向兩者。裝置可另外定向，例如旋轉90度或處於其他定向，且本文中所使用的空間相對描述詞可同樣相應地進行解譯。
隨著諸如整合密度增加的程序技術的發展，動態隨機存取記憶體（DRAM）的單元之間的間距逐漸變得更小。另外，歸因於單元之間的間距的減小，由鄰近單元或字元線產生的干擾變成愈來愈重要的資料可靠度因素。甚至在干擾集中於特定單元上時，亦難以限制對諸如DRAM的隨機存取記憶體中的特定位址的存取。因此，特定單元可能出現干擾，且此干擾因此亦影響特定單元的刷新特性。
在諸如動態隨機存取記憶體（DRAM）的揮發性記憶體裝置中，基於儲存於電容器中的電荷而判定資料。然而，因為儲存於電容器中的電荷可能隨時間推移以各種形式洩漏，所以揮發性記憶體裝置週期性地執行刷新操作。隨著製造記憶體裝置的製造製程按比例縮小且因此字元線之間的間距變得更窄，一個字元線的電壓分佈對連接至其鄰近字元線的記憶體單元的電荷的影響已增加。當集中地存取一個字元線時，出現列錘擊現象，其中歸因於一個字元線的激活狀態的電壓，已出現儲存於連接至其鄰近字元線的記憶體單元中的資料丟失。本揭露提供一種記憶體裝置及一種操作記憶體裝置的方法，所述記憶體裝置藉由減少記憶體裝置中的列錘擊現象而具有改良的資料可靠度。
如本文中所使用，術語「列錘擊列」是指字元線，亦即，在記憶體單元中集中地存取以誘發列錘擊現象的列。如本文中所使用，術語「受害者列」是指鄰近於列錘擊列的位址的至少一個列，亦即，資料因集中存取的列的操作（激活）電壓而丟失的列位址。
本揭露的目的為提供一種記憶體裝置及一種操作記憶體裝置的方法，所述記憶體裝置逐漸收縮（具有逐漸增加的集成度）且針對列錘擊現象改良資料可靠度。
根據本揭露的目的不限於上文所提及的目的。未提及的根據本揭露的其他目的及優點可基於以下描述而理解，且可基於根據本揭露的實施例更清楚地理解。另外，將容易理解的是，根據本揭露的目的及優點可使用申請專利範圍中所繪示的方式及其組合來實現。
在下文中，將參考隨附圖式描述各種實施例。
圖1為繪示根據一些實施例的記憶體系統的方塊圖。圖2為繪示根據一些實施例的包含於圖1的記憶體系統中的記憶體控制器的實例的方塊圖。圖3為繪示根據一些實施例的包含於圖1的記憶體系統中的記憶體裝置的實例的方塊圖。
參考圖1，記憶體系統10包含記憶體控制器20及記憶體裝置100。記憶體控制器20及記憶體裝置100中的每一者包含用於彼此相互通信的介面。介面可經由用於傳輸命令CMD、位址ADDR、時脈信號CLK等的控制匯流排11以及用於傳輸資料的資料匯流排12彼此連接。命令CMD可包含位址ADDR。 記憶體控制器20可產生用於控制記憶體裝置100的命令信號CMD。在記憶體控制器20的控制下，可將資料DATA寫入至記憶體裝置100中，或可自記憶體裝置100讀出資料DATA。記憶體裝置100可經由資料匯流排12傳輸自記憶體單元讀出的資料及記憶體裝置的狀態資訊。根據一些實施例，記憶體控制器20可更包含用於監視記憶體裝置100的列錘擊狀態的列錘擊（row-hammering；RH）追蹤器25。舉例而言，列錘擊（RH）追蹤器25可基於傳輸至記憶體裝置100的命令及位址資訊而判定是否出現列錘擊現象，且記憶體控制器20可基於判定結果將刷新命令及位址資訊傳輸至記憶體裝置100。記憶體控制器20可接收關於待執行內部刷新操作的內部列錘擊列位址的資訊，如下文進一步論述，且基於關於內部列錘擊列位址的資訊而判定是否傳輸刷新命令。根據一些實施例，記憶體裝置100可更包含刷新控制器（refresh controller；RF CON）200，其將稍後更詳細地描述。
參考圖2，根據一些實施例，記憶體控制器20可包含經由匯流排29以通信方式耦接在一起的記憶體控制器（memory controller；MC）控制邏輯21、主機介面（host interface；I/F）23、列錘擊（RH）追蹤器25以及記憶體裝置介面（I/F）27。
當記憶體控制器20經由主機介面（I/F）23自外部裝置（例如，應用程式處理器（未繪示））接收對記憶體裝置100進行存取的請求時，記憶體控制器20使用記憶體控制器控制邏輯21來判定與存取請求相關的命令CMD。記憶體控制器20可將命令CMD傳輸至記憶體裝置100以控制記憶體裝置100的所有操作。
當記憶體控制器20將資料傳輸至記憶體裝置100且自記憶體裝置100接收資料時，列錘擊追蹤器25可監視記憶體裝置100的狀態，且可基於記憶體裝置100的狀態而追蹤是否對記憶體裝置100的至少一個列或其至少一個記憶體組執行刷新操作。舉例而言，列錘擊追蹤器25可基於傳輸至記憶體裝置100的命令及位址資訊而判定每一記憶體組陣列中是否已出現列錘擊，且可向記憶體裝置100傳輸針對存取次數大於預設次數的位址資訊，或作為預設的任何位址的刷新命令，以及位址資訊。
根據一些實施例，列錘擊追蹤器25可以與記憶體控制器20自身相關聯的方式來檢查記憶體裝置100的狀態。舉例而言，列錘擊追蹤器25可對命令自記憶體控制器20傳輸至記憶體裝置100的次數進行計數，可識別命令的類型，且可計數對記憶體裝置100中的特定位址處的資訊的存取的數目，且因此可監視記憶體裝置100中的記憶體單元陣列中的狀態。
根據一些實施例，列錘擊追蹤器25可基於自記憶體裝置100傳輸的記憶體單元狀態資訊而檢查記憶體裝置100的狀態。舉例而言，記憶體單元狀態資訊可包含關於內部列錘擊列位址的資訊，藉由記憶體裝置100自身對內部列錘擊列位址執行內部刷新操作。
記憶體裝置介面（I/F）27可將待寫入至記憶體裝置100的資料傳輸至記憶體裝置100或自其接收自記憶體裝置100讀取的資料。舉例而言，記憶體裝置100可經由記憶體裝置介面27傳輸讀取資料選通信號RDQS及資料信號DQ。記憶體控制器20可經由記憶體裝置介面27將時脈信號CK、命令/位址信號C/A、寫入資料選通信號WDQS以及資料信號DQ傳輸至記憶體裝置100。記憶體裝置100可基於自記憶體控制器100提供的信號而產生內部控制信號。記憶體單元陣列110可根據內部控制信號將資料DATA儲存於其中或輸出所儲存的資料DATA。
參考圖3，根據一些實施例，記憶體裝置100可包含記憶體控制邏輯300、位址（address；ADD）暫存器120、記憶體組控制邏輯130、記憶體組列選擇電路140、行解碼器160、記憶體單元陣列110、感測放大器150、輸入/輸出（input/output；I/O）閘控電路170、資料輸入/輸出（I/O）緩衝器180以及刷新控制器（RF CON）200。
記憶體單元陣列110可包含多個記憶體組，亦即，多個記憶體組陣列110a至記憶體組陣列110h。記憶體組列選擇電路140可包含分別連接至多個記憶體組陣列110a至記憶體組陣列110h的多個記憶體組列選擇電路140a至記憶體組列選擇電路140h。行解碼器160可包含分別連接至多個記憶體組陣列110a至記憶體組陣列110h的多個記憶體組行解碼器160a至記憶體組行解碼器160h。感測放大器150可包含分別連接至多個記憶體組陣列110a至記憶體組陣列110h的多個感測放大器150a至感測放大器150h。
記憶體組陣列110a至記憶體組陣列110h中的每一者可包含多個區塊。每一區塊可包含多個記憶體單元。記憶體單元陣列110可包含多個記憶體單元。舉例而言，記憶體單元可實施為動態隨機存取記憶體（DRAM）單元。在此情況下，記憶體裝置介面27可基於以下標準中的一者而執行通信：雙資料速率（Double Data Rate；DDR）、低功率雙資料速率（low power double data rate；LPDDR）、圖形雙資料速率（Graphics Double Data Rate；GDDR）、寬I/O、高頻寬記憶體（High Bandwidth Memory；HBM）、混合記憶體立方體（Hybrid Memory Cube；HMC）等。
記憶體裝置100可基於時脈信號CK接收命令CMD及位址ADDR。
位址（ADD）暫存器120可自記憶體控制器20接收位址ADDR。位址ADDR可包含記憶體組位址BANK_ADDR、列位址ROW_ADDR以及行位址COL_ADDR。位址暫存器120可將位址ADDR轉換為記憶體裝置100的內部位址。舉例而言，位址暫存器120可將記憶體組位址BANK_ADDR提供至記憶體組控制邏輯130且可將列位址ROW_ADDR提供至記憶體組列選擇電路140，且可將行位址COL_ADDR提供至行解碼器160。
記憶體組控制邏輯130可回應於記憶體組位址BANK_ADDR而產生記憶體組控制信號。回應於記憶體組控制信號，可激活多個記憶體組列選擇電路140a至記憶體組列選擇電路140h當中的對應於記憶體組位址BANK_ADDR的記憶體組列選擇電路，且可激活多個記憶體組行解碼器160a至記憶體組行解碼器160h當中的對應於記憶體組位址BANK_ADDR的記憶體組行解碼器。
將自位址暫存器120輸出的列位址ROW_ADDR分別施加至記憶體組列選擇電路140a至記憶體組列選擇電路140h。記憶體組列選擇電路140a至記憶體組列選擇電路140h當中的由記憶體組控制邏輯130激活的記憶體組列選擇電路可解碼列位址ROW_ADDR，且因此可激活對應於列位址的字元線且因此可將操作電壓施加至所述字元線。舉例而言，激活的記憶體組列選擇電路可以每一列為基礎對應於列位址而施加字元線驅動電壓。舉例而言，激活的記憶體組列選擇電路140a可基於主動命令將激活驅動電壓施加至主動列的字元線，且可基於刷新命令將刷新驅動電壓施加至列錘擊列的字元線。根據一些實施例，主動列位址可為基於與主動命令一起自記憶體控制器傳輸至記憶體裝置的位址資訊的列。替代地，根據一些實施例，主動列位址可為主動位址的列，其中主動命令自記憶體控制器傳輸至記憶體裝置，且所述主動位址的列可藉由記憶體裝置自身判定以執行主動命令。就此而言，主動命令可為用於記憶體單元中的資料讀取操作、寫入操作或抹除操作的命令。刷新命令可為對列錘擊列或受害者列中的至少一者執行刷新操作的命令。
行解碼器160可包含行位址鎖存器。行位址鎖存器可自位址暫存器120接收行位址COL_ADDR且可暫時將接收到的行位址COL_ADDR儲存於其中。此外，行位址鎖存器可在突發模式下逐漸增加接收到的行位址COL_ADDR。行位址鎖存器可將暫時儲存或逐漸增加的行位址COL_ADDR分別施加至記憶體組行解碼器160a至記憶體組行解碼器160h。
記憶體組行解碼器160a至記憶體組行解碼器160h當中的由記憶體組控制邏輯130激活的記憶體組行解碼器可經由輸入/輸出閘控電路170來激活對應於記憶體組位址BANK_ADDR及行位址COL_ADDR的感測放大器。
輸入/輸出（I/O）閘控電路170可包含用於閘控輸入/輸出資料的電路、輸入資料掩蔽邏輯、用於將資料自記憶體組陣列110a至記憶體組陣列110h輸出的資料儲存於其中的讀出資料鎖存器以及用於將資料寫入至記憶體組陣列110a至記憶體組陣列110h中的寫入驅動器。
待自記憶體組陣列110a至記憶體組陣列110h中的一者讀出的資料DQ可藉由對應於一個記憶體組陣列的感測放大器150a至感測放大器150h中的一者來偵測，且可儲存於讀出資料鎖存器中。可經由資料輸入/輸出緩衝器180將儲存於讀出資料鎖存器中的資料DQ提供至記憶體控制器。可將待寫入至記憶體組陣列110a至記憶體組陣列110h中的一者中的資料DQ自記憶體控制器提供至資料輸入/輸出緩衝器180。可經由寫入驅動器將提供至資料輸入/輸出緩衝器180的資料DQ寫入至所述一個記憶體組陣列中。
刷新控制器（RF CON）200可控制記憶體裝置100的記憶體組列選擇電路140執行刷新操作。舉例而言，刷新控制器200可基於歸因於來自記憶體控制器20的刷新命令而判定外部刷新操作或內部刷新操作的結果而控制100記憶體裝置100的記憶體組列選擇電路對由記憶體組控制邏輯130激活的一個記憶體組單元陣列110a執行刷新操作。根據一些實施例，刷新控制器200可包含分別對應於記憶體組列選擇電路140a至記憶體組列選擇電路140h的多個刷新控制器200a至刷新控制器200h。
根據一些實施例，刷新控制器200可控制記憶體組列選擇電路140提取鄰近於列錘擊列的位址RH Add的至少一個受害者列以用於外部刷新操作或內部刷新操作，且對受害者列的位址執行刷新操作。舉例而言，記憶體組列選擇電路140可將刷新電壓施加至受害者列位址。
記憶體控制邏輯300可控制記憶體裝置100的所有操作。根據一些實施例，記憶體控制邏輯300可產生第一控制信號以執行激活操作，例如寫入至記憶體裝置100或自記憶體裝置100讀出。根據一些實施例，記憶體控制邏輯300可使用刷新控制器控制信號來控制刷新控制器200，使得對記憶體裝置100執行刷新操作。
圖3單獨地繪示刷新控制器200及記憶體控制邏輯300。亦即，如在圖3的所示出實施例中，刷新控制器200及記憶體控制邏輯300可實施為獨立組件。然而，替代地，根據一些實施例，記憶體控制邏輯300可經實施以包含刷新控制器200。
命令（command；CMD）解碼器310可接收命令/位址信號當中的命令信號且將命令信號解碼為記憶體裝置100的內部命令。命令解碼器310可解碼自記憶體控制器20接收到的命令CMD以產生內部命令。
根據一些實施例，在自記憶體控制器20接收到刷新命令後，記憶體控制邏輯300可產生刷新控制器控制信號以用於外部刷新操作。
儘管記憶體控制邏輯300及位址暫存器120在圖3中繪示為單獨組件，但記憶體控制邏輯300及位址暫存器120可實施為不可分離的及一個組件。此外，圖3繪示命令CMD及位址ADDR分別作為單獨信號提供。然而，如LPDDR5標準中所建議，在一些實施例中，位址可包含於命令中。
圖4為示出根據一些實施例的刷新控制器200的圖。參考圖4，刷新控制器200可包含列錘擊（RH）偵測器210、列錘擊位址（row-hammering address；RH Add）鎖存器220以及比較器230。
列錘擊（RH）偵測器210可基於記憶體組列選擇電路140中的每一列的激活位準而監視關於多個列中的每一者的狀態資訊。列錘擊偵測器210可基於關於每一列的狀態資訊而判定是否執行內部刷新操作，且可輸出待執行內部刷新操作的內部列錘擊列位址。
根據一些實施例，列錘擊偵測器210可基於記憶體組列選擇電路140而接收關於每一列的狀態資訊，且可將列錘擊位址（RH Add）輸出至RH Add鎖存器220。替代地，根據一些實施例，列錘擊偵測器210可經由資料輸入/輸出緩衝器180接收每一記憶體單元的狀態資訊。
根據一些具體實例，列錘擊位址（RH Add）鎖存器220可自列錘擊偵測器210接收內部列錘擊列位址（RH Add）且將所述位址儲存於其中。列錘擊位址鎖存器220可將所儲存的內部列錘擊列位址（DRAM RH Add）輸出至比較器230，或保留所儲存的內部列錘擊列位址而不將其輸出，此取決於比較器230是否激活。
比較器230可自記憶體控制邏輯300接收外部列錘擊列位址（DRFM RH Add），且自列錘擊位址鎖存器220接收內部列錘擊列位址（DRAM RH Add）。比較器230可在接收到刷新命令旗標（DRFM Flag）後被激活，所述刷新命令旗標指示已自命令解碼器310（即，自記憶體控制器20）接收到刷新命令。如關於比較器230所使用，術語「激活」可意謂將接收到的輸入彼此進行比較且輸出比較結果，而術語「未激活」可意謂在不將接收到的輸入彼此進行比較的情況下輸出接收到的輸入當中的指定者。
根據一些實施例，當比較器230在接收到刷新命令旗標（DRFM Flag）後被激活時，比較器230可將自記憶體控制邏輯300輸出的外部列錘擊列位址（DRFM RH Add）與自列錘擊位址鎖存器220輸出的內部列錘擊列（DRAM RH Add）進行比較。舉例而言，當比較結果繪示外部列錘擊列位址（DRFM RH Add）及內部列錘擊列位址（DRAM RH Add）彼此相同時，比較器230輸出外部列錘擊列位址（DRFM RH Add），且藉由不反饋回內部列錘擊列位址（DRAM RH Add）而忽略內部列錘擊列位址（DRAM RH Add）。因此，刪除儲存於列錘擊位址鎖存器220中的重複的內部列錘擊列位址（DRAM RH Add）。換言之，當比較結果繪示外部列錘擊列位址（DRFM RH Add）與內部列錘擊列位址（DRAM RH Add）彼此重疊時，比較器230輸出外部列錘擊列位址（DRFM RH Add），且藉由不將DRAM RH Add反饋回至RH Add鎖存器220而忽略內部列錘擊列位址（DRAM RH Add），從而刪除重複的內部列錘擊列地址（DRAM RH Add）。
舉例而言，當比較結果繪示外部列錘擊列位址（DRFM RH Add）與內部列錘擊列位址（DRAM RH Add）彼此不相同時，比較器230輸出外部列錘擊列位址（DRFM RH Add）以首先執行外部刷新操作，且接著將內部列錘擊位址（DRAM RH Add）反饋回（F）至列位址鎖存器220，使得內部列錘擊列位址DRAM RH Add保留/存儲在列錘擊位址鎖存器220中。
舉例而言，當比較器230未基於DRFM Flag而激活時，亦即，當不自記憶體控制器20接收刷新命令時，比較器230可輸出內部列錘擊列位址（DRAM RH Add）且不將內部列錘擊列位址（DRAM RH Add）反饋回至RH Add鎖存器220。
根據一些實施例，刷新控制器200可更包含受害者列位址（RA）計算器240。當受害者列位址計算器240自比較器230接收列錘擊列的位址時，受害者列位址計算器240提取鄰近於出現列錘擊的列錘擊列的位址的受害者列。
接收到的列錘擊列位址可為外部列錘擊列位址（DRFM RH Add）或內部列錘擊列位址（DRAM RH Add）。根據一個實施例，受害者列位址計算器240可在預設範圍內或在列錘擊列的位址周圍的任意範圍內提取鄰近於列錘擊列的位址的列作為受害者列位址（受害者RA）。
根據一些實施例，刷新控制器200可實施於每一記憶體組列選擇電路140中。在此情況下，刷新控制器200可經組態以控制記憶體組列選擇電路140對每一記憶體組獨立地執行刷新命令。根據一些實施例，當第一記憶體組列選擇電路140a在記憶體控制邏輯300的控制下基於主動命令執行主動操作時，第二記憶體組列選擇電路140b可在刷新控制器200b的控制下執行外部刷新操作或內部刷新操作。此外，根據一些實施例，第一記憶體組列選擇電路140a可在刷新控制器200a的控制下執行外部刷新操作，同時第二記憶體組列選擇電路140b可在刷新控制器200b的控制下執行內部刷新操作。
圖5為示出根據一些實施例的記憶體裝置的圖。
參考圖5，記憶體裝置100可包含位址暫存器120、命令（CMD）解碼器310、主動命令（ACT CMD）控制邏輯321、主動位址（ACT ADD）產生器325、刷新命令（Ref CMD）控制邏輯250、刷新位址（Ref ADD）產生器260、列錘擊（RF）偵測器210、列錘擊位址（RH Add）鎖存器220、比較器230、受害者列位址（RA）計算器240以及記憶體組列解碼器140。在圖5的記憶體裝置100中，與圖3至圖4中所示出的記憶體裝置100相同的組件由相同參考指定符表示，且為簡潔起見省略其重複描述。
根據一些實施例，位址（ADD）暫存器120、命令（CMD）解碼器310、主動命令（ACT CMD）控制邏輯321、主動位址（ACT ADD）產生器325、刷新命令（Ref CMD）控制邏輯250、刷新位址（Ref ADD）產生器260、列錘擊（RH）偵測器210、列錘擊位址（RH Add）鎖存器220、比較器230以及受害者列位址（RA）計算器240中的全部可經實施以包含於記憶體控制邏輯300中。替代地，根據一些實施例，位址（ADD）暫存器120、命令（CMD）解碼器310、主動命令（ACT CMD）控制邏輯321、主動位址（ACT ADD）產生器325、刷新命令（Ref CMD）控制邏輯250、刷新位址（Ref ADD）產生器260、列錘擊（RH）偵測器210、列錘擊位址（RH Add）鎖存器220、比較器230以及受害者列位址（RA）計算器240可包含於與記憶體控制邏輯300單獨實施的刷新控制器200中。根據一些實施例，位址（ADD）暫存器120可包含於記憶體控制邏輯300中或可與其單獨地實施。
主動命令（ACT CMD）控制邏輯321可經組態以控制記憶體組列選擇電路140根據自命令（CMD）解碼器310輸出的內部控制命令當中的主動命令（ACT CMD）執行主動操作。
主動位址（ACT ADD）產生器325分別自命令（CMD）解碼器310接收主動命令（ACT CMD）且自位址（ADD）暫存器120接收主動位址資訊，以產生用於內部存取的主動位址。舉例而言，主動位址可包含記憶體組位址、列位址以及行位址。
刷新命令（Ref CMD）控制邏輯250自命令解碼器310接收刷新命令，且控制記憶體組列選擇電路140回應於刷新命令執行外部刷新操作。舉例而言，刷新命令控制邏輯250可將刷新命令旗標（DRFM Flag）輸出至比較器230。
刷新位址（Ref ADD）產生器260分別自記憶體控制器20接收刷新命令且自位址暫存器120接收刷新位址資訊，以產生用於內部存取的刷新位址。舉例而言，刷新位址可包含記憶體組位址及列錘擊列位址。亦即，刷新命令（Ref CMD）控制邏輯250及刷新位址（Ref ADD）產生器260可經組態以用於外部刷新操作。
記憶體裝置100可包含用於內部刷新操作的列錘擊（RH）偵測器210、列錘擊位址（RH Add）鎖存器220以及比較器230。列錘擊偵測器210可基於刷新命令旗標（DRFM Flag）而監視外部刷新操作或內部刷新操作。舉例而言，當列錘擊偵測器210接收到刷新命令旗標（DRFM Flag）時，可執行外部刷新操作，且接著可重置關於執行刷新操作的列錘擊列的狀態資訊。當由於列錘擊偵測器210未自記憶體控制器20接收到刷新命令而未激活刷新命令旗標（DRFM Flag）時，列錘擊偵測器210監視關於記憶體單元的狀態資訊以用於內部刷新操作，且基於監視結果判定是否執行內部刷新操作。在判定執行內部刷新操作後，可執行刷新操作。
對列錘擊（RH）偵測器210、列錘擊位址（RH Add）鎖存器220、比較器230以及受害者列位址（RA）計算器240的描述與如參考圖4所描述的彼等重複，且因此為簡潔起見省略其重複描述。
圖6為用於示出根據一些實施例的操作記憶體系統的方法的流程圖。
參考圖6，在S10中，記憶體控制器20發送刷新命令（DRFM CMD）及刷新位址資訊（RH Add1），且在S20中，記憶體裝置100接收刷新命令（DRFM CMD）及刷新位址資訊（RH Add1）。記憶體裝置100解碼刷新命令以自所述刷新命令提取外部刷新命令及外部列錘擊列位址RH Add1。
在S21中，記憶體裝置100對自身進行監視且在內部偵測內部列錘擊列位址Add2。舉例而言，記憶體裝置100對自身進行監視，且基於記憶體單元狀態資訊、列解碼器對特定列位址的存取的數目等來偵測執行內部刷新操作的內部列錘擊列位址RH Add2。在下文中，為方便描述起見，與由記憶體控制器20進行的外部刷新操作相關的外部列錘擊列位址表示為RH Add1，且記憶體裝置100自身的內部列錘擊列位址表示為RH Add2。
在S22中，在基於S10執行外部刷新操作之前，記憶體裝置100判定內部列錘擊列位址RH Add2是否與外部列錘擊列位址RH Add1相同。舉例而言，記憶體裝置100將外部列錘擊列位址RH Add1與內部列錘擊列位址RH Add2彼此進行比較，且因此基於比較結果檢查兩者是否重複。
當外部列錘擊列位址與內部列錘擊列位址彼此相同（RH Add1=RH Add2）時（S22，是），在S23中，記憶體裝置100抹除內部列錘擊列位址Add2。舉例而言，記憶體裝置100基於外部列錘擊列位址RH Add1而計算受害者列位址，且刪除內部列錘擊列位址RH Add2作為比較目標。相反，當外部列錘擊列位址RH Add1與內部列錘擊列位址RH Add2彼此不相同（RH Add1≠RH Add2）時（S22，否），在S24中，記憶體裝置100保留內部列錘擊列位址Add2。舉例而言，記憶體裝置100基於外部列錘擊列位址RH Add1而計算受害者列位址，且將內部列錘擊列位址RH Add2作為比較目標儲存於列錘擊位址鎖存器220中。
在S25中，記憶體裝置100可對受害者列位址執行刷新操作，且可等待直至接收到下一個刷新命令或主動命令為止。替代地，記憶體裝置100可向其輸入主動命令的同時自行監視記憶體單元狀態，且可基於監視結果偵測內部列錘擊列位址RH Add2，且可根據預設排程對內部列錘擊列位址RH Add執行內部刷新操作。
圖7為繪示根據實施例的堆疊型記憶體裝置的方塊圖。
參考圖7，堆疊型記憶體裝置400可包含緩衝器晶粒410及多個核心晶粒420至核心晶粒450。舉例而言，緩衝器晶粒410亦可稱為介面晶粒、基底晶粒、邏輯晶粒、主晶粒等。核心晶粒420至核心晶粒450中的每一者亦可稱為記憶體晶粒、從屬晶粒或類似物。圖7繪示四個核心晶粒420至核心晶粒450包含於堆疊型記憶體裝置400中。然而，實施例不限於此，且在一些實施例中，核心晶粒的數目可變化。舉例而言，堆疊型記憶體裝置400可包含8、12或16個核心晶粒。
緩衝器晶粒410及核心晶粒420至核心晶粒450可豎直地堆疊且可經由延伸穿過其的矽穿孔（Through Silicon Via；TSV）彼此電連接。因此，堆疊型記憶體裝置400可具有堆疊有多個晶粒410至晶粒450的三維記憶體結構。舉例而言，堆疊型記憶體裝置400可基於HBM或HMC標準而實施。
堆疊型記憶體裝置400可支援多個功能上獨立的通道（或拱頂（vault））。舉例而言，如圖7中所繪示，堆疊型記憶體裝置400可支援8個通道CH0至通道CH7。當通道CH0至通道CH7中的每一者支援128個資料DQ遞送通路I/O時，堆疊型記憶體裝置400可支援1024個資料遞送通路。然而，實施例不限於此。堆疊型記憶體裝置400可支援1024個或大於1024個資料遞送通路，及8個或大於8個通道，例如16個通道。當堆疊型記憶體裝置400支援16個通道時，通道中的每一者可支援64個資料遞送通路。
核心晶粒420至核心晶粒450中的每一者可支援至少一個通道。舉例而言，如圖7中所繪示，核心晶粒420至核心晶粒450可分別支援2個通道CH0及通道CH2、2個通道CH1及通道CH3、2個通道CH4及通道CH6以及2個通道CH5及通道CH7。在此情況下，核心晶粒420至核心晶粒450可支援不同通道。然而，實施例不限於此。核心晶粒420至核心晶粒450中的至少兩者可支援相同通道。舉例而言，核心晶粒420至核心晶粒450均可支援第一通道CH0。
通道中的每一者可構成獨立命令及資料介面。舉例而言，每一通道可基於獨立計時需求而獨立地時控，且彼此可不同步。舉例而言，每一通道可基於獨立命令而改變電力狀態或執行刷新。
通道中的每一者可包含多個記憶體組401。記憶體組401中的每一者可包含連接至字元線及位元線的記憶體單元、列選擇電路、行解碼器、感測放大器以及類似物。舉例而言，如圖7中所繪示，通道CH0至通道CH7中的每一者可包含8個記憶體組401。然而，實施例不限於此。通道CH0至通道CH7中的每一者可包含8個或大於8個記憶體組401。圖7繪示包含於一個通道中的記憶體組包含於一個核心晶粒中。然而，實施例不限於此。包含於一個通道中的記憶體組可跨多個核心晶粒分佈。舉例而言，當核心晶粒420至核心晶粒450支援第一通道CH0時，包含於第一通道CH0中的記憶體組可跨核心晶粒420至核心晶粒450分佈。
在一些實施例中，可將一個通道劃分為獨立操作的兩個偽通道。舉例而言，偽通道可共用通道的命令及時脈輸入（例如，時脈信號CK及時脈啟用信號CKE），但獨立地解碼及執行命令。舉例而言，當一個通道支援128個資料遞送通路時，偽通道中的每一者可支援64個資料遞送通路。舉例而言，當一個通道支援64個資料遞送通路時，偽通道中的每一者可支援32個資料遞送通路。
緩衝器晶粒410及核心晶粒420至核心晶粒450中的每一者可包含TSV區402。延伸穿過晶粒410至晶粒450的TSV可安置於TSV區402中。緩衝器晶粒410可經由TSV將信號及/或資料傳輸至核心晶粒420至核心晶粒450/自所述核心晶粒接收信號及/或資料。核心晶粒420至核心晶粒450中的每一者可經由TSV將信號及/或資料傳輸至緩衝器晶粒410及另一核心晶粒/自所述晶粒接收信號及/或資料。在此情況下，可經由對應於每一通道的TSV獨立地傳輸/接收信號及/或資料。舉例而言，當外部主機裝置將命令及位址傳輸至第一通道CH0以存取第一核心晶粒420的記憶體單元時，緩衝器晶粒410可經由對應於第一通道CH0的TSV將控制信號傳輸至第一核心晶粒420以存取第一通道CH0的記憶體單元。
緩衝器晶粒410可包含實體層PHY 411。實體層411可包含用於與外部主機裝置通信的介面電路。舉例而言，實體層411可包含對應於記憶體裝置介面（I/F）27的介面電路，如參考圖1至圖6所描述。經由實體層411接收的信號及/或資料可經由TSV傳輸至核心晶粒420至核心晶粒450。
在一些實施例中，緩衝器晶粒410可包含對應於通道中的每一者的通道控制器。頻道控制器可管理對應通道的記憶體參考操作，且可判定對應通道的計時需求。
在一些實施例中，緩衝器晶粒410可包含用於自外部主機裝置接收信號的多個接腳。緩衝器晶粒410可經由多個接腳接收時脈信號CK、命令/位址信號C/A、寫入資料選通信號WDQS以及資料信號DQ，且可經由多個接腳傳輸讀取資料選通信號RDQS及資料信號DQ。舉例而言，以每一通道為基礎，緩衝器晶粒410可包含用於接收時脈信號CK的2個接腳、用於接收命令/位址信號C/A的14個接腳、用於接收寫入資料選通信號WDQS的8個接腳、用於發送讀取資料選通信號RDQS的8個接腳以及用於發送及接收資料信號DQ的128個接腳。
圖8為根據一些實施例的圖7的堆疊型記憶體裝置的例示性方塊圖。
參考圖8，堆疊型記憶體裝置500可包含緩衝器晶粒510、第一核心晶粒520以及第二核心晶粒530。第一核心晶粒520及第二核心晶粒530可支援多個通道當中的相同通道CHa。在此情況下，可基於堆疊ID SID來識別核心晶粒420及核心晶粒430。舉例而言，第一核心晶粒520可對應於第一堆疊ID SID0，且第二核心晶粒530可對應於第二堆疊ID SID1。圖8繪示在第一核心晶粒520與第二核心晶粒530之間不存在核心晶粒。然而，實施例不限於此。另一核心晶粒可位於第一核心晶粒520與第二核心晶粒530之間。
緩衝器晶粒510以及核心晶粒520及核心晶粒530可經由位於TSV區501中的TSV 502及TSV 503彼此通信。舉例而言，緩衝器晶粒510可經由TSV 502將內部命令iCMD傳輸至第一核心晶粒520及/或第二核心晶粒530，且可經由TSV 503將資料DATA傳輸至第一核心晶粒520及/或第二核心晶粒530/自所述核心晶粒接收資料DATA。圖8繪示緩衝器晶粒510使用共有的TSV 502及TSV 503與核心晶粒520及核心晶粒530通信。本發明不限於此。緩衝器晶粒510可使用分別對應於核心晶粒520及核心晶粒530的單獨TSV與核心晶粒520及核心晶粒530通信。
第二核心晶粒530可包含命令解碼器531、資料輸入/輸出電路532以及記憶體單元陣列533。命令解碼器531、資料輸入/輸出電路532以及記憶體單元陣列533可分別以與第一核心晶粒520的命令解碼器521、資料輸入/輸出電路522以及記憶體單元陣列523的操作方式實質上相同的方式操作。
C/A接收器511可基於時脈信號CK鎖存命令/位址信號C/A，以接收命令CMD及堆疊ID SID。堆疊ID SID可為指示至少一個核心晶粒以識別支援相同通道的核心晶粒的位址。可將如所接收的命令CMD及堆疊ID SID提供至控制邏輯電路512。
控制邏輯電路512可基於堆疊ID SID將內部命令iCMD傳輸至第一核心晶粒520及第二核心晶粒530中的至少一者。舉例而言，當堆疊ID SID指示第一堆疊ID SID0時，控制邏輯電路512可將內部命令iCMD傳輸至第一核心晶粒520。
在一些實施例中，如圖8中所繪示，當經由共有的TSV 502及TSV 503將內部命令iCMD及資料DATA傳輸至核心晶粒520及核心晶粒530時，緩衝器晶粒510可將堆疊ID SID傳輸至核心晶粒520及核心晶粒530。核心晶粒520及核心晶粒530可解碼接收到的堆疊ID SID，且基於解碼結果而選擇性地接收內部命令iCMD及資料DATA。舉例而言，當堆疊ID SID指示第一堆疊ID SID0時，第一核心晶粒520可接收經由TSV 520及TSV 530傳輸的內部命令iCMD及資料DATA。在此情況下，第二核心晶粒530可不接收經由TSV 520及TSV530傳輸的內部命令iCMD及資料DATA。
在另一實施例中，當經由單獨TSV分別將內部命令iCMD及資料DATA傳輸至核心晶粒520及核心晶粒530時，緩衝器晶粒510可經由單獨TSV分別將內部命令iCMD及資料DATA遞送至對應於堆疊ID SID的核心晶粒。
如上文所描述，當核心晶粒520及核心晶粒530支援相同通道Cha時，堆疊型記憶體裝置400可根據堆疊ID SID，基於第一核心晶粒520及第二核心晶粒530中的至少一者而根據主動命令執行寫入操作及讀取操作，或根據刷新命令執行刷新操作。
圖9為繪示圖8的堆疊型記憶體裝置的緩衝器晶粒的實例的方塊圖。參考圖9，緩衝器晶粒510可包含命令位址輸入/輸出區塊AWORD及資料輸入/輸出區塊DWORD0至資料輸入/輸出區塊DWORD3。
在圖9中，描述緩衝器晶粒510包含4個資料輸入/輸出區塊DWORD0至資料輸入/輸出區塊DWORD3的實例。然而，實施例不限於此。緩衝器晶粒510可包含各種數目個資料輸入/輸出區塊。舉例而言，緩衝器晶粒510可包含兩個資料輸入/輸出區塊。
命令位址輸入/輸出區塊AWORD可包含C/A接收器511、控制邏輯電路512以及時脈（clock；CK）樹513。C/A接收器511可基於自P2襯墊接收到的時脈信號CK鎖存自P1襯墊接收到的命令/位址信號C/A，以接收命令CMD。控制邏輯電路512可基於命令CMD或電力狀態資訊PWS產生重置信號RESET，且將重置信號RESET傳輸至資料輸入/輸出區塊DWORD0至資料輸入/輸出區塊DWORD3中的每一者。控制邏輯電路512可根據命令CMD產生內部命令iCMD，且將內部命令iCMD傳輸至核心晶粒520。時脈樹513可由包含多個反相器的反相器鏈構成。可將經由時脈樹513自時脈信號CK產生的內部時脈信號iCK傳輸至資料輸入/輸出區塊DWORD0至資料輸入/輸出區塊DWORD3中的每一者。
資料輸入/輸出區塊DWORD0至資料輸入/輸出區塊DWORD3中的每一者可自命令位址輸入/輸出區塊AWORD接收內部時脈信號iCK及重置信號RESET。資料輸入/輸出區塊DWORD0至資料輸入/輸出區塊DWORD3中的每一者可包含記憶體裝置介面515。記憶體裝置介面515連接至每一核心晶粒。記憶體裝置介面515可經由P3襯墊將寫入資料選通信號WDQS傳輸至核心晶粒520及核心晶粒530且自所述核心晶粒接收寫入資料選通信號WDQS，經由P4襯墊將讀取資料選通信號RDQS傳輸至核心晶粒520及核心晶粒530且自所述核心晶粒接收讀取資料選通信號RDQS，且經由P5襯墊將資料信號DQ傳輸至核心晶粒520及核心晶粒530且自所述核心晶粒接收資料信號DQ。
如上文所描述，接收時脈信號CK所利用的P2襯墊位於命令位址輸入/輸出區塊AWORD中。接收寫入資料選通信號WDQS及讀取資料選通信號RDQS所利用P3襯墊及P4襯墊位於資料輸入/輸出區塊DWORD中。可經由時脈樹513將自命令位址輸入/輸出區塊AWORD接收到的時脈信號CK傳送至資料輸入/輸出區塊DWORD。
圖10為繪示根據一些實施例的半導體封裝的圖。
參考圖10，半導體封裝1000可包含堆疊型記憶體裝置1100、系統晶片（system on chip；SoC）1200、插入件1300以及封裝基底1400。堆疊型記憶體裝置1100可包含緩衝器晶粒1110及核心晶粒1120至核心晶粒1150。緩衝器晶粒1110可對應於圖7中的緩衝器晶粒410。核心晶粒1120至核心晶粒1150中的每一者可對應於圖7的核心晶粒420至核心晶粒450中的每一者。
核心晶粒1120至核心晶粒1150中的每一者可含有記憶體單元陣列。緩衝器晶粒1110可包含實體層1111及直接存取區（direct access area；DAB）1112。實體層1111可經由插入件1300電連接至系統晶片1200的實體層1210。堆疊型記憶體裝置1100可經由實體層1111自系統晶片1200接收信號或經由實體層1111將信號傳輸至系統晶片1200。實體層1111可包含如參考圖8所描述的緩衝器晶粒510的介面電路。
直接存取區（DAB）1112可提供用於測試堆疊型記憶體裝置1100而不穿過系統晶片1200的存取路徑。直接存取區1112可包含可與外部測試裝置直接通信的導電構件（例如，埠或接腳）。可經由TSV將經由直接存取區1112接收到的測試信號及資料傳輸至核心晶粒1120至核心晶粒1150。對於核心晶粒1120至核心晶粒1150的測試，可經由TSV及直接存取區1112將自核心晶粒1120至核心晶粒1150讀出的資料傳輸至測試裝置。因此，可執行核心晶粒1120至核心晶粒1150的直接存取測試。
緩衝器晶粒1110及核心晶粒1120至核心晶粒1150可經由TSV 1101及凸塊1102彼此電連接。緩衝器晶粒1110可經由分配至每一通道的凸塊1102來自系統晶片1200接收提供至每一通道的信號。舉例而言，凸塊1102可實施為微型凸塊。
系統晶片（SoC）1200可使用堆疊型記憶體裝置1100執行由半導體封裝1000支援的應用。舉例而言，系統晶片1200可包含中央處理單元（Central Processing Unit；CPU）、應用處理器（Application Processor；AP）、圖形處理單元（Graphic Processing Unit Processing Unit；GPU）、神經處理單元（Neural Processing Unit；NPU）、張力處理單元（Tensor Processing Unit；TPU）、視覺處理單元（Vision Processing Unit；VPU）、影像信號處理器（Image Signal Processor；ISP）以及數位信號處理器（Digital Signal Processor；DSP）的至少一個處理器以執行特定於其的計算。
系統晶片（SoC）1200可包含實體層1210及記憶體控制器1220。實體層1210可包含用於將信號傳輸至堆疊型記憶體裝置1100的實體層1111且自所述實體層接收信號的輸入/輸出電路。系統晶片1200可經由實體層1210將各種信號提供至實體層1111。可經由實體層1111的介面電路及TSV 1101將提供至實體層1111的信號傳輸至核心晶粒1120至核心晶粒1150。
記憶體控制器1220可控制堆疊型記憶體裝置1100的所有操作。記憶體控制器1220可經由實體層1210將用於控制堆疊型記憶體裝置1100的信號傳輸至堆疊型記憶體裝置1100。記憶體控制器1220可對應於圖1中的記憶體控制器20。
插入件1300可將堆疊型記憶體裝置1100與系統晶片1200彼此連接。插入件1300可連接至堆疊型記憶體裝置1100的實體層1111及系統晶片1200的實體層1210，且可提供由導電材料製成的實體路徑。因此，堆疊型記憶體裝置1100及系統晶片1200可堆疊於插入件1300上，且因此經由插入件1300將信號傳輸至彼此且自彼此接收信號。
凸塊1103可附接至封裝基底1400的頂部。焊球1104可附接至封裝基底1400的底部。舉例而言，凸塊1103可實施為倒裝晶片（flip-chip）凸塊。插入件1300可經由凸塊1103堆疊於封裝基底1400上。半導體封裝1000可經由焊球1104將信號傳輸至其他外部封裝或半導體裝置且自其他外部封裝或半導體裝置接收信號。舉例而言，封裝基底1400可實施為印刷電路板（printed circuit board；PCB）。
圖11為繪示根據實施例的實施半導體封裝的實例的圖。
參考圖11。半導體封裝2000可包含多個堆疊型記憶體裝置2100及系統晶片（SoC）2200。堆疊型記憶體裝置2100及系統晶片2200可堆疊於插入件2300上。插入件2300可堆疊於封裝基底2400上。半導體封裝2000可經由附接至封裝基底2400的底部的焊球2001將信號傳輸至其他外部封裝或半導體裝置且自其他外部封裝或半導體裝置接收信號。
堆疊型記憶體裝置2100中的每一者可基於HBM標準而實施。然而，本揭露不限於此。堆疊型記憶體裝置2100中的每一者可基於GDDR、HMC或寬頻I/O標準而實施。堆疊型記憶體裝置2100中的每一者可對應於圖10的堆疊型記憶體裝置1100。
系統晶片2200可包含至少一個處理器，諸如CPU、AP、GPU以及NPU，及用於控制多個堆疊型記憶體裝置2100的多個記憶體控制器。系統晶片2200可經由每一記憶體控制器將信號傳輸至每一堆疊型記憶體裝置及自每一堆疊型記憶體裝置接收信號。系統晶片2200可對應於圖10中的系統晶片1200。
圖12為繪示根據一些實施例的半導體封裝的圖。
參考圖12，半導體封裝3000可包含堆疊型記憶體裝置3100、主機晶粒3200以及封裝基底3300。堆疊型記憶體裝置3100可包含緩衝器晶粒3110及核心晶粒3120至核心晶粒3150。緩衝器晶粒3110包含用於與主體晶粒3200通信的實體層3111，且核心晶粒3120至核心晶粒3150中的每一者可包含記憶體單元陣列。堆疊型記憶體裝置3100可對應於圖10及圖11的堆疊型記憶體裝置1100及堆疊型記憶體裝置2100中的每一者。
主機晶粒3200可包含用以與堆疊型記憶體裝置3100通信的實體層3210，及用以控制堆疊型記憶體裝置3100的所有操作的記憶體控制器3220。此外，主機晶粒3200可控制半導體封裝3000的所有操作，且可包含用於執行由半導體封裝3000支援的應用的處理器。舉例而言，主機晶粒3200可包含至少一個處理器，諸如CPU、AP、GPU以及NPU。
堆疊型記憶體裝置3100可基於TSV 3001安置於主機晶粒3200上且可豎直堆疊於主機晶粒3200上。因此，緩衝器晶粒3110、核心晶粒3120至核心晶粒3150以及主機晶粒3200可經由TSV 3001及凸塊3002而無需經由插入件彼此電連接。舉例而言，凸塊3002可實施為微型凸塊。
凸塊3003可附接至封裝基底3300的頂部，而焊球3004可附接至封裝基底3300的底部。舉例而言，凸塊3003可實施為倒裝晶片凸塊。主機晶粒3200可經由凸塊3003堆疊於封裝基底3300上。半導體封裝3000可經由焊球3004將信號傳輸至其他外部封裝或半導體裝置且自其他外部封裝或半導體裝置接收信號。
在另一實施例中，堆疊型記憶體裝置3100可僅藉由核心晶粒3120至核心晶粒3150實施且可不含緩衝器晶粒3110。在此情況下，核心晶粒3120至核心晶粒3250中的每一者可包含用於與主體晶粒3200通信的介面電路。核心晶粒3120至核心晶粒3250中的每一者可經由TSV 3001將信號傳輸至主機晶粒3200且自主機晶粒3200接收信號。
儘管上文已參考隨附圖式描述各種實施例，但本揭露所屬技術領域中具通常知識者應瞭解，本揭露將以另一特定形式實施而無需改變其技術想法或基本特性。因此，應理解，上文所描述的實施例在所有態樣中均為說明性的而非限制性的。
10:記憶體系統 11:控制匯流排 12:資料匯流排 20、1220、3220:記憶體控制器 21:記憶體控制器控制邏輯 23:主機介面 25:列錘擊追蹤器 27:記憶體裝置介面 100、400、500、1100、2100、3100:堆疊型記憶體裝置 110:記憶體單元陣列 120:位址暫存器 130:記憶體組控制邏輯 140:記憶體組列選擇電路/記憶體組列解碼器 140a至140h:記憶體組列選擇電路 150、150a至150h:感測放大器 160:行解碼器 160a至160h:記憶體組行解碼器 170:輸入/輸出閘控電路 180:資料輸入/輸出緩衝器 110a至110h:記憶體組陣列 200、200a至200h:刷新控制器 210:列錘擊偵測器 220:列錘擊位址鎖存器 230:比較器 240:受害者列位址計算器 250:刷新命令控制邏輯 260:刷新位址產生器 300:憶體控制邏輯 310、521、531:命令解碼器 321:主動命令控制邏輯 325:主動位址產生器 401:記憶體組 402、501:TSV區 410、510、1110、3110:緩衝器晶粒 411、1111、1210、3111、3210:實體層 420、430、440、450、1120、1130、1140、1150、3120、3130、3140、3150:核心晶粒 502、503、1101、3001:TSV 511:C/A接收器 512:控制邏輯電路 515:記憶體裝置介面 513:時脈樹 520:第一核心晶粒 522、532:資料輸入/輸出電路 530:第二核心晶粒 533:記憶體單元陣列 1000、2000、3000:半導體封裝 1102、1103、3002、3003:凸塊 1104、2001、3004:焊球 1112:直接存取區 1200、2200:系統晶片 1300、2300:插入件 1400、2400、3300:封裝基底 3200:主機晶粒 ADDR:位址 AWORD:命令位址輸入/輸出區塊 BANK_ADDR:記憶體組位址 BLK、BLK0至BLKn:區塊 C/A:命令/位址信號 CH0、CH1、CH2、CH3、CH4、CH5、CH6、CH7、Cha:通道 CK、CLK:時脈信號 CKE:時脈啟用信號 CMD:命令 COL_ADDR:行位址 DATA:資料 DQ:資料信號 DRAM RH Add、RH Add2:內部列錘擊列位址 DRFM CMD、REF CMD:刷新命令 DRFM Flag:刷新命令旗標 DRFM RH Add:外部列錘擊位址 DWORD0、DWORD1、DWORD2、DWORD3:資料輸入/輸出區塊 F:反饋回 iCK:內部時脈信號 iCMD:內部命令 P1、P2、P3、P4、P5:襯墊 PWS:電力狀態資訊 RA、ROW_ADDR:列位址 RDQS:讀取資料選通信號 RESET:重置信號 RH Add:列錘擊位址 RH Add1:外部列錘擊列位址/刷新位址資訊 SID:堆疊ID SID0:第一堆疊ID SID1:第二堆疊ID WDQS:寫入資料選通信號
以上及其他態樣將藉由參考隨附圖式詳細描述實施例而變得更顯而易見，在隨附圖式中： 圖1為繪示根據一些實施例的記憶體系統的方塊圖。 圖2為繪示根據一些實施例的包含於圖1的記憶體系統中的記憶體控制器的實例的方塊圖。 圖3為繪示根據一些實施例的包含於圖1的記憶體系統中的記憶體裝置的實例的方塊圖。 圖4為專門示出根據一些實施例的刷新控制器的圖。 圖5為專門示出根據一些實施例的記憶體裝置的圖。 圖6為用於示出根據一些實施例的操作記憶體系統的方法的流程圖。 圖7為繪示根據一些實施例的堆疊型記憶體裝置的方塊圖。 圖8為根據一些實施例的圖7的堆疊型記憶體裝置的例示性方塊圖。 圖9為繪示根據一些實施例的圖8的堆疊型記憶體裝置的緩衝器晶粒的實例的方塊圖。 圖10為繪示根據一些實施例的半導體封裝的圖。 圖11為繪示根據實施例的實施半導體封裝的實例的圖。 圖12為繪示根據一些實施例的半導體封裝的圖。
200:刷新控制器
210:列錘擊偵測器
220:列錘擊位址鎖存器
230:比較器
240:受害者列位址計算器
DRAM RH Add:內部列錘擊列位址
DRFM Flag:刷新命令旗標
DRFM RH Add:外部列錘擊位址
RH Add:列錘擊位址
F:反饋回

Claims (20)

  1. 一種記憶體裝置，包括： 記憶體單元陣列，包含以多個列及多個行配置的多個記憶體單元； 列選擇電路，連接至所述多個列； 刷新控制器，經組態以控制所述列選擇電路將刷新操作電壓施加至至少一個列；以及 記憶體控制邏輯，經組態以解碼自記憶體控制器接收到的命令且輸出刷新命令及外部刷新位址資訊， 其中所述刷新控制器基於自所述記憶體控制器輸出的所述刷新命令且基於內部刷新操作的第一列錘擊列位址是否與外部刷新操作的第二列錘擊列位址相同而控制所述列選擇電路執行所述外部刷新操作及所述內部刷新操作中的一者。
  2. 如請求項1所述的記憶體裝置，其中所述刷新控制器包含： 列錘擊偵測器，基於所述列選擇電路中的每一列的激活位準而監視是否對所述多個列中的每一者執行所述內部刷新操作；以及 比較器，判定所述內部刷新操作的所述第一列錘擊列位址是否與所述外部刷新操作的所述第二列錘擊列位址相同。
  3. 如請求項2所述的記憶體裝置，其中當所述記憶體控制邏輯自所述記憶體控制器接收到所述刷新命令時，所述比較器經激活以將所述第一列錘擊列位址與所述第二列錘擊列位址進行比較。
  4. 如請求項2所述的記憶體裝置，其中當所述記憶體控制邏輯未自所述記憶體控制器接收到所述刷新命令時，所述比較器輸出所述第一列錘擊列位址。
  5. 如請求項3所述的記憶體裝置，其中當所述第一列錘擊列位址與所述第二列錘擊列位址相同時，所述比較器輸出所述第二列錘擊列位址且忽略所述第一列錘擊列位址。
  6. 如請求項3所述的記憶體裝置，其中當所述第一列錘擊列位址與所述第二列錘擊列位址不相同時，所述比較器輸出所述第二列錘擊列位址且將所述第一列錘擊列位址儲存於列錘擊位址鎖存器中。
  7. 如請求項6所述的記憶體裝置，其中所述列錘擊位址鎖存器連接至所述列錘擊偵測器及所述比較器的一個輸入端且安置於所述列錘擊偵測器與所述比較器的一個輸入端之間，且所述列錘擊位址鎖存器儲存所述第一列錘擊列位址。
  8. 一種記憶體裝置，包括： 記憶體組陣列，包含記憶體單元； 記憶體組列選擇電路，將操作電壓施加至所述記憶體組陣列的列中的每一者；以及 記憶體控制邏輯，經組態以控制所述操作電壓， 其中所述記憶體控制邏輯經組態以： 基於關於所述列中的每一者的操作資訊而判定是否執行內部刷新操作且偵測內部列錘擊列位址；以及 當自記憶體控制器接收到刷新位址資訊及刷新命令時，基於所述刷新位址資訊將外部列錘擊列位址與所述內部列錘擊列位址進行比較，且當所述外部列錘擊列位址與所述內部列錘擊列位址相同時，基於所述外部列錘擊列位址而控制所述記憶體組列選擇電路根據所述刷新命令執行外部刷新操作。
  9. 如請求項8所述的記憶體裝置，其中當所述外部列錘擊列位址與所述內部列錘擊列位址不相同時，所述記憶體控制邏輯經組態以將所述內部列錘擊列位址儲存於列錘擊位址鎖存器中。
  10. 如請求項8所述的記憶體裝置，其中所述記憶體控制邏輯進一步經組態以提取鄰近於所述外部列錘擊列位址或鄰近於所述內部列錘擊列位址的至少一個受害者列位址；以及 對所述至少一個受害者列位址執行所述外部刷新操作或所述內部刷新操作。
  11. 如請求項8所述的記憶體裝置，其中當所述記憶體控制邏輯未自所述記憶體控制器接收到所述刷新位址資訊及所述刷新命令時，所述記憶體控制邏輯進一步經組態以基於所述內部列錘擊列位址執行所述內部刷新操作。
  12. 如請求項8所述的記憶體裝置，其中所述記憶體組陣列包含多個記憶體組陣列，且所述記憶體組列選擇電路包含分別對應於所述多個記憶體組陣列的多個記憶體組列選擇電路， 其中所述記憶體控制邏輯進一步經組態以獨立地對所述多個記憶體組陣列中的每一者執行所述外部刷新操作或所述內部刷新操作。
  13. 一種記憶體裝置，包括： 多個記憶體組陣列； 多個記憶體組列選擇電路，分別連接至所述多個記憶體組陣列，其中所述多個記憶體組列選擇電路中的每一者以列為基礎連接至對應的記憶體組陣列且將操作電壓施加至所述對應的記憶體組陣列；以及 記憶體控制邏輯，經組態以基於來自記憶體控制器的命令或基於所述記憶體控制邏輯的內部操作結果而控制所施加的所述操作電壓， 其中當待基於所述命令當中的刷新命令而執行外部刷新操作的外部列錘擊列位址與待基於所述記憶體控制邏輯的所述內部操作結果而執行內部刷新操作的內部列錘擊列位址相同時，所述記憶體控制邏輯經組態以僅執行所述外部刷新操作。
  14. 如請求項13所述的記憶體裝置，其中所述記憶體控制邏輯包含： 命令解碼器，自所述記憶體控制器接收命令且將所述命令解碼為內部操作命令； 位址暫存器，自所述記憶體控制器接收位址資訊且將所述位址資訊轉換為關於所述多個記憶體組陣列中的每一者的位址資訊；以及 刷新控制器，經組態以控制所述外部刷新操作或所述內部刷新操作的執行。
  15. 如請求項14所述的記憶體裝置，其中所述刷新控制器包含分別連接至所述多個記憶體組列選擇電路的多個刷新控制器， 其中所述多個刷新控制器中的每一者包含： 列錘擊偵測器，監視關於所述多個記憶體組陣列中的每一者的每一列的狀態資訊，且基於監視結果偵測所述內部列錘擊列位址； 列錘擊位址鎖存器，儲存所述內部列錘擊列位址；以及 比較器，將自所述位址暫存器接收到的所述內部列錘擊列位址與所述外部列錘擊列位址進行比較。
  16. 如請求項15所述的記憶體裝置，其中當所述比較器自所述記憶體控制器接收到所述刷新命令時，所述比較器將所述外部列錘擊列位址與所述內部列錘擊列位址進行比較， 其中當所述外部列錘擊列位址與所述內部列錘擊列位址相同時，所述比較器輸出所述外部列錘擊列位址。
  17. 如請求項15所述的記憶體裝置，其中當所述比較器未自所述記憶體控制器接收到所述刷新命令時，所述比較器輸出儲存於所述列錘擊位址鎖存器中的所述內部列錘擊列位址。
  18. 如請求項13所述的記憶體裝置，其中所述記憶體控制邏輯進一步經組態以： 提取鄰近於所述外部列錘擊列位址或所述內部列錘擊列位址的至少一個受害者列位址；以及 對所述至少一個受害者列位址執行所述外部刷新操作或所述內部刷新操作。
  19. 如請求項13所述的記憶體裝置，其中所述記憶體控制器經組態以： 基於傳輸至所述記憶體裝置的所述命令及位址資訊而判定是否出現列錘擊現象；以及 基於判定結果將所述刷新命令及所述位址資訊傳輸至所述記憶體裝置。
  20. 如請求項19所述的記憶體裝置，其中所述記憶體控制器進一步經組態以： 接收關於待執行所述內部刷新操作的所述內部列錘擊列位址的資訊；以及 基於關於所述內部列錘擊列位址的所述資訊而判定是否傳輸所述刷新命令。
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