CN115938421A - 存储器设备 - Google Patents

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Abstract

一种存储器设备包括存储器单元阵列、行选择电路、刷新控制器和存储器控制逻辑。所述存储器单元阵列包括以行和列布置的存储器单元。所述行选择电路连接到所述行。所述刷新控制器控制所述行选择电路以将刷新操作电压施加到一个或多个行。所述存储器控制逻辑对从存储器控制器接收的命令进行解码并且输出刷新命令和外部刷新地址信息。所述刷新控制器基于从所述存储器控制器输出的所述刷新命令并基于所述内部刷新操作的第一行锤击行地址是否与所述外部刷新操作的第二行锤击行地址相同来控制所述行选择电路执行外部刷新操作和内部刷新操作中的一者。

Description

存储器设备
技术领域
本公开涉及存储器设备。
背景技术
用于存储数据的半导体存储器设备可大致划分成易失性存储器设备和非易失性存储器设备。在诸如动态随机存取存储器(DRAM)的易失性存储器设备中，其中经由对单元电容器进行充电或放电来存储数据，所存储数据在施加电源时保持，而在电源断开时所存储数据丢失。相反，即使电源断开，非易失性存储器设备也可将数据存储在其中。易失性存储器设备主要用作计算机的主存储器，而非易失性存储器设备用作大容量存储器，以用于在诸如计算机和便携式通信设备的大范围设备中存储程序和数据。
在诸如DRAM的易失性存储器设备中，存储在存储器单元中的单元电荷可由于泄漏电流而丢失。在单元电荷丢失并因此数据完全损坏之前，必须将电荷再充电到存储器单元。这种单元电荷的再充电被称为刷新操作。在单元电荷丢失之前重复执行该刷新操作。
发明内容
一个方面提供了一种针对行锤击(row-hammering)现象逐渐缩小(具有逐渐增加的集成度)并提高数据可靠性的存储器设备，以及一种操作存储器设备的方法。
根据一个或多个实施例的方面，提供了一种存储器设备，包括：存储器单元阵列，所述存储器单元阵列包括以多个行和多个列布置的多个存储器单元；行选择电路，所述行选择电路连接到所述多个行；刷新控制器，所述刷新控制器被配置为控制所述行选择电路以向至少一个行施加刷新操作电压；以及存储器控制逻辑，所述存储器控制逻辑被配置为对从存储器控制器接收的命令进行解码并输出刷新命令和外部刷新地址信息，其中所述刷新控制器基于从所述存储器控制器输出的所述刷新命令并基于所述内部刷新操作的第一行锤击行地址是否与所述外部刷新操作的第二行锤击行地址相同来控制所述行选择电路执行外部刷新操作和内部刷新操作中的一者。
根据一个或多个实施例的方面，提供了一种存储器设备，包括：包括存储器单元的存储体阵列；存储体行选择电路，所述存储体行选择电路将操作电压施加到所述存储体阵列的行中的每一个；以及存储器控制逻辑，所述存储器控制逻辑被配置为控制所述操作电压，其中所述存储器控制逻辑被配置为：基于关于所述行中的每一个的操作信息确定是否执行内部刷新操作，并检测内部行锤击行地址；并且当从存储器控制器接收到刷新地址信息和刷新命令时，将基于所述刷新地址信息的外部行锤击行地址与所述内部行锤击行地址进行比较，并且当所述外部行锤击行地址与所述内部行锤击行地址相同时，基于所述外部行锤击行地址，控制所述存储体行选择电路以根据所述刷新命令执行外部刷新操作。
根据一个或多个实施例的方面，提供了一种存储器设备，包括：多个存储体阵列；多个存储体行选择电路，所述多个存储体行选择电路分别连接到所述多个存储体阵列，其中所述多个存储体行选择电路中的每一个在行的基础上连接到对应的存储体阵列并对其施加操作电压；以及存储器控制逻辑，所述存储器控制逻辑被配置为基于来自存储器控制器的命令或基于所述存储器控制逻辑的内部操作结果来控制所施加的操作电压，其中当基于所述命令之中的刷新命令要对其执行外部刷新操作的外部行锤击行地址与基于所述存储器控制逻辑的所述内部操作结果要对其执行内部刷新操作的内部行锤击行地址相同时，所述存储器控制逻辑被配置为仅执行所述外部刷新操作。
附图说明
通过参考附图详细描述本公开的实施例，上述和其他方面将变得更加显而易见，其中：
图1是示出根据一些实施例的存储器系统的框图；
图2是示出根据一些实施例的包括在图1的存储器系统中的存储器控制器的示例的框图；
图3是示出根据一些实施例的包括在图1的存储器系统中的存储器设备的示例的框图；
图4是具体地示出根据一些实施例的刷新控制器的图示；
图5是具体地示出根据一些实施例的存储器设备的图示；
图6是用于示出根据一些实施例的操作存储器系统的方法的流程图；
图7是示出根据一些实施例的堆叠型存储器设备的框图；
图8是根据一些实施例的图7的堆叠型存储器设备的示例性框图；
图9是示出根据一些实施例的图8的堆叠型存储器设备的缓冲裸片(die)的示例的框图；
图10是示出根据一些实施例的半导体封装的图示；
图11是示出根据实施例的半导体封装的实现方式的示例的图示；并且
图12是示出根据一些实施例的半导体封装的图示。
具体实施方式
为了说明简单且清楚起见，附图中的元件未必按比例绘制。附图中所公开的用于示出本公开的实施例的形状、大小、比例、角度、数量等是示例性的，并且本公开不限于此。不同附图中的相同附图标记表示相同或相似的元件，并且因此执行相似的功能性。此外，为了描述的简单性，省略了所熟知的步骤和元件的描述和细节。此外，在本公开的以下详细描述中，阐明了许多具体细节以提供对本公开的透彻理解。然而，应当理解，可以在没有这些具体细节的情况下实践本公开。在其他情况下，并未详细地描述所熟知的方法、规程、部件和电路，以免不必要地模糊本公开的各方面。下文进一步说明并描述各种实施例的示例。应当理解，本文的描述并非旨在将权利要求限制于所描述的具体实施例。相反，旨在涵盖可以被包括在如由所附权利要求限定的本公开的精神和范围内的替代例、修改和等同物。
本文所使用的术语仅是出于描述特定实施例的目的而并不旨在限制本公开。如本文所用，单数形式“一”和“一个”也旨在包括复数形式，除非上下文另有明确指示。还应理解，在本说明书中使用的术语“包括(comprises)”、“包括(comprising)”、“包含(includes)”和“包含(including)”指定所述特征、整体、操作、元件和/或部件的存在，但不排除存在或添加一个或多个其他特征、整体、操作、元件、部件和/或其群组。如本文所用，术语“和/或”包括相关联的所列项目的一项或多项的任意和所有组合。在元件列表之后使用“至少一个”等表述时可修饰整个元件列表并且可不修饰列表中的单个元件。除非另有说明，否则“C至D”的短语意指C至D包括在内。
应当理解，尽管在本文中术语“第一”、“第二”、“第三”等可用于描述各种元件、部件、区域、层和/或部分，但这些元件、部件、区域、层和/或部分应不受这些术语限制。这些术语用于将一个元件、部件、区域、层或部分与另一个元件、部件、区域、层或部分区分开来。因此，下文描述的“第一”元件、部件、区域、层或部分可以被称为“第二”元件、部件、区域、层或部分，而不脱离本公开的精神和范围。
此外，还应当理解，当第一元件或层被称为存在于第二元件或层“上”或“下方”时，第一元件可以直接设置在第二元件上或下方，或者可间接设置在第二元件上或下方，其中第三元件或层设置在第一元件或层与第二元件或层之间。应当理解，当元件或层被称为“连接”或“耦接”到另一个元件或层时，它可以直接“在…上”、“连接”或“耦接”到另一个元件或层，或者可以存在一个或多个中间元件或层。此外，还应当理解，当元件或层被称为在两个元件或层“之间”时，它可以是两个元件或层之间的唯一元件或层，或者也可能存在一个或多个中间元件或层。
此外，如本文所用，当层、膜、区域、板等可以设置在另一个层、膜、区域、板等“上”或“顶部”时，前者可以直接接触后者或者又一个层、膜、区域、板等可以设置在前者与后者之间。如本文所用，当层、膜、区域、板等直接设置在另一个层、膜、区域、板等“上”或“顶部”时，前者直接接触后者并且又一个层、膜、区域、板等不设置在前者与后者之间。此外，如本文所用，当层、膜、区域、板等可以设置在另一个层、膜、区域、板等“下面”或“之下”时，前者可以直接接触后者或者又一个层、膜、区域、板等可以设置在前者与后者之间。如本文所用，当层、膜、区域、板等直接设置在另一个层、膜、区域、板等“下面”或“之下”时，前者直接接触后者并且又一个层、膜、区域、板等不设置在前者与后者之间。
除非另外定义，否则本文所用的所有术语(包括技术和科学术语)具有本发明总体构思所属领域的普通技术人员通常所理解的相同的含义。还应当理解，术语(诸如在常用词典中定义的术语)应当被解释为具有与它们在相关领域的上下文中的含义一致的含义，并且不会以理想化或过于正式的意义来解释，除非在本文中明确地如此定义。
在一个示例中，当某个实施例可以以不同方式实现时，特定块中所指定的功能或操作可以与流程图中所指定的顺序不同的顺序发生。例如，两个连续块实际上可同时执行。根据相关功能或操作，各块可以相反顺序执行。
在时间关系例如两个事件之间的时间上的先后关系，诸如“在……之后”、“继……之后”、“在……之前”等的描述中，除非指明“紧接在……之后”、“紧接着”或“紧接在……之前”，否则可能会在其间发生另一个事件。本公开的各种实施例的特征可以彼此部分或全部组合，并且可以在技术上彼此相关联或彼此操作。可以彼此独立地实现实施例，并且可以以关联关系一起实现。为了便于解释描述如图所示的一个元件或特征与另一个元件或特征的关系，可在本文中使用诸如“在……下方”、“在……下面”、“在……以下”、“在……之下”“在……上方”、“在……上面”等的空间相对术语。应当理解，空间相对术语旨在涵盖除了附图中描绘的取向之外装置在使用或操作中的不同取向。例如，当在附图中的设备可翻转，则被描述为在其他元件或特征“下面”或“下方”或“之下”的元件将被定向在其他元件或特征的“上方”。因此，示例性术语“下面”和“之下”可以包含上和下两种取向。设备可以其他方式取向(例如旋转90度或以其他取向旋转)，并且本文中使用的空间相对描述符应当相应地解释。
随着工艺技术的发展，诸如集成密度的提高，动态随机存取存储器(DRAM)的单元之间的间距逐渐变小。此外，由于单元之间的间距减小，因此相邻单元或字线的干涉正成为越来越重要的数据可靠性因素。即使干涉集中在特定单元上，也难以限制对诸如DRAM的随机存取存储器中特定地址的访问。因此，可能会发生与特定单元的干扰，并且该干扰因此也影响特定单元的刷新特性。
在诸如动态随机存取存储器(DRAM)的易失性存储器设备中，数据是基于存储在电容器中的电荷确定的。然而，由于存储在电容器中的电荷可随时间推移以各种形式泄漏，因此易失性存储器设备周期性地执行刷新操作。随着制造存储器设备的制造工艺按比例缩小并因此字线之间的间距变得更窄，一条字线的电压分布对与其相邻字线连接的存储器单元的电荷的影响已增大。当密集访问一条字线时，会发生行锤击现象，其中由于一条字线的激活状态的电压，因此存储在与其相邻字线连接的存储器单元中的数据丢失发生。本公开提供了一种通过减少存储器设备中的行锤击现象来提高数据可靠性的存储器设备以及一种操作存储器设备的方法。
如本文所用，术语“行锤击行”是指字线，即在存储器单元中被密集访问以引起行锤击现象的行。如本文所用，术语“牺牲行”是指与行锤击行的地址相邻的至少一个行，即由于密集访问行的操作(激活)电压而丢失数据的行地址。
本公开的目的是提供一种针对行锤击现象逐渐缩小(具有逐渐增加的集成度)并提高数据可靠性的存储器设备，以及一种操作存储器设备的方法。
根据本公开的目的不限于上述目的。根据本公开的未提及的其他目的和优点可以基于以下描述来理解，并且可以基于根据本公开的实施例更清楚地理解。此外，将容易理解，根据本公开的目的和优点可以使用权利要求及其组合中所示的手段来实现。
在下文中，将参考附图描述各种实施例。
图1是示出根据一些实施例的存储器系统的框图。图2是示出根据一些实施例的包括在图1的存储器系统中的存储器控制器的示例的框图。图3是示出根据一些实施例的包括在图1的存储器系统中的存储器设备的示例的框图。
参考图1，存储器系统10包括存储器控制器20和存储器设备100。存储器控制器20和存储器设备100中的每一者包括用于彼此通信的接口。所述接口可以通过用于发射命令CMD、地址ADDR、时钟信号CLK等的控制总线11和用于发射数据的数据总线12彼此连接。命令CMD可以包括地址ADDR。
存储器控制器20可以生成用于控制存储器设备100的命令信号CMD。在存储器控制器20的控制下，可以将数据DATA写入存储器设备100中或者可以从存储器设备100读出数据DATA。存储器设备100可以经由数据总线12发射从存储器单元读出的数据和存储器设备的状态信息。根据一些实施例，存储器控制器20还可以包括用于监视存储器设备100的行锤击状态的行锤击(RH)跟踪器25。例如，行锤击(RH)跟踪器25可以基于发射到存储器设备100的命令和地址信息来确定是否发生了行锤击现象，并且存储器控制器20可以基于确定结果来将刷新命令和地址信息发射到存储器设备100。存储器控制器20可以接收关于要对其执行内部刷新操作的内部行锤击行地址的信息，如下文进一步讨论的，并且基于关于内部行锤击行地址的信息来确定是否发射刷新命令。根据一些实施例，存储器设备100还可以包括刷新控制器(RF CON)200，稍后将对所述刷新控制器进行更详细的描述。
参考图2，根据一些实施例，存储器控制器20可以包括经由总线29通信地耦接在一起的存储器控制器(MC)控制逻辑21、主机接口(I/F)23、行锤击(RH)跟踪器25和存储器设备接口(I/F)27。
当存储器控制器20通过主机接口(I/F)23从外部装置(例如，应用处理器(未示出))接收访问存储器设备100的请求时，存储器控制器20使用存储器控制器控制逻辑21确定与访问请求相关的命令CMD。存储器控制器20可以将命令CMD发射到存储器设备100以控制存储器设备100的所有操作。
当存储器控制器20向存储器设备100发射数据和从存储器设备接收数据时，行锤击跟踪器25可以监视存储器设备100的状态，并且可以基于存储器设备100的状态来跟踪是否对存储器设备100的至少一个行或其至少一个存储体执行刷新操作。例如，行锤击跟踪器25可以基于发射到存储器设备100的命令和地址信息来确定在每个存储体阵列中是否已发生行锤击，并且可以基于大于预设次数的地址信息访问次数或基于任何预设地址向存储器设备100发射刷新命令访问以及地址信息。
根据一些实施例，行锤击跟踪器25可以与存储器控制器20本身关联的方式检查存储器设备100的状态。例如，行锤击跟踪器25可以对从存储器控制器20向存储器设备100发射命令的次数进行计数，可以识别命令的类型，并且可以对存储器设备100中的特定地址处的信息的访问次数进行计数，并且因此可以监视存储器设备100中的存储器单元阵列中的状态。
根据一些实施例，行锤击跟踪器25可以基于从存储器设备100发射的存储器单元状态信息来检查存储器设备100的状态。例如，存储器单元状态信息可以包括关于内部行锤击行地址的信息，内部刷新操作将由存储器设备100本身对所述内部行锤击行地址执行。
存储器设备接口(I/F)27可以将要写入存储器设备100的数据发射到存储器设备100或者从存储器设备100接收从存储器设备读取的数据。例如，存储器设备100可以经由存储器设备接口27发发射读取数据选通信号RDQS和数据信号DQ。存储器控制器20可以经由存储器设备接口27将时钟信号CK、命令/地址信号C/A、写入数据选通信号WDQS和数据信号DQ发射到存储器设备100。存储器设备100可以基于从存储器控制器100提供的信号来生成内部控制信号。存储器单元阵列110可以在其中存储数据DATA或者根据内部控制信号来输出所存储数据DATA。
参考图3，根据一些实施例，存储器设备100可以包括存储器控制逻辑300、地址(ADD)寄存器120、存储体控制逻辑130、存储体行选择电路140、列解码器160、存储器单元阵列110、读出放大器150、输入/输出(I/O)门控电路170、数据输入/输出(I/O)缓冲器180以及刷新控制器(RF CON)200。
存储器单元阵列110可以包括多个存储器存储体，即，多个存储体阵列110a至110h。存储体行选择电路140可以包括分别连接到多个存储体阵列110a至110h的多个存储体行选择电路140a至140h。列解码器160可以包括分别连接到多个存储体阵列110a至110h的多个存储体列解码器160a至160h。读出放大器150可以包括分别连接到多个存储体阵列110a至110h的多个读出放大器150a至150h。
存储体阵列110a到110h中的每一个可以包括多个块BLK0至BLKn。每个块BLK可以包括多个存储器单元。存储器单元阵列110可以包括多个存储器单元。例如，存储器单元可以体现为动态随机存取存储器(DRAM)单元。在这种情况下，存储器设备接口27可以基于以下标准中的一者执行通信：DDR(双倍数据速率)、LPDDR(低功率双倍数据速率)、GDDR(图形双倍数据速率)、宽I/O、HBM(高带宽存储器)、HMC(混合存储器立方体)等。
存储器设备100可以基于时钟信号CK来接收命令CMD和地址ADDR。
地址(ADD)寄存器120可以从存储器控制器20接收地址ADDR。地址ADDR可以包括存储体地址BANK_ADDR、行地址ROW_ADDR和列地址COL_ADDR。地址寄存器120可以将地址ADDR转换成存储器设备100的内部地址。例如，地址寄存器120可以将存储体地址BANK_ADDR提供给存储体控制逻辑130，并且可以将行地址ROW_ADDR提供给存储体行选择电路140，并且可以将列地址COL_ADDR提供给列解码器160。
存储体控制逻辑130可以响应于存储体地址BANK_ADDR而生成存储体控制信号。响应于存储体控制信号，可以激活多个存储体行选择电路140a至140h之中对应于存储体地址BANK_ADDR的存储体行选择电路，并且可以激活多个存储体列解码器160a至160h之中对应于存储体地址BANK_ADDR的存储体列解码器。
从地址寄存器120输出的行地址ROW_ADDR可以分别应用于存储体行选择电路140a至140h。存储体行选择电路140a至140h之中的由存储体控制逻辑130激活的存储体行选择电路可以对行地址ROW_ADDR进行解码，并且因此可以激活对应于行地址的字线，并且因此可以对其施加操作电压。例如，所激活的存储体行选择电路可以在对应于行地址的每一行基础上施加字线驱动电压。例如，所激活的存储体行选择电路140a可以基于活动命令将激活驱动电压施加到活动行的字线，并且可以基于刷新命令来将刷新驱动电压施加到行锤击行的字线。根据一些实施例，活动行地址可以是基于连同活动命令一起从存储器控制器发射到存储器设备的地址信息的行。替代地，根据一些实施例，活动行地址可以是活动地址(针对其活动命令从存储器控制器发射到存储器设备)的一行，并且可以由存储器设备自身确定该活动地址以执行活动命令。在这方面，活动命令可以是用于存储器单元中的数据读取操作、写入操作或擦除操作的命令。刷新命令可以是对行锤击行或牺牲行中的至少一者执行刷新操作的命令。
列解码器160可以包括列地址锁存器。列地址锁存器可以从地址寄存器120接收列地址COL_ADDR，并且可以在其中临时存储所接收的列地址COL_ADDR。此外，列地址锁存器可以在突发模式下逐渐增加所接收的列地址COL_ADDR。列地址锁存器可以将临时存储的或逐渐增加的列地址COL_ADDR分别应用到存储体列解码器160a至160h。
存储体列解码器160a至160h之中由存储体控制逻辑130激活的存储体列解码器可以通过输入/输出门控电路170来激活与存储体地址BANK_ADDR和列地址COL_ADDR相对应的读出放大器。
输入/输出(I/O)门控电路170可以包括用于门控输入/输出数据的电路、输入数据屏蔽逻辑、用于在其中存储从存储体阵列110a至110h输出的数据的读出数据锁存器，以及用于将数据写入存储体阵列110a至110h中的写入驱动器。
要从存储体阵列110a至110h中的一个读出的数据DQ可以由读出放大器150a至150h中的对应于一个存储体阵列的一个检测，并且可以存储在读出数据锁存器中。存储在读出数据锁存器中的数据DQ可以通过数据输入/输出缓冲器180提供给存储器控制器。可以将要写入存储体阵列110a至110h中的一个中的数据DQ从存储器控制器提供给数据输入/输出缓冲器180。提供给数据输入/输出缓冲器180的数据DQ可以通过写入驱动器写入所述一个存储体阵列中。
刷新控制器(RF CON)200可以控制存储器设备100的存储体行选择电路140以执行刷新操作。例如，刷新控制器200可以基于确定归因于来自存储器控制器20的刷新命令的外部刷新操作或内部刷新操作的结果来控制100存储器设备100的存储体行选择电路以对由存储体控制逻辑130激活的一个存储体阵列110a执行刷新操作。根据一些实施例，刷新控制器200可以包括分别对应于存储体行选择电路140a至140h的多个刷新控制器200a至200h。
根据一些实施例，刷新控制器200可以控制存储体行选择电路140以提取与行锤击行RH Add的地址相邻的至少一个牺牲行，用于外部刷新操作或内部刷新操作，并且对牺牲行的地址执行刷新操作。例如，存储体行选择电路140可以将刷新电压施加到牺牲行地址。
存储器控制逻辑300可以控制存储器设备100的所有操作。根据一些实施例，存储器控制逻辑300可以生成第一控制信号以执行激活操作，例如，向或从存储器设备100的写入操作或读出操作。根据一些实施例，存储器控制逻辑300可以使用刷新控制器控制信号来控制刷新控制器200，使得在存储器设备100上执行刷新操作。
图3分开示出刷新控制器200和存储器控制逻辑300。也即，如图3所示的实施例，刷新控制器200和存储器控制逻辑300可以被实现为独立部件。然而，替代地，根据一些实施例，存储器控制逻辑300可以被实现为包括刷新控制器200。
命令(CMD)解码器310可以接收命令/地址信号之中的命令信号，并且将命令信号解码成存储器设备100的内部命令。命令解码器310可以对从存储器控制器20接收的命令CMD进行解码以生成内部命令。
根据一些实施例，在从存储器控制器20接收到刷新命令REF CMD时，存储器控制逻辑300可以生成用于外部刷新操作的刷新控制器控制信号。
尽管存储器控制逻辑300和地址寄存器120在图3中被示为单独部件，但是存储器控制逻辑300和地址寄存器120可以被实现为不可分离的一个部件。此外，图3示出的是，命令CMD和地址ADDR分别作为单独信号提供。然而，如LPDDR5标准中所建议的，在一些实施例中，地址可包括在命令中。
图4是示出根据一些实施例的刷新控制器200的图示。参考图4，刷新控制器200可以包括行锤击(RH)检测器210、行锤击地址(RH Add)锁存器220和比较器230。
行锤击(RH)检测器210可以基于存储体行选择电路140中的每一行的激活电平来监视关于多个行中的每一行的状态信息。行锤击检测器210可以基于关于每一行的状态信息来确定是否执行内部刷新操作，并且可以输出要对其执行内部刷新操作的内部行锤击行地址。
根据一些实施例，行锤击检测器210可以基于存储体行选择电路140来接收关于每一行的状态信息，并且可以将行锤击地址(RH Add)输出到RH Add锁存器220。替代地，根据一些实施例，行锤击检测器210可以经由数据输入/输出缓冲器180接收每个存储器单元的状态信息。
根据一些实施例，行锤击地址(RH Add)锁存器220可以从行锤击检测器210接收并在其中存储内部行锤击行地址(RH Add)。取决于比较器230是否被激活，行锤击地址锁存器220可以将所存储的内部行锤击行地址(DRAM RH Add)输出到比较器230，或者保持所存储的内部行锤击行地址而不输出所述地址。
比较器230可以接收来自存储器控制逻辑300的外部行锤击地址(DRFM RH Add)和来自行锤击地址锁存器220的内部行锤击行地址(DRAM RH Add)。比较器230可以在接收到指示已经从命令解码器310(即，从存储器控制器20)接收到刷新命令的刷新命令标志(DRFM标志)时被激活。如关于比较器230所使用的，术语“激活”可以意味着将所接收输入彼此比较并输出比较结果，而术语“未激活”可以意味着输出所接收输入之中的指定一个而不将所接输入彼此比较。
根据一些实施例，当比较器230在接收到刷新命令标志(DRFM标志)时被激活时，比较器230可以将从存储器控制逻辑300输出的外部行锤击行地址(DRFM RH Add)与从行锤击地址锁存器220输出的内部行锤击行(DRAM RH Add)进行比较。例如，当比较结果表明外部行锤击行地址(DRFM RH Add)与内部行锤击行地址(DRAM RH Add)彼此相同时，比较器230输出外部行锤击行地址(DRFM RH Add)并通过不反馈内部行锤击行地址(DRAM RH Add)来忽略内部行锤击行地址(DRAM RH Add)。因此，存储在行锤击地址锁存器220中的重复的内部行锤击行地址(DRAM RH Add)被删除。换句话讲，当比较结果表明外部行锤击行地址(DRFM RH Add)与内部行锤击行地址(DRAM RH Add)彼此重叠时，比较器230输出外部行锤击行地址(DRFM RH Add)并通过不将DRAM RH Add反馈回RH Add锁存器220来忽略内部行锤击行地址(DRAM RH Add)，从而删除重复的内部行锤击行地址(DRAM RH Add)。
例如，当比较结果表明外部行锤击行地址(DRFM RH Add)与内部行锤击行地址(DRAM RH Add)彼此不相同时，比较器230输出外部行锤击行地址(DRFM RH Add)以首先执行外部刷新操作，并且然后将内部行锤击行地址(DRAM RH Add)反馈回(F)到行锤击地址锁存器220，使得内部行锤击行地址DRAM RH Add被保持/存储在行锤击地址锁存器220中。
例如，当比较器230未基于DRFM标志被激活时，即，当未从存储器控制器20接收到刷新命令时，比较器230可以输出内部行锤击行地址(DRAM RH Add)并且不将内部行锤击行地址(DRAM RH Add)反馈回到RH Add锁存器220。
根据一些实施例，刷新控制器200还可以包括牺牲行地址(RA)计算器240。当牺牲行地址计算器240从比较器230接收到行锤击行的地址时，牺牲行地址计算器240提取与行锤击行的发生行锤击的地址相邻的牺牲行。
所接收的行锤击行地址可以是外部行锤击行地址(DRFM RH Add)或内部行锤击行地址(DRAM RH Add)。根据一个实施例，牺牲行地址计算器240可以提取与行锤击行的地址相邻的在预设范围内或在行锤击行的地址周围的任意范围内的行作为牺牲行地址(VictimRA)。
根据一些实施例，刷新控制器200可以在每个存储体行选择电路140中实现。在这种情况下，刷新控制器200可以被配置为控制存储体行选择电路140以对每个存储体独立地执行刷新命令。根据一些实施例，在第一存储体行选择电路140a在存储器控制逻辑300的控制下基于活动命令来执行激活操作时，第二存储体行选择电路140b可以在刷新控制器200c的控制下执行外部刷新操作或内部刷新操作。此外，根据一些实施例，第一存储体行选择电路140a可以在刷新控制器200a的控制下执行外部刷新操作，而第二存储体行选择电路140b可以在刷新控制器200a的控制下执行内部刷新操作。
图5是示出根据一些实施例的存储器设备的图示。
参考图5，存储器设备100可以包括地址寄存器120、命令(CMD)解码器310、活动命令(ACT CMD)控制逻辑321、活动地址(ACT ADD)生成器325、刷新命令(Ref CMD)控制逻辑250、刷新地址(Ref ADD)生成器260、行锤击(RF)检测器210、行锤击地址(RH Add)锁存器220、比较器230、牺牲行地址(RA)计算器240以及存储体行解码器140。在图5的存储器设备100中，与图3至图4所示的存储器设备100相同的部件由相同的参考标号表示，并且为了简洁省略其重复描述。
根据一些实施例，地址(ADD)寄存器120、命令(CMD)解码器310、活动命令(ACTCMD)控制逻辑321、活动地址(ACT ADD)生成器325、刷新命令(Ref CMD)控制逻辑250、刷新地址(Ref ADD)生成器260、行锤击(RH)检测器210、行锤击地址(RH Add)锁存器220、比较器230以及牺牲行地址(RA))计算器240中的全部可以被实现为包括在存储器控制逻辑300中。替代地，根据一些实施例，地址(ADD)寄存器120、命令(CMD)解码器310、活动命令(ACT CMD)控制逻辑321、活动地址(ACT ADD)生成器325、刷新命令(Ref CMD))控制逻辑250、刷新地址(Ref ADD)生成器260、行锤击(RH)检测器210、行锤击地址(RH Add)锁存器220、比较器230以及牺牲行地址(RA)计算器240可以包括在与存储器控制逻辑300分开实现的刷新控制器200中。根据一些实施例，地址(ADD)寄存器120可以包括在存储器控制逻辑300中或者可以与其分开实现。
活动命令(ACT CMD)控制逻辑321可以被配置为控制存储体行选择电路140以根据内部控制命令之中的从命令(CMD)解码器310输出的活动命令(ACT CMD)来执行活动操作。
活动地址(ACT ADD)生成器325分别接收来自命令(CMD)解码器310的活动命令(ACT CMD)和来自地址(ADD)寄存器120的活动地址信息，以生成供内部访问的活动地址。例如，活动地址可以包括存储体地址、行地址和列地址。
刷新命令(Ref CMD)控制逻辑250从命令解码器310接收刷新命令并且控制存储体行选择电路140以响应于刷新命令而执行外部刷新操作。例如，刷新命令控制逻辑250可以将刷新命令标志(DRFM标志)输出到比较器230。
刷新地址(Ref ADD)生成器260分别接收来自存储器控制器20的刷新命令和来自地址寄存器120的刷新地址信息，以生成供内部访问的刷新地址。例如，刷新地址可以包括存储体地址和行锤击行地址。也即，刷新命令(Ref CMD)控制逻辑250和刷新地址(Ref ADD)生成器260可以被配置用于外部刷新操作。
存储器设备100可以包括用于内部刷新操作的行锤击(RH)检测器210、行锤击地址(RH Add)锁存器220和比较器230。行锤击检测器210可以基于刷新命令标志(DRFM标志)来监视外部刷新操作或内部刷新操作。例如，当行锤击行检测器210接收到刷新命令标志(DRFM标志)时，可以执行外部刷新操作，并且然后，可以重置关于执行刷新操作的行锤击行的状态信息。当由于行锤击检测器210未从存储器控制器20接收到刷新命令而未激活刷新命令标志(DRFM标志)时，行锤击检测器210监视关于存储器单元的状态信息以进行内部刷新操作，并且基于监视结果来确定是否执行内部刷新操作。在确定执行内部刷新操作时，可以执行刷新操作。
行锤击(RH)检测器210、行锤击地址(RH Add)锁存器220、比较器230和牺牲行地址(RA)计算器240的描述与参考图4描述的那些重复，并且因此为了简洁省略其重复描述。
图6是用于示出根据一些实施例的操作存储器系统的方法的流程图。
参考图6，在S10中，存储器控制器20发送刷新命令(DRFM CMD)和刷新地址信息(RHAdd1)，并且在S20中，存储器设备100接收刷新命令(DRFM CMD)和刷新地址信息(RH Add1)。存储器设备100对刷新命令进行解码以从其提取外部刷新命令和外部行锤击行地址RHAdd1。
在S21中，存储器设备100监视自身并检测内部行锤击行地址RH Add2。例如，存储器设备100监视自身，并基于存储器单元状态信息、行解码器对特定行地址的访问次数等来检测将对其执行内部刷新操作的内部行锤击行地址RH Add2。在下文中，为了描述方便，与存储器控制器20的外部刷新操作相关的外部行锤击行地址被指示为RH Add1，而存储器设备100自身的内部行锤击行地址被指示为RH Add2。
在基于S10执行外部刷新操作之前，存储器设备100在S22中确定内部行锤击行地址RH Add2是否与外部行锤击行地址RH Add1相同。例如，存储器设备100将外部行锤击行地址RH Add1与内部行锤击行地址RH Add2彼此比较，并且因此基于比较结果来检查两者是否重复。
当外部行锤击行地址和内部行锤击行地址彼此相同(RH Add1＝RH Add2)(S22，是)时，存储器设备100在S23中擦除内部行锤击行地址RH Add2。例如，存储器设备100基于外部行锤击行地址RH Add1来计算牺牲行地址，并且删除作为比较目标的内部行锤击行地址RH Add2。相反，当外部行锤击行地址RH Add1和内部行锤击行地址RH Add2彼此不相同(RH Add1≠RH Add2)(S22，否)时，存储器设备100在S24中保持内部行锤击行地址RH Add2。例如，存储器设备100基于外部行锤击行地址RH Add1来计算牺牲行地址，并且将内部行锤击行地址RH Add2作为比较目标存储在行锤击地址锁存器220中。
存储器设备100可以对牺牲行地址执行刷新操作并且可以等待直到在S25中接收到下一个刷新命令或活动命令。替代地，存储器设备100可以在向其输入活动命令时自行监视存储器单元状态，并且可以基于监视结果来检测内部行锤击行地址RH Add2，并且可以根据预设时间表对内部行锤击行地址RH Add执行内部刷新操作。
图7是示出根据实施例的堆叠型存储器设备的框图。
参考图7，堆叠型存储器设备400可以包括缓冲裸片(die)410和多个核心裸片420至450。例如，缓冲裸片410也可以被称为接口裸片、基础裸片、逻辑裸片、主裸片等。核心裸片420至450中的每一个也可以被称为存储器裸片、从裸片等。图7示出的是四个核心裸片420至450被包括在堆叠型存储器设备400中。然而，实施例不限于此，并且在一些实施例中，核心裸片的数量可以变化。例如，堆叠型存储器设备400可以包括8个、12个或16个核心裸片。
缓冲裸片410和核心裸片420至450可以垂直堆叠并且可以经穿过其延伸的TSV(硅通孔)彼此电连接。因此，堆叠型存储器设备400可以具有其中堆叠多个裸片410至450的三维存储器结构。例如，堆叠型存储器设备400可以基于HBM或HMC标准来实现。
堆叠型存储器设备400可以支持多个功能独立的通道(或存储库)。例如，如图7所示，堆叠型存储器设备400可以支持8个通道CH0至CH7。当通道CH0至CH7中的每一个支持128个数据DQ递送通路I/O时，堆叠型存储器设备400可以支持1024个数据递送通路。然而，实施例不限于此。堆叠型存储器设备400可以支持1024个或更多个数据递送通路，以及8个或更多个通道，例如16个通道。当堆叠型存储器设备400支持16个通道时，每个通道可以支持64个数据递送通路。
核心裸片420至450中的每一个可以支持至少一个通道。例如，如图7所示，核心裸片420至450可以分别支持2个通道CH0和CH2、2个通道CH1和CH3、2个通道CH4和CH6、以及2个通道CH5和CH7。在这种情况下，核心裸片420至450可以支持不同的通道。然而，实施例不限于此。核心裸片420至450中的至少两个可以支持相同的通道。例如，核心裸片420至450可以支持第一通道CH0。
每个通道可以构成独立的命令和数据接口。例如，可以基于独立的时序要求来对每个通道进行独立计时，并且通道彼此可以不同步。例如，每个通道可以基于独立命令来改变电源状态或执行刷新。
每个通道可以包括多个存储器存储体401。每个存储器存储体401可以包括连接到字线和位线的存储器单元、行选择电路、列解码器、读出放大器等。例如，如图7所示，通道CH0至CH7中的每一个可以包括8个存储器存储体401。然而，实施例不限于此。通道CH0至CH7中的每一个可以包括8个或更多个存储器存储体401。图7示出的是，包括在一个通道中的存储器存储体包括在一个核心裸片中。然而，实施例不限于此。包括在一个通道中的存储器存储体可以分布在多个核心裸片上。例如，当核心裸片420至450支持第一通道CH0时，包括在第一通道CH0中的存储器存储体可以分布在核心裸片420至450上。
在一些实施例中，一个通道可以被分成两个独立操作的伪通道。例如，伪通道可以共享通道的命令和时钟输入(例如，时钟信号CK和时钟使能信号CKE)，但独立地解码和执行命令。例如，当一个通道支持128个数据递送通路时，每个伪通道可以支持64个数据递送通路。例如，当一个通道支持64个数据递送通路时，每个伪通道可以支持32个数据递送通路。
缓冲裸片410和核心裸片420至450中的每一者可以包括TSV区域402。延伸穿过裸片410至450的TSV可以设置在TSV区域402中。缓冲裸片410可以经由TSV向/从核心裸片420至450发射/接收信号和/或数据。核心裸片420至450中的每一个可以经由TSV向/从缓冲裸片410和另一个核心裸片发射/接收信号和/或数据。在这种情况下，可以经由对应于每个通道的TSV独立地发射/接收信号和/或数据。例如，当外部主机设备向第一通道CH0发射命令和地址以访问第一核心裸片420的存储器单元时，缓冲裸片410可以经由对应于第一通道CH0的TSV向第一核心裸片420发射控制信号以访问第一通道CH0的存储器单元。
缓冲裸片410可以包括物理层PHY 411。物理层411可以包括用于与外部主机设备通信的接口电路。例如，物理层411可以包括与参考图1至图6描述的存储器设备接口(I/F)27相对应的接口电路。经由物理层411接收的信号和/或数据可以经由TSV发射到核心裸片420至450。
在一些实施例中，缓冲裸片410可以包括对应于每个通道的通道控制器。通道控制器可以管理对应通道的存储器参考操作，并且可以确定对应通道的时序要求。
在一些实施例中，缓冲裸片410可以包括用于从外部主机设备接收信号的多个引脚。缓冲裸片410可以经由多个引脚接收时钟信号CK、命令/地址信号C/A、写入数据选通信号WDQS和数据信号DQ，并且可以经由多个引脚发射读取数据选通信号RDQS和数据信号DQ。例如，缓冲裸片410可以在每个通道的基础上包括2个用于接收时钟信号CK的引脚、14个用于接收命令/地址信号C/A的引脚、8个用于接收写入数据选通信号WDQS的引脚、8个用于发射读取数据选通信号RDQS的引脚、以及128个用于发送和接收数据信号DQ的引脚。
图8是根据一些实施例的图7的堆叠型存储器设备的示例性框图。
参考图8，堆叠型存储器设备500可以包括缓冲裸片510、第一核心裸片520和第二核心裸片530。第一核心裸片520和第二核心裸片530可以支持多个通道之中的相同通道CHa。在这种情况下，核心裸片420和430可以基于堆叠ID SID来识别。例如，第一核心裸片520可以对应于第一堆叠ID SID0，并且第二核心裸片530可以对应于第二堆叠ID SID1。图8示出的是，在第一核心裸片520与第二核心裸片530之间不存在核心裸片。然而，实施例不限于此。另一个核心裸片可以位于第一核心裸片520与第二核心裸片530之间。
缓冲裸片510和核心裸片520和530可以经由位于TSV区域501中的TSV502和503彼此通信。例如，缓冲裸片510可以经由TSV 502向第一核心裸片520和/或第二核心裸片530发射内部命令iCMD，并且可以经由TSV 503向和从第一核心裸片520和/或第二核心裸片530发射/接收数据DATA。图8示出的是，缓冲裸片510使用共同TSV 502和503与核心裸片520和530通信。本公开不限于此。缓冲裸片510可以使用分别对应于核心裸片520和530的单独TSV与核心裸片520和530通信。
第二核心裸片530可以包括命令解码器531、数据输入/输出电路532和存储器单元阵列533。命令解码器531、数据输入/输出电路532和存储器单元阵列533可以分别以与第一核心裸片520的操作命令解码器521、数据输入/输出电路522和存储器单元阵列523的方式基本上相同的方式操作。
C/A接收器511可以基于时钟信号CK来锁存命令/地址信号C/A以接收命令CMD和堆叠ID SID。堆叠ID SID可以是指示至少一个核心裸片以识别支持相同通道的核心裸片的地址。可以将所接收的命令CMD和堆叠ID SID提供给控制逻辑电路512。
控制逻辑电路512可以基于堆叠ID SID来将内部命令iCMD发射到第一核心裸片520和第二核心裸片530中的至少一者。例如，当堆叠ID SID指示第一堆叠ID SID0时，控制逻辑电路512可以将内部命令iCMD发射到第一核心裸片520。
在一些实施例中，如图8所示，当内部命令iCMD和数据DATA经由共同TSV 502和503发射到核心裸片520和530时，缓冲裸片510可以将堆叠ID SID发射到核心裸片520和530。核心裸片520和530可以对所接收的堆叠ID SID进行解码并且基于解码结果来选择性地接收内部命令iCMD和数据DATA。例如，当堆叠ID SID指示第一堆叠ID SID0时，第一核心裸片520可以接收经由TSV 520和530发射的内部命令iCMD和数据DATA。在这种情况下，第二核心裸片530可不接收经由TSV 520和530发射的内部命令iCMD和数据DATA。
在另一个实施例中，当内部命令iCMD和数据DATA分别经由单独TSV发射到核心裸片520和530时，缓冲裸片510可以经由单独TSV分别将内部命令iCMD和数据DATA递送到对应于堆叠ID SID的核心裸片。
如上所述，当核心裸片520和530支持相同的通道Cha时，堆叠型存储器设备400可以根据活动命令来执行写入操作和读取操作，或者根据刷新命令、基于根据堆叠ID SID的第一核心裸片520和第二核心裸片530中的至少一者来执行刷新操作。
图9是示出图8的堆叠型存储器设备的缓冲裸片的示例的框图。参考图9，缓冲裸片510可以包括命令地址输入/输出块AWORD和数据输入/输出块DWORD0至DWORD3。
在图9中，描述了缓冲裸片510包括4个数据输入/输出块DWORD0至DWORD3的示例。然而，实施例不限于此。缓冲裸片510可以包括各种数量的数据输入/输出块。例如，缓冲裸片510可以包括两个数据输入/输出块。
命令地址输入/输出块AWORD可以包括C/A接收器511、控制逻辑电路512和时钟(CK)树516。C/A接收器511可以基于从P2焊盘接收的时钟信号CK来锁存从P1焊盘接收的命令/地址信号C/A以接收命令CMD。控制逻辑电路512可以基于命令CMD或电源状态信息PWS来生成复位信号RESET，并且将复位信号RESET发射到数据输入/输出块DWORD0至DWORD3中的每一者。控制逻辑电路512可以根据指令CMD来生成内部命令iCMD，并且将内部命令iCMD发射到核心裸片520。时钟树516可以由包括多个反相器的反相器链组成。经由时钟树516根据时钟信号CK生成的内部时钟信号iCK可以被发射到数据输入/输出块DWORD0至DWORD3中的每一者。
数据输入/输出块DWORD0至DWORD3中的每一者可以从命令地址输入/输出块AWORD接收内部时钟信号iCK和复位信号RESET。数据输入/输出块DWORD0至DWORD3中的每一者可以包括存储器设备接口515。存储器设备接口515连接到每个核心裸片。存储器设备接口515可以经由P3焊盘向/从核心裸片520和530发射/接收写入数据选通信号WDQS，经由P4焊盘发射/接收读取数据选通信号RDQS，并且经由P5焊盘发射/接收数据信号DQ。
如上所述，经由其接收时钟信号CK的P2焊盘位于命令地址输入/输出块AWORD中。分别经由其接收写入数据选通信号WDQS和读取数据选通信号RDQS的P3和P4焊盘可以位于数据输入/输出块DWORD中。从命令地址输入/输出块AWORD接收的时钟信号CK可以经由时钟树516传送到数据输入/输出块DWORD。
图10是示出根据一些实施例的半导体封装的图示。
参考图10，半导体封装1000可以包括堆叠型存储器设备1100、片上系统(SoC)1200、中介层1300和封装衬底1400。堆叠型存储器设备1100可以包括缓冲裸片1110和核心裸片1120至1150。缓冲裸片1110可以对应于图7中的缓冲裸片410。核心裸片1120至1150中的每一个可以对应于图7的核心裸片420至450中的每一个。
核心裸片1120至1150中的每一个可以包含存储器单元阵列。缓冲裸片1110可以包括物理层1111和直接访问区域(DAB)1112。物理层1111可以经由中介层1300电连接到片上系统1200的物理层1210。堆叠型存储器设备1100可以经由物理层1111从片上系统1200接收信号或经由物理层1111将信号发射到片上系统1200。物理层1111可以包括如参考图8描述的缓冲裸片510的接口电路。
直接访问区域(DAB)1112可以提供用于测试堆叠型存储器设备1100的访问路径，而无需通过片上系统1200。直接访问区域1112可以包括可以直接与外部测试设备通信的导电装置(例如，端口或引脚)。通过直接访问区域1112接收的测试信号和数据可以经由TSV发射到核心裸片1120至1150。对于核心裸片1120至1150的测试，从核心裸片1120至1150读出的数据可以经由TSV和直接访问区域1112发射到测试设备。因此，可以执行对核心裸片1120至1150的直接访问测试。
缓冲裸片1110和核心裸片1120至1150可以经由TSV 1101和凸块1102彼此电连接。缓冲裸片1110可以经由分配给每个通道的凸块1102接收从片上系统1200提供给每个通道的信号。例如，凸块1102可以体现为微凸块。
片上系统(SoC)1200可以使用堆叠型存储器设备1100执行由半导体封装1000支持的应用程序。例如，片上系统1200可以包括CPU(中央处理单元)、AP(应用处理器)、GPU(图形处理单元)、NPU(神经处理单元)、TPU(张量处理单元)、VPU(视觉处理单元)、ISP(图像信号处理器)以及DSP(数字信号处理器)中的至少一个处理器来执行其中专门的计算。
片上系统(SoC)1200可以包括物理层1210和存储器控制器1220。物理层1210可以包括用于向和从堆叠型存储器设备1100的物理层1111发射和接收信号的输入/输出电路。片上系统1200可以经由物理层1210向物理层1111提供各种信号。提供给物理层1111的信号可以经由物理层1111的接口电路和TSV 1101发射到核心裸片1120至1150。
存储器控制器1220可以控制堆叠型存储器设备1100的所有操作。存储器控制器1220可以经由物理层1210将用于控制堆叠型存储器设备1100的信号发射到堆叠型存储器设备1100。存储器控制器1220可以对应于图1中的存储器控制器20。
中介层1300可以将堆叠型存储器设备1100和片上系统1200彼此连接。中介层1300可以连接到堆叠型存储器设备1100的物理层1111和片上系统1200的物理层1210，并且可以提供由导电材料制成的物理路径。因此，堆叠型存储器设备1100和片上系统1200可以堆叠在中介层1300上，并且因此经由中介层1300彼此发射和接收信号。
凸块1103可以附接到封装基板1400的顶部。焊球1104可以附接到封装基板1400的底部。例如，凸块1103可以体现为倒装芯片凸块。中介层1300可以经由凸块1103堆叠在封装基板1400上。半导体封装1000可以经由焊球1104向和从其他外部封装或半导体设备发射和接收信号。例如，封装基板1400可以体现为印刷电路板(PCB)。
图11是示出根据实施例的半导体封装的实现方式的示例的图示。
参考图11，半导体封装2000可以包括多个堆叠型存储器设备2100和片上系统(SoC)2200。堆叠型存储器设备2100和片上系统2200可以堆叠在中介层2300上。中介层2300可以堆叠在封装基板2400上。半导体封装2000可以经由附接到封装基板2400的底部的焊球2001向和从其他外部封装或半导体设备发射和接收信号。
每个堆叠型存储器设备2100可以基于HBM标准来实现。然而，本公开不限于此。每个堆叠型存储器设备2100可以基于GDDR、HMC或Wide I/O标准来实现。每个堆叠型存储器设备2100可以对应于图12的堆叠型存储器设备3100。
片上系统2200可以包括至少一个处理器诸如CPU、AP、GPU和NPU，以及用于控制多个堆叠型存储器设备2100的多个存储器控制器。片上系统2200可以经由每个存储器控制器向和从每个堆叠型存储器设备发射和接收信号。片上系统2200可以对应于图10中的片上系统1200。
图12是示出根据一些实施例的半导体封装的图示。
参考图12，半导体封装3000可以包括堆叠型存储器设备3100、主机裸片3200和封装衬底3300。堆叠型存储器设备3100可以包括缓冲裸片3110和核心裸片3120至3150。缓冲裸片3110包括用于与主机裸片3200通信的物理层3111，并且核心裸片3120至3150中的每一个可以包括存储器单元阵列。堆叠型存储器设备3100可以对应于图10和图11的堆叠型存储器设备1100和2100中的每一个。
主机裸片3200可以包括用于与堆叠型存储器设备3100通信的物理层3210，以及用于控制堆叠型存储器设备3100的所有操作的存储器控制器3220。此外，主机裸片3200可以控制半导体封装3000的所有操作并且可以包括用于执行半导体封装3000所支持的应用程序的处理器。例如，主机裸片3200可以包括至少一个处理器诸如CPU、AP、GPU和NPU。
堆叠型存储器设备3100可以基于TSV 3001设置在主机裸片3200上，并且可以垂直堆叠在主机裸片3200上。因此，缓冲裸片3110、核心裸片3120至3150和主机裸片3200可以在没有中介层的情况下经由TSV 3001和凸块3002彼此电连接。例如，凸块3002可以体现为微凸块。
凸块3003可以附接到封装基板3300的顶部，而焊球3004可以附接到封装基板3300的底部。例如，凸块3003可以体现为倒装芯片凸块。主机裸片3200可以经由凸块3003堆叠在封装基板3300上。半导体封装3000可以经由焊球3004向和从其他外部封装或半导体设备发射和接收信号。
在另一个实施例中，堆叠型存储器设备3100可以仅用核心裸片3120至3150实现并且可以没有缓冲裸片3110。在这种情况下，核心裸片3120至3250中的每一个可以包括用于与主机裸片3200通信的接口电路。核心裸片3120至3250中的每一个可以经由TSV 3001向和从主机裸片3200发射/接收信号。
尽管上面已经参考附图描述了各种实施例，但是本公开所属技术领域的普通技术人员将理解，本公开将以另一种特定形式实现而不改变技术思想或其本质特征。因此，应当理解，如上所述的实施例在所有方面都是说明性的，而不是限制性的。

Claims (20)

1.一种存储器设备，包括：
存储器单元阵列，所述存储器单元阵列包括以多个行和多个列布置的多个存储器单元；
行选择电路，所述行选择电路连接到所述多个行；
刷新控制器，所述刷新控制器被配置为控制所述行选择电路以向至少一个行施加刷新操作电压；以及
存储器控制逻辑，所述存储器控制逻辑被配置为对从存储器控制器接收的命令进行解码并输出刷新命令和外部刷新地址信息，
其中所述刷新控制器基于从所述存储器控制器输出的刷新命令并基于内部刷新操作的第一行锤击行地址是否与外部刷新操作的第二行锤击行地址相同来控制所述行选择电路执行外部刷新操作和内部刷新操作中的一者。
2.根据权利要求1所述的存储器设备，其中，所述刷新控制器包括：
行锤击检测器，所述行锤击检测器基于所述行选择电路中的每一行的激活电平来监视是否对所述多个行中的每一个执行所述内部刷新操作；以及
比较器，所述比较器确定所述内部刷新操作的所述第一行锤击行地址是否与所述外部刷新操作的所述第二行锤击行地址相同。
3.根据权利要求2所述的存储器设备，其中，当所述存储器控制逻辑从所述存储器控制器接收到所述刷新命令时，所述比较器被激活以将所述第一行锤击行地址与所述第二行锤击行地址进行比较。
4.根据权利要求2所述的存储器设备，其中，当所述存储器控制逻辑未从所述存储器控制器接收到所述刷新命令时，所述比较器输出所述第一行锤击行地址。
5.根据权利要求3所述的存储器设备，其中，当所述第一行锤击行地址与所述第二行锤击地址相同时，所述比较器输出所述第二行锤击行地址并忽略所述第一行锤击行地址。
6.根据权利要求3所述的存储器设备，其中，当所述第一行锤击行地址与所述第二行锤击行地址不相同时，所述比较器输出所述第二行锤击行地址并将所述第一行锤击行地址存储在行锤击地址锁存器中。
7.根据权利要求6所述的存储器设备，其中，所述行锤击地址锁存器连接到所述行锤击检测器并设置在所述行锤击检测器与所述比较器的一个输入之间，并且所述行锤击地址锁存器存储所述第一行锤击行地址。
8.一种存储器设备，包括：
包括存储器单元的存储体阵列；
存储体行选择电路，所述存储体行选择电路将操作电压施加到所述存储体阵列的行中的每一个；以及
存储器控制逻辑，所述存储器控制逻辑被配置为控制所述操作电压，
其中所述存储器控制逻辑被配置为：
基于关于所述行中的每一个的操作信息确定是否执行内部刷新操作，并检测内部行锤击行地址；并且
当从存储器控制器接收到刷新地址信息和刷新命令时，将基于所述刷新地址信息的外部行锤击行地址与所述内部行锤击行地址进行比较，并且当所述外部行锤击行地址与所述内部行锤击行地址相同时，基于所述外部行锤击行地址，控制所述存储体行选择电路以根据所述刷新命令执行外部刷新操作。
9.根据权利要求8所述的存储器设备，其中，当所述外部行锤击行地址与所述内部行锤击行地址不相同时，所述存储器控制逻辑被配置为将所述内部行锤击行地址存储在行锤击地址锁存器中。
10.根据权利要求8所述的存储器设备，其中，所述存储器控制逻辑进一步被配置为提取与所述外部行锤击行地址相邻或与所述内部行锤击行地址相邻的至少一个牺牲行地址；并且
对所述至少一个牺牲行地址执行所述外部刷新操作或所述内部刷新操作。
11.根据权利要求8所述的存储器设备，其中，当所述存储器控制逻辑未从所述存储器控制器接收到所述刷新地址信息和所述刷新命令时，所述存储器控制逻辑进一步被配置为基于所述内部行锤击行地址来执行所述内部刷新操作。
12.根据权利要求8所述的存储器设备，其中，所述存储体阵列包括多个存储体阵列，并且所述存储体行选择电路包括分别对应于所述多个存储体阵列的多个存储体行选择电路，
其中所述存储器控制逻辑进一步被配置为对所述多个存储体阵列中的每一个独立地执行所述外部刷新操作或所述内部刷新操作。
13.一种存储器设备，包括：
多个存储体阵列；
多个存储体行选择电路，所述多个存储体行选择电路分别连接到所述多个存储体阵列，其中所述多个存储体行选择电路中的每一个在行的基础上连接到对应的存储体阵列并对其施加操作电压；以及
存储器控制逻辑，所述存储器控制逻辑被配置为基于来自存储器控制器的命令或基于所述存储器控制逻辑的内部操作结果来控制所施加的操作电压，
其中当基于所述命令之中的刷新命令要对其执行外部刷新操作的外部行锤击行地址与基于所述存储器控制逻辑的所述内部操作结果要对其执行内部刷新操作的内部行锤击行地址相同时，所述存储器控制逻辑被配置为仅执行所述外部刷新操作。
14.根据权利要求13所述的存储器设备，其中，所述存储控制逻辑包括：
命令解码器，所述命令解码器从所述存储器控制器接收命令并且将所述命令解码成内部操作命令；
地址寄存器，所述地址寄存器从所述存储器控制器接收地址信息，并且将所述地址信息转换成关于所述多个存储体阵列中的每一个的地址信息；以及
刷新控制器，所述刷新控制器被配置为控制所述外部刷新操作或所述内部刷新操作的执行。
15.根据权利要求14所述的存储器设备，其中，所述刷新控制器包括分别连接到所述多个存储体行选择电路的多个刷新控制器，
其中所述多个刷新控制器中的每一个包括：
行锤击检测器，所述行锤击检测器监视关于所述多个存储体阵列中的每一个的每一行的状态信息，并且基于所述监视结果来检测所述内部行锤击行地址；
存储所述内部行锤击行地址的行锤击地址锁存器；以及
比较器，所述比较器将所述内部行锤击行地址与从所述地址寄存器接收的所述外部行锤击行地址进行比较。
16.根据权利要求15所述的存储器设备，其中，当所述比较器从所述存储器控制器接收到所述刷新命令时，所述比较器将所述外部行锤击行地址与所述内部行锤击行地址进行比较，
其中当所述外部行锤击行地址与所述内部行锤击行地址相同时，所述比较器输出所述外部行锤击行地址。
17.根据权利要求15所述的存储器设备，其中，当所述比较器未从所述存储器控制器接收到所述刷新命令时，所述比较器输出存储在所述行锤击地址锁存器中的所述内部行锤击行地址。
18.根据权利要求13所述的存储器设备，其中，所述存储器控制逻辑进一步被配置为：
提取与所述外部行锤击行地址或所述内部行锤击行地址相邻的至少一个牺牲行地址；并且
对所述至少一个牺牲行地址执行所述外部刷新操作或所述内部刷新操作。
19.根据权利要求13所述的存储器设备，其中，所述存储器控制器被配置为：
基于发射到所述存储器设备的所述命令和所述地址信息来确定是否发生了行锤击现象；并且
基于所述确定结果来将所述刷新命令和所述地址信息发射到所述存储器设备。
20.根据权利要求19所述的存储器设备，其中，所述存储器控制器进一步被配置为：
接收关于要对其执行所述内部刷新操作的所述内部行锤击行地址的信息；并且
基于关于所述内部行锤击行地址的信息来确定是否发射所述刷新命令。
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