CN117393015B - 一种三维存储器架构及其刷新方法和存储器 - Google Patents
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Abstract
本申请提供了一种三维存储器架构及其刷新方法和存储器，其中，所述三维存储器架构包括：存储单元层，所述存储单元层包括存储阵列和控制电路，所述控制电路配置为控制存储阵列的刷新频率；逻辑控制层，多个所述存储单元层沿竖直方向堆叠在所述逻辑控制层上。每一存储单元层可以通过各层的控制电路有选择的执行刷新操作，每层可单独调整刷新频率。进而可以进一步控制存储器的功耗，避免字线地址漏刷，提高存储数据的可靠性。
Description
技术领域
本发明属于集成电路领域，尤其涉及一种三维存储器架构及其刷新方法和存储器。
背景技术
动态随机存储器（DRAM）是一种常见的内存技术，用于数据存储和访问。DRAM采用1T1C（1 Transition and 1 Capacitor）结构，其中每个存储单元包括一个晶体管和一个电容。电容用于存储数据，晶体管用于控制电容的访问。然而，晶体管在关断状态下也存在电荷泄漏，导致电容电压逐渐趋近位线电压，从而使原本存储的数据不再可靠。为了防止存储数据被破坏，内存系统需要定期执行刷新操作以维持数据的完整性。为了防止存储数据被破坏，需要在存储数据失效前，补充存储电容中随时间流逝因漏电流而丢失的电荷，所以DRAM在设计中加入了动态刷新机制。
随着对内存芯片存储容量的需求不断增加，传统的平面存储器架构发展越来越难以跟上需求的发展。得益于先进封装技术以及硅通孔（TSV）技术的发展，使得三维存储器架构得以实现。
然而，目前三维存储器的架构，仍存在芯片功耗高、刷新模式单一等问题。因此，如何进一步优化三维存储器的架构及其刷新方法，是亟待解决的问题。
发明内容
本发明是为解决上述现有技术的全部或部分问题，提供了一种三维存储器架构及其刷新方法和存储器，以改善芯片功耗高、刷新模式单一等问题。
本发明提供了一种三维存储器架构，包括：存储单元层，所述存储单元层包括存储阵列和控制电路，所述控制电路配置为控制存储阵列的刷新频率；逻辑控制层，多个所述存储单元层沿竖直方向堆叠在所述逻辑控制层上。
在一些实施例中，其中至少一个存储单元层具有不同于其他存储单元层的刷新频率。
在一些实施例中，所述控制电路基于配置模式信号和字线地址遍历信号控制存储阵列的刷新频率，所述配置模式信号用于调节刷新频率的有效值，所述字线地址遍历信号用于确定执行刷新操作的时机。
在一些实施例中，所述控制电路用于接收模式配置信号、字线地址、刷新命令和字线地址遍历信号，输出有效字线地址和有效刷新命令。
在一些实施例中，所述逻辑控制层包括命令接收及编译电路、内部刷新命令产生电路、字线地址生成电路和模式配置信号生成电路；所述命令接收及编译电路用于接收外部刷新命令输出预刷新命令；所述内部刷新命令产生电路用于接收预刷新命令输出刷新命令；所述字线地址生成电路用于接收所述刷新命令生成字线地址遍历信号和字线地址；所述模式配置信号生成电路用于接收所述刷新命令生成模式配置信号。
在一些实施例中，所述存储单元层的刷新频率与所述存储单元层的温度相对应。
在一些实施例中，模式信号配置的刷新频率范围为全频刷新至1/32频率刷新。
本申请还提供了一种应用于上述三维存储器架构的刷新方法，所述刷新方法包括：提供外部刷新命令；接收外部刷新命令输出预刷新命令；接收预刷新命令输出刷新命令；接收所述刷新命令生成字线地址遍历信号和字线地址；接收所述刷新命令生成模式配置信号；接收模式配置信号、字线地址、刷新命令和字线地址遍历信号，输出有效字线地址和有效刷新命令；基于有效字线地址和有效刷新命令，对存储单元层进行刷新。
在一些实施例中，所述刷新方法包括：获取每一存储单元层的温度；基于所述存储单元层的温度控制所述存储单元层的刷新频率。
本发明还提供了一种存储器，包括：上述任一种的三维存储器架构。
本发明实施例提供的三维存储器架构，每一存储单元层可以通过各层的控制电路有选择的执行刷新操作，每层可单独调整刷新频率。进而可以进一步控制存储器的功耗，避免字线地址漏刷，提高存储数据的可靠性。
附图说明
图1为相关技术中存储阵列的结构示意图；
图2为相关技术中存储器架构的结构示意图；
图3为相关技术中存储器架构的结构示意图；
图4为本发明提供的一种三维存储器架构的结构示意图；
图5为本发明提供的一种三维存储器架构的电路框架结构示意图；
图6为本发明提供的一种三维存储器架构的电路框架结构示意图；
图7a和图7b为本发明提供的模式配置信号字线刷新操作的波形示意图；
图8为本发明提供的刷新选择电路的波形示意图；
图9为本发明提供的一种三维存储器架构的刷新方法；
图10为本发明提供的一种存储器的结构示意图。
具体实施方式
下面将对本发明具体实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
为了便于更好地理解本发明，对相关技术中平面存储器架构进行示例性介绍。多个内存基本单元构成了内存阵列，如图1所示，每条字线和位线上都连接着多个存储单元，水平方向为字线，垂直方向为位线，字线和位线不相连。当字线为高电平时，晶体管导通，电容和位线连接。而一个位线又连接着多个存储单元，同一时刻只允许有一条字线为高电平，否则多个存储单元将共用位线，相互影响导致数据被破坏。因此在刷新操作中，字线0，字线1，…，字线255是依次为高电平（若字线条数为256，则需要8位地址信号）。
一个内存芯片是由多个内存阵列组成的。参见附图2，图2以DDR4为例，字线寻址是由字线地址，BG（Bank Group）地址和BA（Bank）地址共同决定的。电路中有4个BG，每个BG有4个BA，每个BA内部可以由一个或多个内存阵列组成。不同BGBA的阵列相互独立，因此在刷新操作时不同阵列可同时开启字线。此时逻辑控制电路只需提供一组字线地址，使不同BGBA的阵列同时刷新对应地址的字线。
随着对内存芯片存储容量的需求不断增加，传统的平面存储器架构发展越来越难以跟上需求的发展，得益于先进封装技术以及硅通孔（TSV）技术的发展，使得三维存储器架构得以实现。图3示例了相关技术中的一种三维存储器架构，将不同晶圆的内存用垂直通道连接起来，以3D结构组合到一起。相比之下内存堆叠可以增加单位面内存储单元的数量，提高内存单元密度。控制信号由最底层的逻辑控制电路通过垂直连接通道（TSV）将信号送到每一层中。
然而，堆叠后不同层晶圆之间热量积累和热传递问题就会变得复杂，因为芯片之间的空隙非常小，空气流动受到限制，热量难以散发出去，从而导致内部温度升高。温度升高将加速电容中电荷的泄漏导致数据错误，对DRAM的可靠性产生影响。
不同层的温度存在差异。简单地通过增加刷新频率确实可以防止数据丢失，提升内存芯片可靠性。但由于结构限制，不同层共用着逻辑控制电路。所以不同层需相同的刷新频率，否则会遗漏部分阵列的字线地址。显然简单地增加刷新频率也有明显的缺点，即功耗和产生的热量随之增加，尤其是在多层堆叠地情况下。在实际情况中会使用物理方法对芯片降温，不同层的温度是不相同的，也就是说并不是每一层内存都需要通过增加刷新频率来缓解高温导致的数据流失快的问题。但不同层都接收同一个逻辑控制电路传递的信号，每次只提供一个字线地址。因此不同层之间无法使用不同频率执行刷新，否则需要额外的字线地址产生电路，命令产生电路以及对应的垂直连接通道（TSV）。
基于此，如图4所示，本申请实施例提供了一种三维存储器架构，包括：存储单元层11，所述存储单元层包括存储阵列111和控制电路112，所述控制电路112配置为控制存储阵列的刷新频率；逻辑控制层12，多个所述存储单元层11沿竖直方向堆叠在所述逻辑控制层12上。
这里，存储单元层11例如可以为存储芯片，逻辑控制层12例如可以为逻辑芯片；逻辑芯片可以是被配置为与多个存储芯片通信以便从存储芯片访问数据并且将数据存储在多个存储芯片中的一个或多个处理器。逻辑芯片包括但不限于图形处理单元（GPU）、现场可编程门阵列（FPGA）、专用集成电路（ASIC）、中央处理单元（CPU）或用作处理器的其它已知电子电路。存储芯片包括动态随机存取存储器（DRAM）存储器芯片。需要说明的是，由于产品最终使用状态的多样性和不同的观察角度，可能存在存储单元层11沿竖直方向在逻辑控制层12下方的情况，这里并不限定整体架构的朝向。在实际操作中，存储阵列包括多条沿第一方向延伸且沿第二方向排布的位线，多条沿第二方向延伸且沿第一方向排布的字线，每条所述位线上连接有多个存储单元，所述第二方向与所述第一方向相垂直。
如此，每一存储单元层可以通过各层的控制电路有选择的执行刷新操作，每层可单独调整刷新频率。进而可以进一步控制存储器的功耗，避免字线地址漏刷，提高存储数据的可靠性。
在一些实施例中，参见附图4，所述三维存储器架构，还包括：第一硅通孔131，用于传输地址信号；第二硅通孔132，用于传输字线遍历信号和刷新命令；第三硅通孔133，用于传输模式配置信号。这里，硅通孔可以为任意垂直电互联技术，硅通孔可以通过铜、钨、多晶硅等导电物质的填充。在实际操作中，存储单元层与逻辑单元层不限连接方式，可以通过硅通孔也可以通过其他电互联技术。本申请仅增加了用于传输字线地址遍历信号和模式配置信号的硅通孔，未增加额外的字线地址传输硅通孔，有效节约了占用面积和成本。
在一些实施例中，参见附图5，所述逻辑控制层12包括命令接收及编译电路121、内部刷新命令产生电路122、字线地址生成电路123、字线地址遍历信号生成电路124和模式配置信号生成电路125；所述命令接收及编译电路121用于接收外部刷新命令输出预刷新命令；所述内部刷新命令122产生电路用于接收预刷新命令输出刷新命令；所述字线地址生成电路123用于接收所述刷新命令生成字线地址；所述字线地址遍历信号生成电路124用于接收所述字线地址生成字线地址遍历信号；模式配置信号生成电路125用于接收所述刷新命令生成模式配置信号。本申请中的逻辑单元层中未增加额外的字线地址产生模块，集成度较高。
具体的，外部刷新命令为存储器接收到的外部信号。命令接收及编译电路用于识别接收到的外部信号，转化为预刷新命令及内部可识别操作命令。内部刷新命令产生电路在接收到预刷新命令后，产生多个连续的刷新命令及内部刷新命令。字线地址生成电路接收内部刷新命令后生成字线地址，字线地址遍历信号生成电路接收字线地址后遍历所有的字线地址后生成字线地址遍历信号。同时，模式配置信号生成电路接收刷新命令生成模式配置信号。逻辑控制层将刷新命令、字线地址、字线地址遍历信号和模式配置信号传输给存储单元层。
如此，多个存储单元层可以共用字线地址产生电路，不增加额外的地址产生电路和地址传输线，仅在各层有选择地执行刷新操作来实现不同刷新频率，有效节约了占用面积和成本。
在一些实施例中，参见附图6，所述控制电路112基于配置模式信号和字线地址遍历信号控制存储阵列的刷新频率，所述配置模式信号用于调节刷新频率的有效值，所述字线地址遍历信号用于确定执行刷新操作的时机。这里，字线地址遍历信号表明字线地址生成电路已完成一次地址循环。例如，当地址计数器完成一轮计数后将产生一个信号。
在一些实施例中，参见附图6，所述控制电路112用于接收模式配置信号、字线地址、刷新命令和字线地址遍历信号，输出有效字线地址和有效刷新命令。
在一些实施例中，参见附图6，所述控制电路112还包括刷新选择电路1121和字线解码电路1122。这里，刷新选择电路有选择地通过字线地址和刷新命令，从而实现降频刷新。字线地址通过字线解码电路可以对应唯一一条字线，刷新命令用于开启字线，两组信号配合可以开启唯一一条字线。
具体的，假设存储阵列字线为256条，以模式配置信号[1:0]为例，模式配置信号[1:0]包括第一模式配置信号和第二模式配置信号，则模式配置信号[1:0]可以为00、01、10、11四种模式，可以根据模式配置信号[1:0]的四种模式分别配置不同的刷新频率。
在实际操作中，参见附图7a，当模式配置信号[1:0]=00时。此时刷新频率可以为全频刷新，即频率为1，每个刷新操作都会被执行。
参见附图7b，当模式配置信号[1:0]=01时。此时刷新频率可以为1/2频率，会间隔筛选有效刷新。当完成地址遍历后，‘字线地址遍历信号’会产生一个有效信号，此时内部筛选会选择另一半刷新操作。当外部完成两次地址遍历后，内部完成一次完整的字线刷新操作。
当模式配置信号[1:0]=10时。此时刷新频率可以为1/3频率，当完成地址遍历后，‘字线地址遍历信号’会产生一个有效信号，此时内部筛选会选择另1/3刷新操作。当外部完成三次地址遍历后，内部完成一次完整的字线刷新操作。
当模式配置信号[1:0]=11时。此时刷新频率可以为1/4频率，当完成地址遍历后，‘字线地址遍历信号’会产生一个有效信号，此时内部筛选会选择另1/4刷新操作。当外部完成四次地址遍历后，内部完成一次完整的字线刷新操作。
应当理解的，模式配置信号可以包括其他多组信号，例如模式配置信号[2:0]包括第一模式配置信号、第二模式配置信号和第三模式配置信号。此时，可以为000、001、010、011、100、101、110、111八种模式，可以根据模式配置信号[2:0]的八种模式分别配置不同的刷新频率。
在一些实施例中，模式信号配置的刷新频率范围为全频刷新至1/32频率刷新。在实际操作中，以本申请4个存储单元层堆叠在逻辑单元层为例，位于最上方的存储单元层例如可以为全频刷新，8ms内完成一次全字线刷新；第二层存储单元层可以为1/2刷新频率，即16ms内完成一次全字线刷新；第三次可以为1/3刷新频率，即24ms内完成一次全字线刷新；第四次可以为1/4刷新频率，即32ms内完成一次全字线刷新。
在一些实施例中，一次全字线刷新时间小于或等于64ms。如此，进一步匹配业内的DRAM标准，以提高产品力。在实际操作中，当最慢的刷新速率的一次全字线刷新时间是64ms时，最快的刷新频率的一次全字线刷新时间可以为2ms，即2ms的一次全字线刷新时间为全频刷新，64ms的一次全字线刷新时间为1/32频率刷新。如此，各层存储单元层的全字线刷新时间在满足DRAM标准的同时，能有效执行刷新操作并存在操作时间富余，不影响正常数据读写操作。具体应用中，模式信号配置的刷新频率范围为全频刷新至1/8频率刷新。如此，给予刷新最快的存储单元层更多的刷新时间，兼顾总体的刷新效率。
在一些实施例中，参见附图8，刷新选择电路通过设置不同进位的计数器输出对应的刷新使能信号，所述刷新使能信号用于控制刷新使能。当使能信号为高电平时，该刷新操作有效。当使能信号为低电平时，该刷新操作无效。当模式配置信号控制刷新选择电路为1/2频率时，图中0，2，4…次刷新有效。1/3频率时，图中0，3，6…次刷新有效。1/4频率时，图中0，4，8…次刷新有效。
在一些实施例中，所述存储单元层的刷新频率与所述存储单元层的温度相对应。在堆叠内存芯片中，个别存储单元层温度较高时不能单独调整刷新频率。只能整体增加刷新次数，导致芯片功耗和热量增加过多。本申请可以根据存储单元层各层的温度情况决定其刷新频率，满足各层刷新需求的同时，尽可能减少内存芯片整体功耗。例如，如果某一层的温度较低，可能只需要执行较少的刷新操作，以降低功耗，而温度较高的层次可能需要更频繁的刷新操作以保持数据的稳定性。
在一些实施例中，每一存储单元层的刷新频率沿远离逻辑单元层的方向上依次递减。在实际操作中，靠近逻辑单元层的存储单元层的温度较高，远离逻辑单元层的存储单元层的温度较低。如此，可以降低芯片的功耗和热量。
在一些实施例中，其中至少一个存储单元层具有不同于其他存储单元层的刷新频率。如此，本申请允许在多层次的内存堆叠中实现不同频率的刷新，以在不同温度和功耗要求下维持数据的稳定性。
本申请实施例还提供了一种三维存储器架构的刷新方法，参见附图9，所述刷新方法包括：
步骤901：提供外部刷新命令；
步骤902：接收外部刷新命令输出预刷新命令；
步骤903：接收预刷新命令输出刷新命令；
步骤904：接收所述刷新命令生成字线地址遍历信号和字线地址；
步骤905：接收所述刷新命令生成模式配置信号；
步骤906：接收模式配置信号、字线地址、刷新命令和字线地址遍历信号，输出有效字线地址和有效刷新命令；
步骤907：基于有效字线地址和有效刷新命令，对存储单元层进行刷新。
具体的，首先执行步骤901，提供外部刷新命令。
接着，逻辑单元层执行步骤902至步骤905，命令接收及编译电路用于接收外部刷新命令输出预刷新命令；内部刷新命令产生电路用于接收预刷新命令输出刷新命令；字线地址生成电路用于接收所述刷新命令生成字线地址遍历信号和字线地址；模式配置信号生成电路用于接收所述刷新命令生成模式配置信号。
接着，存储单元层执行步骤906，控制电路接收模式配置信号、字线地址、刷新命令和字线地址遍历信号，输出有效字线地址和有效刷新命令。
最后，存储单元层执行步骤907，基于有效字线地址和有效刷新命令，对存储单元层进行刷新。
在一些实施例中，所述刷新方法包括：获取每一存储单元层的温度；基于所述存储单元层的温度控制所述存储单元层的刷新频率。
本申请实施例中还提供了一种存储器1，参见附图10，包括：上述任一种的三维存储器架构10。存储器可用于存储软件程序以及各种数据。存储器可主要包括存储程序或指令的第一存储区和存储数据的第二存储区，其中，第一存储区可存储操作系统、至少一个功能所需的应用程序或指令(比如声音播放功能、图像播放功能等)等。此外，存储器可以包括易失性存储器，或者，存储器可以包括易失性和非易失性存储器两者。其中，非易失性存储器可以是只读存储器(Read-Only Memory，ROM)、可编程只读存储器(Programmable ROM，PROM)、可擦除可编程只读存储器(Erasable PROM，EPROM)、电可擦除可编程只读存储器(Electrically EPROM，EEPROM)或闪存。易失性存储器可以是随机存取存储器(RandomAccess Memory，RAM)，静态随机存取存储器(Static RAM，SRAM)、DRAM、同步动态随机存取存储器(Synchronous DRAM，SDRAM)、双倍数据速率同步动态随机存取存储器(Double DataRate SDRAM，DDRSDRAM)、增强型同步动态随机存取存储器(Enhanced SDRAM，ESDRAM)、同步连接动态随机存取存储器(Synch link DRAM，SLDRAM)和直接内存总线随机存取存储器(Direct Rambus RAM，DRRAM)。
综上，本申请实施例中提供的三维存储器架构，可以在多层次的内存堆叠中实现不同频率的刷新，以在不同温度和功耗要求下维持数据的稳定性。有助于最大程度地提高内存性能和效率。
本发明为了便于叙述清楚而采用的一些常用的英文名词或字母只是用于示例性指代而非限定性解释或特定用法，不应以其可能的中文翻译或具体字母来限定本发明的保护范围。
还需要说明的是，在本文中，诸如“第一”和“第二”等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。
Claims (8)
1.一种三维存储器架构，其特征在于，包括：
存储单元层，所述存储单元层包括存储阵列和控制电路，所述控制电路配置为控制存储阵列的刷新频率；所述控制电路基于模式配置信号和字线地址遍历信号控制存储阵列的刷新频率，所述模式配置信号用于调节刷新频率的有效值，所述字线地址遍历信号用于确定执行刷新操作的时机；
逻辑控制层，多个所述存储单元层沿竖直方向堆叠在所述逻辑控制层上；
所述逻辑控制层包括命令接收及编译电路、内部刷新命令产生电路、字线地址生成电路和模式配置信号生成电路；
所述命令接收及编译电路用于接收外部刷新命令输出预刷新命令；
所述内部刷新命令产生电路用于接收预刷新命令输出刷新命令；
所述字线地址生成电路用于接收所述刷新命令生成字线地址遍历信号和字线地址；
所述模式配置信号生成电路用于接收所述刷新命令生成模式配置信号。
2.根据权利要求1所述的三维存储器架构，其特征在于，
其中至少一个存储单元层具有不同于其他存储单元层的刷新频率。
3.根据权利要求1所述的三维存储器架构，其特征在于，
所述控制电路用于接收模式配置信号、字线地址、刷新命令和字线地址遍历信号，输出有效字线地址和有效刷新命令。
4.根据权利要求1所述的三维存储器架构，其特征在于，
所述存储单元层的刷新频率与所述存储单元层的温度相对应。
5.根据权利要求1所述的三维存储器架构，其特征在于，
模式信号配置的刷新频率范围为全频刷新至1/32频率刷新。
6.一种应用于权利要求1-5任一项所述的三维存储器架构的刷新方法，其特征在于，所述刷新方法包括：
提供外部刷新命令；
接收外部刷新命令输出预刷新命令；
接收预刷新命令输出刷新命令；
接收所述刷新命令生成字线地址遍历信号和字线地址；
接收所述刷新命令生成模式配置信号；
接收模式配置信号、字线地址、刷新命令和字线地址遍历信号，输出有效字线地址和有效刷新命令；
基于有效字线地址和有效刷新命令，对存储单元层进行刷新。
7.根据权利要求6所述的刷新方法，其特征在于，所述刷新方法包括：
获取每一存储单元层的温度；
基于所述存储单元层的温度控制所述存储单元层的刷新频率。
8.一种存储器，其特征在于，包括：权利要求1-5任一项所述的三维存储器架构。
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