CN116110451A - 存储器件以及包括该存储器件的存储系统 - Google Patents

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Abstract

提供了一种存储器件以及包括该存储器件的存储系统。该存储器件包括：存储单元阵列，所述存储单元阵列包括多个存储单元；以及控制逻辑，所述控制逻辑包括模式寄存器，响应于刷新命令执行刷新操作，在第一模式下响应于所述刷新命令生成内部模式寄存器写入命令，在第二模式下响应于所述刷新命令不生成所述内部模式寄存器写入命令。

Description

存储器件以及包括该存储器件的存储系统
相关申请的交叉引用
本申请要求于2021年11月9日在韩国知识产权局提交的韩国专利申请No.10-2021-0153249和于2021年12月21日在韩国知识产权局提交的韩国专利申请No.10-2021-0184027的优先权，每一个韩国专利申请的公开内容通过引用整体地并入本文。
技术领域
实施例涉及一种存储器件以及包括该存储器件的存储系统。
背景技术
在诸如动态随机存取存储器(DRAM)的易失性存储器件中，存储在存储单元中的单元电荷可能由于泄漏电流而丢失。在单元电荷丢失并且数据损坏之前，应当用单元电荷对存储单元再充电。用单元电荷对存储单元再充电的操作被称为刷新操作。重复地执行这样的刷新操作以避免单元电荷的丢失。
发明内容
根据实施例，一种存储器件包括：存储单元阵列，所述存储单元阵列包括多个存储单元；以及控制逻辑，所述控制逻辑包括模式寄存器，响应于刷新命令执行刷新操作，在第一模式下响应于所述刷新命令生成内部模式寄存器写入命令，在第二模式下响应于所述刷新命令不生成所述内部模式寄存器写入命令。
根据实施例，一种存储系统包括：存储器控制器，所述存储器控制器被配置为生成刷新命令；以及存储器件，所述存储器件包括存储单元阵列和控制逻辑，所述存储单元阵列包括多个存储单元，所述控制逻辑包括模式寄存器并且被配置为响应于所述刷新命令执行刷新操作，其中所述存储器件将要被执行所述刷新操作的存储体(bank)地址和行地址存储在所述模式寄存器中或者将所述存储体地址和所述行地址输出到所述存储器控制器。
根据实施例，一种存储器件包括：存储单元阵列，所述存储单元阵列包括多个存储单元；以及控制逻辑，所述控制逻辑包括模式寄存器，其中：所述控制逻辑在通过接收第一刷新命令来执行第一刷新操作的时段的至少一部分中响应于模式寄存器读取命令输出第一存储体地址和第一行地址，并且在通过接收第二刷新命令来执行第二刷新操作的时段的至少一部分中响应于所述模式寄存器读取命令输出第二存储体地址和第二行地址；所述第二存储体地址与所述第一存储体地址不同；并且所述第二行地址与所述第一行地址不同。
附图说明
通过参考附图详细地描述示例实施例，特征对本领域的技术人员而言将是显而易见的，在附图中：
图1是用于描述根据一些示例实施例的存储系统的框图；
图2是用于描述图1的存储器件的框图；
图3是用于描述根据一些示例实施例的存储器件的操作的图；
图4是用于描述模式寄存器的示例图；
图5是用于描述模式寄存器的示例图；
图6是用于描述根据一些示例实施例的存储器件的操作的图；
图7是用于描述模式寄存器的示例图；
图8是用于描述模式寄存器的示例图；
图9是用于描述根据一些示例实施例的存储器件的操作的图；
图10是用于描述根据一些示例实施例的存储器件的操作的图；
图11是用于描述根据一些示例实施例的存储系统的框图；
图12是用于描述图11的存储器件的操作的图；
图13是用于描述根据一些示例实施例的存储模块的图；
图14是根据一些示例实施例的半导体封装的图；
图15是根据一些示例实施例的半导体封装的实现方式示例的图；以及
图16是根据一些示例实施例的半导体封装的图。
具体实施方式
图1是用于描述根据一些示例实施例的存储系统的框图。
参考图1，根据一些示例实施例的存储系统1可以包括存储器控制器10和存储器件20。
存储器控制器10和存储器件20中的每一者包括用于相互通信的接口。该接口可以通过用于发送命令CMD、地址ADDR、时钟信号CLK等的控制总线31和用于发送数据的数据总线32连接。命令CMD可以被认为包括有地址ADDR。
存储器控制器10可以生成用于控制存储器件20的命令CMD。在存储器控制器10的控制下，数据DQ可以被写入存储器件20或者从存储器件20读出。
图2是用于描述图1的存储器件的框图。
参考图2，存储器件20可以包括控制逻辑210、地址寄存器220、存储体控制逻辑230、行地址复用器240、刷新计数器242、刷新地址生成器244、列地址锁存器250、行译码器260、列译码器270、存储单元阵列280、读出放大器单元285、输入/输出门控电路290和数据输入/输出缓冲器295。
存储单元阵列280可以包括多个存储器存储体阵列280a至280h。在图2中，图示为包括八个存储器存储体阵列280a至280h，但是这是可以变化的。
多个存储器存储体阵列280a至280h中的每一个存储器存储体阵列可以包括多条字线WL、多条位线BL、以及形成在字线WL与位线BL之间的交叉点处的多个存储单元MC。
行地址复用器240可以包括分别连接到多个存储器存储体阵列280a至280h的多个存储体行译码器260a至260h。列译码器270可以包括分别连接到多个存储器存储体阵列280a至280h的多个列译码器270a至270h。读出放大器单元285可以包括分别连接到多个存储器存储体阵列280a至280h的多个读出放大器285a至285h。
地址寄存器220可以从图1的存储器控制器10接收包括存储体地址BANK_ADDR、行地址ROW_ADDR和列地址COL_ADDR的地址ADDR。地址寄存器220可以将接收到的存储体地址BANK_ADDR提供给存储体控制逻辑230，可以将接收到的行地址ROW_ADDR提供给行地址复用器240，并且可以将接收到的列地址COL_ADDR提供给列地址锁存器250。
存储体控制逻辑230可以响应于存储体地址BANK_ADDR生成存储体控制信号。响应于存储体控制信号，可以激活多个存储体行译码器260a至260h当中的与存储体地址BANK_ADDR相对应的存储体行译码器，并且可以激活多个列译码器270a至270h当中的与存储体地址BANK_ADDR相对应的列译码器。
刷新计数器242可以在控制逻辑210的控制下顺序地输出计数行地址CRA。例如，控制逻辑210可以响应于正常刷新命令来生成刷新计数信号。刷新计数器242可以响应于刷新计数信号执行计数操作并且输出计数行地址CRA。也就是说，刷新计数器242可以输出用于执行正常刷新操作的刷新地址。
刷新地址生成器244可以接收存储体地址BANK_ADDR和行地址ROW_ADDR。刷新地址生成器244可以基于存储体地址BANK_ADDR和行地址ROW_ADDR来对存储体地址BANK_ADDR和行地址ROW_ADDR被激活的值进行计数。刷新地址生成器244可以生成与基于计数值被激活预定次数或更多次数的字线相对应的行地址或与和该字线相邻的字线相对应的行地址作为锤击(hammer)地址。也就是说，刷新地址生成器244可以输出用于执行目标行刷新操作的刷新地址。
刷新地址生成器244可以输出计数行地址CRA和锤击地址中的任何一者作为刷新行地址RRA。
刷新计数器242和刷新地址生成器244可以被实现为单独部件或者可以被实现为单个部件。另外，刷新计数器242和刷新地址生成器244可以被实现为包括在控制逻辑210中。
行地址复用器240可以从地址寄存器220接收行地址ROW_ADDR，并且可以从刷新地址生成器244接收刷新行地址RRA。行地址复用器240可以选择性地输出行地址ROW_ADDR或刷新行地址RRA作为行地址RA。从行地址复用器240输出的行地址RA可以被应用于多个存储体行译码器260a至260h中的每一个存储体行译码器。
多个存储体行译码器260a至260h当中的由存储体控制逻辑230激活的存储体行译码器可以对从行地址复用器240输出的行地址RA进行译码以激活与行地址相对应的字线。例如，经激活的存储体行译码器可以将字线驱动电压施加到与行地址相对应的字线。
列地址锁存器250可以从地址寄存器220接收列地址COL_ADDR，并且可以暂时存储接收到的列地址COL_ADDR。列地址锁存器250可以在突发(burst)模式下逐渐地增加接收到的列地址COL_ADDR。列地址锁存器250可以将被暂时存储或者逐渐地增加的列地址COL_ADDR应用于多个列译码器270a至270h中的每一个列译码器。
多个列译码器270a至270h当中的由存储体控制逻辑230激活的存储体列译码器可以通过相应的输入/输出门控电路290来激活与存储体地址BANK_ADDR和列地址COL_ADDR相对应的读出放大器。
除了用于门控输入/输出数据的电路之外，输入/输出门控电路290还可以包括输入数据屏蔽逻辑、用于存储从多个存储器存储体阵列280a至280h输出的数据的读取数据锁存器、以及用于将数据写入到多个存储器存储体阵列280a至280h的写入驱动器。
要从多个存储器存储体阵列280a至280h当中的一个存储体阵列读取的数据DQ可以由与该一个存储体阵列相对应的读出放大器(读出放大器285a至285h当中的一个)检测并且可以被存储在读取数据锁存器中。可以通过数据输入/输出缓冲器295将存储在读取数据锁存器中的数据DQ提供给存储器控制器10。
可以将要写入到多个存储器存储体阵列280a至280h当中的一个存储体阵列的数据DQ提供给输入/输出门控电路290，并且输入/输出门控电路290可以通过写入驱动器将数据写入到所述一个存储体阵列。
控制逻辑210可以控制存储器件20的操作。例如，控制逻辑210可以生成控制信号以使存储器件20执行写入操作或读取操作。控制逻辑210可以包括用于对从存储器控制器10接收到的命令CMD进行译码的命令译码器211以及用于基于模式寄存器组MRS来设置存储器件20的操作模式的模式寄存器212。
命令CMD可以包括例如用于使得存储单元阵列280能够进入激活状态以便写入或者读取数据的激活命令、用于使得存储单元阵列280能够进入待机状态的预充电命令、用于控制对存储单元阵列280的刷新操作的刷新命令、用于设置模式寄存器212的命令等。
在一些示例实施例中，控制逻辑210可以响应于刷新命令存储要对其执行刷新操作的地址。例如，控制逻辑210可以将要对其执行刷新操作的地址存储在模式寄存器212中。
在一些示例实施例中，控制逻辑210可以响应于刷新命令输出对其执行了刷新操作的地址。可以通过数据输入/输出缓冲器295将对其执行了刷新操作的地址输出到存储器控制器10。
存储单元MC可以是例如动态随机存取存储器(DRAM)存储单元。每一个存储单元MC可以连接到一条字线WL和一条位线BL。存储单元MC可以通过单元电容器来存储电荷。由于存储单元MC的结构而在存储单元MC中发生泄漏电流，所以存储在单元电容器中的数据可能丢失。
如上所述，存储器件20可以执行刷新操作以用于对存储单元MC中的数据再充电，以便防止存储在存储单元MC中的数据因泄漏电流而发生改变。
图3是用于描述根据一些示例实施例的存储器件的操作的图。图4是用于描述模式寄存器的示例图。
参考图2和图3，在一些示例实施例中，控制逻辑210可以响应于刷新命令REF将要对其执行刷新操作的存储体地址和行地址存储在模式寄存器212中。
具体地，控制逻辑210可以每隔刷新时段tREFi接收刷新命令REF。控制逻辑210可以响应于刷新命令REF在内部生成命令。控制逻辑210可以响应于刷新命令REF生成内部模式寄存器写入命令IMRW。
控制逻辑210可以响应于内部模式寄存器写入命令IMRW将对其执行了刷新命令的存储体地址和行地址存储在模式寄存器212中。例如，控制逻辑210可以生成多个内部模式寄存器写入命令IMRW。控制逻辑210可以生成用于将对其执行了刷新命令的存储体地址写入到模式寄存器212的内部模式寄存器写入命令IMRW，以及用于将对其执行了刷新命令的行地址写入到模式寄存器212的内部模式寄存器写入命令IMRW。
在这种情况下，可以根据由存储器件20的规范定义的行地址的位、存储体地址的位和模式寄存器的位来确定由控制逻辑210生成的内部寄存器写入命令IMRW的数目。
例如，当存储器件20是双倍数据速率5(DDR5)同步DRAM(SDRAM)时，存储体地址可以由3个位组成，行地址可以由16个位组成，并且模式寄存器可以由8个位组成。因此，可以使用三个模式寄存器来存储要对其执行刷新操作的存储体地址和行地址。控制逻辑210可以响应于刷新命令REF生成三个内部模式寄存器写入命令IMRW。
另外，控制逻辑210可以响应于每个内部模式寄存器写入命令IMRW对不同模式寄存器212执行写入操作。也就是说，当生成三个内部模式寄存器写入命令IMRW时，可以对三个模式寄存器212执行写入操作。在这种情况下，写入要对其执行刷新操作的存储体地址和行地址的模式寄存器212可以是根据存储器件20的规范的空白模式寄存器。可以预先确定写入要对其执行刷新操作的存储体地址和行地址的每个模式寄存器212。
例如，参考图3和图4，第一模式寄存器MR1、第二模式寄存器MR2和第三模式寄存器MR3可以是根据存储器件20的规范的空白模式寄存器。另外，可以预设第一模式寄存器MR1使得要对其执行刷新操作的存储体地址被写入，并且可以预设第二模式寄存器MR2和第三模式寄存器MR3使得要对其执行刷新操作的行地址被写入。
控制逻辑210生成用于指示要对其执行刷新操作的行地址要被写入到模式寄存器212的内部模式寄存器写入命令IMRW以及用于指示要对其执行刷新操作的存储体地址要被写入到模式寄存器212的内部模式寄存器写入命令IMRW的次序可以变化。
例如，参考图3，响应于在时间点t1生成的内部模式寄存器写入命令IMRW，控制逻辑210可以将要对其执行刷新操作的存储体地址写入到模式寄存器212的第一模式寄存器MR1。响应于在时间点t2生成的内部模式寄存器写入命令IMRW，控制逻辑210可以将要对其执行刷新操作的一些行地址写入到模式寄存器212的第二模式寄存器MR2。响应于在时间点t3生成的内部模式寄存器写入命令IMRW，控制逻辑210可以将要对其执行刷新操作的行地址的其余部分写入到模式寄存器212的第三模式寄存器MR3。
例如，参考图4，响应于在时间点t1生成的内部模式寄存器写入命令IMRW，控制逻辑210可以将要对其执行刷新操作的一些行地址写入到第二模式寄存器MR2。响应于在时间点t2生成的内部模式寄存器写入命令IMRW，控制逻辑210可以将要对其执行刷新操作的行地址的其余部分写入到模式寄存器212的第三模式寄存器MR3。响应于在时间点t3生成的内部模式寄存器写入命令IMRW，控制逻辑210可以将要对其执行刷新操作的存储体地址写入到模式寄存器212的第一模式寄存器MR1。
因此，可以使用模式寄存器读取命令MRR来读取对其执行了刷新操作的存储体地址和行地址。例如，存储器控制器10(参见图1)可以在发出刷新命令REF之后经过了预定时间时发出模式寄存器读取命令。存储器件20可以响应于模式寄存器读取命令，输出对其执行了刷新操作的存储体地址和行地址。
例如，控制逻辑210可以响应于针对第一模式寄存器MR1的模式寄存器读取命令MRR1读取存储体地址Bank Addr。控制逻辑210可以响应于针对第二模式寄存器MR2和第三模式寄存器MR3的模式寄存器读取命令MRR2和MRR3读取行地址Row Addr0和Row Addr1。
当在存储器件20执行正常刷新操作和目标刷新操作的同时分析存储器件20时，难以跟踪对其执行了刷新操作的地址。
然而，根据一些示例实施例的存储器件20可以输出对其执行了刷新操作的存储体地址Bank Addr以及行地址Row Addr0和Row Addr1，而不管正常刷新操作或目标刷新操作如何。因此，可以识别存储器件20是否已对预定行地址执行了刷新操作，使得可以改进或提高验证存储器件20的操作或者分析其缺陷时的准确性。
图5是用于描述模式寄存器的示例图。
参考图5，在一些示例实施例中，要对其执行刷新操作的存储体地址和行地址可以被存储在根据存储器件的规范的在空白模式寄存器MR64、MR65和MR66中的连续的模式寄存器MR64、MR65和MR66中。
例如，存储体地址BA0、BA1和BA2可以被分别存储在模式寄存器MR64的存储区OP[7]、OP[6]和OP[5]中。行地址RA8至RA15可以被分别存储在模式寄存器MR65的存储区OP[0]、OP[1]、OP[2]、OP[3]、OP[4]、OP[5]、OP[6]和OP[7]中。行地址RA0至RA7可以被分别存储在模式寄存器MR66的存储区OP[0]、OP[1]、OP[2]、OP[3]、OP[4]、OP[5]、OP[6]和OP[7]中。模式寄存器MR64、模式寄存器MR65和模式寄存器MR66可以是连续的。在图5中，RFU指示保留供将来使用。
图6是用于描述根据一些示例实施例的存储器件的操作的图。
参考图2和图6，在一些示例实施例中，存储器件20可以在第一模式和第二模式中的一者下工作。
在第一模式下，如上所述，控制逻辑210可以响应于刷新命令REF生成内部模式寄存器写入命令IMRW。因此，控制逻辑210可以将要对其执行刷新操作的存储体地址和行地址存储在模式寄存器212中。
在第二模式下，即使当接收到刷新命令REF时，控制逻辑210也可以不生成内部模式寄存器写入命令IMRW。也就是说，存储器件20可以不将要对其执行刷新操作的存储体地址和行地址分开地存储在模式寄存器212中。
因此，可以视需要而改变存储器件20的操作模式以存储或者不存储要对其执行刷新操作的存储体地址和行地址。
例如，第一模式可以是对存储器件20执行测试的测试模式，而第二模式可以是用户使用存储器件20的用户模式。因此，可以防止存储器件20由于存储体地址和行地址的写入操作而导致的开销。
在一些示例实施例中，存储器件20的操作模式可以由存储在模式寄存器212中的模式信息确定。参考图6，例如，存储器件20可以根据存储在模式寄存器MR64的存储区OP[1]中的模式信息来在第一模式和第二模式中的一者下工作。模式信息可以被存储在模式寄存器MR64中，该模式寄存器MR64存储了对其执行刷新操作的存储体地址BA0至BA2。
图7是用于描述模式寄存器的示例图。
参考图7，在一些示例实施例中，要对其执行刷新操作的存储体地址和行地址可以被存储在根据存储器件的规范在空白模式寄存器MR64、MR65、MR66和MR67当中彼此不连续的模式寄存器MR64、MR66和MR67中。
例如，存储体地址BA0、BA1和BA2可以被分别存储在模式寄存器MR64的存储区OP[7]、OP[6]和OP[5]中。行地址RA8至RA15可以被分别存储在模式寄存器MR66的存储区OP[0]、OP[1]、OP[2]、OP[3]、OP[4]、OP[5]、OP[6]和OP[7]中。行地址RA0至RA7可以被分别存储在模式寄存器MR67的存储区OP[0]、OP[1]、OP[2]、OP[3]、OP[4]、OP[5]、OP[6]和OP[7]中。
图8是用于描述模式寄存器的示例图。
参考图8，在一些示例实施例中，存储器件20可以根据存储在模式寄存器MR67的存储区OP[0]中的模式信息来在第一模式和第二模式中的一者下工作。在其中存储有模式信息的模式寄存器MR67中，模式信息可以被存储在与存储有要对其执行刷新操作的存储体地址和行地址的模式寄存器MR64、MR65和MR66不同的模式寄存器MR67中。
在其他实现方式中，写入了要对其执行刷新操作的存储体地址和行地址的模式寄存器以及写入了模式信息的模式寄存器可以是根据存储器件20的规范的空白模式寄存器当中的任何模式寄存器。
图9是用于描述根据一些示例实施例的存储器件的操作的图。
参考图2和图9，存储器件20可以在第一模式下工作。控制逻辑210可以响应于刷新命令REF生成内部模式寄存器写入命令IMRW。内部模式寄存器写入命令IMRW可以指示将存储体地址或行地址写入到同一模式寄存器212。也就是说，响应于刷新命令REF被写入到模式寄存器212的存储体地址或行地址可以在一个刷新时段tREFi内有效。
例如，内部模式寄存器写入命令IMRW可以指示将存储体地址存储在第一模式寄存器中并且将行地址存储在第二模式寄存器和第三模式寄存器中。模式寄存器读取命令MRR1、MRR2和MRR3可以分别指示读取第一模式寄存器至第三模式寄存器。也就是说，每当响应于刷新命令REF执行刷新操作时，就可以更新写入到第一模式寄存器至第三模式寄存器的存储体地址和行地址。
响应于在时间点t1、t2和t3生成的内部模式寄存器写入命令IMRW，可以响应于模式寄存器读取命令MRR1、MRR2和MRR3读取写入到模式寄存器212的存储体地址Bank Addr以及行地址Row Addr0和Row Addr1。响应于在时间点t4、t5和t6生成的内部模式寄存器写入命令IMRW，可以响应于模式寄存器读取命令MRR1、MRR2和MRR3读取写入到模式寄存器212的存储体地址Bank Addr’以及行地址Row Addr0’和Row Addr1’。
图10是用于描述根据一些示例实施例的存储器件的操作的图。
参考图10，在控制逻辑响应于刷新命令REF生成内部模式寄存器写入命令IMRW之前，存储器件可以接收用于指示将图样(pattern)DP写入到每一个模式寄存器的多个模式寄存器写入命令MRW1至MRWn。例如，模式寄存器可以包括第一模式寄存器至第n模式寄存器，并且模式寄存器写入命令MRW1至MRWn中的每一个模式寄存器可以针对第一模式寄存器至第n模式寄存器中的每一个模式寄存器指示写入操作。因此，可以将图样DP写入到第一模式寄存器至第n模式寄存器。
接下来，可以根据内部模式寄存器写入命令IMRW将对其执行了刷新命令的存储体地址和行地址存储在模式寄存器中。例如，可以将存储体地址存储在第64模式寄存器中，并且可以将行地址存储在第65和第66模式寄存器中。
然后，存储器件可以接收针对第一模式寄存器至第n模式寄存器的模式寄存器读取命令MRR1至MRRn。因此，可以从第一模式寄存器至第n模式寄存器读取数据。在这种情况下，可以不从一些模式寄存器读取图样DP，而可以从剩余模式寄存器读取图样DP，例如，可以不从第64至第66模式寄存器读取图样DP，而可以从排除第64至第66模式寄存器的模式寄存器读取图样DP。可以通过内部模式寄存器写入命令IMRW从第64至第66模式寄存器读取存储体地址和行地址。
图11是用于描述根据一些示例实施例的存储系统的框图。图12是用于说明图11的装置的操作的图。为了描述的方便，将基于与上述点不同的点来提供描述。
参考图11和图12，根据一些示例实施例的存储系统2可以包括存储器控制器10和存储器件20。存储器控制器10可以包括缓冲器12。
存储器件20可以响应于刷新命令REF执行刷新操作。在第一模式下，存储器件20可以响应于刷新命令REF输出对其执行了刷新操作的存储体地址Bank Addr以及行地址RowAddr0和Row Addr1。在第二模式下，存储器件20可以不响应于刷新命令REF输出对其执行了刷新操作的存储体地址Bank Addr以及行地址Row Addr0和Row Addr1。
例如，在第一模式下，存储器件20可以生成内部写入命令，该内部写入命令用于在存储单元阵列中写入要对其执行刷新操作的存储体地址Bank Addr以及行地址Row Addr0和Row Addr1，并且可以生成内部读取命令，该内部读取命令用于输出存储体地址BankAddr以及行地址Row Addr0和Row Addr1。因此，存储器件20可以输出存储体地址Bank Addr以及行地址Row Addr0和Row Addr1。
例如，在第一模式下，如上所述，存储器件20可以生成用于将要对其执行刷新操作的存储体地址Bank Addr以及行地址Row Addr0和Row Addr1写入到模式寄存器的内部模式寄存器写入命令。接下来，存储器件20可以生成用于输出存储体地址Bank Addr以及行地址Row Addr0和Row Addr1的内部寄存器读取命令。因此，存储器件20可以输出存储体地址Bank Addr以及行地址Row Addr0和Row Addr1。
存储器控制器10可以通过数据总线32接收存储体地址Bank Addr以及行地址RowAddr0和Row Addr1。存储器控制器10可以将存储体地址Bank Addr以及行地址Row Addr0和Row Addr1存储在缓冲器12中。
图13是用于描述根据一些示例实施例的存储模块的图。为了描述的方便，将基于与上述点不同的点来提供描述。
参考图13，根据一些示例实施例的存储模块100可以包括控制器110和多个存储器件121至128。存储模块100可以被安装在电子装置上。
中央处理单元(CPU)可以根据诸如双倍数据速率(DDR)或低功率DDR(LPDDR)的通信协议来控制存储模块100。例如，为了读取存储在存储模块100中的数据，CPU可以向存储模块100发送命令和地址。
多个存储器件121至128可以在CPU的控制下写入数据或者输出写入的数据。多个存储器件121至128可以各自是DRAM和SDRAM中的至少一种。
多个存储器件121至128可以响应于从控制器110提供的信号与CPU一起传送数据DQ。根据一些示例实施例，多个存储器件121至128还可以包括用于数据通信的数据缓冲器。数据缓冲器可以与数据选通信号DQS同步地向CPU发送数据DQ或者从CPU接收数据DQ。在另一实现方式中，多个存储器件121至128可以通过控制器110与CPU一起传送数据DQ。
根据一些示例实施例，控制器110可以根据诸如双列直插式存储模块(DIMM)、寄存式DIMM(RDIMM)、负载降低DIMM(LRDIMM)和无缓冲DIMM(UDIMM)的存储模块标准之一与存储器件121至128通信。
根据一些示例实施例，控制器110可以通过存储器输入/输出引脚接收存储模块100的命令/地址CA和时钟信号CK，并且可以将接收到的信号提供给存储器件121至128。
在一些示例实施例中，在第一模式下，多个存储器件121至128可以响应于刷新命令输出对其执行了刷新操作的存储体地址和行地址。在第二模式下，多个存储器件121至128可以不响应于刷新命令输出对其执行了刷新操作的存储体地址和行地址。
在一些示例实施例中，可以将对其执行了刷新操作的存储体地址和行地址与数据选通信号DQS同步地输出到CPU。
在一些示例实施例中，控制器110可以从多个存储器件121至128接收对其执行了刷新操作的存储体地址和行地址，并且可以存储接收到的存储体地址和行地址。例如，控制器110可以包括寄存器时钟驱动器(RCD)，并且该RCD可以存储对其执行了刷新操作的存储体地址和行地址。
图14是根据一些示例实施例的半导体封装的图。
参考图14，半导体封装1000可以包括堆叠型存储器件1100、片上系统1200、内置件(interposer)1300和封装基板1400。堆叠型存储器件1100可以包括缓冲器裸片(die)1110和核心裸片1120至1150。
核心裸片1120至1150中的每一个核心裸片可以包括存储单元阵列。核心裸片1120至1150可以包括参考图1至图12描述的存储器件20。缓冲器裸片1110可以包括物理层(PHY)1111和直接访问区(DAB)1112。物理层1111可以是通过内置件1300电连接到片上系统1200的物理层1210。堆叠型存储器件1100可以通过物理层1111从片上系统1200接收信号或者向片上系统1200发送信号。
直接访问区1112可以提供访问路径，通过该访问路径可以在不用通过片上系统1200的情况下测试堆叠型存储器件1100。直接访问区1112可以包括可以用来直接与外部测试装置执行通信的导电部分(例如，端口或引脚)。可以通过贯通硅通路(TSV)将通过直接访问区1112接收到的测试信号和数据发送到核心裸片1120至1150。可以通过TSV和直接访问区1112将从核心裸片1120至1150读取以便测试核心裸片1120至1150的数据发送到测试装置。因此，可以对核心裸片1120至1150执行直接访问测试。
缓冲器裸片1110和核心裸片1120至1150可以通过TSV 1101和凸块1102彼此电连接。缓冲器裸片1110可以通过为每个通道分配的凸块1102从片上系统1200接收要提供给每个通道的信号。例如，凸块1102可以是微凸块。
片上系统1200可以使用堆叠型存储器件1100来执行由半导体封装1000支持的应用。例如，片上系统1200可以包括CPU、应用处理器(AP)、图形处理单元(GPU)、神经处理单元(NPU)、张量处理单元(TPU)、视觉处理单元(VPU)、图像信号处理器(ISP)和数字信号处理器(DSP)中的至少一个处理器来执行专门计算。
片上系统1200可以包括物理层1210和存储器控制器1220。物理层1210可以包括用于向堆叠型存储器件1100的物理层1111发送信号或者从堆叠型存储器件1100的物理层1111接收信号的输入/输出电路。片上系统1200可以通过物理层1210向物理层1111提供各种信号。可以通过物理层1111的接口电路和TSV 1101将提供给物理层1111的信号发送到核心裸片1120至1150。
存储器控制器1220可以控制堆叠型存储器件1100的整体操作。存储器控制器1220可以通过物理层1210向堆叠型存储器件1100发送用于控制堆叠型存储器件1100的信号。存储器控制器1220可以对应于图1的存储器控制器10。
内置件1300可以连接堆叠型存储器件1100和片上系统1200。内置件1300可以提供用来连接堆叠型存储器件1100的物理层1111和片上系统1200的物理层1210并且使用导电材料来形成的物理路径。因此，可以将堆叠型存储器件1100和片上系统1200堆叠在内置件1300上以向彼此发送信号/从彼此接收信号。
凸块1103可以附接到封装基板1400的上部，并且焊球1104可以附接到封装基板1400的下部。例如，凸块1103可以是倒装芯片(flip-chip)凸块。可以通过凸块1103将内置件1300堆叠在封装基板1400上。半导体封装1000可以通过焊球1104向其他外部封装或半导体器件发送信号/从其他外部封装或半导体器件接收信号。例如，封装基板1400可以是印刷电路板(PCB)。
图15是根据一些示例实施例的半导体封装的实现方式示例的图。
参考图15，半导体封装2000可以包括多个堆叠型存储器件2100和片上系统2200。可以将堆叠型存储器件2100和片上系统2200堆叠在内置件2300上，并且可以将内置件2300堆叠在封装基板2400上。半导体封装2000可以通过附接到封装基板2400的下部的焊球2001向其他外部封装或半导体器件发送信号或者从其他外部封装或半导体器件接收信号。
可以基于高带宽存储器(HBM)标准来实现每一个堆叠型存储器件2100。然而，可以基于图形双倍数据速率(GDDR)、HMC或宽I/O标准来实现每一个堆叠型存储器件2100。每一个堆叠型存储器件2100可以对应于图14的堆叠型存储器件1100。
片上系统2200可以包括CPU、AP、GPU和NPU中的至少一个处理器，并且可以包括用于控制多个堆叠型存储器件2100的多个存储器控制器。片上系统2200可以通过存储器控制器向对应的堆叠型存储器件发送信号或者从对应的堆叠型存储器件接收信号。片上系统2200可以对应于图14的片上系统1200。
图16是根据一些示例实施例的半导体封装的图。
参考图16，半导体封装3000可以包括堆叠型存储器件3100、主裸片3200和封装基板3300。堆叠型存储器件3100可以包括缓冲器裸片3110和核心裸片3120至3150。缓冲器裸片3110可以包括用于与主裸片3200通信的物理层3111。核心裸片3120至3150中的每一个核心裸片可以包括存储单元阵列。
主裸片3200可以包括用于与堆叠型存储器件3100通信的物理层3210以及用于控制堆叠型存储器件3100的整体操作的存储器控制器3220。另外，主裸片3200可以包括用于控制半导体封装3000的整体操作并且执行由半导体封装3000支持的应用的处理器。例如，主裸片3200可以包括CPU、AP、GPU和NPU中的至少一个处理器。
堆叠型存储器件3100可以基于垂直地堆叠在主裸片3200上的TSV 3001，设置在主裸片3200上。因此，缓冲器裸片3110、核心裸片3120至3150和主裸片3200可以在没有内置件的情况下通过TSV 3001和凸块3002彼此电连接。例如，凸块3002可以是微凸块。
凸块3003可以附接到封装基板3300的上部，并且焊球3004可以附接到封装基板3300的下部。例如，凸块3003可以是倒装芯片凸块。可以通过凸块3003将主裸片3200堆叠在封装基板3300上。半导体封装3000可以通过焊球3004向其他外部封装或半导体器件发送信号或者从其他外部封装或半导体器件接收信号。
通过概括和回故，随着存储器的集成度增加，包括在存储器中的多条字线之间的间隔减小。随着字线之间的间隔减小，相邻字线之间的耦合效应增加。每当向存储单元输入数据或者从存储单元输出数据时，字线在活动状态与不活动状态之间切换，并且如上所述，随着相邻字线之间的耦合效应增加，在耦合到与频繁地激活的字线相邻的字线的存储单元中数据可能损坏。这样的现象被称为行锤击，并且由于字线干扰，在存储单元被刷新之前，存储单元的数据可能损坏。
当在DRAM操作期间重复地激活特定行时可能发生行锤击。当发生此现象时，在该行的两侧的行可能经受电磁干扰(随着DRAM缩小，距离越近干扰越强)，并且当密集地且重复地发生这种干扰时，在该行的两侧存在数据发生改变的可能性，例如，相邻行的位翻转。为了解决这个，可以使用目标行刷新技术(当活动行的数目在计数之后超过特定值时，可以选择目标行作为刷新候选)。通过目标行刷新技术的行锤击解决方案可以将行地址和该地址的活动次数存储在表中。然而，当目标行刷新技术和一般刷新一起工作时，可能难以在分析DRAM时跟踪地址。结果，REF相关项目的准确性可能在产品运行验证和缺陷分析期间减小，并且可能出现额外问题。示例实施例因此可以提供能够通过存储刷新地址直接地观察到的DFT。
如上所述，实施例可以提供一种能够读取对其执行了刷新操作的存储体地址和行地址的存储器件。本公开的各方面可以提供一种能够读取对其执行了刷新操作的存储体地址和行地址的存储系统。
已在本文中公开了示例实施例，并且尽管采用了特定术语，但是它们仅在通用和描述性意义上被使用和解释，而不是用于限制的目的。在一些情况下，如同从提交本申请时起将对本领域的普通技术人员而言显而易见的，除非另外具体地指示，否则连同特定实施例一起描述的特征、特性和/或要素可以被单独或与连同其他实施例一起描述的特征、特性和/或要素相结合地使用。因此，本领域的技术人员将理解，在不脱离如以下权利要求中所阐述的本发明的精神和范围的情况下，可以做出形式和细节上的各种改变。

Claims (20)

1.一种存储器件，所述存储器件包括：
存储单元阵列，所述存储单元阵列包括多个存储单元；以及
控制逻辑，所述控制逻辑包括模式寄存器，响应于刷新命令执行刷新操作，在第一模式下响应于所述刷新命令生成内部模式寄存器写入命令，并且在第二模式下响应于所述刷新命令不生成所述内部模式寄存器写入命令。
2.根据权利要求1所述的存储器件，其中，在所述第一模式下，所述控制逻辑响应于所述内部模式寄存器写入命令，将要被执行所述刷新操作的存储体地址和行地址写入到所述模式寄存器。
3.根据权利要求2所述的存储器件，其中：
所述内部模式寄存器写入命令包括第一内部模式寄存器写入命令和第二内部模式寄存器写入命令；
所述模式寄存器包括第一模式寄存器和第二模式寄存器；并且
所述控制逻辑响应于所述第一内部模式寄存器写入命令将所述存储体地址写入到所述第一模式寄存器，并且响应于所述第二内部模式寄存器写入命令将所述行地址写入到所述第二模式寄存器。
4.根据权利要求3所述的存储器件，其中所述控制逻辑先生成所述第一内部模式寄存器写入命令，然后生成所述第二内部模式寄存器写入命令。
5.根据权利要求3所述的存储器件，其中所述控制逻辑先生成所述第二内部模式寄存器写入命令，然后生成所述第一内部模式寄存器写入命令。
6.根据权利要求3所述的存储器件，其中所述第一模式寄存器和所述第二模式寄存器是连续的。
7.根据权利要求3所述的存储器件，其中所述第一模式寄存器和所述第二模式寄存器是不连续的。
8.根据权利要求1所述的存储器件，其中所述控制逻辑响应于模式寄存器写入命令将模式信息写入到所述模式寄存器，并且根据所述模式信息在所述第一模式和所述第二模式中的一者下工作。
9.根据权利要求8所述的存储器件，其中：
所述内部模式寄存器写入命令包括第一内部模式寄存器写入命令和第二内部模式寄存器写入命令；
所述模式寄存器包括第一模式寄存器和第二模式寄存器；并且
所述控制逻辑响应于所述模式寄存器写入命令将所述模式信息写入到所述第一模式寄存器，响应于所述第一内部模式寄存器写入命令将要被执行所述刷新操作的存储体地址写入到所述第一模式寄存器，并且响应于所述第二内部模式寄存器写入命令将要被执行所述刷新操作的行地址写入到所述第二模式寄存器。
10.根据权利要求8所述的存储器件，其中：
所述内部模式寄存器写入命令包括第一内部模式寄存器写入命令和第二内部模式寄存器写入命令；
所述模式寄存器包括第一模式寄存器、第二模式寄存器和第三模式寄存器；并且
所述控制逻辑响应于所述模式寄存器写入命令将所述模式信息写入到所述第一模式寄存器，响应于所述第一内部模式寄存器写入命令将要被执行所述刷新操作的存储体地址写入到所述第二模式寄存器，并且响应于所述第二内部模式寄存器写入命令，将要被执行所述刷新操作的行地址写入到所述第三模式寄存器。
11.一种存储系统，所述存储系统包括：
存储器控制器，所述存储器控制器被配置为生成刷新命令；以及
存储器件，所述存储器件包括存储单元阵列和控制逻辑，所述存储单元阵列包括多个存储单元，所述控制逻辑包括模式寄存器并且被配置为响应于所述刷新命令执行刷新操作，
其中，所述存储器件将要被执行所述刷新操作的存储体地址和行地址存储在所述模式寄存器中，或者将所述存储体地址和所述行地址输出到所述存储器控制器。
12.根据权利要求11所述的存储系统，其中：
所述模式寄存器包括第一模式寄存器和第二模式寄存器；并且
所述控制逻辑将所述存储体地址存储在所述第一模式寄存器中并且将所述行地址存储在所述第二模式寄存器中。
13.根据权利要求12所述的存储系统，其中所述第一模式寄存器和所述第二模式寄存器是连续的。
14.根据权利要求12所述的存储系统，其中所述第一模式寄存器和所述第二模式寄存器是不连续的。
15.根据权利要求11所述的存储系统，其中所述控制逻辑在第一模式下响应于所述刷新命令将所述存储体地址和所述行地址存储在所述模式寄存器中，在第二模式下不响应于所述刷新命令将所述存储体地址和所述行地址存储在所述模式寄存器中。
16.根据权利要求15所述的存储系统，其中所述控制逻辑响应于模式寄存器写入命令将模式信息写入到所述模式寄存器，并且根据所述模式信息在所述第一模式和所述第二模式中的一者下工作。
17.根据权利要求16所述的存储系统，其中：
所述模式寄存器包括第一模式寄存器和第二模式寄存器；并且
所述控制逻辑将所述模式信息和所述存储体地址存储在所述第一模式寄存器中，并且将所述行地址存储在所述第二模式寄存器中。
18.根据权利要求16所述的存储系统，其中：
所述模式寄存器包括第一模式寄存器、第二模式寄存器和第三模式寄存器；并且
所述控制逻辑将所述模式信息存储在所述第一模式寄存器中，将所述存储体地址存储在所述第二模式寄存器中，并且将所述行地址存储在所述第三模式寄存器中。
19.根据权利要求11所述的存储系统，其中：
所述存储器控制器包括寄存器时钟驱动器；并且
所述寄存器时钟驱动器存储所述存储体地址和所述行地址。
20.一种存储器件，所述存储器件包括：
存储单元阵列，所述存储单元阵列包括多个存储单元；以及
控制逻辑，所述控制逻辑包括模式寄存器，
其中，
所述控制逻辑在通过接收第一刷新命令来执行第一刷新操作的时段的至少一部分中响应于模式寄存器读取命令输出第一存储体地址和第一行地址，并且在通过接收第二刷新命令来执行第二刷新操作的时段的至少一部分中响应于所述模式寄存器读取命令输出第二存储体地址和第二行地址；
所述第二存储体地址与所述第一存储体地址不同；并且
所述第二行地址与所述第一行地址不同。
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