KR20220016934A - 메모리 시스템 - Google Patents

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KR20220016934A
KR20220016934A KR1020220010032A KR20220010032A KR20220016934A KR 20220016934 A KR20220016934 A KR 20220016934A KR 1020220010032 A KR1020220010032 A KR 1020220010032A KR 20220010032 A KR20220010032 A KR 20220010032A KR 20220016934 A KR20220016934 A KR 20220016934A
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row
chip
memory device
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KR1020220010032A
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정의영
김기태
이상협
조민정
최두헌
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삼성전자주식회사
연세대학교 산학협력단
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Abstract

메모리 시스템은, N개의 메모리 칩을 포함하고, 데이터를 리드 또는 라이트 하는 제1 메모리 장치, 제1 메모리 장치를 제어하는 제1 메모리 컨트롤러 및 제1 메모리 장치로부터 데이터를 리드하거나, 제1 메모리 장치에 데이터를 라이트하기 위해 제1 메모리 장치에 페이지 어드레스를 제공하는 호스트를 포함하고, 호스트는, 제1 메모리 장치에 기설정된 용량의 데이터를 제공하거나, 제1 메모리 장치로부터 기설정된 용량의 데이터를 제공받고, N개의 메모리 칩 각각은, 제1 워드 라인 및 복수의 비트 라인과 연결된 제1 로우를 포함하는 메모리 셀 어레이와, 메모리 셀 어레이와 연결되고, 페이지 어드레스를 기초로 메모리 셀 어레이의 제1 로우를 활성화시키는 로우 디코더와, 제1 로우에 저장된 데이터를 제공받는 로우 버퍼와, CAS(Column Address Strobe) 신호와 무관하게 로우 버퍼에 제공된 데이터를 연속적으로 출력하는 로컬 데이터 입출력 버퍼를 포함한다.

Description

메모리 시스템{Memory system}
본 발명은 메모리 시스템에 관한 것이다.
반도체 메모리는 반도체 소자들을 이용하여 데이터를 저장하는 데에 사용된다. 반도체 메모리는 동적 랜덤 액세스 메모리 또는 정적 랜덤 액세스 메모리와 같은 휘발성 메모리, 그리고 플래시 메모리, 상 변화 메모리, 강유전체 메모리, 자기 메모리, 저항성 메모리 등과 같은 비휘발성 메모리를 포함한다. 통상적으로, 휘발성 메모리는 고속의 랜덤 액세스를 지원하며, 개인용 컴퓨터, 서버 또는 워크스테이션과 같은 컴퓨팅 시스템의 주 메모리로 사용된다.
최근 스토리지 클래스 메모리(SCM, Storage Class Memory)에 대한 연구 및 개발이 진행되고 있다. 스토리지 클래스 메모리는 비휘발성의 큰 저장 용량과 고속의 랜덤 액세스 모두를 지원하는 것을 목표로 개발되고 있다. 스토리지 클래스 메모리는 기존에 메인 메모리로 구현되던 휘발성 메모리보다 큰 용량을 제공한다.
본 발명이 해결하고자 하는 기술적 과제는 속도 및 대역폭이 향상된 메모리 시스템을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 메모리 시스템은, N개의 메모리 칩을 포함하고, 데이터를 리드 또는 라이트 하는 제1 메모리 장치, 제1 메모리 장치를 제어하는 제1 메모리 컨트롤러 및 제1 메모리 장치로부터 데이터를 리드하거나, 제1 메모리 장치에 데이터를 라이트하기 위해 제1 메모리 장치에 페이지 어드레스를 제공하는 호스트를 포함하고, 호스트는, 제1 메모리 장치에 기설정된 용량의 데이터를 제공하거나, 제1 메모리 장치로부터 기설정된 용량의 데이터를 제공받고, N개의 메모리 칩 각각은, 제1 워드 라인 및 복수의 비트 라인과 연결된 제1 로우를 포함하는 메모리 셀 어레이와, 메모리 셀 어레이와 연결되고, 페이지 어드레스를 기초로 메모리 셀 어레이의 제1 로우를 활성화시키는 로우 디코더와, 제1 로우에 저장된 데이터를 제공받는 로우 버퍼와, CAS(Column Address Strobe) 신호와 무관하게 로우 버퍼에 제공된 데이터를 연속적으로 출력하는 로컬 데이터 입출력 버퍼를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예에 따른 메모리 시스템을 설명하기 위한 블록도이다.
도 2는 몇몇 실시예에 따른 메모리 장치를 설명하기 위한 블록도이다.
도 3은 도 2의 메모리 셀 어레이를 설명하기 위한 개략적인 도면이다.
도 4는 몇몇 실시예에 따른 메모리 시스템의 동작을 설명하기 위한 도면이다.
도 5는 몇몇 실시예에 따른 메모리 시스템이 적용된 메모리 모듈을 설명하기 위한 도면이다.
도 6 및 도 7은 도 5의 메모리 모듈에 적용된 메모리 시스템의 동작을 설명하기 위한 도면이다.
도 8은 몇몇 실시예에 따른 메모리 장치의 동작을 설명하기 위한 도면이다.
도 9는 다른 몇몇 실시예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 10은 다른 몇몇 실시예에 따른 메모리 장치의 동작을 설명하기 위한 도면이다.
도 11은 또다른 몇몇 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 12는 도 11의 제2 메모리 장치를 설명하기 위한 도면이다.
도 13은 또다른 몇몇 실시예에 따른 메모리 시스템을 나타내는 도면이다.
도 14는 몇몇 실시예에 따른 반도체 패키지에 대한 도면이다.
도 15는 몇몇 실시예에 따른 반도체 패키지의 구현 예시에 대한 도면이다.
도 16은 몇몇 실시예에 따른 반도체 패키지에 대한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들에 대해 설명한다.
도 1은 몇몇 실시예에 따른 메모리 시스템을 설명하기 위한 블록도이다. 도 2는 몇몇 실시예에 따른 메모리 장치를 설명하기 위한 블록도이다. 도 3은 도 2의 메모리 셀 어레이를 설명하기 위한 개략적인 도면이다.
도 1을 참조하면, 메모리 시스템(1)은 호스트 장치(20) 및 메모리 모듈(10)을 포함할 수 있다. 메모리 모듈(10)은 메모리 장치(100) 및 메모리 컨트롤러(30)를 포함할 수 있다.
메모리 컨트롤러(30)는 메모리 장치(100)의 동작을 전반적으로 제어할 수 있다. 예를 들어, 메모리 컨트롤러(30)는 외부의 호스트 장치(20)와 메모리 장치(100) 간의 데이터 교환을 제어할 수 있다. 예를 들어, 메모리 컨트롤러(30)는 호스트 장치(20)의 요청에 따라서 메모리 장치(100)에 데이터를 라이트하거나, 메모리 장치(100)로부터 데이터를 리드할 수 있다.
메모리 컨트롤러(30)와 메모리 장치(100)는 메모리 인터페이스(MEM I/F)를 통해 통신할 수 있다. 또한, 메모리 컨트롤러(30)와 외부의 호스트 장치(20)는 호스트 인터페이스를 통해 통신할 수 있다. 즉, 메모리 컨트롤러(30)는 메모리 장치(100)와 호스트 장치(20) 간의 신호를 중개할 수 있다. 메모리 컨트롤러(30)는 메모리 장치(100)를 제어하기 위한 커맨드(CMD)를 인가하여, 메모리 장치(100)의 동작을 제어할 수 있다. 여기서, 메모리 장치(100)는 동적 메모리 셀들을 포함할 수 있다. 예를 들어, 메모리 장치(100)는 DRAM(dynamic random access memory), DDR4(double data rate 4) SDRAM(synchronous DRAM), LPDDR4(low power DDR4) SDRAM 또는 LPDDR5 SDRAM 등을 포함할 수 있다. 하지만, 본 발명의 기술적 사상에 따른 실시예는 이에 제한되지 않으며, 메모리 장치(100)는 비휘발성 메모리 장치를 포함할 수도 있다. 하지만 본 실시예에서, 메모리 장치(100)가 휘발성 메모리 장치인 것으로 설명한다.
메모리 컨트롤러(30)는 메모리 장치(100)에 클럭 신호(CLK), 커맨드(CMD), 어드레스(ADDR) 등을 전송할 수 있다. 메모리 컨트롤러(30)는 메모리 장치(100)에 칩 데이터(DQ_chip)를 제공할 수 있고, 메모리 장치(100)로부터 칩 데이터(DQ_chip)를 수신할 수 있다. 메모리 컨트롤러(30)는 글로벌 데이터 입출력 버퍼(15)를 포함할 수 있다.
메모리 장치(100)는 데이터(DQ)가 저장되는 메모리 셀 어레이(200), 제어 로직 회로(110) 및 로컬 데이터 입출력 버퍼(195) 등을 포함할 수 있다.
글로벌 데이터 입출력 버퍼(15)는 로컬 데이터 입출력 버퍼(195)로부터 칩 데이터(DQ_chip)를 제공받을 수 있다. 글로벌 데이터 입출력 버퍼(15)는 로컬 데이터 입출력 버퍼(195)로부터 제공받은 칩 데이터(DQ_chip)를 모두 수집하여 호스트 장치(20)에 제공할 수 있다. 글로벌 데이터 입출력 버퍼(15)는 호스트 장치(20)에 페이지 데이터(DQ_page)를 제공할 수 있다. 페이지 데이터(DQ_page)는 글로벌 데이터 입출력 버퍼(15)가 제공받은 칩 데이터(DQ_chip)를 모두 수집한 전체 데이터를 지칭할 수 있다.
글로벌 데이터 입출력 버퍼(15)는 일정한 크기의 데이터를 호스트 장치(20)에 제공할 수 있다. 예를 들어, 글로벌 데이터 입출력 버퍼(15)는 4KB의 데이터를 호스트 장치(20)에 제공할 수 있다. 즉, 글로벌 데이터 입출력 버퍼(15)가 메모리 장치(100)의 복수의 로컬 데이터 입출력 버퍼(195)로부터 제공받은 칩 데이터(DQ_chip)의 크기를 전부 합산한 페이지 데이터(DQ_page)의 크기는 4KB일 수 있다.
도 2 및 도 3을 참조하면, 메모리 장치(100)는 제어 로직 회로(110), 어드레스 레지스터(120), 뱅크 제어 로직 회로(130), 로우 어드레스 멀티플렉서(140), 리프레시 카운터(145), 로우 디코더(160), 메모리 셀 어레이(200), 로우 버퍼(300), 입출력 게이팅 회로(190), ECC 엔진(191), 로컬 데이터 입출력 버퍼(195) 등을 포함할 수 있다.
메모리 셀 어레이(200)는 복수 개의 뱅크 메모리 어레이들을 포함할 수 있다. 로우 디코더(160)는 복수 개의 뱅크 메모리 어레이들에 연결될 수 있다. 로우 버퍼(300)는 복수 개의 뱅크 메모리 어레이들에 각각 연결될 수 있다. 메모리 셀 어레이(200)는 복수의 워드 라인(WL1-WLm), 복수의 비트 라인(BL1-BLn) 및 워드 라인과 비트 라인이 교차하는 지점에 형성되는 복수의 메모리 셀을 포함할 수 있다.
메모리 셀 어레이(200)는 로우 버퍼(300)에 연결될 수 있고, 로우 디코더(160)는 메모리 셀 어레이(200)와 로우 버퍼(300)에 연결될 수 있다.
복수의 워드라인(WL1-WLm)들과 복수의 비트라인(BL1-BLn)들이 교차하는 지점에 형성되는 복수의 메모리 셀(MC)들을 포함할 수 있다. 각 메모리 셀(MC)은 DRAM 셀 구조를 가질 수 있다. 메모리 셀(MC)이 연결되는 워드라인(WL)을 로우(row)라고 정의하고, 메모리 셀들(MC)이 연결되는 비트라인들(BL)을 칼럼(column)이라고 정의할 수 있다.
어드레스 레지스터(120)는 메모리 컨트롤러(30)로부터 어드레스(ADDR)를 제공받을 수 있다. 즉, 메모리 컨트롤러(30)는 호스트 장치(20)로부터 제공받은 페이지 어드레스(Page_ADDR)에 상응하는 어드레스(ADDR)를 어드레스 레지스터(120)에 제공할 수 있다. 메모리 컨트롤러(30)가 제공한 어드레스(ADDR)는 뱅크 어드레스(BANK_ADDR), 로우 어드레스(ROW_ADDR) 등을 포함할 수 있다. 어드레스(ADDR)는 로우 어드레스(ROW_ADDR)만을 포함하고, 컬럼 어드레스(COL_ADDR)를 포함하지 않을 수 있다. 어드레스 레지스터(120)는 뱅크 어드레스(BANK_ADDR)를 뱅크 제어 로직 회로(130)에 제공할 수 있다. 어드레스 레지스터(120)는 로우 어드레스(ROW_ADDR)를 로우 어드레스 멀티플렉서(140)에 제공할 수 있다.
뱅크 제어 로직 회로(130)는 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호를 생성할 수 있다. 로우 디코더(160)는 뱅크 제어 신호에 응답하여 활성화될 수 있다.
로우 어드레스 멀티플렉서(140)는 어드레스 레지스터(120)로부터 로우 어드레스(ROW_ADDR)를 수신하고, 리프레시 카운터(145)로부터 리프레시 로우 어드레스(REF_ADDR)를 수신할 수 있다. 로우 어드레스 멀티플렉서(140)는 로우 어드레스(ROW_ADDR) 또는 리프레시 로우 어드레스(REF_ADDR) 중 하나를 선택하여, 로우 어드레스(RA)로 출력할 수 있다. 로우 어드레스(ROW_ADDR)는 로우 디코더(160)에 전달될 수 있다.
리프레시 카운터(145)는 제어 로직 회로(110)의 제어에 따라서 리프레시 로우 어드레스(REF_ADDR)를 순차적으로 출력할 수 있다.
뱅크 제어 로직 회로(130)에 의해 활성화된 로우 디코더(160)는 로우 어드레스 멀티플렉서(140)로부터 출력된 로우 어드레스(RA)를 디코딩하여 로우 어드레스(RA)에 상응하는 워드 라인을 활성화할 수 있다. 예를 들어, 로우 디코더(160)는 로우 어드레스(RA)에 상응하는 워드 라인에 워드 라인 구동 전압을 인가할 수 있다.
입출력 게이팅 회로(190)는 입출력 데이터를 게이팅하는 회로, 입력 데이터 마스크 로직, 메모리 셀 어레이(200)로부터 출력된 데이터를 저장하는 리드 데이터 래치들 및 메모리 셀 어레이(200)에 데이터를 라이트하는 라이트 드라이버들을 포함할 수 있다.
메모리 셀 어레이(200)의 뱅크 메모리 어레이로부터 리드된 코드워드(CW)는 뱅크 메모리 어레이에 상응하는 로우 버퍼(300)에 의해 감지될 수 있다. 또한, 코드워드(CW)는 리드 데이터 래치에 저장될 수 있다. 리드 데이터 래치에 저장된 코드워드(CW)는 ECC 엔진(191)에 의해 ECC 디코딩이 수행될 수 있고, ECC 디코딩이 수행된 데이터(DQ)는 로컬 데이터 입출력 버퍼(195)를 통하여 메모리 컨트롤러(30)에 제공될 수 있다.
로컬 데이터 입출력 버퍼(195)는 라이트 동작에서 클럭 신호(CLK)에 기초하여 칩 데이터(DQ_chip)를 ECC 엔진(191)에 제공할 수 있다. 로컬 데이터 입출력 버퍼(195)는 리드 동작에서 클럭 신호(CLK)에 기초하여 ECC 엔진(191)으로부터 제공되는 칩 데이터(DQ_chip)를 메모리 컨트롤러(30)에 제공할 수 있다.
로컬 데이터 입출력 버퍼(195)는 메모리 셀 어레이(200)에 제공된 로우 어드레스(ROW_ADDR)에 기초하여, 로우 버퍼(300)에 임시로 저장된 전체 데이터를 제공받을 수 있다. 로컬 데이터 입출력 버퍼(195)는 제공된 로우 어드레스(ROW_ADDR)만에 기초하여, 로우 버퍼(300)가 메모리 셀 어레이(200)로부터 제공받은 특정 워드 라인에 연결된 복수의 메모리 셀에 저장된 전체 데이터(이하 로우 데이터)를 출력할 수 있다. 따라서, 로컬 데이터 입출력 버퍼(195)는 CAS(Column Address Strobe) 신호와 무관하게 로우 버퍼(300)에 제공된 로우 데이터 전체를 출력할 수 있다.
도 4는 몇몇 실시예에 따른 메모리 시스템의 동작을 설명하기 위한 도면이다.
도 4를 참조하면, 로우 디코더(160)는 로우 어드레스(ROW_ADDR)에 기초하여 제1 로우(Row 1)를 활성화시킬 수 있다. 제1 로우(Row 1)는 하나의 워드 라인에 연결된 복수의 메모리 셀을 포함할 수 있다. 제1 로우(Row 1)는 복수의 메모리 셀을 포함할 수 있다. 제1 로우(Row 1)의 복수의 메모리 셀은 각각 복수의 비트 라인과 연결될 수 있다. 제1 로우(Row 1)는 제1 로우 데이터(Data_Row1)를 저장할 수 있다. 제1 로우(Row 1)의 복수의 메모리 셀은 제1 로우 데이터(Data_Row1)를 저장할 수 있다.
로우 버퍼(300)는 제1 로우(Row 1)로부터 제1 로우 데이터(Data_Row1)를 제공받을 수 있다. 로우 버퍼(300)는 로우 어드레스(ROW_ADDR)에 의해 활성화된 제1 로우(Row 1)에 저장되어 있던 제1 로우 데이터(Data_Row1)를 전부 제공받을 수 있다.
로컬 데이터 입출력 버퍼(195)는 로우 버퍼(300)로부터 제1 로우 데이터(Data_Row1)를 제공받을 수 있다. 로컬 데이터 입출력 버퍼(195)는 로우 어드레스(ROW_ADDR)에 의해 로우 버퍼(300)에 제공된 제1 로우 데이터(Data_Row1)를 전부 제공받을 수 있다. 즉, 로컬 데이터 입출력 버퍼(195)는 제1 로우(Row 1)의 복수의 메모리 셀이 각각 연결된 비트 라인에 관계없이 제1 로우(Row 1)의 복수의 메모리 셀에 저장되어 있던 제1 로우 데이터(Data_Row1)를 전부 제공받을 수 있다. 따라서, 로컬 데이터 입출력 버퍼(195)는 CAS 신호와 무관하게 제1 로우 데이터(Data_Row1)를 전부 출력할 수 있다.
로컬 데이터 입출력 버퍼(195)는 로우 버퍼(300)로부터 제공받은 제1 로우 데이터(Data_Row1)를 글로벌 데이터 입출력 버퍼(15)에 칩 데이터(DQ_chip)로서 제공할 수 있다.
제1 로우 데이터(Data_Row1)의 크기는 글로벌 데이터 입출력 버퍼(15)가 호스트 장치(20)에 제공하는 페이지 데이터(DQ_page)의 크기에 따라 변경될 수 있다. 이에 대해서는 이하 도 5 내지 도 7을 참조하여 상세히 설명한다.
도 5는 몇몇 실시예에 따른 메모리 시스템이 적용된 메모리 모듈을 설명하기 위한 도면이다. 도 6 및 도 7은 도 5의 메모리 모듈에 적용된 메모리 시스템의 동작을 설명하기 위한 도면이다. 참고적으로, 도 6은 8개의 메모리 칩을 포함하는 메모리 모듈에 대한 도면이다. 참고적으로, 도 7은 4개의 메모리 칩을 포함하는 메모리 모듈에 대한 도면이다.
도 5를 참조하면, 몇몇 실시예에 따른 메모리 모듈(10)은 메모리 컨트롤러(30) 및 메모리 장치(100)를 포함하는 복수의 메모리 칩(Chip 1 내지 Chip 8)을 포함할 수 있다. 메모리 모듈(10)은 전자 장치에 장착될 수 있다.
CPU는 DDR(Double Data Rate), LPDDR(Low Power DDR) 등과 같은 통신 규약에 따라 메모리 모듈(10)을 제어할 수 있다. 예를 들어, 메모리 모듈(10)에 저장된 데이터를 리드하기 위하여, CPU는 커맨드 및 어드레스를 메모리 모듈(10)로 전송한다. 이 때, CPU는 도 1을 참조하여 설명한 호스트 장치(20)에 대응될 수 있다. 메모리 컨트롤러(30)는 CPU의 제어에 따라 복수의 메모리 칩(Chip 1 내지 Chip 8)에 각종 커맨드와 신호를 제공할 수 있다.
복수의 메모리 칩(Chip 1 내지 Chip 8)은 CPU의 제어에 따라 데이터를 라이트하거나 또는 라이트된 데이터를 출력할 수 있다. 복수의 메모리 칩(Chip 1 내지 Chip 8)은 DRAM(Dynamic Random Access Memory), SDRAM 중 적어도 하나일 수 있다. 복수의 메모리 칩(Chip 1 내지 Chip 8)은 도 1을 참조하여 설명한 메모리 장치(100)에 대응될 수 있다.
복수의 메모리 칩(Chip 1 내지 Chip 8)은 메모리 컨트롤러(30)로부터 제공된 신호에 응답하여, 칩 데이터(DQ_chip)를 통신할 수 있다. 몇몇 실시예에 따라 복수의 메모리 칩(Chip 1 내지 Chip 8)은 데이터 통신을 위한 데이터 버퍼들을 더 포함할 수 있으며, 데이터 버퍼들은 데이터 스트로브 신호들(DQS)과 동기되어, CPU와 데이터(DQ)를 주고받을 수 있다. 도면에 도시된 바와 같이 복수의 메모리 칩(Chip 1 내지 Chip 8)은 메모리 컨트롤러(30)를 경유하여 호스트 장치(20)와 칩 데이터(DQ_chip)를 통신할 수 있다.
도 1, 도 5 및 도 6을 참조하면, 복수의 메모리 칩(Chip 1 내지 Chip 8) 각각은 로컬 데이터 입출력 버퍼(195)를 포함할 수 있다. 복수의 메모리 칩(Chip 1 내지 Chip 8)의 메모리 셀 어레이(200) 각각은 로컬 데이터 입출력 버퍼(195)에 로우 데이터를 제공할 수 있다. 이 때, 로우 데이터는 메모리 셀 어레이(200)의 하나의 워드 라인에 연결된 복수의 메모리 셀에 저장된 데이터 전체를 포함할 수 있다.
복수의 메모리 칩(Chip 1 내지 Chip 8)의 로컬 데이터 입출력 버퍼(195)는 로우 데이터를 메모리 컨트롤러(30)에 칩 데이터(DQ_chip 1 내지 DQ_chip 8)로서 제공할 수 있다.
메모리 컨트롤러(30)는 복수의 메모리 칩(Chip 1 내지 Chip 8)으로부터 제공받은 칩 데이터(DQ_chip 1 내지 DQ_chip 8)를 수집하여 호스트 장치(20)에 페이지 데이터(DQ_page)로서 제공할 수 있다. 글로벌 데이터 입출력 버퍼(15)는 칩 데이터(DQ_chip 1 내지 DQ_chip 8)를 수집하여 호스트 장치(20)에 페이지 데이터(DQ_page)를 제공할 수 있다. 메모리 컨트롤러(30)는 글로벌 데이터 입출력 버퍼(15)를 포함할 수 있다.
페이지 데이터(DQ_page)는 호스트 장치(20)의 커맨드에 따라 복수의 메모리 칩(Chip 1 내지 Chip 8) 각각이 출력한 칩 데이터(DQ_chip 1 내지 DQ_chip 8)를 수집한 데이터를 의미한다. 이 때, 호스트 장치(20)와 메모리 컨트롤러(30)가 주고받는 페이지 데이터(DQ_page)의 크기는 일정할 수 있다. 예를 들어, 메모리 모듈(10)이 메모리 칩을 8개를 포함하는 경우와 메모리 모듈(10)이 메모리 칩을 4개를 포함하는 경우 모두 호스트 장치(20)와 메모리 컨트롤러(30)가 주고받는 페이지 데이터(DQ_page)의 크기는 동일할 수 있다.
도 4 및 도 6을 참조하면, 메모리 모듈(10)은 8개의 메모리 칩(Chip1 내지 Chip8)을 포함할 수 있다. 메모리 칩(Chip1 내지 Chip8) 각각은 메모리 셀 어레이를 포함하는 복수의 뱅크를 포함할 수 있다. 메모리 칩(Chip1 내지 Chip8) 각각은 하나의 뱅크에서 로우 데이터를 출력할 수 있다. 메모리 칩(Chip1 내지 Chip8) 각각은 호스트 장치(20)의 커맨드에 응답하여 복수의 뱅크 중에서 하나의 뱅크를 선택할 수 있다. 메모리 칩(Chip1 내지 Chip8) 각각은 선택한 하나의 뱅크에서 특정 워드 라인과 연결된 로우 데이터를 출력할 수 있다.
제1 메모리 칩(Chip1)은 하나의 뱅크에서 4096bit 크기의 로우 데이터를 출력할 수 있다. 구체적으로, 제1 메모리 칩(Chip1)은 하나의 뱅크의 로우 버퍼(300)에서 4096bit 크기의 로우 데이터를 로컬 데이터 입출력 버퍼(195)로 출력할 수 있다.
마찬가지로 제2 메모리 칩 내지 제8 메모리 칩(Chip2 내지 Chip8) 각각은 하나의 뱅크를 선택하고, 로우 버퍼(300)에서 4096bit 크기의 로우 데이터를 로컬 데이터 입출력 버퍼(195)로 출력할 수 있다.
8개의 메모리 칩(Chip1 내지 Chip8)의 로컬 데이터 입출력 버퍼(195) 각각은 4096bit 크기의 칩 데이터(DQ_chip1 내지 DQ_chip8)를 글로벌 데이터 입출력 버퍼(15)에 출력할 수 있다. 글로벌 데이터 입출력 버퍼(15)는 8개의 메모리 칩(Chip1 내지 Chip8)의 로컬 데이터 입출력 버퍼(195)로부터 제공받은 4096bit 크기의 칩 데이터(DQ_chip1 내지 DQ_chip8)를 수집하여 호스트 장치(20)에 페이지 데이터(DQ_page)를 제공할 수 있다. 이에 따라, 페이지 데이터(DQ_page)는 4KB, 즉 32768bit(4096bit/chip * 8 chip)의 크기를 가질 수 있다.
한편, 도 4 및 도 7을 참조하면, 메모리 모듈(10)은 4개의 메모리 칩(Chip1 내지 Chip4)을 포함할 수 있다. 메모리 칩(Chip1 내지 Chip4) 각각은 메모리 셀 어레이를 포함하는 복수의 뱅크를 포함할 수 있다. 메모리 칩(Chip1 내지 Chip4) 각각은 하나의 뱅크에서 로우 데이터를 출력할 수 있다. 메모리 칩(Chip1 내지 Chip4) 각각은 호스트 장치(20)의 커맨드에 응답하여 복수의 뱅크 중에서 하나의 뱅크를 선택할 수 있다. 메모리 칩(Chip1 내지 Chip4) 각각은 선택한 하나의 뱅크에서 특정 워드 라인과 연결된 메모리 셀에 저장된 로우 데이터를 출력할 수 있다.
제1 메모리 칩(Chip1)은 하나의 뱅크에서 8192bit 크기의 로우 데이터를 출력할 수 있다. 구체적으로, 제1 메모리 칩(Chip1)은 하나의 뱅크의 로우 버퍼(300)에서 8192bit 크기의 로우 데이터를 로컬 데이터 입출력 버퍼(195)로 출력할 수 있다.
마찬가지로 제2 메모리 칩 내지 제4 메모리 칩(Chip2 내지 Chip4) 각각은 하나의 뱅크를 선택하고, 로우 버퍼(300)에서 8192bit 크기의 로우 데이터를 로컬 데이터 입출력 버퍼(195)로 출력할 수 있다.
4개의 메모리 칩(Chip1 내지 Chip4)의 로컬 데이터 입출력 버퍼(195) 각각은 8192bit 크기의 칩 데이터(DQ_chip1 내지 DQ_chip4)를 글로벌 데이터 입출력 버퍼(15)에 출력할 수 있다. 글로벌 데이터 입출력 버퍼(15)는 4개의 메모리 칩(Chip1 내지 Chip4)의 로컬 데이터 입출력 버퍼(195)로부터 제공받은 8192bit 크기의 칩 데이터(DQ_chip1 내지 DQ_chip4)를 수집하여 호스트 장치(20)에 페이지 데이터(DQ_page)를 제공할 수 있다. 이에 따라, 페이지 데이터(DQ_page)는 4KB, 즉 32768bit(8192bit/chip * 4chip)의 크기를 가질 수 있다.
도 6 및 도 7을 참조하면, 메모리 모듈(10)이 포함하는 메모리 칩의 개수가 다르지만, 메모리 모듈(10)이 호스트 장치(20)와 주고받는 데이터의 크기는 4KB로 동일할 수 있다. 이 때, 호스트 장치(20)에 일정한 크기의 페이지 데이터를 제공하기 위해, 복수의 메모리 칩은 메모리 셀 어레이에서 하나의 워드라인에 연결된 복수의 메모리 셀에 저장된 데이터 전체를 출력할 수 있다. 즉, 복수의 메모리 칩은 메모리 셀에 연결된 비트 라인과 무관하게 하나의 워드 라인에 연결된 복수의 메모리 셀의 로우 데이터 전체를 출력할 수 있다. 이에 따라, 메모리 컨트롤러(30)가 호스트 장치(20)에 제공하는 상대적으로 큰 용량의 데이터를 빠르게 출력할 수 있다.
메모리 모듈(10)이 호스트 장치(20)에 제공하는 페이지 데이터(DQ_page) 또는 메모리 모듈(10)이 호스트 장치(20)로부터 제공받는 페이지 데이터(DQ_page)는 기설정된 용량의 데이터를 포함할 수 있다. 즉, 페이지 데이터(DQ_page)의 크기는 일정하게 설정될 수 있다. 메모리 모듈(10)이 N개의 메모리 칩을 포함하는 경우, 각 메모리 칩의 로컬 데이터 입출력 버퍼(195)가 글로벌 데이터 입출력 버퍼(15)에 출력하는 칩 데이터(DQ_chip)의 크기는 페이지 데이터(DQ_page)의 기설정된 용량을 N으로 나눈 값과 동일하다. 이에 따라, N개의 메모리 칩으로부터 출력된 칩 데이터(DQ_chip)를 모두 수집한 페이지 데이터(DQ_page)의 크기가 기설정된 용량으로 일정하게 유지될 수 있다.
메모리 컨트롤러(30)는 몇몇 실시예에 따라 복수의 메모리 칩(Chip 1 내지 Chip 8)에 대해 DIMM(Dual In-line Memory Module), RDIMM(Registered DIMM), LRDIMM(Load Reduced DIMM), UDIMM등과 같은 메모리 모듈의 표준들 중 하나에 따라 통신할 수 있다.
메모리 컨트롤러(30)는 몇몇 실시예에 따라 메모리 입출력 핀들을 통해 메모리 모듈(10)의 커맨드/어드레스(CA) 및 클럭 신호(CK)를 수신하고, 수신된 신호들을 복수의 메모리 칩(Chip 1 내지 Chip 8)에 제공할 수 있다.
도 6 및 도 7에서는 글로벌 데이터 입출력 버퍼(15)가 호스트 장치(20)와 동일한 4KB의 크기의 페이지 데이터(DQ_page)를 주고받는 것으로 도시하였으나, 실시예는 이에 제한되지 않는다. 메모리 모듈(10)과 호스트 장치(20)가 주고받는 데이터의 크기는 실시예에 따라 변경될 수 있다.
도 8은 몇몇 실시예에 따른 메모리 장치의 동작을 설명하기 위한 도면이다.
도 1, 도 2 및 도 8을 참조하면, 메모리 장치(100)는 페이지 어드레스(Page_ADDR)에 기초하여 칩 데이터(DQ_chip)를 출력할 수 있다.
로컬 데이터 입출력 버퍼(195)는 칩 데이터(DQ_chip)를 연속적으로 출력할 수 있다. 즉, 로컬 데이터 입출력 버퍼(195)는 칩 데이터(DQ_chip)를 지연시간(latency) 없이 출력할 수 있다.
호스트 장치(20)로부터 페이지 어드레스(Page_ADDR)와 RAS(Row Address Strobe) 신호를 제공받으면, 메모리 장치(100)는 칩 데이터(DQ_chip)를 출력할 수 있다. 구체적으로, 페이지 어드레스(Page_ADDR)와 RAS(Row Address Strobe) 신호에 의해 메모리 장치(100)의 메모리 셀 어레이(200)의 특정 로우(row)의 메모리 셀들이 선택된다. 로우 버퍼(300)는 특정 로우의 메모리 셀들에 저장된 복수의 데이터(이하, 로우 데이터)를 전부 제공받는다. 이 때, 로우 데이터는 메모리 셀 어레이에서 하나의 워드 라인과 연결되고, 복수의 비트 라인과 연결된 복수의 메모리 셀에 저장된 복수의 데이터를 모두 포함한다.
로컬 데이터 입출력 버퍼(195)는 CAS(Column Address Strobe) 신호와 무관하게 로우 버퍼(300)에 제공된 로우 데이터를 출력할 수 있다. 로컬 데이터 입출력 버퍼(195)는 로우 데이터 중에서 특정 비트 라인과 연결된 메모리 셀에 저장된 데이터만을 선택적으로 출력하지 않고, 로우 데이터의 전체를 출력할 수 있다. 이에 따라, 로컬 데이터 입출력 버퍼(195)는 로우 버퍼(300)에 이미 제공된 로우 데이터를 CAS 신호와 무관하게, 클럭 신호(CLK)를 기초로 순차적으로 출력할 수 있다. 로컬 데이터 입출력 버퍼(195)는 매 클럭 신호(CLK)마다 로우 데이터를 연속적으로 출력할 수 있다.
로컬 데이터 입출력 버퍼(195)가 매 클럭 신호(CLK)에 기초하여 출력하는 로우 데이터는 글로벌 데이터 입출력 버퍼(15)에 칩 데이터(DQ_chip)로 제공될 수 있다.
도 8을 참조하여 메모리 장치(100)로부터 칩 데이터(DQ_chip)를 리드하는 것을 설명하였으나, 실시예는 이에 한정되지 않는다. 메모리 장치(100)에 칩 데이터(DQ_chip)를 라이트하는 경우에도 로컬 데이터 입출력 버퍼(195)는 CAS(Column Address Strobe) 신호와 무관하게 로우 버퍼(300)에 칩 데이터(DQ_chip)를 제공할 수 있다. 로컬 데이터 입출력 버퍼(195)는 매 클럭 신호(CLK)마다 칩 데이터(DQ_chip)를 연속적으로 입력할 수 있다. 로우 버퍼(300)는 페이지 어드레스(Page_ADDR)와 RAS(Row Address Strobe) 신호에 기초하여 로컬 데이터 입출력 버퍼(195)가 입력한 칩 데이터(DQ_chip)를 메모리 셀 어레이의 특정 로우에 전부 입력할 수 있다. 로우 버퍼(300)는 칩 데이터(DQ_chip)를 특정 로우의 메모리 셀 전체에 로우 데이터로 제공할 수 있다.
도 9는 다른 몇몇 실시예에 따른 메모리 장치를 설명하기 위한 도면이다. 도 10은 다른 몇몇 실시예에 따른 메모리 장치의 동작을 설명하기 위한 도면이다. 설명의 편의를 위해 도 2 및 도 4를 참조하여 설명한 것과 다른 점을 위주로 설명한다.
도 9 및 도 10을 참조하면, 메모리 장치(100)는 컬럼 어드레스 래치(150)와 컬럼 디코더(170)를 포함할 수 있다. 페이지 어드레스(Page_ADDR)는 로우 어드레스(ROW_ADDR)와 컬럼 어드레스(COL_ADDR)를 포함할 수 있다.
컬럼 어드레스 래치(150)는 어드레스 레지스터(120)로부터 컬럼 어드레스(COL_ADDR)를 수신하고, 수신받은 컬럼 어드레스(COL_ADDR)를 일시적으로 저장할 수 있다. 컬럼 어드레스 래치(150)는 버스트 모드에서 수신된 컬럼 어드레스(COL_ADDR)를 점진적으로 증가시킬 수 있다. 컬럼 어드레스 래치(150)는 일시적으로 저장된 컬럼 어드레스(COL_ADDR) 또는 점진적으로 증가된 컬럼 어드레스(COL_ADDR)를 컬럼 디코더(170)에 제공할 수 있다.
컬럼 디코더(170) 중 뱅크 제어 로직 회로(130)에 의해 활성화된 컬럼 디코더(170)는 상응하는 입출력 게이팅 회로(190)를 통하여 뱅크 어드레스(BANK_ADDR), 컬럼 어드레스(COL_ADDR)에 대응되는 로우 버퍼(300)를 활성화시킬 수 있다.
로우 디코더(160)는 로우 어드레스(ROW_ADDR)에 기초하여 제1 로우(Row 1)를 활성화시킬 수 있다. 제1 로우(Row 1)는 하나의 워드 라인에 연결된 복수의 메모리 셀을 포함할 수 있다. 제1 로우(Row 1)는 복수의 메모리 셀을 포함할 수 있다. 로우 버퍼(300)는 제1 로우(Row 1)로부터 제1 로우 데이터(Data_Row1)를 제공받을 수 있다. 제1 로우 데이터(Data_Row1)는 제1 로우(Row 1)의 복수의 메모리 셀에 저장된 데이터 전체를 포함할 수 있다.
컬럼 디코더(170)는 컬럼 어드레스(COL_ADDR)를 디코딩하여 로우 버퍼(300)에 제공된 제1 로우 데이터(Data_Row1)의 일부를 로컬 데이터 입출력 버퍼(195)에 제공할 수 있다. 컬럼 디코더(170)는 로우 버퍼(300)가 제공받은 제1 로우 데이터(Data_Row1)의 일부인 제1 부분 데이터(Data_P1)가 로컬 데이터 입출력 버퍼(195)에 제공되도록 로우 버퍼(300)의 제1 부분(P1)만을 활성화시킬 수 있다. 컬럼 디코더(170)는 로우 버퍼(300)의 제2 부분(P2)을 비활성화 시킬 수 있다. 따라서 컬럼 디코더(170)는 제1 로우 데이터(Data_Row1)에서 제1 부분 데이터(Data_P1) 이외의 데이터는 로컬 데이터 입출력 버퍼(195)에 제공되지 않도록 디코딩할 수 있다.
로컬 데이터 입출력 버퍼(195)는 컬럼 디코더(170)의 디코딩에 의해 제공받은 제1 부분 데이터(Data_P1)를 글로벌 데이터 입출력 버퍼(15)에 칩 데이터(DQ_chip)로서 제공할 수 있다.
글로벌 데이터 입출력 버퍼(15)는 복수의 로컬 데이터 입출력 버퍼(195)로부터 제공받은 칩 데이터(DQ_chip)를 수집하여 호스트 장치(20)에 페이지 데이터(DQ_page)를 제공할 수 있다.
구체적으로, 글로벌 데이터 입출력 버퍼(15)는 메모리 컨트롤러(30)에 포함될 수 있다. 메모리 컨트롤러(30)의 제어에 따라 동작은 메모리 장치(100)는 복수개의 메모리 장치를 포함할 수 있다. 메모리 컨트롤러(30)에 연결된 메모리 장치(100)는 복수의 메모리 칩을 포함할 수 있다.
글로벌 데이터 입출력 버퍼(15)는 복수의 메모리 장치(100)로부터 칩 데이터(DQ_chip)를 제공받을 수 있다. 글로벌 데이터 입출력 버퍼(15)는 복수의 메모리 장치(100)로부터 칩 데이터(DQ_chip)를 수집하여, 호스트 장치(20)에 페이지 데이터(DQ_page)를 제공할 수 있다. 이 때에도, 페이지 데이터(DQ_page)는 일정하게 유지될 수 있다.
메모리 장치(100)가 N개의 메모리 칩을 포함하는 경우, N개의 메모리 칩이 각각 출력하는 칩 데이터(DQ_chip)는 기설정된 페이지 데이터(DQ_page)의 크기를 N으로 나눈 값과 동일할 수 있다. 로컬 데이터 입출력 버퍼(195)가 제1 부분 데이터(Data_P1)를 칩 데이터(DQ_chip)로 제공한 것이므로, 제1 부분 데이터(Data_P1)의 크기는 기설정된 페이지 데이터(DQ_page)의 크기를 N으로 나눈 값과 동일할 수 있다. 또한, 제1 부분 데이터(Data_P1)를 포함하는 제1 로우 데이터(Data_Row1)의 크기는 기설정된 페이지 데이터(DQ_page)의 크기를 N으로 나눈 값보다 크다.
도 11은 또다른 몇몇 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다. 도 12는 도 11의 제2 메모리 장치를 설명하기 위한 도면이다. 설명의 편의를 위해 도 1, 도 2 및 도 9를 참조하여 설명한 것과 다른 점을 위주로 설명한다.
도 11 및 도 12를 참조하면, 메모리 시스템(1)은 호스트 장치(20)와 연결된 제1 메모리 모듈(10)과 제2 메모리 모듈(12)을 포함할 수 있다. 제1 메모리 모듈(10)은 도 1, 도 2 및 도 9를 참조하여 설명한 메모리 모듈(10)과 실질적으로 동일하다.
제2 메모리 모듈(12)은 제2 메모리 장치(102)와 제2 메모리 컨트롤러(32)를 포함한다. 제2 메모리 컨트롤러(32)는 제2 메모리 장치(102)를 제어할 수 있다. 제2 메모리 컨트롤러(32)는 호스트 장치(20)의 요청에 따라서 제2 메모리 장치(102)에 데이터를 라이트하거나, 제2 메모리 장치(102)로부터 데이터를 리드할 수 있다.
제1 메모리 모듈(10)은 호스트 장치(20)와 제1 통신 모드(Comm_mode1)를 사용하여 각종 커맨드와 데이터를 주고받을 수 있다. 제2 메모리 모듈(12)은 호스트 장치(20)와 제2 통신 모드(Comm_mode2)를 사용하여 각종 커맨드와 데이터를 주고받을 수 있다. 이 때, 제1 통신 모드(Comm_mode1)와 제2 통신 모드(Comm_mode2)는 다를 수 있다.
제1 메모리 모듈(10)은 호스트 장치(20)와 기설정된 용량의 데이터를 주고받을 수 있다. 즉, 제1 메모리 모듈(10)은 호스트 장치(20)와 일정한 크기의 데이터를 주고받을 수 있다. 이 때, 제1 메모리 모듈(10)은 제1 통신 모드(Comm_mode1)를 사용하여 호스트 장치(20)와 기설정된 용량의 데이터를 주고받을 수 있다.
예를 들어 도 6 및 도 7과 같이, 제1 메모리 모듈(10)은 기설정된 크기, 즉 4KB의 페이지 데이터(DQ_page)를 호스트 장치(20)에 제공하거나 호스트 장치(20)로부터 제공받을 수 있다. 제1 메모리 모듈(10)은 신속하고 향상된 대역폭으로 호스트 장치(20)와 페이지 데이터(DQ_page)를 주고받기 위해, CAS 신호와 무관하게 로우 데이터에서 컬럼 어드레스를 특정하지 않고 전부 또는 일부 출력할 수 있다.
한편, 제2 메모리 모듈(12)은 호스트 장치(20)와 일정하지 않은 용량의 데이터를 주고받을 수 있다. 제2 메모리 모듈(12)은 호스트 장치(20)의 요청에 따라서 다른 크기의 데이터를 제공하거나, 호스트 장치(20)로부터 다양한 크기의 데이터를 제공받을 수 있다. 예를 들어, 제2 메모리 모듈(12)은 호스트 장치(20)에 항상 4KB 크기의 데이터만을 출력하거나, 4KB 크기의 데이터만을 입력받지 않고, 다른 크기의 데이터를 주고받을 수 있다.
제2 메모리 모듈(12)의 제2 메모리 장치(102)는 호스트 장치(20)의 요청에 따라서 다른 크기의 데이터를 제공하거나, 호스트 장치(20)로부터 제공받기 위해 컬럼 디코더(172)와 센스 앰프부(302)를 포함할 수 있다. 컬럼 디코더(172)는 컬럼 어드레스(COL_ADDR)와 뱅크 어드레스(BANK_ADDR)에 상응하는 센스 앰프를 활성화시킬 수 있다.
컬럼 디코더(172)가 센스 앰프부(302)의 복수의 센스 앰프 중에서 컬럼 어드레스(COL_ADDR)에 상응하는 센스 앰프를 부분적으로 활성화시킴으로써, 제2 메모리 장치(102)는 다른 크기의 데이터를 리드하거나 라이트 할 수 있다.
제2 메모리 장치(102)는 로우 어드레스(ROW_ADDR)에 의해 선택된 워드라인에 연결된 복수의 메모리 셀 중에서, 컬럼 어드레스(COL_ADDR)에 기초하여, 특정 메모리 셀을 선정할 수 있다. 제2 메모리 장치(102)는 로우 어드레스(ROW_ADDR)와 컬럼 어드레스(COL_ADDR)에 의해 특정되는 메모리 셀에 저장된 데이터를 개별적으로 출력할 수 있다. 이 때, 제2 메모리 장치(102)는 CAS 신호에 기초하여 컬럼 어드레스(COL_ADDR)에 상응하는 비트 라인에 연결된 메모리 셀에 데이터를 리드하거나, 해당 메모리 셀에 데이터를 라이트할 수 있다.
도 13은 또다른 몇몇 실시예에 따른 메모리 시스템을 나타내는 도면이다.
도 13을 참조하면, 호스트 장치(20)는 메모리 컨트롤러(30)를 포함할 수 있다. 즉, 도 1을 참조하여 설명한 메모리 시스템(1)은 메모리 컨트롤러(30)가 호스트 장치(20)의 외부에 위치한 것과 달리, 도 13에 도시된 메모리 시스템(1)은 호스트 장치(20)가 메모리 컨트롤러(30)를 포함할 수 있다. 호스트 장치(20)는 메모리 컨트롤러(30)를 통하여 메모리 장치(100)를 제어할 수 있다. 여기서 호스트 장치(20)는 메모리 장치(100)와 DDR(Double Data Rate), LPDDR(low power double data rate), GDDR(Graphics Double Data Rate), Wide I/O, HBM(High Bandwidth Memory), HMC(Hybrid Memory Cube) 또는 CXL(Compute eXpress Link) 등과 같은 표준들 중 하나에 기반하여 통신할 수 있다.
도 14는 몇몇 실시예에 따른 반도체 패키지에 대한 도면이다.
도 14를 참조하면, 반도체 패키지(2000)는 적층형 메모리 장치(1100), 시스템 온 칩(1200), 인터포저(1300), 및 패키지 기판(1400)을 포함할 수 있다. 적층형 메모리 장치(1100)는 버퍼 다이(1110) 및 코어 다이들(1120~1150)을 포함할 수 있다.
코어 다이들(1120~1150) 각각은 메모리 셀 어레이를 포함할 수 있다. 코어 다이들(1120~1150)은 도 1 내지 도 11을 참조하여 설명한 메모리 장치(100)를 포함할 수 있다. 버퍼 다이(1110)는 물리 계층(1111) 및 직접 접근 영역(DAB, 1112)을 포함할 수 있다. 물리 계층(1111)은 시스템 온 칩(1200)의 물리 계층(1210)과 인터포저(1300)를 통해 전기적으로 연결될 수 있다. 적층형 메모리 장치(1100)는 물리 계층(1111)을 통해 시스템 온 칩(1200)으로부터 신호들을 수신하거나, 또는 시스템 온 칩(1200)으로 신호들을 전송할 수 있다.
직접 접근 영역(1112)은 시스템 온 칩(1200)을 통하지 않고 적층형 메모리 장치(1100)를 테스트할 수 있는 접근 경로를 제공할 수 있다. 직접 접근 영역(1112)은 외부의 테스트 장치와 직접 통신할 수 있는 도전 수단(예를 들어, 포트 또는 핀)을 포함할 수 있다. 직접 접근 영역(1112)을 통해 수신된 테스트 신호 및 데이터는 TSV들을 통해 코어 다이들(1120~1150)로 전송될 수 있다. 코어 다이들(1120~1150)의 테스트를 위해 코어 다이들(1120~1150)로부터 독출된 데이터는 TSV들 및 직접 접근 영역(1112)을 통해 테스트 장치로 전송될 수 있다. 이에 따라, 코어 다이들(1120~1150)에 대한 직접 접근 테스트가 수행될 수 있다.
버퍼 다이(1110)와 코어 다이들(1120~1150)은 TSV들(1101) 및 범프들(1102)을 통해 서로 전기적으로 연결될 수 있다. 버퍼 다이(1110)는 시스템 온 칩(1200)으로부터 채널 별로 할당된 범프들(1102)을 통해 각각의 채널로 제공되는 신호들을 수신할 수 있다. 예를 들어, 범프들(1102)은 마이크로 범프들일 수 있다.
시스템 온 칩(1200)은 적층형 메모리 장치(1100)를 이용하여 반도체 패키지(1000)가 지원하는 어플리케이션들을 실행할 수 있다. 예를 들어, 시스템 온 칩(1200)은 CPU(Central Processing Unit), AP(Application Processor), GPU(Graphic Processing Unit), NPU(Neural Processing Unit), TPU(Tensor Processing Unit), VPU(Vision Processing Unit), ISP(Image Signal Processor) 및 DSP(Digital Signal Processor) 중 적어도 하나의 프로세서를 포함하여 특화된 연산들을 실행할 수 있다.
시스템 온 칩(1200)은 물리 계층(1210) 및 메모리 컨트롤러(1220)를 포함할 수 있다. 물리 계층(1210)은 적층형 메모리 장치(1100)의 물리 계층(1111)과 신호들을 송수신하기 위한 입출력 회로들을 포함할 수 있다. 시스템 온 칩(1200)은 물리 계층(1210)을 통해 물리 계층(1111)으로 다양한 신호들을 제공할 수 있다. 물리 계층(1111)으로 제공된 신호들은 물리 계층(1111)의 인터페이스 회로들 및 TSV들(1101)을 통해 코어 다이들(1120~1150)로 전달될 수 있다.
메모리 컨트롤러(1220)는 적층형 메모리 장치(1100)의 전반적인 동작을 제어할 수 있다. 메모리 컨트롤러(1220)는 물리 계층(1210)을 통해 적층형 메모리 장치(1100)를 제어하기 위한 신호들을 적층형 메모리 장치(1100)로 전송할 수 있다. 메모리 컨트롤러(1220)는 도 1의 메모리 컨트롤러(30)에 대응할 수 있다.
인터포저(1300)는 적층형 메모리 장치(1100)와 시스템 온 칩(1200)을 연결할 수 있다. 인터포저(1300)는 적층형 메모리 장치(1100)의 물리 계층(1111)과 시스템 온 칩(1200)의 물리 계층(1210) 사이를 연결하고, 도전성 물질들을 이용하여 형성되는 물리적 경로들을 제공할 수 있다. 이에 따라, 적층형 메모리 장치(1100) 및 시스템 온 칩(1200)은 인터포저(1300) 상에 적층되어 서로 신호들을 송수신할 수 있다.
패키지 기판(1400) 상부에는 범프들(1103)이 부착되고, 하부에는 솔더볼(1104)이 부착될 수 있다. 예를 들어, 범프들(1103)은 플립-칩 범프들일 수 있다. 인터포저(1300)는 범프들(1103)을 통해 패키지 기판(1400) 상에 적층될 수 있다. 반도체 패키지(1000)는 솔더볼(1104)을 통해 외부의 다른 패키지 또는 반도체 장치들과 신호들을 송수신할 수 있다. 예를 들어, 패키지 기판(1400)은 인쇄 회로 기판(PCB, Printed Circuit Board)일 수 있다.
도 15는 몇몇 실시예에 따른 반도체 패키지의 구현 예시에 대한 도면이다.
도 15를 참조하면, 반도체 패키지(4000)는 복수의 적층형 메모리 장치들(4100) 및 시스템 온 칩(4200)을 포함할 수 있다. 적층형 메모리 장치들(4100)과 시스템 온 칩(4200)은 인터포저(4300) 상에 적층되고, 인터포저(4300)는 패키지 기판(4400) 상에 적층될 수 있다. 반도체 패키지(4000)는 패키지 기판(4400) 하부에 부착된 솔더볼(4001)을 통해 외부의 다른 패키지 또는 반도체 장치들과 신호들을 송수신할 수 있다.
적층형 메모리 장치들(4100) 각각은 HBM 표준을 기반으로 구현될 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 적층형 메모리 장치들(4100) 각각은 GDDR, HMC, 또는 Wide I/O 표준을 기반으로 구현될 수 있다. 적층형 메모리 장치들(4100) 각각은　도 14의 적층형 메모리 장치(1100)에 대응할 수 있다.
시스템 온 칩(4200)은 CPU, AP, GPU, NPU 등의 적어도 하나의 프로세서 및 복수의 적층형 메모리 장치들(4100)을 제어하기 위한 복수의 메모리 컨트롤러들을 포함할 수 있다. 시스템 온 칩(4200)은 메모리 컨트롤러를 통해 대응하는 적층형 메모리 장치와 신호들을 송수신할 수 있다. 시스템 온 칩(4200)은 도 14의 시스템 온 칩(1200)에 대응할 수 있다.
도 16은 몇몇 실시예에 따른 반도체 패키지에 대한 도면이다.
도 16을 참조하면, 반도체 패키지(3000)는 적층형 메모리 장치(3100), 호스트 다이(3200), 및 패키지 기판(3300)을 포함할 수 있다. 적층형 메모리 장치(3100)는 버퍼 다이(3110) 및 코어 다이들(3120~3150)을 포함할 수 있다. 버퍼 다이(3110)는 호스트 다이(3200)와 통신하기 위한 물리 계층(3111)을 포함하고, 코어 다이들(3120~3150) 각각은 메모리 셀 어레이를 포함할 수 있다.
호스트 다이(3200)는 적층형 메모리 장치(3100)와 통신하기 위한 물리 계층(3210) 및 적층형 메모리 장치(3100)의 전반적인 동작을 제어하기 위한 메모리 컨트롤러(3220)를 포함할 수 있다. 또한, 호스트 다이(3200)는 반도체 패키지(3000)의 전반적인 동작을 제어하고, 반도체 패키지(3000)가 지원하는 어플리케이션을 실행하기 위한 프로세서를 포함할 수 있다. 예를 들어, 호스트 다이(3200)는 CPU, AP, GPU, NPU 등의 적어도 하나의 프로세서를 포함할 수 있다.
적층형 메모리 장치(3100)는 TSV들(3001)을 기반으로 호스트 다이(3200) 상에 배치되어, 호스트 다이(3200) 상에 수직으로 적층될 수 있다. 이에 따라, 버퍼 다이(3110), 코어 다이들(3120~3150), 및 호스트 다이(3200)는 인터포저 없이 TSV들(3001)과 범프들(3002)을 통해 서로 전기적으로 연결될 수 있다. 예를 들어, 범프들(3002)은 마이크로 범프들일 수 있다.
패키지 기판(3300) 상부에는 범프들(3003)이 부착되고, 하부에는 솔더볼(3004)이 부착될 수 있다. 예를 들어, 범프들(3003)은 플립-칩 범프들일 수 있다. 호스트 다이(3200)는 범프들(3003)을 통해 패키지 기판(3300) 상에 적층될 수 있다. 반도체 패키지(3000)는 솔더볼(3004)을 통해 외부의 다른 패키지 또는 반도체 장치들과 신호를 송수신할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 메모리 모듈 100: 메모리 장치
195: 로컬 데이터 입출력 버퍼 15: 글로벌 데이터 입출력 버퍼
30: 메모리 컨트롤러 300: 로우 버퍼
170: 컬럼 디코더

Claims (10)

  1. N개의 메모리 칩을 포함하고, 데이터를 리드 또는 라이트 하는 제1 메모리 장치;
    상기 제1 메모리 장치를 제어하는 제1 메모리 컨트롤러; 및
    상기 제1 메모리 장치로부터 데이터를 리드하거나, 상기 제1 메모리 장치에 데이터를 라이트하기 위해 상기 제1 메모리 장치에 페이지 어드레스를 제공하는 호스트를 포함하고,
    상기 호스트는, 상기 제1 메모리 장치에 기설정된 용량의 데이터를 제공하거나, 상기 제1 메모리 장치로부터 기설정된 용량의 데이터를 제공받고,
    상기 N개의 메모리 칩 각각은,
    제1 워드 라인 및 복수의 비트 라인과 연결된 제1 로우를 포함하는 메모리 셀 어레이와,
    상기 메모리 셀 어레이와 연결되고, 상기 페이지 어드레스를 기초로 상기 메모리 셀 어레이의 제1 로우를 활성화시키는 로우 디코더와,
    상기 제1 로우에 저장된 데이터를 제공받는 로우 버퍼와,
    CAS(Column Address Strobe) 신호와 무관하게 상기 로우 버퍼에 제공된 데이터를 연속적으로 출력하는 로컬 데이터 입출력 버퍼를 포함하는 메모리 시스템.
  2. 제 1항에 있어서,
    상기 N개의 메모리 칩 각각이 상기 호스트에 출력하는 리드 데이터의 용량과,
    상기 N개의 메모리 칩 각각이 상기 호스트로부터 제공받는 라이트 데이터의 용량은,
    각각 상기 기설정된 용량을 N으로 나눈 값인, 메모리 시스템.
  3. 제 1항에 있어서,
    상기 페이지 어드레스는,
    상기 제1 로우와 관련된 로우 어드레스를 포함하고,
    상기 복수의 비트 라인과 관련된 컬럼 어드레스는 포함하지 않는, 메모리 시스템.
  4. 제 1항에 있어서,
    상기 페이지 어드레스는, 상기 제1 로우와 관련된 로우 어드레스와, 상기 복수의 비트 라인과 관련된 컬럼 어드레스를 포함하고,
    상기 메모리 칩은 상기 컬럼 어드레스를 디코딩하여 상기 복수의 비트 라인을 활성화시키는 컬럼 디코더를 더 포함하고,
    상기 컬럼 디코더의 디코딩에 기초하여, 상기 로컬 데이터 입출력 버퍼는 상기 제1 로우에 저장된 데이터 중 부분 데이터를 출력하고,
    상기 부분 데이터의 크기는 상기 기설정된 용량을 N으로 나눈 값과 동일한, 메모리 시스템.
  5. 제 4항에 있어서,
    상기 로우 버퍼가 제공받는 상기 제1 로우에 저장된 데이터의 크기는, 상기 기설정된 용량을 N으로 나눈 값보다 큰 메모리 시스템.
  6. 제 1항에 있어서,
    상기 제1 메모리 컨트롤러는,
    상기 N개의 메모리 칩 각각의 상기 로컬 데이터 입출력 버퍼가 출력한 칩 데이터를 제공받고, 상기 칩 데이터를 전부 수집한 페이지 데이터를 상기 호스트에 제공하는 글로벌 데이터 입출력 버퍼를 포함하고,
    상기 페이지 데이터의 용량은 상기 기설정된 용량과 동일한, 메모리 시스템.
  7. 제 1항에 있어서,
    데이터를 리드/라이트 하는 제2 메모리 장치; 및
    상기 제2 메모리 장치를 제어하는 제2 메모리 컨트롤러를 더 포함하고,
    상기 제2 메모리 장치는 CAS 신호에 기초하여 데이터를 리드/라이트 하고,
    상기 제1 메모리 컨트롤러가 상기 호스트와 통신하는 제1 통신 모드와, 상기 제2 메모리 컨트롤러가 상기 호스트와 통신하는 제2 통신 모드는 다른, 메모리 시스템.
  8. 제 1항에 있어서,
    상기 제1 메모리 장치는 휘발성 메모리를 포함하는, 메모리 시스템.
  9. 제 1항에 있어서,
    상기 제1 메모리 컨트롤러는, 상기 호스트와 CXL(Compute eXpress Link) 통신 프로토콜을 사용하는, 메모리 시스템.
  10. 제 1항에 있어서,
    라이트 커맨드에 응답하여, 상기 로컬 데이터 입출력 버퍼는,
    상기 호스트로부터 입력 받은 라이트 데이터를 CAS 신호에 무관하게 상기 로우 버퍼에 연속적으로 제공하는, 메모리 시스템.
KR1020220010032A 2021-11-19 2022-01-24 메모리 시스템 KR20220016934A (ko)

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