JP5448697B2 - 半導体記憶装置及びデータ処理システム - Google Patents
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Description
4〜6 内部回路
10 半導体記憶装置
11a,11b クロック端子
11c クロックイネーブル端子
12a〜12e コマンド端子
13 アドレス端子
14 データ入出力端子
15a,15b データストローブ端子
16 キャリブレーション端子
17a,17b 電源端子
21 クロック発生回路
22 DLL回路
23 入出力バッファ回路
24 キャリブレーション回路
25 データラッチ回路
31 コマンド入力バッファ
32 コマンドデコーダ
33 不良チップ情報保持回路
41 アドレス入力バッファ
42 モードレジスタ
43 パワーオン検出回路
44 層アドレス設定回路
45 層アドレスコントロール回路
46 層アドレス発生回路
46a 層アドレスレジスタ
46b インクリメント回路
46c 転送回路
47 層アドレス比較回路
47a 層アドレス選択回路
47x ロウアドレス比較回路
47y カラムアドレス比較回路
50 メモリセルアレイ
51 ロウデコーダ
52 カラムデコーダ
53 センス回路
54 データコントロール回路
55 入出力回路
61 ロウ制御回路
62 カラム制御回路
63 コントロールロジック回路
63a ラッチ回路
63b,63c 制御回路
63x ロウコマンド制御回路
63y カラムコマンド制御回路
64 モードレジスタ
65 コマンドデコーダ
70 内部電圧発生回路
71 パワーオン検出回路
80 シリコン基板
81 層間絶縁膜
82 絶縁リング
83,86 TSVの端部
84 裏面バンプ
85 表面バンプ
91 電極
92 スルーホール電極
93 再配線層
94 NCF
95 リードフレーム
96 アンダーフィル
97 封止樹脂
100,200,300 リフレッシュ制御回路
110,210,320,330,420,430 カウンタ回路
111,112,211,212 フリップフロップ回路
120 セレクタ
140 遅延回路
150,370 コマンド停止回路
220 比較回路
230 ゲート回路
310,410 パルス発生回路
340,440 デコーダ回路
350 ダミーバンク制御回路
360〜362 ゲート回路
400 バンク選択回路
450 ダミーバンク制御回路
500 メモリコントローラ
CC0〜CC7 コアチップ
ICMD 内部コマンド
IF インターフェースチップ
IP インターポーザ
LID 層アドレス
REF リフレッシュコマンド
REFa〜REFc 内部リフレッシュコマンド
SB 外部端子
SEL チップ選択情報
TSV 貫通電極
BACT0〜BACT7 バンクアクティブ信号
D_BACT ダミーバンクアクティブ信号
Claims (12)
- 予め互いに異なるチップ情報が付与される複数のコアチップを備えた半導体記憶装置であって、
第1のリフレッシュコマンドを互いにタイミングの異なる複数の第2のリフレッシュコマンドに分割し、分割された前記第2のリフレッシュコマンドのカウント情報と前記チップ情報とを比較し、前記カウント情報と前記チップ情報の少なくとも一部とが互いに一致したコアチップにおいてリフレッシュ動作が実行されることを特徴とする半導体記憶装置。 - 前記複数のコアチップに接続されたインターフェースチップをさらに備え、前記インターフェースチップは、前記第1のリフレッシュコマンドを互いにタイミングの異なる前記複数の第2のリフレッシュコマンドに分割するリフレッシュ制御回路を含むことを特徴とする請求項1に記載の半導体記憶装置。
- 前記複数のコアチップは、前記第2のリフレッシュコマンドをカウントすることによって前記カウント情報を生成する第1のカウンタ回路と、前記カウント情報と前記チップ情報の少なくとも一部とを比較する比較回路とをそれぞれ含むことを特徴とする請求項2に記載の半導体記憶装置。
- 前記複数のコアチップは、それぞれ複数のメモリバンクと、内部パルスをカウントすることによってバンク情報を生成する第2のカウンタ回路をさらに含み、
複数のメモリバンクのうち、前記バンク情報が示すメモリバンクに対してリフレッシュ動作が実行されることを特徴とする請求項2又は3に記載の半導体記憶装置。 - 前記第2のリフレッシュコマンドは、前記インターフェースチップから共通の配線を介して前記複数のコアチップに共通に供給されることを特徴とする請求項2乃至4のいずれか一項に記載の半導体記憶装置。
- 前記複数のコアチップが積層されており、前記共通の配線は前記複数のコアチップに設けられた貫通電極を含むことを特徴とする請求項5に記載の半導体記憶装置。
- 前記第1のリフレッシュコマンドは、外部から供給されるリフレッシュコマンドに基づき生成されることを特徴とする請求項1乃至6のいずれか一項に記載の半導体記憶装置。
- 前記第1のリフレッシュコマンドは、前記インターフェースチップの内部で自動的に生成されることを特徴とする請求項2乃至6のいずれか一項に記載の半導体記憶装置。
- リフレッシュ動作によってデータの保持が必要なメモリセルを有し、それぞれチップ情報が割り当てられた複数のコアチップと、
前記コアチップにリフレッシュコマンドを共通に供給するインターフェースチップと、を備え、
前記複数のコアチップは、前記リフレッシュコマンドをカウントする第1のカウンタ回路と、前記第1のカウンタ回路のカウント値と当該コアチップに割り当てられた前記チップ情報の少なくとも一部に基づいて前記リフレッシュ動作の有無を判定する比較回路とをそれぞれ含むことを特徴とする半導体記憶装置。 - 前記複数のコアチップは、それぞれ複数のメモリバンクと、内部パルスをカウントする第2のカウンタ回路とをさらに備え、
複数のメモリバンクのうち、前記第2のカウンタのカウント値が示すメモリバンクに対してリフレッシュ動作が実行されることを特徴とする請求項9に記載の半導体記憶装置。 - 前記複数のコアチップが積層されており、前記リフレッシュコマンドは前記複数のコアチップに設けられた貫通電極を介して、前記複数のコアチップに設けられた前記第1のカウンタ回路に共通に供給されることを特徴とする請求項9又は10に記載の半導体記憶装置。
- 請求項1乃至7のいずれか一項に記載の半導体記憶装置と、前記半導体記憶装置に前記第1のリフレッシュコマンドを発行するコントローラとを備えることを特徴とするデータ処理システム。
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