JP2012064282A - 半導体装置 - Google Patents
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Abstract
【解決手段】半導体装置10は、複数のチップ100と、チップ100を制御するチップ200と、チップ100とチップ200とを接続する内部配線400とを備える。チップ100は、光学ヒューズ120及びその情報を保持するラッチ回路101と、内部配線400を介してチップ200から供給された電気ヒューズ220の情報を保持するラッチ回路102と、ラッチ回路101,102のいずれか一方の情報を選択する選択回路151を含み、選択された情報から冗長判定信号HITを生成する。本発明によれば、電気ヒューズの情報が内部配線を介してチップ200からチップ100に転送されることから、チップ100に電気ヒューズを設ける必要がなくなるとともに、転送に外部端子を使用しないことから、起動時間が増大することもない。
【選択図】図1
Description
10 半導体装置
11a,11b クロック端子
11c クロックイネーブル端子
12a〜12f コマンド端子
13a〜13c アドレス端子
14 データ入出力端子
15a,15b データストローブ端子
16 キャリブレーション端子
17a,17b 電源端子
18 データマスク端子
21 クロック発生回路
22 DLL回路
23 入出力バッファ回路
24 キャリブレーション回路
25,28 FIFO回路
26,27,34 TSVバッファ
29 入出力回路
31 コマンド入力バッファ
32 コントロールロジック
32a レイテンシコントローラ
32b コマンドデコーダ
33 不良チップ情報保持回路
35 TSVレシーバ
36 不活性化回路
37 DFT回路
41 アドレス入力バッファ
42 モードレジスタ
43 パワーオン検出回路
44 層アドレス設定回路
45 層アドレスコントロール回路
46 層アドレス発生回路
47 層アドレス比較回路
48 層アドレスバッファ
49 入力レシーバ
50 メモリセルアレイ
50a ロウ冗長アレイ
50b カラム冗長アレイ
51 ロウデコーダ
51a アドレス比較回路
52 カラムデコーダ
53 センス回路
54 データコントロール回路
54a テスト回路
55,57 光学ヒューズ回路
56,58 不良アドレスラッチ回路
56a,56b,56ae,56be ラッチ回路
56c データコントロール回路
56d データラッチ回路
56e 選択回路
56f〜56h ゲート回路
56s ヒューズ選択回路
58 不良アドレスラッチ回路
61 ロウ制御回路
61a アドレスバッファ
61b リフレッシュカウンタ
62 カラム制御回路
62a アドレスバッファ
62b バーストカウンタ
63 コントロールロジック
64 モードレジスタ
65 コマンドデコーダ
66 DFT回路
71 パワーオン検出回路
72 内部電圧発生回路
81 DFT回路
82 解析回路
83 電気ヒューズ回路
83−0〜83−7 ヒューズセット
83a コントロール回路
83b 電気ヒューズコントローラ
83c 転送制御回路
84 シリアライザ
85 ロード回路
91 電極
92 スルーホール電極
93 再配線層
94 NCF
95 リードフレーム
96 アンダーフィル
97 封止樹脂
100 第1のチップ
101〜104 ラッチ回路
110 メモリセルアレイ
120 光学ヒューズ
130 フラグヒューズ
140 入力回路
150 制御回路
151 選択回路
152 アドレス比較回路
160 アクセス制御回路
170 冗長アレイ
180 シリコン基板
181 層間絶縁膜
182 絶縁リング
183 端部
184 裏面バンプ
185 表面バンプ
186 端部
200 第2のチップ
210 アクセス制御回路
220 電気ヒューズ
230 フラグヒューズ
240 出力回路
300 外部端子
400 内部配線
CC0〜CC7 コアチップ
HIT 冗長判定信号
IF インターフェースチップ
IP インターポーザ
RBL 冗長ビット線
RMC 冗長セル
RWL 冗長ワード線
SB 外部端子
TSV 貫通電極
Claims (20)
- 外部端子と、
それぞれ複数のメモリセルを有する複数の第1のチップと、
前記外部端子を介して半導体装置の外部と通信し、前記複数の第1のチップを制御する第2のチップと、
前記複数の第1のチップにそれぞれ設けられ、該第1のチップの基板を貫通する複数の貫通電極を含み、該第1のチップと前記第2のチップとを電気的に接続する複数の内部配線と、を備え、
前記複数の第1のチップは、前記複数のメモリセルへのアクセスにおいて、半導体装置の外部と直接通信することなく前記第2のチップを介して外部と通信し、
更に、前記第2のチップは、電気ヒューズを含み、
更に、前記複数の第1のチップのそれぞれは、
光学ヒューズ及びその光学ヒューズの情報を保持する第1のラッチ回路と、
前記内部配線を介して供給された前記電気ヒューズの情報を保持する第2のラッチ回路と、
前記第1と第2のラッチ回路のいずれか一方の情報を選択する選択回路と、
前記選択された情報から一つの冗長判定信号を生成する第1の制御回路と、を含む、半導体装置。 - 更に、前記第2のチップは、前記電気ヒューズの情報を前記内部配線へ出力する第1の出力回路を含み、
更に、前記第1のチップのそれぞれは、前記電気ヒューズの情報を前記内部配線から入力する第1の入力回路を含む、請求項1に記載の半導体装置。 - 更に、前記第2のチップは、前記電気ヒューズに情報を設定したか否かを示す第1のフラッグ情報を含み、
更に、前記第1のチップのそれぞれは、
前記内部配線を介して供給された前記第1のフラッグ情報を保持する第3のラッチ回路と、
前記光学ヒューズをそれぞれ使用したか否かを示す第2のフラッグ情報と、を含み、
前記第1の制御回路は、前記第3のラッチ回路に保持された前記第1のフラッグ情報と前記第2のフラッグ情報から、前記選択回路において前記第1と第2のラッチ回路のいずれか一方を選択する、請求項2に記載の半導体装置。 - 更に、前記第2のチップの第1の出力回路は、前記第1のフラッグ情報を前記内部配線へ出力し、
更に、前記第1のチップの第1の入力回路は、前記内部配線を介して前記第1のフラッグ情報を入力する、請求項3に記載の半導体装置。 - 更に、前記第1のチップのそれぞれは、自らのチップに割り振られた前記複数の第1のチップごとに異なるチップ識別情報を有し、
前記第2のチップの第1の出力回路は、前記電気ヒューズの情報に付帯させてレイヤ情報を前記内部配線に出力し、
前記第1のチップの第1の入力回路は、前記レイヤ情報が前記チップ識別情報と一致する時、前記第2のチップから送出された電気ヒューズの情報を前記第2のラッチ回路に取り込む、請求項2乃至4のいずれか一項に記載の半導体装置。 - 更に、前記第1のチップは、前記複数のメモリセルが有する複数のデータに関連するパス/フェイル判定を行い、そのパス/フェイル判定の結果を前記第2のチップへ転送する第2の出力回路を含み、
更に、前記第2のチップは、前記複数の第1のチップが有する複数の前記第2の出力回路から転送された複数の前記パス/フェイル判定の結果を解析し、その解析結果を前記複数のメモリセルのリペア情報として前記電気ヒューズに設定する解析回路を含む、請求項1に記載の半導体装置。 - 更に、前記第2のチップは、前記電気ヒューズと同一の構造を有する前記第1のフラッグ情報を格納するヒューズを含み、
更に、第1のチップのそれぞれは、前記光学ヒューズと同一の構造を有する前記第2のフラッグ情報を格納するヒューズを含む、請求項3又は4に記載の半導体装置。 - 前記複数の第1のチップのそれぞれは、複数の前記冗長判定信号と、前記複数の冗長判定信号にそれぞれ対応する複数の前記光学ヒューズを含み、
前記複数の光学ヒューズの切断は、前記複数の冗長判定信号のうちで上位と下位のいずれか一方の前記冗長判定信号に対応する前記光学ヒューズから実行し、
前記第2のチップは、前記複数の冗長判定信号にそれぞれ対応する複数の前記電気ヒューズと、第2の制御回路を含み、
前記第2の制御回路は、前記電気ヒューズの設定を、前記複数の冗長判定信号のうちで上位の下位のいずれか他方の前記冗長判定信号に対応する前記電気ヒューズから実行する、請求項1乃至7のいずれか一項に記載の半導体装置。 - 前記電気ヒューズは、ワンタイムROMである、請求項1に記載の半導体装置。
- 更に、前記複数の第1のチップのそれぞれは、前記複数のメモリセルに関連する並列な複数ビットであるパラレルデータを出力する第1の出力回路を有し、
更に、前記第2のチップは、前記複数の第1のチップから供給される前記パラレルデータを直列な複数ビットであるシリアルデータに変換して前記半導体装置の前記外部端子に出力する第2の出力回路を有する、請求項1に記載の半導体装置。 - 外部信号端子と、
それぞれ複数のメモリセルを有し、前記外部信号端子に直接接続されない複数のコアチップと、
前記外部信号端子に接続され、前記複数のコアチップを制御するインターフェースチップと、を備え、
前記複数のコアチップと前記インターフェースチップが積層され、前記複数のコアチップにそれぞれ設けられた貫通電極を介して前記複数のコアチップと前記インターフェースチップとが電気的に接続され、
更に、前記インターフェースチップは、前記複数のコアチップのいずれかに含まれる不良であるメモリセルのアドレスを記憶するための電気ヒューズを備え、
更に、前記複数のコアチップのそれぞれは、
前記複数のメモリセルのうち不良であるメモリセルを代替する冗長セルと、
前記不良であるメモリセルのアドレスを記憶するための光学ヒューズと、
前記光学ヒューズから読み出されたアドレスと前記電気ヒューズから読み出されたアドレスのいずれか一方を選択する選択回路と、
前記選択回路によって選択されたアドレスに対するアクセスが要求されたことに応答して、前記不良であるメモリセルの代わりに前記冗長セルにアクセスするアクセス制御回路と、を備えることを特徴とする半導体装置。 - 前記電気ヒューズから読み出されたアドレスは、前記外部信号端子を介することなく前記貫通電極を介して前記インターフェースチップから前記複数のコアチップへ供給される、ことを特徴とする請求項11に記載の半導体装置。
- 更に、前記複数のコアチップのそれぞれは、
前記光学ヒューズから読み出されたアドレスを保持する第1のラッチ回路と、
前記電気ヒューズから読み出され、前記貫通電極を介して前記インターフェースチップから供給されたアドレスを保持する第2のラッチ回路と、を備え、
前記選択回路は、前記第1のラッチ回路に保持されたアドレスと前記第2のラッチ回路に保持されたアドレスのいずれか一方を選択する、ことを特徴とする請求項12に記載の半導体装置。 - 更に、前記複数のコアチップのそれぞれは、前記複数のメモリセルが有する複数のデータに関連するパス/フェイル判定を行うテスト回路を備え、
更に、前記インターフェースチップは、前記複数のコアチップが有する複数の前記テスト回路による複数の前記パス/フェイル判定の結果に基づいて、前記電気ヒューズをプログラムするプログラム回路を備える、ことを特徴とする請求項11乃至13のいずれか一項に記載の半導体装置。 - 前記複数のテスト回路による前記複数のパス/フェイル判定の結果は、前記貫通電極を介して前記複数のコアチップから前記インターフェースチップに供給される、ことを特徴とする請求項14に記載の半導体装置。
- 前記複数のコアチップのそれぞれは、複数の前記光学ヒューズを備え、
前記インターフェースチップは、複数の前記電気ヒューズを備え、
前記複数の光学ヒューズは、複数の第1の光学ヒューズ及び複数の第2の光学ヒューズを含み、
前記複数の第1の光学ヒューズには、対応する前記インターフェースチップが有する前記複数の電気ヒューズが割り当てられず、
前記複数の第2の光学ヒューズには、対応する前記インターフェースチップが有する前記複数の電気ヒューズがそれぞれ割り当てられ、
前記選択回路は、前記複数の第2の光学ヒューズから読み出されたアドレスと、対応する前記複数の電気ヒューズから読み出されたアドレスのいずれか一方を選択する、ことを特徴とする請求項11乃至15のいずれか一項に記載の半導体装置。 - 前記複数の光学ヒューズのプログラムは、前記複数の第1の光学ヒューズから優先的に行われる、ことを特徴とする請求項16に記載の半導体装置。
- 前記光学ヒューズは、前記複数のコアチップが積層される前にプログラムされ、
前記電気ヒューズは、前記複数のコアチップ及び前記インターフェースチップが積層された後にプログラムされる、ことを特徴とする請求項11乃至17のいずれか一項に記載の半導体装置。 - 前記電気ヒューズは、ワンタイムROMである、請求項18に記載の半導体装置。
- 前記電気ヒューズは、絶縁膜の破壊によって情報を不可逆的に記憶するアンチヒューズ素子である、請求項19に記載の半導体装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010208995A JP5649888B2 (ja) | 2010-09-17 | 2010-09-17 | 半導体装置 |
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Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010208995A JP5649888B2 (ja) | 2010-09-17 | 2010-09-17 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012064282A true JP2012064282A (ja) | 2012-03-29 |
JP5649888B2 JP5649888B2 (ja) | 2015-01-07 |
Family
ID=45817676
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010208995A Expired - Fee Related JP5649888B2 (ja) | 2010-09-17 | 2010-09-17 | 半導体装置 |
Country Status (2)
Country | Link |
---|---|
US (2) | US8644086B2 (ja) |
JP (1) | JP5649888B2 (ja) |
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Publication number | Publication date |
---|---|
US9252062B2 (en) | 2016-02-02 |
US20120069685A1 (en) | 2012-03-22 |
US20140141543A1 (en) | 2014-05-22 |
JP5649888B2 (ja) | 2015-01-07 |
US8644086B2 (en) | 2014-02-04 |
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R150 | Certificate of patent or registration of utility model |
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