KR102058101B1 - 반도체 집적회로 - Google Patents

반도체 집적회로 Download PDF

Info

Publication number
KR102058101B1
KR102058101B1 KR1020120150025A KR20120150025A KR102058101B1 KR 102058101 B1 KR102058101 B1 KR 102058101B1 KR 1020120150025 A KR1020120150025 A KR 1020120150025A KR 20120150025 A KR20120150025 A KR 20120150025A KR 102058101 B1 KR102058101 B1 KR 102058101B1
Authority
KR
South Korea
Prior art keywords
chip
semiconductor chips
vias
mode
abandoned
Prior art date
Application number
KR1020120150025A
Other languages
English (en)
Other versions
KR20140080338A (ko
Inventor
이태용
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020120150025A priority Critical patent/KR102058101B1/ko
Priority to US13/841,541 priority patent/US9356000B2/en
Priority to TW107119495A priority patent/TWI667766B/zh
Priority to TW102130337A priority patent/TWI632663B/zh
Priority to CN201310566623.0A priority patent/CN103887288B/zh
Publication of KR20140080338A publication Critical patent/KR20140080338A/ko
Application granted granted Critical
Publication of KR102058101B1 publication Critical patent/KR102058101B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

적층 패키지 구조를 가지는 반도체 집적회로에 관한 것으로, 수직으로 적층된 복수의 반도체 칩; 복수의 반도체 칩을 각각 수직으로 관통하며 용량 확장 모드시 이용되는 제1 칩관통비아; 및 복수의 반도체 칩을 각각 수직으로 관통하며 대역폭 확장 모드시 이용되는 복수의 제2 칩관통비아를 포함하며, 복수의 반도체 칩 각각은, 모드전환신호에 응답하여 제1 칩관통비아 및 임의의 제2 칩관통비아 - 복수의 제2 칩관통비아 중 어느 하나임 - 중 어느 하나를 선택하기 위한 경로 선택부; 및 경로 선택부에 의해 제1 칩관통비아 또는 임의의 제2 칩관통비아와 선택적으로 접속되는 내부회로를 포함하는 반도체 집적회로가 제공된다.

Description

반도체 집적회로{SEMICONDUCTOR INTEGRATED CIRCUIT}
본 발명은 반도체 설계 기술에 관한 것으로, 더욱 상세하게는 적층 패키지 구조를 가지는 반도체 집적회로에 관한 것이다.
일반적으로, 반도체 집적회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위해 지속적으로 발전해 왔다. 최근에는 전기/전자 제품의 소형화와 더불어 고성능화가 요구됨에 따라 적층(stack) 패키지에 대한 다양한 기술들이 개발되고 있다.
반도체 산업에서 말하는 "적층"이란 적어도 2개 이상의 반도체 칩 또는 패키지를 수직으로 쌓아 올리는 것으로, 예컨대 반도체 메모리 장치의 경우는 반도체 집적 공정에서 구현 가능한 메모리 용량보다 2배 이상의 메모리 용량을 갖는 제품을 구현할 수 있다. 또한, 적층 패키지는 메모리 용량 증대는 물론 실장 밀도 및 실장 면적 사용의 효율성 측면에서 이점을 갖기 때문에 적층 패키지에 대한 연구 및 개발이 가속화되고 있는 실정이다.
적층 패키지는 크게 개별 반도체 칩들을 적층한 후 한번에 적층된 반도체 칩들을 패키징해주는 방법과, 패키징된 개별 반도체 칩들을 적층하는 방법으로 제조할 수 있으며, 적층 패키지의 개별 반도체 칩들은 금속 와이어 또는 칩관통비아 등을 통하여 전기적으로 연결된다. 특히, 칩관통비아를 이용한 스택 패키지는 반도체 칩 내에 칩관통비아를 형성해서 칩관통비아에 의해 수직으로 반도체 칩들 간에 물리적 그리고 전기적 연결이 이루어지도록 한 구조이다.
먼저, 도 1에는 종래기술의 일예에 따른 반도체 집적회로의 구성도가 도시되어 있다.
도 1을 참조하면, 반도체 집적회로(100)는 수직으로 적층된 제1 내지 제4 반도체 칩(110 ~ 140)과, 제1 내지 제4 반도체 칩(110 ~ 140)을 각각 수직으로 관통하는 제1 내지 제4 칩관통비아(TSV00 ~ TSV03)(TSV10 ~ TSV13)(TSV20 ~ TSV23)(TSV30 ~ TSV33)와, 제1 내지 제4 반도체 칩(110 ~ 140) 하부에 구비되며 제1 내지 제4 반도체 칩(110 ~ 140) 사이에서 제1 내지 제4 칩관통비아(TSV00 ~ TSV03)(TSV10 ~ TSV13)(TSV20 ~ TSV23)(TSV30 ~ TSV33)를 전기적으로 접속하기 위한 제1 내지 제4 범프 패드(bump pad)를 포함하며, 제1 내지 제4 반도체 칩(110 ~ 140)은 각각 제1 내지 제4 칩관통비아(TSV00 ~ TSV03)(TSV10 ~ TSV13)(TSV20 ~ TSV23)(TSV30 ~ TSV33)와 접속되는 제1 내지 제4 내부회로(111 ~ 117)(121 ~ 127)(131 ~ 137)(141 ~ 147)를 포함한다.
여기서, 제1 내지 제4 칩관통비아(TSV00 ~ TSV03)(TSV10 ~ TSV13)(TSV20 ~ TSV23)(TSV30 ~ TSV33)는 반도체 칩(110 ~ 140)마다 동일 선상에 배치되며 제1 내지 제4 반도체 칩(110 ~ 140) 사이에서 서로 수직 접속되는 구조를 가진다. 즉, 제1 칩관통비아(TSV00, TSV10, TSV20, TSV30)끼리 수직 접속되고, 제2 칩관통비아(TSV01, TSV11, TSV21, TSV31)끼리 수직 접속되고, 제3 칩관통비아(TSV02, TSV12, TSV22, TSV32)끼리 수직 접속되며, 제4 칩관통비아(TSV03, TSV13, TSV23, TSV33)끼리 수직 접속된다.
그리고, 제1 내지 제4 내부회로(111 ~ 117)(121 ~ 127)(131 ~ 137)(141 ~ 147)는 입출력회로를 포함할 수 있다.
상기와 같은 구성을 가지는 반도체 집적회로(100)는 적층되는 반도체 칩의 개수가 증가할수록 총 메모리 용량(density)이 증가하는 이점이 있다.
그러나, 상기와 같은 구성을 가지는 반도체 집적회로(100)는 제1 내지 제4 반도체 칩(110 ~ 140) 사이에서 수직으로 접속되는 제1 내지 제4 칩관통비아(TSV00 ~ TSV03)(TSV10 ~ TSV13)(TSV20 ~ TSV23)(TSV30 ~ TSV33)가 공통 접속 노드를 가지기 때문에, 제1 내지 제4 반도체 칩(110 ~ 140)은 동시 입력이 가능하지만 동시 출력이 불가능하다. 따라서, 반도체 집적회로(100)는 적층되는 반도체 칩의 개수가 증가하더라도 고정적인 대역폭(bandwidth)을 가지는 문제점이 있다. 한편, 제1 내지 제4 반도체 칩(110 ~ 120)을 각각 관통하는 칩관통비아의 개수를 증가하여 대역폭을 증가할 수도 있지만, 이러한 경우 내부회로(111 ~ 117)(121 ~ 127)(131 ~ 137)(141 ~ 147) - 입출력회로를 포함함 - 도 함께 구비해야 하므로 그에 따른 반도체 칩의 면적이 증가하는 문제점도 있다.
다음, 도 2에는 종래기술의 다른 예에 따른 반도체 집적회로의 구성도가 도시되어 있다.
도 2를 참조하면, 반도체 집적회로(200)는 수직으로 적층된 제1 내지 제4 반도체 칩(210 ~ 240)과, 제1 내지 제4 반도체 칩(210 ~ 240)을 각각 수직으로 관통하는 제1 내지 제4 칩관통비아(TSV00 ~ TSV03)(TSV10 ~ TSV13)(TSV20 ~ TSV23)(TSV30 ~ TSV33)와, 제1 내지 제4 반도체 칩(210 ~ 240) 하부에 구비되며 제1 내지 제4 반도체 칩(210 ~ 240) 사이에서 제1 내지 제4 칩관통비아(TSV00 ~ TSV03)(TSV10 ~ TSV13)(TSV20 ~ TSV23)(TSV30 ~ TSV33)를 전기적으로 접속하기 위한 제1 내지 제4 범프 패드(bump pad)를 포함하며, 제1 내지 제4 반도체 칩(210 ~ 240)은 각각 제1 내지 제4 칩관통비아(TSV00 ~ TSV03)(TSV10 ~ TSV13)(TSV20 ~ TSV23)(TSV30 ~ TSV33)가 공통으로 접속되는 내부회로(211)(221)(231)(241)를 포함한다.
여기서, 제1 내지 제4 칩관통비아(TSV00 ~ TSV03)(TSV10 ~ TSV13)(TSV20 ~ TSV23)(TSV30 ~ TSV33)는 반도체 칩(110 ~ 140)마다 동일 선상에 배치되며 제1 내지 제4 반도체 칩(110 ~ 140) 사이에서 예정된 패턴으로 서로 교차 접속되는 구조를 가진다. 즉, 제1 칩관통비아(TSV00, TSV10, TSV20)는 상부에 적층된 반도체 칩의 제2 칩관통비아(TSV11, TSV21, TSV31)에 접속되고, 제2 칩관통비아(TSV01, TSV11, TSV21)는 상부에 적층된 반도체 칩의 제3 칩관통비아(TSV12, TSV22, TSV32)에 접속되고, 제3 칩관통비아(TSV02, TSV12, TSV22)는 상부에 적층된 반도체 칩의 제4 칩관통비아(TSV13, TSV23, TSV33)에 접속되며, 제4 칩관통비아(TSV03, TSV13, TSV23)는 상부에 적층된 반도체 칩의 제1 칩관통비아(TSV10, TSV20, TSV30)에 접속된다.
그리고, 내부회로(211)(221)(231)(241)는 입출력회로를 포함할 수 있다.
상기와 같은 구성을 가지는 반도체 집적회로(200)는 각각의 반도체 칩에 구비되는 내부회로(211)(221)(231)(241)의 개수를 최소화할 수 있고, 제1 내지 제4 반도체 칩(210 ~ 240)으로부터 동시 입출력이 가능하여 대역폭이 확장되는 이점이 있다.
그러나, 상기와 같은 구성을 가지는 반도체 집적회로(200)는 칩관통비아당 하나의 반도체 칩만이 접속되기 때문에 칩관통비아당 메모리 용량(density)은 확장이 불가능한 문제점이 있다. 다시 말해, 하나의 칩관통비아가 그에 대응하는 하나의 반도체 칩의 데이터 입출력만을 관여하기 때문에, 보다 많은 반도체 칩이 적층되더라도 칩관통비아당 메모리 용량은 확장되지 않는다.
본 발명은 적층된 반도체 칩 간의 인터페이스 구조를 필요에 따라 용량(density) 확장 구조로써 이용하거나 또는 대역폭(bandwidth) 확장 구조로써 이용할 수 있는 반도체 집적회로를 제공하는 것이다.
본 발명의 일 측면에 따르면, 본 발명은 수직으로 적층된 복수의 반도체 칩; 복수의 반도체 칩을 각각 수직으로 관통하며 용량 확장 모드시 이용되는 제1 칩관통비아; 및 복수의 반도체 칩을 각각 수직으로 관통하며 대역폭 확장 모드시 이용되는 복수의 제2 칩관통비아를 포함하며, 복수의 반도체 칩 각각은, 모드전환신호에 응답하여 제1 칩관통비아 및 임의의 제2 칩관통비아 - 복수의 제2 칩관통비아 중 어느 하나임 - 중 어느 하나를 선택하기 위한 경로 선택부; 및 경로 선택부에 의해 제1 칩관통비아 또는 임의의 제2 칩관통비아와 선택적으로 접속되는 내부회로를 포함한다.
본 발명의 다른 측면에 따르면, 본 발명은 수직으로 적층된 N(2 이상의 자연수)개의 반도체 칩; 및 N개의 반도체 칩 각각을 수직으로 관통하는 N개의 칩관통비아를 각각 포함하는 복수의 비아그룹을 포함하며, 복수의 비아그룹 각각은, 각각의 반도체 칩 사이에서 서로 수직 접속되는 1개의 제1 칩관통비아; 각각의 반도체 칩 사이에서 제1 칩관통비아와 함께 예정된 패턴으로 서로 교차 접속되는 N-1개의 제2 칩관통비아를 포함한다.
본 발명의 또 다른 측면에 따르면, 본 발명은 수직으로 적층된 복수의 반도체 칩; 복수의 반도체 칩을 각각 수직으로 관통하고 복수의 반도체 칩에 공통으로 접속되는 제1 칩관통비아; 및 복수의 반도체 칩을 각각 수직으로 관통하고 복수의 반도체 칩과 1대 1로 접속되는 복수의 제2 칩관통비아를 포함하며, 복수의 반도체 칩 각각은, 모드전환신호에 응답하여 제1 칩관통비아 및 임의의 제2 칩관통비아 - 복수의 제2 칩관통비아 중에서 반도체 칩 별로 대응하는 어느 하나임 - 중 어느 하나를 선택하기 위한 경로 선택부; 및 경로 선택부에 의해 제1 칩관통비아 또는 임의의 제2 칩관통비아와 선택적으로 접속되는 내부회로를 포함한다.
용량(density) 확장 구조와 대역폭(bandwidth) 확장 구조를 선택적으로 이용할 수 있으므로, 시스템이 요구하는 조건에 유연하게 대체 가능한 효과가 있다.
도 1은 종래기술의 일예에 따른 반도체 집적회로의 구성도이다.
도 2는 종래기술의 다른 예에 따른 반도체 집적회로의 구성도이다.
도 3은 본 발명의 제1 실시예에 따른 반도체 집적회로의 구성도이다.
도 4는 도 3에 도시된 경로 선택부의 내부 구성도이다.
도 5는 본 발명의 제2 실시예에 따른 반도체 집적회로의 구성도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명의 실시예에서는 4개의 반도체 칩이 적층된 반도체 집적회로를 예로 들어 설명한다.
도 3에는 본 발명의 제1 실시예에 따른 반도체 집적회로의 구성도가 도시되어 있고, 도 4에는 도 3에 도시된 경로 선택부의 내부 구성도가 도시되어 있다.
도 3을 참조하면, 반도체 집적회로(300)는 수직으로 적층된 제1 내지 제4 반도체 칩(310 ~ 340)과, 제1 내지 제4 반도체 칩(310 ~ 340)을 각각 수직으로 관통하며 용량(density) 확장 모드 및 대역폭(bandwidth) 확장 모드시에 이용되는 제1 수직 접속용 칩관통비아(TSV00, TSV10, TSV20, TSV30)와, 제1 내지 제4 반도체 칩(310 ~ 340)을 각각 수직으로 관통하며 대역폭 확장 모드시 이용되는 제1 내지 제3 교차 접속용 칩관통비아(TSV01, TSV02, TSV03)(TSV11, TSV12, TSV13)(TSV21, TSV22, TSV23)(TSV31, TSV32, TSV33)와, 제1 내지 제4 반도체 칩(310 ~ 340) 하부에 구비되며 제1 내지 제4 반도체 칩(310 ~ 340) 사이에서 제1 수직 접속용 칩관통비아(TSV00, TSV10, TSV20, TSV30) 및 제1 내지 제3 교차 접속용 칩관통비아(TSV01, TSV02, TSV03)(TSV11, TSV12, TSV13)(TSV21, TSV22, TSV23)(TSV31, TSV32, TSV33)를 전기적으로 접속하기 위한 제1 내지 제4 범프 패드(BP00, BP01, BP02, BP03)(BP10, BP11, BP12, BP13)(BP20, BP21, BP22, BP23)(BP30, BP31, BP32, BP33)를 포함하며, 제1 내지 제4 반도체 칩(310 ~ 340) 각각은 후술하는 모드전환신호(BW_EXTEND_T, BW_EXTEND_B)에 응답하여 제1 수직 접속용 칩관통비아(TSV00, TSV10, TSV20, TSV30) 및 임의의 교차 접속용 칩관통비아 - 제1 내지 제3 교차 접속용 칩관통비아(TSV01, TSV02, TSV03)(TSV11, TSV12, TSV13)(TSV21, TSV22, TSV23)(TSV31, TSV32, TSV33) 중 어느 하나임 - 중 어느 하나를 선택하기 위한 경로 선택부(313 ~ 343)와, 경로 선택부(313 ~ 343)에 의해 제1 수직 접속용 칩관통비아(TSV00, TSV10, TSV20, TSV30) 또는 임의의 교차 접속용 칩관통비아와 선택적으로 접속되는 내부회로(311 ~ 341)를 포함한다.
여기서, 제1 수직 접속용 칩관통비아(TSV00, TSV10, TSV20, TSV30)는 반도체 칩(310 ~ 340)마다 동일 선상에 배치되며 각각의 반도체 칩(310 ~ 340) 사이에서 서로 수직 접속되는 구조를 가진다. 즉, 제1 수직 접속용 칩관통비아(TSV00, TSV10, TSV20, TSV30)끼리 제1 범프 패드(BP00, BP10, BP20, BP30)를 매개하여 수직으로 접속된다. 이와 같이 구성되는 제1 수직 접속용 칩관통비아(TSV00, TSV10, TSV20, TSV30)는 경로 선택부(313 ~ 343)에 의해 내부회로(311 ~ 341)와 접속되는 경우 용량 확장 모드에 대응하는 인터페이스 동작을 수행한다(도 1 참조). 또한, 제1 수직 접속용 칩관통비아(TSV00, TSV10, TSV20, TSV30)는 각각의 반도체 칩(310 ~ 340) 사이에서 제1 교차 접속용 칩관통비아(TSV01, TSV11, TSV21, TSV31)와도 전기적으로 접속된다. 이는 제1 내지 제3 교차 접속용 칩관통비아(TSV01, TSV02, TSV03)(TSV11, TSV12, TSV13)(TSV21, TSV22, TSV23)(TSV31, TSV32, TSV33)와 함께 그룹을 이뤄 대역폭 확장 모드에 대응하는 인터페이스 동작을 수행하기 위함이다(도 2 참조).
그리고, 제1 내지 제3 교차 접속용 칩관통비아(TSV01, TSV02, TSV03)(TSV11, TSV12, TSV13)(TSV21, TSV22, TSV23)(TSV31, TSV32, TSV33)는 반도체 칩(310 ~ 340)마다 동일 선상에 배치되며 각각의 반도체 칩(310 ~ 340) 사이에서 교차 접속되는 구조를 가진다. 즉, 제1 교차 접속용 칩관통비아(TSV01, TSV11, TSV21)는 제2 범프 패드(BP11, BP21, BP31)를 매개하여 상부에 적층된 반도체 칩을 관통하는 제2 교차 접속용 칩관통비아(TSV12, TSV22, TSV32)에 접속되고, 제2 교차 접속용 칩관통비아(TSV02, TSV12, TSV22)는 제2 범프 패드(BP12, BP22, BP32)를 매개하여 상부에 적층된 반도체 칩을 관통하는 제3 교차 접속용 칩관통비아(TSV13, TSV23, TSV33)에 접속되며, 제3 교차 접속용 칩관통비아(TSV03, TSV13, TSV23)는 제2 범프 패드(BP13, BP23, BP33)를 매개하여 상부에 적층된 반도체 칩의 경로 선택부(323 ~ 343)에 접속된다. 물론, 제1 반도체 칩(310)에 포함된 경로 선택부(313)는 제1 반도체 칩(310)의 하부에 구비된 제4 범프 패드(BP03)와 접속된다.
또한, 내부회로(311, 321, 331, 341)는 입력회로와 출력회로를 포함하여 구성될 수 있다. 입력회로와 출력회로는 공지공용의 기술이므로 자세한 설명은 생략한다.
한편, 도 4에는 경로 선택부(313, 323, 333, 343)에 내부 구성도가 도시되어 있다. 이때, 경로 선택부(313, 323, 333, 343)는 동일한 구성을 가지므로, 이하에서는 제1 반도체 칩(310)에 포함된 경로 선택부(323)만을 대표적으로 설명한다.
도 4를 참조하면, 경로 선택부(313)는 모드전환신호(BW_EXTEND_T, BW_EXTEND_B)에 응답하여 제1 범프 패드(BL00)와 내부회로(311)를 선택적으로 접속하기 위한 제1 전달 게이트(transmission gate)와, 제4 범프 패드(BP03)와 내부회로(311)를 선택적으로 접속하기 위한 제2 전달 게이트를 포함한다.
여기서, 모드전환신호(BW_EXTEND_T)는 제1 내지 제4 반도체 칩(310 ~ 340)의 내부에서 생성된 신호일 수도 있고 외부로부터 입력된 신호일 수도 있다. 만약 모드전환신호(BW_EXTEND_T)가 내부에서 생성된 신호라면, 제1 내지 제4 반도체 칩(301 ~ 340)은 각각 모드전환신호(BW_EXTEND_T, BW_EXTEND_B)를 생성하기 위한 모드전환신호 생성회로(도면에 미도시)를 포함한다. 예컨대, 모드전환신호 생성회로는 퓨즈회로 등을 포함할 수 있다. 또는, 만약 모드전환신호(BW_EXTEND_T)가 외부에서 입력된 신호라면, 제1 내지 제4 반도체 칩(301 ~ 340)은 각각 모드전환신호(BW_EXTEND_T, BW_EXTEND_B)를 입력받기 위한 모드전환신호용 칩관통비아(도면에 미도시)를 포함한다. 예컨대, 모드전환신호용 칩관통비아는 제1 수직 접속용 칩관통비아(TSV00, TSV10, TSV20, TSV30)와 같이 구비되어 제1 내지 제4 반도체 칩(301 ~ 340)가 모드전환신호용 칩관통비아를 공유하는 구조를 가질 수 있다.
한편, 본 발명의 실시예에서는 4개의 반도체 칩이 적층되는 것을 예로 들어 설명하였기 때문에, 반도체 칩당 4개의 칩관통비아 - 1개의 수직 접속용 칩관통비아와 3개의 교차 접속용 칩관통비아를 포함함 - 가 하나의 그룹을 이뤄 용량 확장 모드 또는 대역폭 확장 모드에 따른 인터페이스 동작을 수행하는 것으로 설명되고 있다. 그러나, 4개보다 많은 개수의 반도체 칩이 적층되는 경우에도 본 발명이 적용 가능하다. 즉, 적층된 반도체 칩의 개수와 동일한 개수의 칩관통비아가 하나의 그룹을 이뤄 용량 확장 모드 또는 대역폭 확장 모드에 따른 인터페이스 동작을 수행할 수 있다. 예컨대, 8개의 반도체 칩이 적층되는 경우에는 반도체 칩당 8개의 칩관통비아 - 1개의 수직 접속용 칩관통비아와 7개의 교차 접속용 칩관통비아를 포함함 - 가 하나의 그룹을 이뤄 용량 확장 모드 또는 대역폭 확장 모드에 따른 인터페이스 동작을 수행할 것이다.
이하, 상기와 같은 구성을 가지는 본 발명의 제1 실시예에 따른 반도체 집적회로(300)의 동작을 설명한다.
먼저, 용량 확장 모드시의 동작을 설명한다.
용량 확장 모드시에는 모드전환신호(BW_EXTEND_T, BW_EXTEND_B)가 비활성화되므로, 경로 선택부(313, 323, 333, 343)는 제1 범프 패드(BP00, BP10, BP20, BP30)와 내부회로(311, 321, 331, 341)를 전기적으로 접속한다.
이에 따라, 내부회로(311, 321, 331, 341)는 제1 수직 접속용 칩관통비아(TSV00, TSV10, TSV20, TSV30)를 통해 외부와의 인터페이스 동작을 수행한다.
이러한 경우, 제1 내지 제4 반도체 칩(310, 320, 330, 340)이 하나의 데이터 패드(도면에 미도시)를 공유하기 때문에, 대역폭은 감소하지만 용량은 확장된다.
다음, 대역폭 확장 모드시의 동작을 설명한다.
대역폭 확장 모드시에는 모드전환신호(BW_EXTEND_T, BW_EXTEND_B)가 활성화되므로, 경로 선택부(313, 323, 333, 343)는 제4 범프 패드(BP03, BP13, BP23, BP33)와 내부회로(311, 321, 331, 341)가 전기적으로 접속한다.
이에 따라, 내부회로(311, 321, 331, 341)는 제1 수직 접속용 칩관통비아(TSV00, TSV10, TSV20, TSV30)와 제1 내지 제3 교차 접속용 칩관통비아(TSV01, TSV02, TSV03)(TSV11, TSV12, TSV13)(TSV21, TSV22, TSV23)(TSV31, TSV32, TSV33)를 통해 외부와의 인터페이스 동작을 수행한다.
이러한 경우, 제1 내지 제4 반도체 칩(310, 320, 330, 340)이 4의 데이터 패드(도면에 미도시)를 개별적으로 이용하기 때문에, 용량은 감소하지만 대역폭은 확장된다.
이와 같은 본 발명의 제1 실시예에 따르면, 필요에 따라 용량을 확장하거나 또는 대역폭을 확장할 수 있는 이점이 있다.
도 5에는 본 발명의 제2 실시예에 따른 반도체 집적회로의 구성도가 도시되어 있다.
본 발명의 제2 실시예에서는 본 발명의 제1 실시예와 마찬가지로 필요에 따라 용량을 확장하거나 또는 대역폭을 확장하기 위한 기술을 포함한다. 따라서, 본 발명의 제2 실시예에서는 본 발명의 제1 실시예와 상이한 구성만을 설명하기로 한다.
도 5를 참조하면, 반도체 집적회로(400)는 제1 내지 제4 반도체 칩(410 ~ 440)을 각각 수직으로 관통하고 제1 내지 제4 반도체 칩(410 ~ 440)과 1대 1로 접속되는 제1 내지 제4 직접 접속용 칩관통비아(TSV001, TSV002, TSV003, TSV004)(TSV101, TSV102, TSV103, TSV104)(TSV201, TSV202, TSV203, TSV204)(TSV301, TSV302, TSV303, TSV304)를 포함한다.
여기서, 제1 내지 제4 직접 접속용 칩관통비아(TSV001, TSV002, TSV003, TSV004)(TSV101, TSV102, TSV103, TSV104)(TSV201, TSV202, TSV203, TSV204)(TSV301, TSV302, TSV303, TSV304)는 제1 내지 제4 반도체 칩(410 ~ 440)에 모두 구비되며, 제1 내지 제4 직접 접속용 칩관통비아(TSV001, TSV002, TSV003, TSV004)(TSV101, TSV102, TSV103, TSV104)(TSV201, TSV202, TSV203, TSV204)(TSV301, TSV302, TSV303, TSV304)와 제1 내지 제4 반도체 칩(410 ~ 440)은 배치 순서 및 적층 순서에 대응하여 1대 1로 접속된다. 다시 말해, 제1 반도체 칩(410)에 포함된 제1 내지 제4 직접 접속용 칩관통비아(TSV001, TSV002, TSV003, TSV004) 중 제1 직접 접속용 칩관통비아(TSV001)만이 제1 반도체 칩(410)의 경로 선택부(413)에 접속되고, 제2 반도체 칩(420)에 포함된 제1 내지 제4 직접 접속용 칩관통비아(TSV101, TSV102, TSV103, TSV104) 중 제2 직접 접속용 칩관통비아(TSV102)만이 제2 반도체 칩(420)의 경로 선택부(423)에 접속되고, 제3 반도체 칩(430)에 포함된 제1 내지 제4 직접 접속용 칩관통비아(TSV201, TSV202, TSV203, TSV204) 중 제3 직접 접속용 칩관통비아(TSV203)만이 제3 반도체 칩(430)의 경로 선택부(433)에 접속되며, 제4 반도체 칩(414)에 포함된 제1 내지 제4 직접 접속용 칩관통비아(TSV301, TSV302, TSV303, TSV304) 중 제4 직접 접속용 칩관통비아(TSV304)만이 제4 반도체 칩(440)의 경로 선택부(443)에 접속된다.
한편, 제1 내지 제4 반도체 칩(410 ~ 440) 각각은 경로 선택부(413, 423, 433, 443)와 제1 내지 제4 직접 접속용 칩관통비아(TSV001, TSV002, TSV003, TSV004)(TSV101, TSV102, TSV103, TSV104)(TSV201, TSV202, TSV203, TSV204)(TSV301, TSV302, TSV303, TSV304) 사이를 전기적으로 접속하기 위한 도전라인을 포함한다. 이때, 도전라인은 제1 내지 제4 직접 접속용 칩관통비아(TSV001, TSV002, TSV003, TSV004)(TSV101, TSV102, TSV103, TSV104)(TSV201, TSV202, TSV203, TSV204)(TSV301, TSV302, TSV303, TSV304) 중 경로 선택부(413, 423, 433, 443)에 접속될 칩관통비아(TSV001, TSV102, TSV203, TSV304)에 대응하여서만 구비된다.
이와 같은 본 발명의 제2 실시예에 따르면, 본 발명의 제1 실시예에 비하여 도전라인에 구비되는 면적을 최소화할 수 있으면서도 도전라인 간에 반영되는 신호 간섭(coupling noise)을 최소화할 수 있는 이점이 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 본 발명의 실시예에서는 제1 내지 제4 반도체 칩을 아래로 향하게 한 후 적층된 구조(face down bumping type)된 것을 예로 들어 설명하고 있지만, 반드시 이에 한정되는 것은 아니며, 제1 내지 제4 반도체 칩을 위로 향하게 한 후 적층된 구조(face up bumping type)에도 적용됨은 당연하다.
300 : 반도체 집적회로 301 ~ 340 : 제1 내지 제4 반도체 칩
311 ~ 341 : 내부회로 313 ~ 343 : 경로 선택부
TSV00 ~ TSV40 : 제1 수직 접속용 칩관통비아
TVS01 ~ TSV41 : 제1 교차 접속용 칩관통비아
TVS02 ~ TSV42 : 제2 교차 접속용 칩관통비아
TVS03 ~ TSV43 : 제3 교차 접속용 칩관통비아
BP00 ~ BP43 : 제1 내지 제4 범프 패드

Claims (15)

  1. 수직으로 적층된 복수의 반도체 칩;
    상기 복수의 반도체 칩을 각각 수직으로 관통하며 용량 확장 모드시 이용되는 제1 칩관통비아; 및
    상기 복수의 반도체 칩을 각각 수직으로 관통하며 대역폭 확장 모드시 이용되는 복수의 제2 칩관통비아를 포함하며,
    상기 복수의 반도체 칩 각각은,
    모드전환신호에 응답하여 상기 제1 칩관통비아 및 임의의 제2 칩관통비아 - 상기 복수의 제2 칩관통비아 중 어느 하나임 - 중 어느 하나를 선택하기 위한 경로 선택부; 및
    상기 경로 선택부에 의해 상기 제1 칩관통비아 또는 상기 임의의 제2 칩관통비아와 선택적으로 접속되는 내부회로를 포함하는 반도체 집적회로.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 칩관통비아는 상기 대역폭 확장 모드시에도 이용되는 반도체 집적회로.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서,
    상기 제1 칩관통비아는 상기 복수의 반도체 칩마다 동일 선상에 배치되며 각각의 반도체 칩 사이에서 서로 수직 접속되고,
    상기 복수의 제2 칩관통비아는 각각 상기 복수의 반도체 칩마다 동일 선상에 배치되며 상기 제1 칩관통비아와 함께 각각의 반도체 칩 사이에서 예정된 패턴으로 서로 교차 접속되는 반도체 집적회로.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 경로 선택부는,
    상기 모드전환신호와 상기 모드전환신호의 반전된 신호에 응답하여 상기 내부회로와 상기 제1 칩관통비아를 전기적으로 접속하기 위한 제1 접속부; 및
    상기 모드전환신호와 상기 모드전환신호의 반전된 신호에 응답하여 상기 내부회로와 상기 임의의 제2 칩관통비아를 전기적으로 접속하기 위한 제2 접속부를 포함하는 반도체 집적회로.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 복수의 반도체 칩 각각은 상기 모드전환신호를 생성하기 위한 퓨즈회로부를 더 포함하는 반도체 집적회로.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 복수의 반도체 칩 각각을 수직으로 관통하고 반도체 칩 사이에서 서로 수직 접속하며 외부에서 인가된 상기 모드전환신호를 공유하기 위한 제3 칩관통비아를 더 포함하는 반도체 집적회로.
  7. 수직으로 적층된 N(2 이상의 자연수)개의 반도체 칩; 및
    상기 N개의 반도체 칩 각각을 수직으로 관통하는 N개의 칩관통비아를 각각 포함하는 복수의 비아그룹을 포함하며,
    상기 복수의 비아그룹 각각은,
    각각의 반도체 칩 사이에서 서로 수직 접속되는 1개의 제1 칩관통비아;
    상기 각각의 반도체 칩 사이에서 상기 제1 칩관통비아와 함께 예정된 패턴으로 서로 교차 접속되는 N-1개의 제2 칩관통비아를 포함하는 반도체 집적회로.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제7항에 있어서,
    상기 제1 및 제2 칩관통비아는 상기 N개의 반도체 칩마다 동일 선상에 배치되는 반도체 집적회로.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제7항에 있어서,
    상기 N개의 반도체 칩 각각은,
    모드전환신호에 응답하여 상기 제1 칩관통비아와 임의의 제2 칩관통비아 - 상기 N-1개의 제2 칩관통비아 중 어느 하나임 - 중 어느 하나를 선택하기 위한 경로 선택부; 및
    상기 경로 선택부에 의해 상기 제1 칩관통비아 또는 상기 임의의 제2 칩관통비아와 선택적으로 접속되는 입출력부를 포함하는 반도체 집적회로.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 경로 선택부는,
    상기 모드전환신호와 상기 모드전환신호의 반전된 신호에 응답하여 상기 입출력부와 상기 제1 칩관통비아를 선택적으로 접속하기 위한 제1 선택부; 및
    상기 모드전환신호와 상기 모드전환신호의 반전된 신호에 응답하여 상기 입출력부와 상기 임의의 제2 칩관통비아를 선택적으로 접속하기 위한 제2 선택부를 포함하는 반도체 집적회로.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 N개의 반도체 칩 각각은 상기 모드전환신호를 생성하기 위한 퓨즈회로부를 더 포함하는 반도체 집적회로.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 N개의 반도체 칩 각각을 수직으로 관통하고 반도체 칩 사이에서 서로 수직 접속하며 외부에서 인가된 상기 모드전환신호를 공유하기 위한 제3 칩관통비아를 더 포함하는 반도체 집적회로.
  13. 수직으로 적층된 복수의 반도체 칩;
    상기 복수의 반도체 칩을 각각 수직으로 관통하고 상기 복수의 반도체 칩에 공통으로 접속되며 용량 확장 모드시 이용되는 제1 칩관통비아; 및
    상기 복수의 반도체 칩을 각각 수직으로 관통하고 상기 복수의 반도체 칩과 1대 1로 접속되며 대역폭 확장 모드시 이용되는 복수의 제2 칩관통비아를 포함하며,
    상기 복수의 반도체 칩 각각은,
    모드전환신호에 응답하여 상기 제1 칩관통비아 및 임의의 제2 칩관통비아 - 상기 복수의 제2 칩관통비아 중에서 반도체 칩 별로 대응하는 어느 하나임 - 중 어느 하나를 선택하기 위한 경로 선택부; 및
    상기 경로 선택부에 의해 상기 제1 칩관통비아 또는 상기 임의의 제2 칩관통비아와 선택적으로 접속되는 내부회로를 포함하는 반도체 집적회로.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제13항에 있어서,
    상기 복수의 반도체 칩과 상기 복수의 제2 칩관통비아는 상기 복수의 반도체 칩의 적층 순서와 상기 복수의 제2 칩관통비아의 배치 순서에 대응하여 1대 1로 접속되는 반도체 집적회로.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제13항에 있어서,
    상기 복수의 반도체 칩은 각각 상기 복수의 제2 칩관통비아와의 전기적인 접속을 위한 도전라인을 더 포함하며,
    상기 도전라인은 상기 복수의 제2 칩관통비아 중 접속되는 제2 칩관통비아에 대응하여서만 구비되는 반도체 집적회로.
KR1020120150025A 2012-12-20 2012-12-20 반도체 집적회로 KR102058101B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020120150025A KR102058101B1 (ko) 2012-12-20 2012-12-20 반도체 집적회로
US13/841,541 US9356000B2 (en) 2012-12-20 2013-03-15 Semiconductor integrated circuit and semiconductor system with the same
TW107119495A TWI667766B (zh) 2012-12-20 2013-08-23 半導體積體電路及包含其之半導體系統
TW102130337A TWI632663B (zh) 2012-12-20 2013-08-23 半導體積體電路及包含其之半導體系統
CN201310566623.0A CN103887288B (zh) 2012-12-20 2013-11-13 半导体集成电路和具有半导体集成电路的半导体系统

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120150025A KR102058101B1 (ko) 2012-12-20 2012-12-20 반도체 집적회로

Publications (2)

Publication Number Publication Date
KR20140080338A KR20140080338A (ko) 2014-06-30
KR102058101B1 true KR102058101B1 (ko) 2019-12-20

Family

ID=50956113

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120150025A KR102058101B1 (ko) 2012-12-20 2012-12-20 반도체 집적회로

Country Status (4)

Country Link
US (1) US9356000B2 (ko)
KR (1) KR102058101B1 (ko)
CN (1) CN103887288B (ko)
TW (2) TWI667766B (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150026002A (ko) * 2013-08-30 2015-03-11 에스케이하이닉스 주식회사 반도체 집적회로
CN109860121B (zh) * 2017-11-30 2020-09-25 长鑫存储技术有限公司 一种半导体封装结构及其接口功能切换方法
US10804255B1 (en) * 2019-05-10 2020-10-13 Xilinx, Inc. Circuit for and method of transmitting a signal in an integrated circuit device
US11462519B2 (en) 2020-06-01 2022-10-04 Nanya Technology Corporation Semiconductor device with active interposer and method for fabricating the same
CN115411005A (zh) 2021-05-26 2022-11-29 长鑫存储技术有限公司 半导体结构和半导体结构的制备方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007158237A (ja) * 2005-12-08 2007-06-21 Elpida Memory Inc 積層型半導体装置

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100364635B1 (ko) * 2001-02-09 2002-12-16 삼성전자 주식회사 칩-레벨에 형성된 칩 선택용 패드를 포함하는 칩-레벨3차원 멀티-칩 패키지 및 그 제조 방법
JP4419049B2 (ja) * 2003-04-21 2010-02-24 エルピーダメモリ株式会社 メモリモジュール及びメモリシステム
JP4272968B2 (ja) * 2003-10-16 2009-06-03 エルピーダメモリ株式会社 半導体装置および半導体チップ制御方法
JP4063796B2 (ja) * 2004-06-30 2008-03-19 日本電気株式会社 積層型半導体装置
CN101248363B (zh) * 2005-08-23 2012-01-18 日本电气株式会社 半导体器件、半导体芯片、芯片间互连测试方法以及芯片间互连切换方法
TWI474331B (zh) * 2009-06-30 2015-02-21 Hitachi Ltd Semiconductor device
US8400781B2 (en) * 2009-09-02 2013-03-19 Mosaid Technologies Incorporated Using interrupted through-silicon-vias in integrated circuits adapted for stacking
US8492905B2 (en) * 2009-10-07 2013-07-23 Qualcomm Incorporated Vertically stackable dies having chip identifier structures
US8604593B2 (en) * 2009-10-19 2013-12-10 Mosaid Technologies Incorporated Reconfiguring through silicon vias in stacked multi-die packages
US8315068B2 (en) * 2009-11-12 2012-11-20 International Business Machines Corporation Integrated circuit die stacks having initially identical dies personalized with fuses and methods of manufacturing the same
KR101211044B1 (ko) * 2010-05-27 2012-12-12 에스케이하이닉스 주식회사 멀티칩 구조를 가지는 반도체 집적 회로
TW201227883A (en) * 2010-06-17 2012-07-01 Mosaid Technologies Inc Semiconductor device with through-silicon vias
JP5649888B2 (ja) * 2010-09-17 2015-01-07 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
JP2013004601A (ja) * 2011-06-14 2013-01-07 Elpida Memory Inc 半導体装置
KR20130042078A (ko) 2011-10-18 2013-04-26 에스케이하이닉스 주식회사 반도체 장치
US8669780B2 (en) * 2011-10-31 2014-03-11 Taiwan Semiconductor Manufacturing Company, Ltd. Three dimensional integrated circuit connection structure and method

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007158237A (ja) * 2005-12-08 2007-06-21 Elpida Memory Inc 積層型半導体装置

Also Published As

Publication number Publication date
CN103887288B (zh) 2018-07-27
US20140175667A1 (en) 2014-06-26
KR20140080338A (ko) 2014-06-30
TW201426962A (zh) 2014-07-01
TWI632663B (zh) 2018-08-11
CN103887288A (zh) 2014-06-25
TW201832346A (zh) 2018-09-01
US9356000B2 (en) 2016-05-31
TWI667766B (zh) 2019-08-01

Similar Documents

Publication Publication Date Title
KR102058101B1 (ko) 반도체 집적회로
US7834450B2 (en) Semiconductor package having memory devices stacked on logic device
KR101176187B1 (ko) 스택형 반도체 장치 및 이 장치의 직렬 경로 형성 방법
KR100909969B1 (ko) 반도체 소자 및 그 제조 방법, 및 반도체 소자를 포함하는스택 모듈, 카드 및 시스템
KR101977699B1 (ko) 멀티 칩 반도체 장치 및 그것의 테스트 방법
US10170398B2 (en) Three-dimensional integrated circuit
CN106374891A (zh) 半导体集成电路的信号传输方法
KR20080080356A (ko) 저장 장치를 위한 다중 칩 모듈 및 패키지 적층 방법
KR20220162672A (ko) 래치 회로 및 이를 포함하는 반도체 장치
US20130093099A1 (en) Semiconductor apparatus
KR20120019909A (ko) 반도체 집적회로
CN112366193B (zh) 一种桥接芯片及半导体封装结构
CN107731770B (zh) 芯片尺寸晶圆级规模封装的动态随机存储器及其制造方法
KR20150026002A (ko) 반도체 집적회로
US9177892B2 (en) Apparatus and method for increasing bandwidths of stacked dies
TWI755331B (zh) 處理晶粒與記憶體晶粒之間的通信介面結構
KR102017314B1 (ko) 반도체 메모리 장치 및 그의 구동 방법
CN111710661B (zh) 基于信号延迟平衡技术设计的多裸片fpga
KR101115455B1 (ko) 반도체 장치
US20140353664A1 (en) Semiconductor chip, semiconductor apparatus having the same and method of arranging the same
US9269414B2 (en) Semiconductor integrated circuit
KR20130072069A (ko) 반도체 장치
JP2004279346A (ja) 半導体装置
KR20120108732A (ko) 적층 반도체 장치의 테스트 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant